JP3130810B2 - 自動配置配線方法 - Google Patents
自動配置配線方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は自動配置配線方法に
関し、特に電子計算機によりし自動配置配線用セルデー
タを用いてＬＳＩチップのレイアウト設計するＬＳＩの
自動配置配線設計方法に関する。
関し、特に電子計算機によりし自動配置配線用セルデー
タを用いてＬＳＩチップのレイアウト設計するＬＳＩの
自動配置配線設計方法に関する。
【０００２】
【従来の技術】現在、半導体回路、例えば、ＬＳＩ（Ｌ
ａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒ
ｃｕｉｔ）等においては、ＬＳＩチップ設計の手法とし
て電子計算機を用いた自動配置配線によるレイアウト設
計を行う。ＬＳＩチップの設計方法には様々なものがあ
るが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉ
ｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定
用途向けＬＳＩ）の分野などではセルと呼ばれる単位の
レイアウトを組み合わせる手法を用いてＬＳＩ設計を行
っている。
ａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒ
ｃｕｉｔ）等においては、ＬＳＩチップ設計の手法とし
て電子計算機を用いた自動配置配線によるレイアウト設
計を行う。ＬＳＩチップの設計方法には様々なものがあ
るが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉ
ｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定
用途向けＬＳＩ）の分野などではセルと呼ばれる単位の
レイアウトを組み合わせる手法を用いてＬＳＩ設計を行
っている。
【０００３】すなわち、ＡＳＩＣでは、ネットリスト
（回路接続情報）及びレイウト（図形情報）をセル単位
のデータで用意し、それらを使って自動配置配線を行
う。この際、使われるセル単位のレイアウトを自動配置
配線用セルデータ（以下セルデータ）と呼ぶ。
（回路接続情報）及びレイウト（図形情報）をセル単位
のデータで用意し、それらを使って自動配置配線を行
う。この際、使われるセル単位のレイアウトを自動配置
配線用セルデータ（以下セルデータ）と呼ぶ。
【０００４】従来、ＬＳＩチップ設計時に行う自動配置
配線によるレイアウト設計では、セルデータの設計後、
ＬＳＩチップ設計で使用するセルデータを集めてライブ
ラリと呼ぶ単位として自動配置配線ツールに入力し、自
動配置配線を行っていた。
配線によるレイアウト設計では、セルデータの設計後、
ＬＳＩチップ設計で使用するセルデータを集めてライブ
ラリと呼ぶ単位として自動配置配線ツールに入力し、自
動配置配線を行っていた。
【０００５】このとき、自動配線を行う上でセルデータ
は単体で配線可能であれば問題ないとしているため、自
動配線可能ではあるが内部に定義されてる端子（以下内
部端子）に対しての配線性が悪いセルデータでもレイア
ウト設計に用いていた。
は単体で配線可能であれば問題ないとしているため、自
動配線可能ではあるが内部に定義されてる端子（以下内
部端子）に対しての配線性が悪いセルデータでもレイア
ウト設計に用いていた。
【０００６】従来の自動配置配線法によるＬＳＩチップ
のレイアウト設計をフローチャートで示す図７を参照す
ると、まず、セルデータ設計ステップＳ１において、Ｌ
ＳＩチップのレイアウトに必要な任意のセルデータを設
計し、それらをライブラリ１０１としてネットリスト
（図示省略）等を含めて自動配置配線ツールへの入力デ
ータとする。
のレイアウト設計をフローチャートで示す図７を参照す
ると、まず、セルデータ設計ステップＳ１において、Ｌ
ＳＩチップのレイアウトに必要な任意のセルデータを設
計し、それらをライブラリ１０１としてネットリスト
（図示省略）等を含めて自動配置配線ツールへの入力デ
ータとする。
【０００７】次に、自動配置配線によるＬＳＩチップ設
計ステップＳ３を実行する。この時、まず、自動配置の
実施後、ネットリストの情報に沿って自動配線を行い、
配線が正常に完了状態となる収束に導かる。しかし、不
適切なセルデータ等の入力情報や自動配置配線ツールの
性能等に依存して収束しない場合が発生する。この場合
は、自配置配線ツールは何度もループ（自動配線のやり
直し）してしまい実行時間が長くくなるばかりか収束し
ない場合があるため、途中で自動配線を中断せざるを得
くなる。
計ステップＳ３を実行する。この時、まず、自動配置の
実施後、ネットリストの情報に沿って自動配線を行い、
配線が正常に完了状態となる収束に導かる。しかし、不
適切なセルデータ等の入力情報や自動配置配線ツールの
性能等に依存して収束しない場合が発生する。この場合
は、自配置配線ツールは何度もループ（自動配線のやり
直し）してしまい実行時間が長くくなるばかりか収束し
ない場合があるため、途中で自動配線を中断せざるを得
くなる。
【０００８】中断させた後、その原因を解析するため、
自動配線収束チェックステップＳ４を行う。収束しない
場合、この原因がセルデータに起因するものか、それ以
外かを調ベるため、セルデータのチェックステップＳ６
を行う。このセルデータチェックステップＳ６の結果、
原因がセルデータ以外のものであればステップＳ３に戻
り自動配置線のやり直しとなる。一方、セルデータが原
因ならばセルデータ設計ステップＳ１まで戻る。
自動配線収束チェックステップＳ４を行う。収束しない
場合、この原因がセルデータに起因するものか、それ以
外かを調ベるため、セルデータのチェックステップＳ６
を行う。このセルデータチェックステップＳ６の結果、
原因がセルデータ以外のものであればステップＳ３に戻
り自動配置線のやり直しとなる。一方、セルデータが原
因ならばセルデータ設計ステップＳ１まで戻る。
【０００９】自動配線収束チェックステップＳ４で自動
配置配線が収束した場合は、自動配置配線が収束したＬ
ＳＩチップのレイアウトデータ１０２に対し、集積度や
配線長のチェックステップＳ５を行う。これは、ＬＳＩ
チップ設計時に予想した配線状況と照合するが、この照
合結果、例えば、自動配線による配線長が非常に長くな
り回路特性に悪影響を及ぼす可能性があることや、予想
集積度に達しない等の予想を裏切る場合がある。
配置配線が収束した場合は、自動配置配線が収束したＬ
ＳＩチップのレイアウトデータ１０２に対し、集積度や
配線長のチェックステップＳ５を行う。これは、ＬＳＩ
チップ設計時に予想した配線状況と照合するが、この照
合結果、例えば、自動配線による配線長が非常に長くな
り回路特性に悪影響を及ぼす可能性があることや、予想
集積度に達しない等の予想を裏切る場合がある。
【００１０】この予想に反した場合の一例をレイアウト
図で示す図８（Ａ）を参照すると、この図の上段と下段
にある自動配線実行中のセルデータ４０の配線禁止Ｎ４
５が内部端子Ｔ４１，Ｔ４２からの配線の引き出しを妨
げているような場合、既配線済の配線４３や隣接のセル
データ４１内部の配線禁止属性により、実行中の配線４
４は、隣接セルデータの外側を大きく迂回して配線して
しまう。これにより、配線長が長くなってしまう。
図で示す図８（Ａ）を参照すると、この図の上段と下段
にある自動配線実行中のセルデータ４０の配線禁止Ｎ４
５が内部端子Ｔ４１，Ｔ４２からの配線の引き出しを妨
げているような場合、既配線済の配線４３や隣接のセル
データ４１内部の配線禁止属性により、実行中の配線４
４は、隣接セルデータの外側を大きく迂回して配線して
しまう。これにより、配線長が長くなってしまう。
【００１１】このよう状態の自動配線がＬＳＩチップ内
に多数存在した場合、ＬＳＩチップ全体の配長が長くな
り、信号遅延増大や相互／外部干渉増大等の回路特性の
劣化要因となるばかりでなく、配線経路長が増大するめ
結果的に集積度が低下する。このような状態の場合に、
自動配線収束チェックステップＳ４と同様に、セルデー
タチェックステップＳ６を行う。この時、原因がセルデ
ータ以外のものであれば、ステップＳ３での自動配置配
線のやり直しとなるが、セルデータが原因ならばセルデ
ータ設計ステップＳ１まで戻る。ステップＳ５で集積度
や配線長に問題が無い場合は、ステップＳ７でＬＳＩチ
ップ設計が完了となる。
に多数存在した場合、ＬＳＩチップ全体の配長が長くな
り、信号遅延増大や相互／外部干渉増大等の回路特性の
劣化要因となるばかりでなく、配線経路長が増大するめ
結果的に集積度が低下する。このような状態の場合に、
自動配線収束チェックステップＳ４と同様に、セルデー
タチェックステップＳ６を行う。この時、原因がセルデ
ータ以外のものであれば、ステップＳ３での自動配置配
線のやり直しとなるが、セルデータが原因ならばセルデ
ータ設計ステップＳ１まで戻る。ステップＳ５で集積度
や配線長に問題が無い場合は、ステップＳ７でＬＳＩチ
ップ設計が完了となる。
【００１２】現在、ＬＳＩチップの高集積度化が要求さ
れており、ＬＳＩに搭載するセルサイズはますます小さ
くなってきている。上述したように、ＬＳＩチップのレ
イアト設計は自動配置配線技術を用いた設計が主流であ
り、当然配線用セルの配線性の向上も要求されてきてい
る。例えば、従来、問題としなかったセル内部端子に対
する配線性については無視できなくなってている。ま
た、ＬＳＩチップの設計工程において、回路の複雑化・
集積度向上により、多数のセルデータが必要となってき
ておりセルデータ設計の設計工数の増大についても無視
できなくなってきている。
れており、ＬＳＩに搭載するセルサイズはますます小さ
くなってきている。上述したように、ＬＳＩチップのレ
イアト設計は自動配置配線技術を用いた設計が主流であ
り、当然配線用セルの配線性の向上も要求されてきてい
る。例えば、従来、問題としなかったセル内部端子に対
する配線性については無視できなくなってている。ま
た、ＬＳＩチップの設計工程において、回路の複雑化・
集積度向上により、多数のセルデータが必要となってき
ておりセルデータ設計の設計工数の増大についても無視
できなくなってきている。
【００１３】上述のステップＳ５で、セルの内部端子が
配線禁止属性に囲まれることにより迂回配線を生ずる例
をさらに示す図８（Ｂ）を参照すると、この図では、端
子Ｔ６３が配線禁止Ｎ６２に囲まれた形となっており周
辺には既配線６３があるため、この端子Ｔ６３への自動
配線の際、配線がセルの辺の周囲を迂回してしまい、迂
回した配線６０を生じる。この結果、ＬＳＩチップの至
る所で上述の図８（Ａ）の配線４３のように、隣接セル
データを迂回する迂回配線が発生し、回路特性の劣化や
集積度の低下要因となるばかりでなく、配線混雑による
未結線の発生要因となる。
配線禁止属性に囲まれることにより迂回配線を生ずる例
をさらに示す図８（Ｂ）を参照すると、この図では、端
子Ｔ６３が配線禁止Ｎ６２に囲まれた形となっており周
辺には既配線６３があるため、この端子Ｔ６３への自動
配線の際、配線がセルの辺の周囲を迂回してしまい、迂
回した配線６０を生じる。この結果、ＬＳＩチップの至
る所で上述の図８（Ａ）の配線４３のように、隣接セル
データを迂回する迂回配線が発生し、回路特性の劣化や
集積度の低下要因となるばかりでなく、配線混雑による
未結線の発生要因となる。
【００１４】さらに、迂回した配線６０や上記未結線の
発生の認識が自動配置配線設計の最終工程であるレイア
ウト設計時点であるため、この時点から最初の工程であ
るセルデータ設計に後戻りする必要があり、設計工数増
大要因となっていた。
発生の認識が自動配置配線設計の最終工程であるレイア
ウト設計時点であるため、この時点から最初の工程であ
るセルデータ設計に後戻りする必要があり、設計工数増
大要因となっていた。
【００１５】
【発明が解決しようとする課題】上述した従来の自動配
置配線方法は、セルデータは単体で配線可能であれば問
題ないとしているため、自動配線が可能ではあるが内部
端子に対しての配線性が悪いセルデータでもレイアウト
設計に用いていたので、セルの内部端子が配線禁止属性
に囲まれることにより自セル周囲や隣接セルを迂回する
迂回配線を多数生じ、回路特性の劣化や集積度の低下要
因となるばかりでなく、配線混雑による未結線の発生要
因となるという欠点があった。
置配線方法は、セルデータは単体で配線可能であれば問
題ないとしているため、自動配線が可能ではあるが内部
端子に対しての配線性が悪いセルデータでもレイアウト
設計に用いていたので、セルの内部端子が配線禁止属性
に囲まれることにより自セル周囲や隣接セルを迂回する
迂回配線を多数生じ、回路特性の劣化や集積度の低下要
因となるばかりでなく、配線混雑による未結線の発生要
因となるという欠点があった。
【００１６】また、上記迂回配線や上記未結線の発生の
認識が自動配置配線設計の最終工程であるレイアウト設
計時点であるため、この時点から最初の工程であるセル
データ設計に後戻りする必要があり、設計工数増大要因
となるという欠点があった。
認識が自動配置配線設計の最終工程であるレイアウト設
計時点であるため、この時点から最初の工程であるセル
データ設計に後戻りする必要があり、設計工数増大要因
となるという欠点があった。
【００１７】本発明の目的は、セルデータの配線性を向
上し、セルデータ単体でもＬＳＩチップ設計時と同等あ
るいはそれ以上の配線性の定量的検証を可能とし、さら
に、集積度や回路特性の向上や設計工数の削減等を実現
するための検証可能な自動配置配線方法を提供すること
にある。
上し、セルデータ単体でもＬＳＩチップ設計時と同等あ
るいはそれ以上の配線性の定量的検証を可能とし、さら
に、集積度や回路特性の向上や設計工数の削減等を実現
するための検証可能な自動配置配線方法を提供すること
にある。
【００１８】
【課題を解決するための手段】本発明の自動配置配線方
法は、半導体チップ上に予め形成した複数の回路素子ま
たは機能回路ブロックの集合から成り内部に配線接続用
の内部端子を含むセルの配線データを含むセルデータ設
計を実施するセルデータ設計ステップと、前記セルの自
動配置の実施後設計対象回路の接続情報にしたがい自動
配線を実行する集積回路チップ設計を行うステップとを
含み、前記セルを予め定めた領域内に自動配置し予め定
めた配線ピッチで設定した縦横の配線経路候補である配
線格子上に前記接続情報にしたがって前記自動配線を行
い所定の配線パターンを生成する集積回路の自動配置配
線方法において、前記セルデータ設計ステップの後に前
記セルを単体で配置し、このセルの外部から前記内部端
子への結線が可能な前記セルの輪郭を形成する辺である
セル辺上の前記配線格子の有無を検証する配線性検証ス
テップを含むことを特徴とするものである。
法は、半導体チップ上に予め形成した複数の回路素子ま
たは機能回路ブロックの集合から成り内部に配線接続用
の内部端子を含むセルの配線データを含むセルデータ設
計を実施するセルデータ設計ステップと、前記セルの自
動配置の実施後設計対象回路の接続情報にしたがい自動
配線を実行する集積回路チップ設計を行うステップとを
含み、前記セルを予め定めた領域内に自動配置し予め定
めた配線ピッチで設定した縦横の配線経路候補である配
線格子上に前記接続情報にしたがって前記自動配線を行
い所定の配線パターンを生成する集積回路の自動配置配
線方法において、前記セルデータ設計ステップの後に前
記セルを単体で配置し、このセルの外部から前記内部端
子への結線が可能な前記セルの輪郭を形成する辺である
セル辺上の前記配線格子の有無を検証する配線性検証ス
テップを含むことを特徴とするものである。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態を図７
と共通の構成要素には共通の参照文字／数字を付して同
様にフローチャートで示す図１を参照すると、この図に
示す本実施の形態の自動配置配線方法は、従来と共通の
セルデータ設計ステップＳ１と、ＬＳＩチップ設計ステ
ップＳ３と、自動配線収束チェックステップＳ４と、集
積度や配線長のチェックステップＳ５と、セルデータの
チェックステップＳ６と、レイアウト完了ステップＳ７
とに加えて、ステップＳ１で設計したセルデータの配線
性が所定の規格を満足しているかを検証するセルーデタ
配線性検証ステップＳ２を含む。
と共通の構成要素には共通の参照文字／数字を付して同
様にフローチャートで示す図１を参照すると、この図に
示す本実施の形態の自動配置配線方法は、従来と共通の
セルデータ設計ステップＳ１と、ＬＳＩチップ設計ステ
ップＳ３と、自動配線収束チェックステップＳ４と、集
積度や配線長のチェックステップＳ５と、セルデータの
チェックステップＳ６と、レイアウト完了ステップＳ７
とに加えて、ステップＳ１で設計したセルデータの配線
性が所定の規格を満足しているかを検証するセルーデタ
配線性検証ステップＳ２を含む。
【００２０】次に、図１を参照して本実施の形態の自動
配置配線方法について説明すると、まず、ＬＳＩチップ
のレイアウト設計時には設計者によって、セルデータ設
計ステップＳ１が行われ任意のセルデータを設計する。
次に、ステップＳ１で設計したセルデータにたいして、
セルデータ配線性検証ステップＳ２を行う。
配置配線方法について説明すると、まず、ＬＳＩチップ
のレイアウト設計時には設計者によって、セルデータ設
計ステップＳ１が行われ任意のセルデータを設計する。
次に、ステップＳ１で設計したセルデータにたいして、
セルデータ配線性検証ステップＳ２を行う。
【００２１】セルデータ配線性検証ステップＳ２のアル
ゴリズムをフローチャートで示す図２を参照すると、こ
のセルデータ配線性検証ステップＳ２は、配線対象内部
端子及び辺の設定ステップＳ２１と、配線対象の内部端
子抽出ステップＳ２２と、任意の辺に外部端子を配置す
る外部端子配置ステップＳ２３と、残りの辺に配線禁止
属性を与えるステップＳ２４と、設定した自動配線の完
了判定ステップＳ２５と、セルデータ配線性の検証デー
タを作成し、検証データ格納テーブル２１に格納するす
るセルデータ検証データ作成ステップＳ２６と、セルデ
ータ検証データを所定の判断基準と照合して合否の判断
を行う検証データ判断ステップＳ２７とを含む。
ゴリズムをフローチャートで示す図２を参照すると、こ
のセルデータ配線性検証ステップＳ２は、配線対象内部
端子及び辺の設定ステップＳ２１と、配線対象の内部端
子抽出ステップＳ２２と、任意の辺に外部端子を配置す
る外部端子配置ステップＳ２３と、残りの辺に配線禁止
属性を与えるステップＳ２４と、設定した自動配線の完
了判定ステップＳ２５と、セルデータ配線性の検証デー
タを作成し、検証データ格納テーブル２１に格納するす
るセルデータ検証データ作成ステップＳ２６と、セルデ
ータ検証データを所定の判断基準と照合して合否の判断
を行う検証データ判断ステップＳ２７とを含む。
【００２２】検証対象のセルデータの一例を示す図３を
参照すると、上記セルデータはセルの一定間隔の縦横各
方向の座標位置をそれぞれ示しこれに沿って配線を行う
縦横の各配線格子（以下格子）Ｋ１〜Ｋ１０，ＫＡ〜Ｋ
Ｅと、４つのセル辺Ｆ１〜Ｆ４と、内部配線禁止属性領
域である配線禁止Ｎ１，Ｎ２と、内部端子Ｔ１，Ｔ２，
Ｔ３とを含む。
参照すると、上記セルデータはセルの一定間隔の縦横各
方向の座標位置をそれぞれ示しこれに沿って配線を行う
縦横の各配線格子（以下格子）Ｋ１〜Ｋ１０，ＫＡ〜Ｋ
Ｅと、４つのセル辺Ｆ１〜Ｆ４と、内部配線禁止属性領
域である配線禁止Ｎ１，Ｎ２と、内部端子Ｔ１，Ｔ２，
Ｔ３とを含む。
【００２３】配線禁止Ｎ１は格子Ｋ３上で格子ＫＢ，Ｋ
Ｃ，ＫＤとの各交点すなわち交点ＫＢ−Ｋ３，ＫＣ−Ｋ
３，ＫＤ−Ｋ３を含む領域であり、配線禁止Ｎ２は交点
ＫＤ−Ｋ７，ＫＤ−Ｋ８，ＫＤ−Ｋ９を含む。端子Ｔ１
は交点ＫＣ−Ｋ４，ＫＣ−Ｋ５を、端子Ｔ２は交点ＫＤ
−Ｋ５，ＫＤ−Ｋ６を、端子Ｔ３は交点ＫＢ−Ｋ８，Ｋ
Ｃ−Ｋ８をそれぞれ含む。
Ｃ，ＫＤとの各交点すなわち交点ＫＢ−Ｋ３，ＫＣ−Ｋ
３，ＫＤ−Ｋ３を含む領域であり、配線禁止Ｎ２は交点
ＫＤ−Ｋ７，ＫＤ−Ｋ８，ＫＤ−Ｋ９を含む。端子Ｔ１
は交点ＫＣ−Ｋ４，ＫＣ−Ｋ５を、端子Ｔ２は交点ＫＤ
−Ｋ５，ＫＤ−Ｋ６を、端子Ｔ３は交点ＫＢ−Ｋ８，Ｋ
Ｃ−Ｋ８をそれぞれ含む。
【００２４】図２及び図３を参照して、このセルデータ
の配線性検証フローについて説明すると、まず、上記セ
ルデータに対し、配線対象の内部端子及びセル辺の設定
を行う（ステップＳ２１）。次に、内部端子，セル辺の
設定に対し、配線対象の内部端子の抽出ステップＳ２２
を行う。次に、ステップＳ２１で設定セル辺に外部端子
の配置ステップＳ２３を行う。
の配線性検証フローについて説明すると、まず、上記セ
ルデータに対し、配線対象の内部端子及びセル辺の設定
を行う（ステップＳ２１）。次に、内部端子，セル辺の
設定に対し、配線対象の内部端子の抽出ステップＳ２２
を行う。次に、ステップＳ２１で設定セル辺に外部端子
の配置ステップＳ２３を行う。
【００２５】セルに配線対象の内部端子，セル辺の設定
抽出及び対応する外部端子の設定及び配線禁止属性の設
定の例を示す図４（Ａ）〜（Ｄ）を参照すると、この図
は外部端子ＴＯを辺Ｆ１〜Ｆ４の各々の外側に設定した
場合をそれぞれ示す。外部端子ＴＯの設定後、残りのセ
ル辺に配線禁止属性を与える。例えば、図４（Ａ）で
は、セル辺Ｆ１の外側に外部端子ＴＯを設定し、残りの
セル辺Ｆ２〜Ｆ３は配線禁止Ｎ３とする。その後、自動
配線を実施する。
抽出及び対応する外部端子の設定及び配線禁止属性の設
定の例を示す図４（Ａ）〜（Ｄ）を参照すると、この図
は外部端子ＴＯを辺Ｆ１〜Ｆ４の各々の外側に設定した
場合をそれぞれ示す。外部端子ＴＯの設定後、残りのセ
ル辺に配線禁止属性を与える。例えば、図４（Ａ）で
は、セル辺Ｆ１の外側に外部端子ＴＯを設定し、残りの
セル辺Ｆ２〜Ｆ３は配線禁止Ｎ３とする。その後、自動
配線を実施する。
【００２６】次に、設定した自動配線が全て完了したか
どうかの判断ステップＳ２５を行い、設定自動配線が全
て完了するまで、設定内部端子及び設定セル辺に対し自
動配線を継続する。ステップＳ２５で設定自動配線が全
て完了すると、ステップＳ２６で、セルデータ配線性検
証データを作成し、この検証データを検証データ格納テ
ーブル２１として格納する。
どうかの判断ステップＳ２５を行い、設定自動配線が全
て完了するまで、設定内部端子及び設定セル辺に対し自
動配線を継続する。ステップＳ２５で設定自動配線が全
て完了すると、ステップＳ２６で、セルデータ配線性検
証データを作成し、この検証データを検証データ格納テ
ーブル２１として格納する。
【００２７】次に、設計者が検証データにたいして問題
の有無を判断ステップＳ２８を実施する。このときの検
証データの判断基準は設計者が決定し、検証データとの
照合を行う。ステップＳ２８で検証データが否と判断し
た場合は、再度ステップＳ１のセルデータ設計への回帰
処理となる。一方、検証データが合と判断した場合は、
この検証済のセルデータをライブラリデータ１として、
ネットリストと共に自動配置配線ツールへ供給し、ＬＳ
Ｉチップ設計ステップＳ３を実施する。
の有無を判断ステップＳ２８を実施する。このときの検
証データの判断基準は設計者が決定し、検証データとの
照合を行う。ステップＳ２８で検証データが否と判断し
た場合は、再度ステップＳ１のセルデータ設計への回帰
処理となる。一方、検証データが合と判断した場合は、
この検証済のセルデータをライブラリデータ１として、
ネットリストと共に自動配置配線ツールへ供給し、ＬＳ
Ｉチップ設計ステップＳ３を実施する。
【００２８】次に、従来と同様に、自動配線収束チェッ
クステップＳ４及び集積度や配線長のチェックステップ
Ｓ５を実施する。これらステップＳ４，Ｓ５のチエック
でＬＳＩチップレイアウトデータ２に問題がある判断し
た場合は、原因解析のため、セルデータチェックステッ
プＳ６を行う。しかし、従来と異なり、セルデータ設計
ステップＳ１の直後にセルデータ配線性検証ステップＳ
２を実施しているため、セルデータチェックステップＳ
６からのステップ１への回帰処理量は激減する。
クステップＳ４及び集積度や配線長のチェックステップ
Ｓ５を実施する。これらステップＳ４，Ｓ５のチエック
でＬＳＩチップレイアウトデータ２に問題がある判断し
た場合は、原因解析のため、セルデータチェックステッ
プＳ６を行う。しかし、従来と異なり、セルデータ設計
ステップＳ１の直後にセルデータ配線性検証ステップＳ
２を実施しているため、セルデータチェックステップＳ
６からのステップ１への回帰処理量は激減する。
【００２９】ステップＳ５で、ＬＳＩチップレイアウト
データに問題がないと判断した場合は、レイアウト完了
ステップＳ７へ進み、レイアウト設完了となる。
データに問題がないと判断した場合は、レイアウト完了
ステップＳ７へ進み、レイアウト設完了となる。
【００３０】このように、本実施の形態では、ＬＳＩチ
ップ設計ステップＳ３以降の工程で最初のセルデータ設
計ステップＳ１への回帰処理量が激減するため、大幅な
設計工数の削減となる。
ップ設計ステップＳ３以降の工程で最初のセルデータ設
計ステップＳ１への回帰処理量が激減するため、大幅な
設計工数の削減となる。
【００３１】ここで、セルデータ配線性検証ステップＳ
２の検証データテーブル２１は、セルデータ内部の各端
子に対する配線引き出し可能なセル辺の数及び位置を含
み定量的に扱えるライブラリとして登録でき、自動配置
配線ツールの入力データとして使用することにより、各
セルデータの配線性を定量的に扱える。
２の検証データテーブル２１は、セルデータ内部の各端
子に対する配線引き出し可能なセル辺の数及び位置を含
み定量的に扱えるライブラリとして登録でき、自動配置
配線ツールの入力データとして使用することにより、各
セルデータの配線性を定量的に扱える。
【００３２】具定例として、ここで使用するセルデータ
の概要を示す図５を参照すると、縦横の各格子Ｋ１〜Ｋ
５，ＫＡ〜ＫＤと、４つのセル辺Ｆ１１〜Ｆ１４と、内
部端子Ｔ１１，Ｔ１２とを含む。
の概要を示す図５を参照すると、縦横の各格子Ｋ１〜Ｋ
５，ＫＡ〜ＫＤと、４つのセル辺Ｆ１１〜Ｆ１４と、内
部端子Ｔ１１，Ｔ１２とを含む。
【００３３】図４（Ａ）〜（Ｄ）を併せて参照すると、
セル辺Ｆ１１〜Ｆ１４のうちの１つ、例えばセル辺Ｆ１
１を配線用として外部端子を設定し、他の３辺ここでは
Ｆ１２〜Ｆ１４をその内部交点に対する自動配線禁止領
域すなわち配線禁止属性Ｎ３とする。次に、配線用のセ
ル辺Ｆ１１に対し自動配線を実施し配線可能かどうかす
なわち配線可否を検出する。引続きこの処理を、セル辺
Ｆ１２〜Ｆ１４の全てに対し順次実施する。これによ
り、内部端子Ｔ１１，Ｔ１２の各々にセル辺Ｆ１１〜Ｆ
１４の各々からの配線の可否を検出できる。
セル辺Ｆ１１〜Ｆ１４のうちの１つ、例えばセル辺Ｆ１
１を配線用として外部端子を設定し、他の３辺ここでは
Ｆ１２〜Ｆ１４をその内部交点に対する自動配線禁止領
域すなわち配線禁止属性Ｎ３とする。次に、配線用のセ
ル辺Ｆ１１に対し自動配線を実施し配線可能かどうかす
なわち配線可否を検出する。引続きこの処理を、セル辺
Ｆ１２〜Ｆ１４の全てに対し順次実施する。これによ
り、内部端子Ｔ１１，Ｔ１２の各々にセル辺Ｆ１１〜Ｆ
１４の各々からの配線の可否を検出できる。
【００３４】この例のセルデータはセル辺Ｆ１１〜Ｆ１
４の４辺を持つ多角形であり、かつ、内部端子はＴ１
１，Ｔ１２の２端子であることから、８通りの組合せに
対して配線の可否を検出できる。すなわち、この検証方
法での配線性の検出可能な組合せは、端子数ｎ，セル辺
の数ｍとすると、ｎ×ｍ通りの組合せに対して配線可否
を検出できる。しかし、この場合、各端子，各辺が各々
１対１で実施する場合の配線性検証である。
４の４辺を持つ多角形であり、かつ、内部端子はＴ１
１，Ｔ１２の２端子であることから、８通りの組合せに
対して配線の可否を検出できる。すなわち、この検証方
法での配線性の検出可能な組合せは、端子数ｎ，セル辺
の数ｍとすると、ｎ×ｍ通りの組合せに対して配線可否
を検出できる。しかし、この場合、各端子，各辺が各々
１対１で実施する場合の配線性検証である。
【００３５】端子と辺の各々の全ての組み合わせに対す
るる配線性の検証を考慮した場合は、端子の組合わせ数
は２n −１（全端子の未配線という状態は無いので全組
合せ数から１を引く）であり、辺の組合せ数は２m −１
（全辺が配線禁止属性という状態は無いので全組合せ数
から１を引く）となる。したがって、端子とセル辺の全
組合わせ数は（２n −１）×（２m −１）通りとなり、
これら全組合せに対し配線の可否を検証する。
るる配線性の検証を考慮した場合は、端子の組合わせ数
は２n −１（全端子の未配線という状態は無いので全組
合せ数から１を引く）であり、辺の組合せ数は２m −１
（全辺が配線禁止属性という状態は無いので全組合せ数
から１を引く）となる。したがって、端子とセル辺の全
組合わせ数は（２n −１）×（２m −１）通りとなり、
これら全組合せに対し配線の可否を検証する。
【００３６】また上記全組合せ数の組合せに対する配線
可否の検証結果である検証データをテーブル２１に格納
する。
可否の検証結果である検証データをテーブル２１に格納
する。
【００３７】テーブル２１の格納データの内容の一例を
示す表１を参照すると、この表には、設定した各検証番
号に対し、端子Ｔ１１，Ｔ１２と、セル辺Ｆ１１，Ｆ１
２，Ｆ１３，Ｆ１４と、配線検証の結果とが示される。
この例ではｎ＝２，ｍ＝３でありしたがって、全組合せ
数は４５となりその一部を示す。ここで、端子Ｔ１１，
Ｔ１２，対し０は端子の未選択，１は端子の選択をそれ
ぞれ示し、セル辺Ｆ１１〜Ｆ１４に対し、０配線禁止属
性，１は配線可能をそれぞれ示す。これらの組合せに対
し、検証の結果は０が配線不能，１が配線可能をそれぞ
れ示す。
示す表１を参照すると、この表には、設定した各検証番
号に対し、端子Ｔ１１，Ｔ１２と、セル辺Ｆ１１，Ｆ１
２，Ｆ１３，Ｆ１４と、配線検証の結果とが示される。
この例ではｎ＝２，ｍ＝３でありしたがって、全組合せ
数は４５となりその一部を示す。ここで、端子Ｔ１１，
Ｔ１２，対し０は端子の未選択，１は端子の選択をそれ
ぞれ示し、セル辺Ｆ１１〜Ｆ１４に対し、０配線禁止属
性，１は配線可能をそれぞれ示す。これらの組合せに対
し、検証の結果は０が配線不能，１が配線可能をそれぞ
れ示す。
【００３８】
【表１】
【００３９】この検証データに対しては、全組合せの中
から、設計者が設定した判断基準にに基づき合否の判定
を行う。上記判定基準は、例えば結果が１の場合は合と
する。
から、設計者が設定した判断基準にに基づき合否の判定
を行う。上記判定基準は、例えば結果が１の場合は合と
する。
【００４０】以上述べたように、本発明は、セルデータ
設計時に配線性検証を行うことにより、セルデータ起因
する迂回配線の発生を大幅に削減できる。また、自動配
線設計工数を大幅に削減できる。
設計時に配線性検証を行うことにより、セルデータ起因
する迂回配線の発生を大幅に削減できる。また、自動配
線設計工数を大幅に削減できる。
【００４１】例えば、本発明では、従来の６ステップの
処理と比較してセルデータの配線性検証ステップＳ２の
分の１ステップ増加して７ステップ必要である。しか
し、これにより収束チエック及び集積度・配線長チエッ
ク各ステップＳ４，Ｓ５が一回で済む可能性が大きい。
一方、従来の技術でセルデータの配線性が悪く、典型例
では、ステップＳ４が一回で収束せず、自動配置配線Ｌ
ＳＩチップ設計ステップＳ３を４回実施し、次の集積度
・配線長チエックＳ５でようやくＯＫとなる場合を想定
すると、ステップＳ３の３回分と、ステップＳ４の３回
分と、セルデータチエック３回分との合計９ステップ分
処理量すなわち、設計工数が増加する。したがって、こ
の場合は、本発明の方法は、従来と比較して１／２以下
の設計工数で済むことになる。
処理と比較してセルデータの配線性検証ステップＳ２の
分の１ステップ増加して７ステップ必要である。しか
し、これにより収束チエック及び集積度・配線長チエッ
ク各ステップＳ４，Ｓ５が一回で済む可能性が大きい。
一方、従来の技術でセルデータの配線性が悪く、典型例
では、ステップＳ４が一回で収束せず、自動配置配線Ｌ
ＳＩチップ設計ステップＳ３を４回実施し、次の集積度
・配線長チエックＳ５でようやくＯＫとなる場合を想定
すると、ステップＳ３の３回分と、ステップＳ４の３回
分と、セルデータチエック３回分との合計９ステップ分
処理量すなわち、設計工数が増加する。したがって、こ
の場合は、本発明の方法は、従来と比較して１／２以下
の設計工数で済むことになる。
【００４２】また、従来の技術では図８（Ａ），（Ｂ）
に示したように迂回配線による配線長の増大があるが、
本発明では、図６に示すように迂回配線を極力抑制する
ことが可能なためセルデータ単体ではなく、ＬＳＩチッ
プ全体として、回路特性，集積度，配線性検証データを
テーブル化することにより、自動配置配線ツール等へセ
ルデータの配線性の情報を供給することが可能であり、
高精度なＬＳＩチップのレイアト設計が可能となる。
に示したように迂回配線による配線長の増大があるが、
本発明では、図６に示すように迂回配線を極力抑制する
ことが可能なためセルデータ単体ではなく、ＬＳＩチッ
プ全体として、回路特性，集積度，配線性検証データを
テーブル化することにより、自動配置配線ツール等へセ
ルデータの配線性の情報を供給することが可能であり、
高精度なＬＳＩチップのレイアト設計が可能となる。
【００４３】
【発明の効果】以上説明したように、本発明の自動配置
配線方法は、セルデータ設計ステップの後にセルを単体
で配置し、このセルの外部から前記内部端子への結線が
可能な前記セルの輪郭を形成する辺であるセル辺上の前
記配線格子の有無を検証する配線性検証を行うことによ
り、セルデータに起因する迂回配線を大幅に削減できる
ので、回路特性の劣化や集積度の低下要因及び配線混雑
による未結線の発生要因を除去できるという効果があ
る。
配線方法は、セルデータ設計ステップの後にセルを単体
で配置し、このセルの外部から前記内部端子への結線が
可能な前記セルの輪郭を形成する辺であるセル辺上の前
記配線格子の有無を検証する配線性検証を行うことによ
り、セルデータに起因する迂回配線を大幅に削減できる
ので、回路特性の劣化や集積度の低下要因及び配線混雑
による未結線の発生要因を除去できるという効果があ
る。
【００４４】また、ＬＳＩチップ設計以降の工程で最初
のセルデータ設計への回帰処理量が激減するため、大幅
な設計工数の削減ができるという効果がある。
のセルデータ設計への回帰処理量が激減するため、大幅
な設計工数の削減ができるという効果がある。
【図１】本発明の自動配置配線方法の一実施の形態を示
すフローチャートである。
すフローチャートである。
【図２】本実施の形態のセルデータ検証ステップの詳細
を示すフローチャートである。
を示すフローチャートである。
【図３】自動配置配線用のセルデータの一例を示すレイ
アウト図である。
アウト図である。
【図４】本実施の形態で用いる配線禁止属性の概念を示
す説明図である。
す説明図である。
【図５】本実施の形態で用いるセルデータの一例を示す
レイアウト図である。
レイアウト図である。
【図６】本発明の自動配置配線方法による配線結果の一
例を示すレイアウト図である。
例を示すレイアウト図である。
【図７】従来の自動配置配線方法の一例を示すフローチ
ャートである。
ャートである。
【図８】従来の自動配置配線方法による配線結果の一例
を示すレイアウト図である。
を示すレイアウト図である。
１，１０１ セルデータライブラリ ２，１０２ ＬＳＩチップレイアウトデータ ２１ 検証データ格納テーブル ４０，４１ セルデータ ４３，４４，６０ 配線 Ｆ１〜Ｆ４，Ｆ１１〜Ｆ１４ セル辺 Ｋ１〜Ｋ１０，ＫＡ〜ＫＤ 格子 Ｎ１〜Ｎ３，Ｎ４５，Ｎ６２ 配線禁止 Ｔ１〜Ｔ３，Ｔ１１〜Ｔ１２，Ｔ４１，Ｔ４２，Ｔ６１
〜Ｔ６３ 端子 ＴＯ 外部端子
〜Ｔ６３ 端子 ＴＯ 外部端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50
Claims (5)
- 【請求項１】 半導体チップ上に予め形成した複数の回
路素子または機能回路ブロックの集合から成り内部に配
線接続用の内部端子を含むセルの配線データを含むセル
データ設計を実施するセルデータ設計ステップと、前記
セルの自動配置の実施後設計対象回路の接続情報にした
がい自動配線を実行する集積回路チップ設計を行うステ
ップとを含み、前記セルを予め定めた領域内に自動配置
し予め定めた配線ピッチで設定した縦横の配線経路候補
である配線格子上に前記接続情報にしたがって前記自動
配線を行い所定の配線パターンを生成する集積回路の自
動配置配線方法において、 前記セルデータ設計ステップの後に前記セルを単体で配
置し、このセルの外部から前記内部端子への結線が可能
な前記セルの輪郭を形成する辺であるセル辺上の前記配
線格子の有無を検証する配線性検証ステップを含むこと
を特徴とする自動配置配線方法。 - 【請求項２】 前記配線性検証ステップが、前記セル辺
の任意の１つである第１の辺の外側の前記格子の延長線
上に外部端子を設置し前記第１の辺以外の辺である第２
の辺の全部に配線禁止属性を付与することにより前記セ
ルの外部から前記内部端子への結線が可能なセル辺上の
前記配線格子の有無を検証することを特徴とする請求項
１記載の自動配置配線方法。 - 【請求項３】 前記配線引出しの可否の検証を前記セル
の全部の辺について順次実施することを特徴とする請求
項２記載の自動配置配線方法。 - 【請求項４】 前記配線性検証ステップが、配線対象の
前記内部端子及び前記辺を設定する第１のステップと、 検証対象の内部端子を抽出する第２のステップと、 前記第１の辺を設定し前記外部端子を配置する第３のス
テップと、 前記第２の辺の全部に前記配線禁止属性を付与する第４
のステップと、 設定した自動配線が全部完了したかを判定する第５のス
テップと、 前記セルデータの配線性検証データを作成する第６のス
テップと、 前記配線性検証データから配線性の合否を判断する第７
のステップとを含むことを特徴とする請求項２記載の自
動配置配線方法。 - 【請求項５】 前記配線性検証データを予め定めた様式
の表であるテーブルデータとして作成することを特徴と
する請求項４記載の自動配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08315113A JP3130810B2 (ja) | 1996-11-26 | 1996-11-26 | 自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08315113A JP3130810B2 (ja) | 1996-11-26 | 1996-11-26 | 自動配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163326A JPH10163326A (ja) | 1998-06-19 |
| JP3130810B2 true JP3130810B2 (ja) | 2001-01-31 |
Family
ID=18061579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08315113A Expired - Fee Related JP3130810B2 (ja) | 1996-11-26 | 1996-11-26 | 自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130810B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5402430B2 (ja) * | 2009-09-10 | 2014-01-29 | 富士通セミコンダクター株式会社 | 設計方法 |
| JP2011186625A (ja) * | 2010-03-05 | 2011-09-22 | Renesas Electronics Corp | 半導体集積回路のレイアウト装置及びレイアウト方法 |
-
1996
- 1996-11-26 JP JP08315113A patent/JP3130810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10163326A (ja) | 1998-06-19 |
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|---|---|---|---|
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