JP2007257011A - レイアウト設計装置、方法、及び、プログラム - Google Patents
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Abstract
【解決手段】消費電力削減可否判定手段108は、改善対象セル131の移動を想定して、消費電力の削減が可能か否かを判定する。消費電力の削減が可能である場合には、遅延時間・セル移動可能距離計算手段109によって、改善対象セル131の移動を想定した場合の、改善対象セル131を含む遅延計算対象パス132の遅延時間を計算し、タイミング制約125が満たされる改善対象セル131の移動距離の範囲を求める。レイアウト変更手段112は、消費電力を削減し、かつ、タイミング制約125が満たされる範囲で改善対象セル131を移動し、レイアウトを変更する。
【選択図】図1
Description
配線消費電力PN=C×Vdd2×Kd×fck (1)
を用いる。式(1)の“C”は、セルの出力端子の負荷容量である。また、Vddは、電源電圧であり、fckは、クロック周波数である。Kdは、デューティファクタ(クロック周期に対する信号の最大変化率)であり、動作率=1のときには、Kd=0.5となる。式(1)では、Vdd2とfckは固定の値であるため、Vdd2×fckを仮に1として、式(1)を、下記式(2)で簡略化する。
PN=(1/2)×C×A (2)
式(2)における、Aはあるシミュレーション区間内での動作率を示している。
PN1=(1/2)×Cl×L1×A1 (3)
式(3)におけるL1は、ネットN1の配線長であり、配置配線情報122(図4(b))を参照すると、N1=10である。また、区間S1におけるネットN1の動作率A1は、信号動作率決定手段102が求めた信号動作率128(図5(b))を参照すると、A1=0.5である。これにより、区間S1におけるネットN1の配線消費電力PN1は、
PN1=(1/2)×1×10×0.5=2.5
と求まる。他の区間、他のネットについても同様に、配線消費電力を計算する。
PN1=(1/2)×Cl×(L1+ΔL)×A1
となり、移動前に比して、(1/2)×Cl(ΔL)×A1だけ増加する。また、短くなったネットN2の配線消費電力は、(1/2)×Cl(ΔL)×A2だけ減少し、長くなったネットN3の配線消費電力は、(1/2)×Cl(ΔL)×A3だけ増加する。
ΔP1=(1/2)×Cl×ΔL×{A2−(A1+A3)}
が0よりも大きければ、移動前に比して消費電力は小さくなる。図6(b)を参照すると、単位当たりの配線容量Clは、「1」であり、図5(b)を参照すると、区間S2における各ネットの動作率A1、A2、A3は、それぞれ「0」、「1」、「0」である。この場合、ΔP1は、
ΔP1=(1/2)×ΔL
となる。ΔL>0であるから、ΔP1>0であり、この場合、ステップS10では、消費電力の削減が可能であると判定される。ステップS10で、消費電力の削減が不可能であると判定された場合には、ステップS7へ戻って、改善対象ネット130に接続する別のセルを改善対象セル131として選択する。
T=TN1+TN3+TC1+TC3 (4)
と表すことができる。各セルの遅延時間は、セルの種類ごとに固定値が用意されており、この値は、遅延・消費電力ライブラリ情報124(図6(a))に記憶されている。セル遅延時間は、厳密には、入力端子と出力端子との組み合わせなどにより、複数の遅延値が存在するが、ここでは説明の簡単化のため、単一の遅延値をもつものとする。
TN1=K1×RO1×(CN1)+K2×RN1×(CN1) (5)
式(5)におけるRO1は、セルC1の出力端子抵抗値である。この出力端子抵抗RO1は、使用しているセルの種類に応じた固定の値を持ち、その値は、遅延・消費電力ライブラリ情報124(図6(a))に記憶されている。配線抵抗RN1と、配線容量CN1とについては、計算を簡易化するために、一般的に単位配線長当たりの値が用いられる近似計算が行われており、配線抵抗及び容量は、それぞれ配線長に比例した値を持つ。単位配線長あたりの配線抵抗及び配線容量は、それぞれRl、Clとして遅延・消費電力ライブラリ情報124(図6(b))に記憶されている。式(5)における係数K1、K2は、それぞれ定数であり、遅延・消費電力ライブラリ情報124(図6(c))に記憶されている。
TN1=K1×RO1×(Cl×L1)
+K2×(Rl×L1)×(Cl×L1) (6)
L1は、ネットN1の配線長であり、配置配線情報122(図4(b))を参照すると、「10」である。また、遅延・消費電力ライブラリ情報124(図6)を参照すると、係数K1、K2は、それぞれ「2」、「1」であり、RO1は「2」、配線長当たりの配線容量Clは「1」、配線長当たりの配線抵抗Rlは「1」であるから、ネットN1に対する配線遅延時間TN1は、
TN1=2×2×(1×10)+1×(1×10)×(1×10)=140
と計算される。配線に分岐がない場合には、配線遅延時間の計算式における構成要素は、式(6)と同様となり、パスを構成する別のネットN3に対する配線遅延時間TN3は、下記式(7)で計算できる。
TN3=K1×RO3×(Cl×L3)
+K2×(Rl×L3)×(Cl×L3) (7)
配置配線情報122(図4(b))及び遅延・消費電力ライブラリ情報124(図6)を参照してTN3を計算すると、TN3=140となる。
T=TN1+TN3+TC1+TC3
=140+140+10+10=300
となる。ステップS1で入力されたタイミング制約125の値が300であるとすると、このパスは、タイミング制約をちょうど満たすパスである。
TN1’=K1×RO1×(Cl×(L1+ΔL))
+K2×(Rl×(L1+ΔL))×(Cl×(L1+ΔL)) (8)
TN3’=K1×RO3×(Cl×(L3+ΔL))
+K2×(Rl×(L3+ΔL))×(Cl×(L3+ΔL)) (9)
となる。ここで、ΔL以外は全て既知の値であるので、
TN1’=ΔL2+24×ΔL+140 ,
TN3’=ΔL2+24×ΔL+140 (10)
となる。
T’=TN1’+TN3’+TC1+TC3 (11)
となる。図6(a)を参照すると、セル遅延時間TC1、TC3は、それぞれ「10」であるため、式(11)は、
T’=ΔL2+24×ΔL+140+ΔL2+24×ΔL+140+10+10
=2×ΔL2+48×ΔL+300
として計算される。このように計算されたT’がセル移動後のパスの遅延時間であり、このT’は、タイミング制約125の値である300以下である必要があり、
T’=2×ΔL2+48×ΔL+300≦300
を満たす必要がある。上記式を簡略化すると、
ΔL2+24×ΔL≦0 (12)
となる。
TN4’=K1×RO1×Cl×((L1+ΔL)/2)
+K2×Rl×((L1+ΔL)/2)×Cl×((L1+ΔL)/2) (13)
TN5’=K1×RO5×Cl×((L1+ΔL)/2)
+K2×Rl×((L1+ΔL)/2)×Cl×((L1+ΔL)/2) (14)
TN6’=K1×RO3×Cl×((L3+ΔL)/2)
+K2×Rl×((L3+ΔL)/2)×Cl×((L3+ΔL)/2) (15)
TN7’=K1×RO6×Cl×((L3+ΔL)/2)
+K2×Rl×((L3+ΔL)/2)×Cl×((L3+ΔL)/2) (16)
RO5及びRO6はリピータセルC5、C6の出力端子抵抗であり、図6(a)を参照すると、その値はそれぞれ「1」である。ΔL以外の値は、全て既知であり、式(13)〜(16)は、
TN4’=20+2×ΔL+(100+2×L1+ΔL2)/4
TN5’=10+ΔL+(100+2×L1+ΔL2)/4
TN6’=20+2×ΔL+(100+2×L1+ΔL2)/4
TN7’=10+ΔL+(100+2×L1+ΔL2)/4
と計算できる。
T’=TN4+TN5+TN6+TN7+TC1+TC3+TC5+TC6 (17)
で計算できる。TC5及びTC6は、挿入されたリピータセルC5及びC6のセル遅延時間であり、図6(a)を参照すると、それぞれの値は「10」である。式(17)に、各値を代入し、整理すると、
T’=ΔL2+8×ΔL+200
となる。このT’がタイミング制約125の値である300以下であれば良いので、
ΔL2+8×ΔL+200≦ 300
ΔL2+8×ΔL−100≦0 (18)
を満たすΔLの正の実数解が、求めるべきセル移動可能距離133となる。
P’=PC1’+PC2’+PC3’+PC4’+PC5’+PC6’
+PN2’+PN4’+PN5’+PN6’+PN7’
と表せる。
PN2’=(1/2)×Cl×(L2−ΔL)/2×A2
=(1/2)×1×(14−ΔL)×1=7−ΔL/2
PN4’=(1/2)×Cl×(L1+ΔL)/2×A1
=(1/2)×1×(10+ΔL)/2×0=0
PN5’=(1/2)×Cl×(L1+ΔL)/2×A1
=(1/2)×1×(10+ΔL)/2×0=0
PN6’=(1/2)×Cl×(L3+ΔL)/2×A3
=(1/2)×1×(10+ΔL)/2×0=0
PN7’=(1/2)×Cl×(L3+ΔL)/2×A3
=(1/2)×1×(10+ΔL)/2×0=0
と計算される。また、図6(a)を参照すると、セルC1〜4のセル消費電力、及び、リピータセルC5、C6のセル消費電力は、それぞれ0.5であるため、図10に示す回路全体の消費電力P’は、
P´=10−ΔL/2
となる。このようにして求めたP’が、ステップS3で求めた区間S2の総消費電力「9」(図7(b))よりも小さければ、セル移動及びリピータ挿入によって、消費電力が削減されたことになる。P’=10−ΔL/2<9を満たすΔLは、ΔL>2である。この場合、ΔL=2を、最小移動距離134として保存する。
101:各種情報入力手段
102:信号動作率決定手段
103:消費電力計算手段
104:消費電力制限違反判定手段
105:改善対象ネット抽出手段
106:改善対象セル抽出手段
107:遅延計算対象パス抽出手段
108:消費電力削減可否判定手段
109:遅延時間・セル移動可能距離計算手段
110:遅延時間・セル移動可能距離再計算手段
111:最小移動距離計算手段
112:レイアウト変更手段
113:配置配線情報出力手段
114:制御手段
121:回路接続情報
122:配置配線情報
123:物理ライブラリ情報
124:遅延・消費電力ライブラリ情報
125:タイミング制約
126:消費電力制限値
127:シミュレーションパタン
128:信号動作率
129:消費電力値
130:改善対象ネット
131:改善対象セル
132:遅延計算対象パス
133:セル移動可能距離
134:最小移動距離
Claims (19)
- 半導体装置のレイアウト設計を行うレイアウト設計装置において、
設計対象の半導体装置に含まれるセル及びセル間の接続情報を含む回路接続情報と、前記セル間を接続するネットの配線長を含む配置配線情報とを入力し、記憶装置に記憶する入力手段と、
前記回路接続情報、前記配置配線情報、及び、各セル及び配線での消費電力を計算するために必要な情報を含む消費電力ライブラリを記憶する記憶装置を参照して、設計対象の半導体装置の消費電力を計算する消費電力計算手段と、
前記回路接続情報を参照して改善対象のセルを抽出し、記憶装置に記憶する改善対象セル抽出手段と、
前記改善対象セルの移動を想定して該改善対象セルに接続されるネットの配線長が変更されたことを想定し、前記消費電力ライブラリを参照して前記改善対象セルを移動した際の消費電力を計算し、該計算した消費電力値と、前記消費電力計算手段が計算した消費電力とを比較して、前記改善対象セルを移動することで消費電力の削減が可能か否かを判定する消費電力削減可否判定手段と、
前記消費電力削減可否判定手段が消費電力を削減可能と判定すると、前記回路接続情報を参照して前記改善対象セルを含むパスを抽出するパス抽出手段と、
前記パス抽出手段によって抽出されたパスについて、各セル及び配線の遅延時間を計算するために必要な情報を含む遅延時間ライブラリを記憶する記憶装置を参照して、前記改善対象セルの移動を想定した場合の信号遅延時間を算出し、該算出した信号遅延時間に基づいて、所定のタイミング制約を満たす前記改善対象セルの移動距離の範囲を計算するセル移動可能距離計算手段と、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記セル移動可能距離計算手段が計算した改善対象セルの移動距離の範囲とが重複するとき、該重複する範囲内で前記改善対象セルを移動し、前記配置配線情報を更新するレイアウト変更手段とを備えることを特徴とするレイアウト設計装置。 - 前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記タイミング制約を満たす改善対象セルの移動距離の範囲とが重複しないとき、前記改善対象セルの移動に伴って配線長が長くなるネットにリピータを挿入することを想定し、前記遅延時間ライブラリを参照して、前記パス抽出手段によって抽出されたパスについて、前記改善対象セルを移動し、かつ、前記リピータを挿入することを想定した場合の信号遅延時間を算出し、所定のタイミング制約を満たす前記改善対象セルの移動距離の範囲を再計算するセル移動可能距離再計算手段と、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記セル移動可能距離再計算手段が再計算した改善対象セルの移動距離の範囲とが重複するとき、前記消費電力ライブラリを参照して、前記改善対象セルの移動及びリピータ挿入後の半導体装置の消費電力を計算し、該計算された消費電力が、前記消費電力計算手段によって計算された消費電力以下となる前記改善対象セルの移動距離の最小値を求める最小移動距離計算手段とを更に備え、
前記レイアウト変更手段は、前記最小移動距離計算手段が計算した移動距離の最小値が、前記セル移動可能距離再計算手段が再計算した移動距離の範囲の上限値以下のとき、前記計算された移動距離の最小値以上で、かつ、前記改善対象セルの移動距離の範囲の上限値以下で前記改善対象セルを移動し、かつ、前記改善対象セルの移動に伴って配線長が長くなるネットにリピータを挿入して、前記回路接続情報及び前記配置配線情報を更新する、請求項1に記載のレイアウト設計装置。 - 前記消費電力計算手段によって計算された消費電力と、所定の消費電力制限値とを比較し、前記計算された消費電力が前記消費電力制限値を超えるか否かを判定する消費電力制限違反判定手段を更に備え、前記改善対象セル抽出手段は、前記消費電力制限違反判定手段が前記計算された消費電力が前記消費電力制限値を超えると判定すると、改善対象ネットを抽出する、請求項1又は2に記載のレイアウト設計装置。
- 前記改善対象セル抽出手段は、前記消費電力計算手段による消費電力の計算で消費電力値が最も大きいネットから順に改善対象ネットとして選択し、前記回路接続情報を参照して、前記抽出された改善対象ネットに接続されるセルのうちの何れかを改善対象セルとして抽出する、請求項1〜3の何れか一に記載のレイアウト設計装置。
- 前記改善対象セル抽出手段は、前記消費電力削減可否判定手段が、消費電力の削減が不可能であると判定すると、前記改善対象ネットに接続される他のセルを改善対象セルとして抽出する、請求項4に記載のレイアウト設計装置。
- 前記改善対象セル抽出手段は、前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記セル移動可能距離再計算手段が再計算した改善対象セルの移動距離の範囲とが重複しないとき、前記改善対象ネットに接続される他のセルを改善対象セルとして抽出する、請求項4に記載のレイアウト設計装置。
- 前記改善対象セル抽出手段は、前記最小移動距離計算手段が、前記最小移動距離計算手段が計算した移動距離の最小値が、前記セル移動可能距離再計算手段が再計算した移動距離の範囲の上限値よりも大きいとき、前記改善対象ネットに接続される他のセルを改善対象セルとして抽出する、請求項4に記載のレイアウト設計装置。
- 前記改善対象セル抽出手段は、前記改善対象ネットに接続された全てのセルを改善対象セルとして抽出すると、次の改善対象ネットを選択する、請求項4〜7の何れか一に記載のレイアウト設計装置。
- 前記消費電力削減可否判定手段は、前記改善対象ネットの配線長が短くなる方向に前記改善対象セルを移動することを想定する、請求項4〜8の何れか一に記載のレイアウト設計装置。
- 前記セル移動可能距離計算手段は、前記改善対象ネットの配線長が短くなる方向に前記改善対象セルを移動することを想定する、請求項4〜8の何れか一に記載のレイアウト設計装置。
- 前記セル移動可能距離計算手段は、前記改善対象セルの移動により、該改善対象セルに接続するネットのうちで、前記改善対象ネット以外のネットの配線長が、前記改善対象ネットの配線長が短くなった分と同じ分だけ長くなることを想定する、請求項10に記載のレイアウト設計装置。
- 前記セル移動可能距離再計算手段は、前記改善対象ネットの配線長が短くなる方向に前記改善対象セルを移動することを想定する、請求項4〜11の何れか一に記載のレイアウト設計装置。
- 前記セル移動可能距離再計算手段は、前記改善対象セルの移動により、該改善対象セルに接続するネットのうちで、前記改善対象ネット以外のネットの配線長が、前記改善対象ネットの配線長が短くなった分と同じ分だけ長くなることを想定する、請求項12に記載のレイアウト設計装置。
- 前記消費電力計算手段は、各ネットでの消費電力と、各セルでの消費電力とをそれぞれ計算し、各ネットでの消費電力及び各セルでの消費電力の総和を、前記設計対象の半導体装置の消費電力として算出する、請求項1〜13の何れか一に記載のレイアウト設計装置。
- 前記消費電力計算手段は、各ネットを通過する信号の波形図を示すシミュレーションパタンを記憶する記憶装置と、前記回路接続情報とを参照して、各シミュレーション区間における各ネットの信号動作率を決定し、該決定した信号動作率を用いて、各ネットでのシミュレーション区間ごとの消費電力を計算する、請求項14に記載のレイアウト設計装置。
- コンピュータを用いて、半導体装置のレイアウト設計を行う方法であって、
設計対象の半導体装置に含まれるセル及びセル間の接続情報を含む回路接続情報と、前記セル間を接続するネットの配線長を含む配置配線情報とを入力し、記憶装置に記憶するステップと、
前記コンピュータが、前記回路接続情報、前記配置配線情報、及び、各セル及び配線での消費電力を計算するために必要な情報を含む消費電力ライブラリを記憶する記憶装置を参照して、設計対象の半導体装置の消費電力を計算するステップと、
前記コンピュータが、前記回路接続情報を参照して改善対象のセルを抽出し、記憶装置に記憶するステップと、
前記コンピュータが、前記改善対象セルの移動を想定して該改善対象セルに接続されるネットの配線長が変更されたことを想定し、前記消費電力ライブラリを参照して前記改善対象セルを移動した際の消費電力を計算し、該計算した消費電力値と、前記設計対象の半導体装置の消費電力を計算するステップで計算した消費電力とを比較して、前記改善対象セルを移動することで消費電力の削減が可能か否かを判定するステップと、
前記コンピュータが、消費電力を削減可能と判定すると、前記回路接続情報を参照して前記改善対象セルを含むパスを抽出するステップと、
前記コンピュータが、前記抽出したパスについて、各セル及び配線の遅延時間を計算するために必要な情報を含む遅延時間ライブラリを記憶する記憶装置を参照して、前記改善対象セルの移動を想定した場合の信号遅延時間を算出し、該算出した信号遅延時間に基づいて、所定のタイミング制約を満たす前記改善対象セルの移動距離の範囲を計算するステップと、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記タイミング制約を満たす前記改善対象セルの移動距離の範囲とが重複するとき、前記コンピュータが、該重複する範囲内で前記改善対象セルを移動し、前記配置配線情報を更新してレイアウトを変更するステップとを有することを特徴とする方法。 - 前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記タイミング制約を満たす改善対象セルの移動距離の範囲とが重複しないとき、前記コンピュータが、前記改善対象セルの移動に伴って配線長が長くなるネットにリピータを挿入することを想定し、前記遅延時間ライブラリを参照して、前記パスを抽出するステップで抽出したパスについて、前記改善対象セルを移動し、かつ、前記リピータを挿入することを想定した場合の信号遅延時間を算出し、所定のタイミング制約を満たす前記改善対象セルの移動距離の範囲を再計算するステップと、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記再計算した改善対象セルの移動距離の範囲とが重複するとき、前記コンピュータが、前記消費電力ライブラリを参照して、前記改善対象セルの移動及びリピータ挿入後の半導体装置の消費電力を計算し、該計算した消費電力が、前記設計対象の半導体装置の消費電力を計算するステップで計算した消費電力以下となる前記改善対象セルの移動距離の最小値を求めるステップと、
前記計算した移動距離の最小値が、前記再計算した移動距離の範囲の上限値以下のとき、前記コンピュータが、前記計算された移動距離の最小値以上で、かつ、前記改善対象セルの移動距離の範囲の上限値以下で前記改善対象セルを移動し、かつ、前記改善対象セルの移動に伴って配線長が長くなるネットにリピータを挿入して、前記回路接続情報及び前記配置配線情報を更新するステップとを更に有する、請求項16に記載の方法。 - コンピュータに、半導体装置のレイアウト設計を行う処理を実行させるプログラムであって、前記コンピュータに、
設計対象の半導体装置に含まれるセル及びセル間の接続情報を含む回路接続情報と、前記セル間を接続するネットの配線長を含む配置配線情報とを入力し、記憶装置に記憶するステップと、
前記回路接続情報、前記配置配線情報、及び、各セル及び配線での消費電力を計算するために必要な情報を含む消費電力ライブラリを記憶する記憶装置を参照して、設計対象の半導体装置の消費電力を計算するステップと、
前記回路接続情報を参照して改善対象のセルを抽出し、記憶装置に記憶するステップと、
前記改善対象セルの移動を想定して該改善対象セルに接続されるネットの配線長が変更されたことを想定し、前記消費電力ライブラリを参照して前記改善対象セルを移動した際の消費電力を計算し、該計算した消費電力値と、前記設計対象の半導体装置の消費電力を計算するステップで計算した消費電力とを比較して、前記改善対象セルを移動することで消費電力の削減が可能か否かを判定するステップと、
消費電力を削減可能と判定すると、前記回路接続情報を参照して前記改善対象セルを含むパスを抽出するステップと、
前記抽出したパスについて、各セル及び配線の遅延時間を計算するために必要な情報を含む遅延時間ライブラリを記憶する記憶装置を参照して、前記改善対象セルの移動を想定した場合の信号遅延時間を算出し、該算出した信号遅延時間に基づいて、所定のタイミング制約を満たす前記改善対象セルの移動距離の範囲を計算するステップと、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記タイミング制約を満たす前記改善対象セルの移動距離の範囲とが重複するとき、該重複する範囲内で前記改善対象セルを移動し、前記配置配線情報を更新してレイアウトを変更するステップとを実行させることを特徴とするプログラム。 - 前記コンピュータに、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記タイミング制約を満たす改善対象セルの移動距離の範囲とが重複しないとき、前記改善対象セルの移動に伴って配線長が長くなるネットにリピータを挿入することを想定し、前記遅延時間ライブラリを参照して、前記パスを抽出するステップで抽出したパスについて、前記改善対象セルを移動し、かつ、前記リピータを挿入することを想定した場合の信号遅延時間を算出し、所定のタイミング制約を満たす前記改善対象セルの移動距離の範囲を再計算するステップと、
前記消費電力の削減を可能とする改善対象セルの移動距離の範囲と、前記再計算した改善対象セルの移動距離の範囲とが重複するとき、前記消費電力ライブラリを参照して、前記改善対象セルの移動及びリピータ挿入後の半導体装置の消費電力を計算し、該計算した消費電力が、前記設計対象の半導体装置の消費電力を計算するステップで計算した消費電力以下となる前記改善対象セルの移動距離の最小値を求めるステップと、
前記計算した移動距離の最小値が、前記再計算した移動距離の範囲の上限値以下のとき、前記計算された移動距離の最小値以上で、かつ、前記改善対象セルの移動距離の範囲の上限値以下で前記改善対象セルを移動し、かつ、前記改善対象セルの移動に伴って配線長が長くなるネットにリピータを挿入して、前記回路接続情報及び前記配置配線情報を更新するステップとを更に実行させる、請求項18に記載のプログラム。
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