JPH11338902A - 仮想配線長見積り方法 - Google Patents

Abstract

(57)【要約】 【課題】 ネットの仮想配線長の高精度かつ高速な見積
りが可能な仮想配線長見積り方法を提供する。 【解決手段】 見積り対象のネットを選択する（ＳＴ
１）。見積り対象となるネットと所定の関係を満たすサ
ブ回路を半導体集積回路中より抽出する（ＳＴ２）。サ
ブ回路より、対象ネットを構成するピンペアの１ペアあ
たりの仮想配線長見積りに必要な情報を抽出する（ＳＴ
３）。抽出したサブ回路の情報に基づき、対象ネットを
構成するピンペアの１ペアあたりの仮想配線長を見積る
（ＳＴ４）。１ペアあたりの仮想配線長に基づき、対象
となるネットの仮想配線長を見積る（ＳＴ５）。仮想配
線長の見積り結果を見積り結果出力装置１２を介して出
力し、見積り結果記憶装置１０に記憶する（ＳＴ６）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、仮想配線長見積り
方法に関し、特に、高精度かつ高速に見積りが可能な仮
想配線長見積り方法に関する。

【０００２】

【従来の技術】半導体集積回路では、回路上の配線の配
線長が長くなると、信号が配線上を通過するのに時間が
かかり、回路動作が要求仕様を満たすことのできない状
況が発生し得る。

【０００３】そのため、半導体集積回路の設計段階にお
いて、マクロセル配置およびマクロセル間の配線（以
下、「配置配線」という。）の設計が終了した段階で、
配線長に基づいて、信号の遅延時間が算出される。この
遅延時間により、不適切な配線に対する配置配線の修正
が行なわれる。

【０００４】しかし、設計終了後の配置配線の修正で
は、修正の規模が大きくなり、修正にかかる時間も膨大
となる。そこで、通常は、配置配線後の修正が最小限と
なるように、配置配線が行なわれる前に、半導体集積回
路中の各々のネットに対する仮想配線長見積りが行なわ
れる。さらに、その仮想配線長に基づき配置配線が行な
われる。ここでネットとは、電荷を等しくするマクロセ
ル間の配線を指す。

【０００５】本願の出願人が以前出願した特願平９−２
２８２４３号の仮想配線長見積り方法では、半導体集積
回路上のネットを構成するピンペアごとにサブ回路を抽
出し、各ピンペアの仮想配線長を見積る。さらに、ピン
ペアの仮想配線長をもとにネットの仮想配線長を見積
る。よって、ピンペアの仮想配線長を高精度に見積るこ
とができ、ひいてはネットの仮想配線長を高精度に見積
ることができる。

【０００６】

【発明が解決しようとする課題】しかし、上述の方法で
は、ピンペアごとにサブ回路を抽出している。このた
め、ピンペア数が多いネットになるとサブ回路を抽出す
る回数も増加するため、ネットの仮想配線長を見積るた
めの処理時間が増加してしまう。

【０００７】また、信号遅延時間の見積り、ネットの消
費電力の見積り、マクロセルを配置配線可能な最小面積
の見積り、ファンアウト数に基づいたネットの仮想配線
長の期待値の算出は、ネットの仮想配線長に基づいて行
われる。このため、ネットの仮想配線長を見積るための
処理時間が増加することに伴い、これらの処理時間も増
加してしまう。

【０００８】本発明は、このような問題点を解決するた
めになされたもので、その目的は、ネットの仮想配線長
を高精度かつ高速に見積ることが可能な仮想配線長見積
り方法を提供することである。

【０００９】他の目的は、高精度かつ高速に信号遅延時
間見積りが可能な仮想配線長見積り方法を提供すること
である。

【００１０】さらに他の目的は、高精度かつ高速にネッ
トの消費電力見積りが可能な仮想配線長見積り方法を提
供することである。

【００１１】さらに他の目的は、マクロセルを配置配線
可能な最小面積を高精度かつ高速に見積ることができる
仮想配線長見積り方法を提供することである。

【００１２】さらに他の目的は、ファンアウト数に基づ
いたネットの仮想配線長の期待値を高精度かつ高速に算
出することができる仮想配線長見積り方法を提供するこ
とである。

【００１３】

【課題を解決するための手段】請求項１に記載の発明に
係る仮想配線長見積り方法は、半導体集積回路上のネッ
トごとに、ネットと所定の関係を満たすサブ回路を抽出
する第１のステップと、サブ回路の特性に基づいて、ネ
ットを構成するピンペアの１ペアあたりの仮想配線長を
見積る第２のステップと、ネットを構成するピンペアの
１ペアあたりの仮想配線長からネットの仮想配線長を見
積る第３のステップとを含む。

【００１４】請求項１に記載の発明によると、処理対象
のネットと所定関係にあるサブ回路の特性に基づいて、
ネットを構成するピンペアの１ペアあたりの仮想配線長
を見積る。さらに、ピンペアの仮想配線長をもとにネッ
トの仮想配線長を見積る。よって、ピンペアの仮想配線
長を高精度に見積ることができ、ひいてはネットの仮想
配線長を高精度に見積ることができる。また、ネットご
とにサブ回路を抽出するので、高速にネットの仮想配線
長を見積ることができる。

【００１５】請求項２に記載の発明には、請求項１に記
載の発明の構成に加えて、上記第１のステップは、ネッ
トに接続されるマクロセルを抽出し、サブ回路に追加す
るステップと、マクロセルに接続されるマクロセルを抽
出し、サブ回路に追加するステップと、サブ回路は、最
も新しくサブ回路に追加されたマクロセルである外周セ
ルを含み、外周セルに接続されるマクロセルを抽出する
ステップと、外周セルに接続されるマクロセルを、既探
索のマクロセルと未探索のマクロセルとに分類するステ
ップと、既探索のマクロセルの個数と未探索のマクロセ
ルの個数とが所定の関係にあるか否かを判定するステッ
プと、所定の関係が成立すれば、探索済のマクロセルを
ネットに対するサブ回路と定めて処理を終了するステッ
プと、所定の関係が成立しなければ、未探索に分類され
たマクロセルをサブ回路に追加して、外周セルに接続さ
れるマクロセルを抽出するステップに処理を戻すステッ
プとを含む。

【００１６】請求項２に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、マクロセル間の接続の強
弱を考慮したサブ回路を得ることができ、サブ回路は、
ネットを構成するピンペアの１ペアあたりの仮想配線長
を見積るのに十分な情報を含んでいる。このため、ネッ
トを構成するピンペアの１ペアあたりの仮想配線長を高
精度に見積ることができ、ひいてはネットの仮想配線長
を高精度に見積ることができる。

【００１７】請求項３に記載の発明は、請求項２に記載
の発明の構成に加えて、上記所定の関係にあるか否かを
判定するステップは、既探索のマクロセルの個数が未探
索のマクロセルの個数よりも大きい場合に所定の関係が
成立するとし、既探索のマクロセルの個数が未探索のマ
クロセルの個数以下の場合に所定の関係が成立しないと
する。

【００１８】請求項４に記載の発明は、請求項１に記載
の発明の構成に加えて、上記第２のステップは、サブ回
路内のピンペアの数およびサブ回路内のマクロセルの面
積の総和に基づき、サブ回路内のマクロセルの配置配線
が可能な最小面積を算出するステップと、最小面積に基
づき、最小面積を有する矩形の周囲長に比例して変化す
る値をネットを構成するピンペアの１ペアあたりの仮想
配線長とするステップとを含む。

【００１９】請求項４に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、ネットを構成するピンペ
アの１ペアあたりの仮想配線長をネットが属するサブ回
路に基づき算出する。このため、ネットを構成するピン
ペアの１ペアあたりの仮想配線長を高精度に見積ること
ができる。ひいてはネットの仮想配線長を高精度に見積
ることができる。

【００２０】請求項５に記載の発明は、請求項１に記載
の発明の構成に加えて、上記第３のステップは、ネット
を構成するピンペアの１ペアあたりの仮想配線長からネ
ットを構成するピンペアの仮想配線長の総和を求めるス
テップと、ネットを構成するピンペアの仮想配線長の総
和より、重複計測されたピンペア同士で共有される配線
部分の仮想配線長を除去するステップとを含む。

【００２１】請求項５に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、ネットの仮想配線長を計
算する際に、ネットを構成するピンペアの共有部分に関
するピンペアの仮想配線長を重複計測しないようにし
た。このため、ネットの仮想配線長を高精度に見積るこ
とができる。

【００２２】請求項６に記載の発明は、請求項１に記載
の発明の構成に加えて、ネットを構成するピンペアの１
ペアあたりの仮想配線長に基づき、ネットを構成するピ
ンペアの１ペアあたりの仮想配線抵抗値を算出するステ
ップと、ネットの仮想配線長に基づき、ネットの仮想配
線容量値を算出するステップと、ネットを構成するピン
ペアの１ペアあたりの仮想配線抵抗値およびネットの仮
想配線容量値に基づき、ネット上の信号経路を信号が通
過する際の遅延時間を算出するステップとをさらに含
む。

【００２３】請求項６に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、高精度のピンペアの仮想
配線長よりピンペアの仮想配線長抵抗値を求め、高精度
のネットの仮想配線長よりネットの仮想配線容量値を算
出する。このため、ピンペアの仮想配線抵抗値およびネ
ットの配線容量値はいずれも高精度である。ネット上の
信号経路を信号が通過する際の遅延時間は、高精度のピ
ンペアの仮想配線抵抗値および高精度のネットの仮想配
線容量値より求められる。よって、高精度の信号遅延時
間見積りが可能となる。

【００２４】請求項７に記載の発明は、請求項６に記載
の発明の構成に加えて、遅延時間と設計仕様に基づいて
定められた制約値とを比較し、設計仕様を満たさない信
号経路を抽出するステップをさらに含む。

【００２５】請求項８に記載の発明は、請求項１に記載
の発明の構成に加えて、ネットの仮想配線長に基づき、
ネットの仮想配線容量値を算出するステップと、ネット
の仮想配線容量値と所定のネット信号変化率とに基づ
き、ネットの消費電力を算出するステップとをさらに含
む。

【００２６】請求項８に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、高精度かつ高速に見積も
られたネットの仮想配線長に基づき、ネットの仮想配線
容量値を高精度に見積る。高精度のネットの配線容量値
よりネットの消費電力が見積もられる。よって、高精度
かつ高速にネットの消費電力を見積ることができる。

【００２７】請求項９に記載の発明は、請求項１に記載
の発明の構成に加えて、半導体集積回路内に存在するネ
ットの仮想配線長の総和を求めるステップと、ネットの
仮想配線長の総和と半導体集積回路内のマクロセルが占
めるアルミパターンの面積に基づき、半導体集積回路内
のマクロセルを配置配線可能な最小面積を算出するステ
ップとをさらに含む。

【００２８】請求項９に記載の発明は、請求項１に記載
の発明の作用、効果に加えて、高精度かつ高速に見積も
られたネットの仮想配線長の総和と半導体集積回路内の
マクロセルが占めるアルミパターンの面積に基づき、半
導体集積回路内の配線が必要とするアルミ格子数を高精
度に見積ることができる。よって、配置配線可能な最小
面積を高精度かつ高速に見積ることができる。

【００２９】請求項１０に記載の発明は、請求項１に記
載の発明の構成に加えて、ネットをネットのファンアウ
ト数に応じて分類するステップと、ファンアウト数ごと
に、所定の規則に従い、ネットの仮想配線長の期待値を
算出するステップとをさらに含む。

【００３０】請求項１０に記載の発明は、請求項１に記
載の発明の作用、効果に加えて、高精度かつ高速で見積
もられたネットの仮想配線長をファンアウト数別に分類
し、ファンアウト数ごとにネットの仮想配線長の期待値
を求める。よって、ファンアウト数に基づいたネットの
仮想配線長の期待値を高精度かつ高速に算出することが
できる。

【００３１】

【発明の実施の形態】［第１の実施形態］以下、図面を
参照しつつ、本発明における実施の形態の１つである仮
想配線長見積り装置について説明する。なお、以下の説
明では、同一の部品には同一の参照符号を付す。それら
の名称および機能も同一であるので、説明の繰返しは適
宜省略する。また本明細書において「マクロセル」と呼
ぶときは、いわゆるマクロセルを１つ以上含む「モジュ
ール」のことも指すものとする。

【００３２】図１を参照して、仮想配線長見積り装置１
００は、半導体集積回路上でのマクロセルおよびネット
の接続関係を記憶するための接続情報記憶装置８と、仮
想配線長の見積り対象となるネットを選択するための見
積り対象ネット選択部６と、見積り対象ネット選択部６
で選択されたネットに対する仮想配線長を見積る処理を
実行するためのＣＰＵ（Central Processing Unit ）２
と、仮想配線長見積り処理のプログラムおよび処理の中
間結果を記憶するためのメモリ４と、仮想配線長の見積
り結果をユーザに提示するための見積り結果出力装置１
２と、仮想配線長見積り結果を記憶するための見積り結
果記憶装置１０と、仮想配線長見積り装置１００の各構
成部品を相互に接続するためのバスとを含む。

【００３３】図２を参照して、仮想配線長見積り装置１
００で実行される処理を説明する。ただし、各処理の詳
細については、後述する。ユーザが、見積り対象ネット
選択部６を用いて、仮想配線長見積りの対象となるマク
ロセルおよび配線が含まれるネットを選択する（ＳＴ
１）。次に、ＣＰＵ２が、そのネットと所定の関係を満
たすサブ回路を半導体集積回路より抽出する（ＳＴ
２）。サブ回路より、その対象ネットを構成するピンペ
アの１ペアあたりの仮想配線長見積りに必要な情報（サ
ブ回路内のネットを構成するピンペアの数およびサブ回
路内のマクロセルの面積の総和）を抽出する（ＳＴ
３）。抽出したサブ回路の情報に基づき、対象ネットを
構成するピンペアの１ペアあたりの仮想配線長を見積る
（ＳＴ４）。１ペアあたりの仮想配線長に基づき、対象
となるネットの仮想配線長を見積る（ＳＴ５）。仮想配
線長の見積り結果を見積り結果出力装置１２を介して出
力し、見積り結果出力装置１０に記憶する（ＳＴ６）。

【００３４】図３〜図４を参照して、見積り対象ネット
に対応するサブ回路を抽出する処理（ＳＴ２）について
詳述する。

【００３５】図４に示される見積り対象のネット５０に
接続されるマクロセル６０〜６２をサブ回路に加える
（ＳＴ７）。マクロセル６０〜６２のいずれかに接続さ
れ、かつサブ回路に含まれていないマクロセル６３〜６
７をサブ回路に加える。ここで加えたマクロセル６３〜
６７を初期の外周セル（サブ回路とサブ回路以外の回路
との境界に位置し、サブ回路に含まれるセル）６３〜６
７とする（ＳＴ８）。

【００３６】外周セル６３〜６７のいずれかに接続され
るマクロセル６０〜６４、６６〜６７および７０〜７４
を抽出する（ＳＴ９）。このとき、既にサブ回路に含ま
れているマクロセル６０〜６４および６６〜６７を含ん
でいてもかまわない。

【００３７】抽出したマクロセル６０〜６４、６６〜６
７および７０〜７４を未探索のマクロセル（サブ回路に
含まれないマクロセル）７０〜７４と既探索のマクロセ
ル（サブ回路に含まれるマクロセル）６０〜６４および
６６〜６７とに分類する（ＳＴ１０）。

【００３８】未探索のマクロセル７０〜７４の数と既探
索のマクロセル６０〜６４および６６〜６７との数を比
較する（ＳＴ１１）。既探索のマクロセル６０〜６４お
よび６６〜６７の数が未探索のマクロセル７０〜７４の
数より大きい場合には（ＳＴ１１でＹＥＳ）、探索済み
のマクロセル６０〜６４および６６〜６７をネット５０
に対応するサブ回路とし（ＳＴ１２）、メモリ４に記憶
する（ＳＴ１４）。すなわち、サブ回路の抽出が終了す
る。未探索のマクロセル７０〜７４の数が既探索のマク
ロセル６０〜６４および６６〜６７の数以上の場合には
（ＳＴ１１でＮＯ）、未探索のマクロセル７０〜７４を
新規の外周セルとしてサブ回路に加え（ＳＴ１３）、Ｓ
Ｔ９以下の処理を繰返す。なお、図４の例では既探索の
マクロセル６０〜６４および６６〜６７の数が未探索の
マクロセル７０〜７４の数よりも大きい場合を示してい
る。

【００３９】次に、サブ回路の情報に基づいて、ネット
５０を構成するピンペアの１ペアあたりの仮想配線長を
見積る処理（ＳＴ４）について説明する。ネット５０を
構成するピンペアの１ペアあたりの仮想配線長は、式
（１）にて見積もられる。

【００４０】

【数１】

【００４１】式（１）の導出過程を説明する。サブ回路
内のマクロセルおよびネットの接続を考慮せずに、マク
ロセル同士の重なりが生じないように矩形配置した場合
の矩形領域の面積をＳとする。ネット５０を構成するピ
ンペアの１ペアあたりの配線長は、面積Ｓの平方根に比
例する。これは、サブ回路内の各ピンペア間の接続強度
が、ほぼ同等とみなせるためである。このとき、任意に
２つのマクロセルを取出したときの、マクロセル間の距
離の期待値はすべて同じである。その距離の期待値は、
面積Ｓの矩形領域内で冗長な経路を伴わない２つのマク
ロセル間の最長距離、すなわち矩形領域の半周囲長に比
例した値（Ｓの平方根に比例した値）となる。よって、
以下の式（２）が成り立つ。

【００４２】面積Ｓは密に結合されたサブ回路内のマク
ロセルの面積および配線の面積の総和である。このこと
より、以下の式（３）が成り立つ。

【００４３】

【数２】

【００４４】配線面積の総和Netsize は、サブ回路内の
各ネットが占有する面積の総和である。また、密に結合
されたサブ回路内のピンペアの長さの期待値をすべて同
じＬとして表わすことができる。よって、以下の式
（４）が成り立つ。ここで、Netnumは、ネット数をピン
ペア数に換算した値である。

【００４５】式（２）を式（４）に代入し、その結果を
式（３）に代入することにより、以下の式（５）が導か
れる。

【００４６】

【数３】

【００４７】式（５）を式（２）に代入することによ
り、ネットを構成するピンペアの１ペアあたりの仮想配
線長を求める式（１）が導かれる。

【００４８】次に、図５を参照して、ネットを構成する
ピンペアの１ペアあたりの仮想配線長をもとに、ネット
の仮想配線長を見積る処理（ＳＴ５）について説明す
る。

【００４９】まず、以下の式（６）により、図６（Ａ）
に示すように、ネットを構成するピンペアの仮想配線長
の総和Ｎ′を求める（ＳＴ２２）。

【００５０】

【数４】

【００５１】ネットを構成するピンペアの仮想配線長の
総和Ｎ′が見積もられる際に、２つ以上のピンペアによ
って共有される配線部分の仮想配線長が重複してネット
の仮想配線長見積り値Ｎ′に加算されている。この重複
部分を除くため、以下の式（７）によりＮ′を変換する
ことにより、ネットの仮想配線長見積り値Ｎを求める
（ＳＴ２３）。

【００５２】式（７）の導出過程を説明する。図６
（Ａ）に示すように、ピンペアの仮想配線長の総和Ｎ′
は、グラフ上でのピンペアの仮想配線長の総和として求
められている。このため、各ピンペアの仮想配線長Ｌ１
は、式（８）のように表わされる。しかし、実際の配線
においては、図６（Ｂ）に示すように、ピンペアの配線
には、各ピンペアで共有される配線部分がある。ここ
で、ネットの仮想配線長見積り値Ｎの共有部分とそれ以
外の部分との比をγ：１−γとすると、各ピンペアの仮
想配線長Ｌ２は、式（９）のように表わされる。仮想配
線長Ｌ１の値と仮想配線長Ｌ２の値とは同じである。こ
のため、式（８）の右辺と式（９）の右辺とが等しいと
すると、式（１０）が求められる。式（１０）をＮにつ
いて解くと、式（７）が導かれる。

【００５３】

【数５】

【００５４】以上のような仮想配線長見積り装置１００
により、ネットごとに求められたサブ回路を用い、ネッ
トを構成するピンペアの１ペアあたりの仮想配線長が高
精度に求められる。また、その１ペアあたりの仮想配線
長により、ピンペアの仮想配線長を重複計算しないよう
にネットの仮想配線長が求められる。よって、ネットの
仮想配線長を高精度に見積ることができる。また、サブ
回路を抽出する処理が１ネットにつき１回で済むので高
速にネットの仮想配線長が求められる。

【００５５】我々の検討によれば、ピンペアごとにサブ
回路を抽出する特願平９−２２８２４３号の仮想配線長
見積り方法と同等の精度を維持しつつ、当該仮想配線長
見積もり方法に比べ高速にネットの仮想配線長を見積る
ことができた。

【００５６】［第２の実施形態］次に、本発明における
実施の形態の１つであるタイミング検証装置について説
明する。

【００５７】図７を参照して、タイミング検証装置２０
０は、半導体集積回路上でのマクロセルおよびネットの
接続関係を記憶するための接続情報記憶装置８と、タイ
ミング検証の対象となるネットを選択するための見積り
対象ネット選択部６と、見積り対象ネット選択部６で選
択されたネットに対するタイミング検証を行なうための
ＣＰＵ２と、タイミング検証処理のプログラムおよび処
理の中間結果を記憶するためのメモリ４と、タイミング
検証結果をユーザに提示するためのタイミング検証結果
出力装置２０と、タイミング検証結果を記憶するための
タイミング検証結果記憶装置２２と、タイミング検証装
置２００の各構成部品を相互に接続するためのバスとを
含む。

【００５８】図８を参照して、タイミング検証装置２０
０で実行される処理を説明する。ユーザがタイミング検
証の対象となる信号経路を選択する。その後、見積り対
象ネット選択部６が、ユーザが選択した信号経路が属す
る全てのネットを抽出する（ＳＴ２５）。ＳＴ２５で抽
出されたネットごとに、ネットを構成するピンペアの１
ペアあたりの仮想配線長を求める（ＳＴ２６）。この処
理は、第１の実施形態で説明したＳＴ２〜ＳＴ４の処理
と同様であるため、説明は繰返さない。

【００５９】ネットごとに各ネットを構成するピンペア
の１ペアあたりの仮想配線抵抗値を算出する（ＳＴ２
７）。ピンペアの仮想配線抵抗値は、ピンペアの仮想配
線長と設計規則により定められる単位配線長あたりの配
線抵抗値とを掛け合わせることにより求められる。

【００６０】各ネットを構成するピンペアの１ペアあた
りの仮想配線長から各ネットの仮想配線長を見積る（Ｓ
Ｔ２８）。この処理は、第１の実施形態で説明したＳＴ
５の処理と同様であるため、説明は繰返さない。

【００６１】各ネットの仮想配線容量値を見積る（ＳＴ
２９）。ネットの仮想配線容量値は、ネットの仮想配線
長と設計規則により定められる単位配線長あたりの配線
容量値とを掛け合わせることにより求められる。

【００６２】ピンペアの仮想配線抵抗値とネットの仮想
配線容量値とに基づき、信号経路のＲＣ時定数を集約す
る。さらに、設計規則に応じて事前に与えられる遅延計
算式を使用して信号が信号経路を通過する際の遅延時間
を計算する（ＳＴ３０）。

【００６３】求められた遅延時間と設計仕様により定め
られたタイミングの制約値とを比較検証し、設計仕様を
満たさない信号経路を抽出する。タイミング検証の結果
をタイミング検証結果出力装置２０を介して出力し、タ
イミング検証結果記憶装置２に記憶する（ＳＴ３１）。

【００６４】以上のようなタイミング検証装置２００に
より、高精度かつ高速に見積もられたピンペアの仮想配
線長より、ピンペアの仮想配線長抵抗値が高精度かつ高
速に見積もられる。また、高精度かつ高速に見積もられ
たネットの仮想配線長よりネットの仮想配線容量値が高
精度かつ高速に見積もられる。これらピンペアの仮想配
線抵抗値およびネットの仮想配線容量値により高精度か
つ高速な信号遅延時間見積りが可能となり、高精度かつ
高速なタイミング検証が可能となる。

【００６５】［第３の実施形態］次に、本発明における
実施の形態の１つである消費電力見積り装置について説
明する。

【００６６】図９を参照して、消費電力見積り装置３０
０は、半導体集積回路上でのマクロセルおよびネットの
接続関係を記憶するための接続情報記憶装置８と、ネッ
トの信号変化率を記憶するための信号変化率記憶装置３
０と、消費電力の見積り対象となるネットを選択するた
めの見積り対象ネット選択部６と、見積り対象ネット選
択部６で選択されたネットに対する消費電力見積りを行
なうためのＣＰＵ２と、消費電力見積りプログラムおよ
び処理の中間結果を記憶するためのメモリ４と、消費電
力見積り結果をユーザに提示するための消費電力見積り
結果出力装置３２と、消費電力見積り結果を記憶するた
めの消費電力見積り結果記憶装置３４と、消費電力見積
り装置３００の各構成部品を相互に接続するためのバス
とを含む。

【００６７】図１０を参照して、消費電力見積り装置３
００で実行される処理を説明する。ユーザが消費電力見
積り対象となる信号の経路を選択する。その後、見積り
対象ネット選択部６が、ユーザが選択した信号経路が属
する全てのネットを抽出する（ＳＴ３２）。ＳＴ３２で
抽出されたネットごとに、ネットを構成するピンペアの
１ペアあたりの仮想配線長を求める（ＳＴ３３）。この
処理は、第１の実施形態で説明したＳＴ２〜ＳＴ４の処
理と同様であるため、説明は繰返さない。

【００６８】各ネットを構成するピンペアの１ペアあた
りの仮想配線長から各ネットの仮想配線長を見積る（Ｓ
Ｔ３４）。この処理は、第１の実施形態で説明したＳＴ
５の処理と同様であるため、説明は繰返さない。

【００６９】各ネットの仮想配線容量値を見積る（ＳＴ
３５）。ネットの仮想配線容量値は、ネットの仮想配線
長と論理シミュレーション等の結果により得られるネッ
トの信号変化率とを掛け合わせ、さらに設計規則により
定められる係数を掛け合わせることにより求められる。

【００７０】各ネットの消費電力を見積る（ＳＴ３
６）。ネットの消費電力は、一例として、ネットの仮想
配線容量値とネットの信号変化率とを掛け合わせ、さら
に設計規則により定められる係数を掛け合わせることに
より求められる。

【００７１】見積もられたネットの消費電力を消費電力
見積り結果出力装置３２を介して出力し、消費電力の多
いネットを抽出した後、結果を消費電力見積り結果記憶
装置３４に記憶する（ＳＴ３７）。

【００７２】以上のような消費電力見積り装置３００に
より、高精度かつ高速に見積もられたネットの仮想配線
長よりネットの仮想配線容量値が高精度かつ高速に見積
もられる。よって、仮想配線容量値とネットの信号変化
率とにより、ネットの消費電力を高精度かつ高速に見積
ることができる。

【００７３】［第４の実施形態］次に、本発明における
実施の形態の１つである配置配線可能最小面積見積り装
置について説明する。

【００７４】図１１を参照して、配置配線可能最小面積
見積り装置４００は、半導体集積回路上でのマクロセル
およびネットの接続関係を記憶するための接続情報記憶
装置８と、配置配線可能最小面積見積り対象となる半導
体集積回路を選択するための対象回路選択部４０と、半
導体集積回路中のマクロセルが占めるアルミパターンの
面積を記憶するためのマクロセルアルミパターン面積記
憶装置４２と、半導体集積回路の総仮想配線長およびマ
クロセルのアルミパターン面積に基づき、マクロセルの
配置配線に必要な領域の最小面積を見積るためのＣＰＵ
２と、最小面積見積りのプログラムおよび処理の中間結
果を記憶するためのメモリ４と、配置配線可能最小面積
見積り結果をユーザに提示するための配置配線可能最小
面積見積り結果出力装置４６と、配置配線可能最小面積
見積り結果を記憶するための見積り結果記憶装置４４
と、配置配線可能最小面積見積り装置４００の各構成部
品を相互に接続するためのバスとを含む。

【００７５】図１２を参照して、配置配線可能最小面積
見積り装置４００で実行される処理を説明する。ユーザ
が配置配線可能最小面積見積りの対象となる半導体集積
回路を選択する（ＳＴ３８）。ＳＴ３８で選択された半
導体集積回路上のネットごとに、ネットを構成するピン
ペアの１ペアあたりの仮想配線長を求める（ＳＴ３
９）。この処理は、第１の実施形態で説明したＳＴ２〜
ＳＴ４の処理と同様であるため、説明は繰返さない。

【００７６】各ネットを構成するピンペアの１ペアあた
りの仮想配線長をもとに、各ネットの仮想配線長を求め
る（ＳＴ４０）。この処理は、第１の実施形態で説明し
たＳＴ５の処理と同様であるため、説明は繰返さない。

【００７７】半導体集積回路内の総仮想配線長を見積る
（ＳＴ４１）。半導体集積回路内の総仮想配線長とは、
半導体回路内に存在するネットの仮想配線長の合計であ
る。

【００７８】半導体集積回路内の総仮想配線長と半導体
集積回路内のマクロセルが占めるアルミパターンの面積
とに基づいて、以下の式（１１）によりマクロセルを配
置配線可能な最小面積を求める（ＳＴ４２）。式（１
１）は、最小面積でマクロセルの配置配線を実行した場
合、半導体集積回路が使用するアルミパターン格子の値
が設計規則に依存した一定の値をとるという法則に基づ
き導出される。具体的には、以下のアルミ配線格子使用
率を求める式（１２）に、アルミ格子使用率＝η（一定
値）を代入し、配置配線面積について解くことにより求
められる。

【００７９】

【数６】

【００８０】なお、係数ε、ζ、δおよびηは、すべて
設計規則に基づいて定められる値である。最小面積は、
配置配線可能最小面積見積り結果出力装置４６を介して
出力され、見積り結果記憶装置４４に記憶される。

【００８１】以上のような配置配線可能最小面積見積り
装置４００により、半導体集積回路内に存在するネット
の仮想配線長の総和が高精度かつ高速に見積もられる。
この総和および半導体集積回路内のマクロセルが占める
アルミパターンの面積より、マクロセルを配置配線可能
な最小面積を高精度かつ高速に見積ることができる。

【００８２】［第５の実施形態］次に、本発明における
実施の形態の１つである仮想配線長テーブル作成装置に
ついて説明する。

【００８３】図１３を参照して、仮想配線長テーブル作
成装置５００は、半導体集積回路上でのマクロセルおよ
びネットの接続関係を記憶するための接続情報記憶装置
８と、仮想配線長テーブルの作成対象となる半導体集積
回路を選択するための対象回路選択部４０と、ネットの
ファンアウト数をインデックスとしてネットの仮想配線
長を求めるための仮想配線長テーブルを求めるためのＣ
ＰＵ２と、ネットの仮想配線長テーブルを求めるための
プログラムおよび処理の中間結果を記憶するためのメモ
リ４と、仮想配線長テーブルをユーザに提示するための
仮想配線長テーブル出力装置５４と、仮想配線長テーブ
ルを記憶するための仮想配線長テーブル記憶装置５２
と、仮想配線長テーブル作成装置５００の各構成部品を
相互に接続するためのバスとを含む。

【００８４】仮想配線長テーブル作成装置５００は、Ｈ
ＤＬ（ハードウェア記述言語）を用いてネットリストを
作成する際に用いられる、仮想配線長テーブルを作成す
る。

【００８５】図１４〜図１６を参照して、仮想配線長テ
ーブル作成装置５００で実行される処理を説明する。ユ
ーザが仮想配線長テーブル作成の際のデータとして用い
る半導体集積回路を選択する（ＳＴ４３）。ＳＴ４３で
選択された半導体集積回路上のネットごとに、ネットを
構成するピンペアの１ペアあたりの仮想配線長を求める
（ＳＴ４４）。この処理は、第１の実施形態で説明した
ＳＴ２〜ＳＴ４の処理と同様であるため、説明を繰返さ
ない。

【００８６】各ネットを構成するピンペアの１ペアあた
りの仮想配線長に基づき、各ネットの仮想配線長を求め
る（ＳＴ４５）。この処理は、第１の実施形態で説明し
たＳＴ５の処理と同様であるため、説明は繰返さない。

【００８７】ネットをネットのファンアウト数ごとに分
類し、各ファンアウト数ごとに、ネットの仮想配線長に
対するヒストグラムを作成する（ＳＴ４６、図１５
（Ａ））。

【００８８】ネットの仮想配線長に対するヒストグラム
に基づき、ファンアウト数ごとの仮想配線長の期待値を
算出する。具体的には、ある値よりも小さい長さの仮想
配線長を有するネットの数が全ネット数に対して一定の
割合（たとえば６０％）を占めるときの値を、そのネッ
ト数のネットの仮想配線長の期待値とする（ＳＴ４７、
図１５（Ｂ））。

【００８９】横軸をファンアウト数、縦軸をネットの仮
想配線長の期待値とする２次元グラフを作成する（図１
６（Ａ））。ファンアウト数の増加に対して、ネットの
仮想配線長の期待値が単調増加するようにグラフを作成
し直す。具体的には、あるファンアウト数の期待値とあ
るファンアウト数から１減じた他のファンアウト数の期
待値とを比較し、あるファンアウト数の期待値が他のフ
ァンアウト数の期待値よりも小さい場合には、あるファ
ンアウト数の期待値を他のファンアウト数の期待値で置
換える（図１６（Ｂ））。

【００９０】新たなグラフに基づいて、仮想配線長テー
ブルを作成し、仮想配線長テーブルを、仮想配線長テー
ブル出力装置５４を介して出力し、仮想配線長テーブル
記憶装置５２に記憶する（ＳＴ４８）。

【００９１】以上のような仮想配線長テーブル作成装置
５００により、ファンアウト数ごとに分類したネットの
仮想配線長に基づき、ファンアウト数ごとのネットの仮
想配線長の期待値が高精度に算出される。算出結果に基
づき、高精度な仮想配線長のテーブルが作成される。

【００９２】なお、第１〜第４の実施形態では、マクロ
セルの代わりに、１つ以上のマクロセルにより構成され
るモジュールに対して仮想配線長などを求め、それをユ
ーザに提示してもよい。こうすることにより、モジュー
ル間の仮想配線長などを見積ることができ、ユーザは、
高効率でフロアプランを作成することができる。

【００９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００９４】

【発明の効果】請求項１〜５のいずれかに記載の発明に
よると、ネットの仮想配線長を高精度かつ高速に見積る
ことができる。

【００９５】請求項６または７に記載の発明によると、
信号の遅延時間を高精度かつ高速に見積ることができ
る。

【００９６】請求項８に記載の発明によると、ネットの
消費電力を高精度かつ高速に見積ることができる。

【００９７】請求項９に記載の発明によると、マクロセ
ルを配置配線可能な最小面積を高精度かつ高速に見積る
ことができる。

【００９８】請求項１０に記載の発明によると、ファン
アウト数に基づいたネットの仮想配線長の期待値を高精
度かつ高速に算出することができる。

【図面の簡単な説明】

【図１】 第１の実施形態に係る仮想配線長見積り装置
の構成を示すブロック図である。

【図２】 仮想配線長見積り装置の処理を示すフローチ
ャートである。

【図３】 見積り対象ネットに対応するサブ回路を抽出
する処理を示すフローチャートである。

【図４】 見積り対象ネットに対応するサブ回路を抽出
する処理を説明する図である。

【図５】 １ペアあたりの仮想配線長に基づいて、ネッ
トの仮想配線長を見積る処理を説明するフローチャート
である。

【図６】 ネットの仮想配線長を見積る式の導出過程を
説明する図である。

【図７】 第２の実施形態に係るタイミング検証装置の
構成を示すブロック図である。

【図８】 タイミング検証装置の処理を示すフローチャ
ートである。

【図９】 第３の実施形態に係る消費電力見積り装置の
構成を示すブロック図である。

【図１０】 消費電力見積り装置の処理を示すフローチ
ャートである。

【図１１】 第４の実施形態に係る配置配線可能最小面
積見積り装置の構成を示すブロック図である。

【図１２】 配置配線可能最小面積見積り装置の処理を
示すフローチャートである。

【図１３】 第５の実施形態に係る仮想配線長テーブル
作成装置の構成を示すブロック図である。

【図１４】 仮想配線長テーブル作成装置の処理を示す
フローチャートである。

【図１５】 ネットの仮想配線長に対するヒストグラム
である。

【図１６】 ファンアウト数に対するネットの仮想配線
長の期待値を示すグラフである。

【符号の説明】

２ ＣＰＵ、６ 見積り対象ネット選択部、８ 接続情
報記憶装置、１０ 見積り結果記憶装置、１２ 見積り
結果出力装置、１００ 仮想配線長見積り装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 俊明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路上のネットごとに、前記
   ネットと所定の関係を満たすサブ回路を抽出する第１の
   ステップと、 前記サブ回路の特性に基づいて、前記ネットを構成する
   ピンペアの１ペアあたりの仮想配線長を見積る第２のス
   テップと、 前記ネットを構成する前記ピンペアの１ペアあたりの前
   記仮想配線長から前記ネットの仮想配線長を見積る第３
   のステップとを含む、仮想配線長見積り方法。
2. 【請求項２】 前記第１のステップは、 前記ネットに接続されるマクロセルを抽出し、前記サブ
   回路に追加するステップと、 前記マクロセルに接続されるマクロセルを抽出し、前記
   サブ回路に追加するステップと、前記サブ回路は、最も
   新しく前記サブ回路に追加されたマクロセルである外周
   セルを含み、 前記外周セルに接続されるマクロセルを抽出するステッ
   プと、 前記外周セルに接続される前記マクロセルを、既探索の
   マクロセルと未探索のマクロセルとに分類するステップ
   と、 前記既探索のマクロセルの個数と前記未探索のマクロセ
   ルの個数とが所定の関係にあるか否かを判定するステッ
   プと、 前記所定の関係が成立すれば、探索済のマクロセルを前
   記ネットに対する前記サブ回路と定めて処理を終了する
   ステップと、 前記所定の関係が成立しなければ、前記未探索に分類さ
   れたマクロセルを前記サブ回路に追加して、前記外周セ
   ルに接続される前記マクロセルを抽出する前記ステップ
   に処理を戻すステップとを含む、請求項１に記載の仮想
   配線長見積り方法。
3. 【請求項３】 前記所定の関係にあるか否かを判定する
   前記ステップは、 前記既探索のマクロセルの個数が前記未探索のマクロセ
   ルの個数よりも大きい場合に前記所定の関係が成立する
   とし、 前記既探索のマクロセルの個数が前記未探索のマクロセ
   ルの個数以下の場合に前記所定の関係が成立しないとす
   る、請求項２に記載の仮想配線長見積り方法。
4. 【請求項４】 前記第２のステップは、 前記サブ回路内の前記ピンペアの数および前記サブ回路
   内のマクロセルの面積の総和に基づき、前記サブ回路内
   の前記マクロセルの配置配線が可能な最小面積を算出す
   るステップと、 前記最小面積に基づき、前記最小面積を有する矩形の周
   囲長に比例して変化する値を前記ネットを構成する前記
   ピンペアの１ペアあたりの前記仮想配線長とするステッ
   プとを含む、請求項１に記載の仮想配線長見積り方法。
5. 【請求項５】 前記第３のステップは、 前記ネットを構成する前記ピンペアの１ペアあたりの前
   記仮想配線長から前記ネットを構成する前記ピンペアの
   前記仮想配線長の総和を求めるステップと、 前記ネットを構成する前記ピンペアの前記仮想配線長の
   総和より、重複計測された前記ピンペア同士で共有され
   る配線部分の前記仮想配線長を除去するステップとを含
   む、請求項１に記載の仮想配線長見積り方法。
6. 【請求項６】 前記ネットを構成する前記ピンペアの１
   ペアあたりの前記仮想配線長に基づき、前記ネットを構
   成する前記ピンペアの１ペアあたりの前記仮想配線抵抗
   値を算出するステップと、 前記ネットの前記仮想配線長に基づき、前記ネットの前
   記仮想配線容量値を算出するステップと、 前記ネットを構成する前記ピンペアの１ペアあたりの前
   記仮想配線抵抗値および前記ネットの前記仮想配線容量
   値に基づき、前記ネット上の信号経路を信号が通過する
   際の遅延時間を算出するステップとをさらに含む、請求
   項１に記載の仮想配線長見積り方法。
7. 【請求項７】 前記遅延時間と設計仕様に基づいて定め
   られた制約値とを比較し、前記設計仕様を満たさない信
   号経路を抽出するステップをさらに含む、請求項６に記
   載の仮想配線長見積り方法。
8. 【請求項８】 前記ネットの前記仮想配線長に基づき、
   前記ネットの前記仮想配線容量値を算出するステップ
   と、 前記ネットの前記仮想配線容量値と所定のネット信号変
   化率とに基づき、前記ネットの消費電力を算出するステ
   ップとをさらに含む、請求項１に記載の仮想配線長見積
   り方法。
9. 【請求項９】 前記半導体集積回路内に存在する前記ネ
   ットの前記仮想配線長の総和を求めるステップと、 前記ネットの前記仮想配線長の総和と前記半導体集積回
   路内のマクロセルが占めるアルミパターンの面積に基づ
   き、前記半導体集積回路内の前記マクロセルを配置配線
   可能な最小面積を算出するステップとをさらに含む、請
   求項１に記載の仮想配線長見積り方法。
10. 【請求項１０】 前記ネットを前記ネットのファンアウ
    ト数に応じて分類するステップと、 前記ファンアウト数ごとに、所定の規則に従い、前記ネ
    ットの前記仮想配線長の期待値を算出するステップとを
    さらに含む、請求項１に記載の仮想配線長見積り方法。