WO2015075805A1 - ソースコード分割方法及びｌｓｉ実装装置 - Google Patents

ソースコード分割方法及びｌｓｉ実装装置 Download PDF

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WO2015075805A1
WO2015075805A1 PCT/JP2013/081462 JP2013081462W WO2015075805A1 WO 2015075805 A1 WO2015075805 A1 WO 2015075805A1 JP 2013081462 W JP2013081462 W JP 2013081462W WO 2015075805 A1 WO2015075805 A1 WO 2015075805A1
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WO
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node
source code
link
divided
processing
Prior art date
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PCT/JP2013/081462
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French (fr)
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田中　和彦
稲田　圭介
佐々本　学
浩朗 伊藤
小味　弘典
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株式会社日立製作所
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F30/30—Circuit design

Definitions

  • the technical field relates to the layout of integrated circuit elements.
  • Patent Document 1 states that “in the conventional design method, floor planning is performed based on a logical hierarchy in which timing is not taken into account, so that these modules may be arranged apart from each other so as not to satisfy timing.
  • a gate-level netlist is obtained by logically synthesizing RTL-level design data.
  • Timing information is obtained by performing temporary wiring static timing analysis based on the obtained timing information and the gate-level netlist, and the timings between the flip-flops that are the start point and the end point, and between the flip-flops.
  • the unit to be created is defined as a floor plan module, and the entire physical circuit is grouped again based on the floor plan module, and the floor plan is performed based on the floor plan module, and a clock buffer is provided for each floor plan module.
  • the clock topology that minimizes the local clock skew in each floor plan module is constructed "(see Patent Documents 1 [0017] and [0018]).
  • Patent Document 1 does not consider the occurrence of a new critical path due to the rearrangement of elements.
  • the present application includes a plurality of means for solving the above-mentioned problems. For example, the processing contents of the source code described in the hardware description language are analyzed, and the data transfer between the nodes indicating the execution of the processing is performed.
  • a step of generating a directed graph configured as a collection of directed links having a direction indicating a direction, a step of dividing nodes included in the generated directed graph into two or more node groups, and 2 Extracting a description corresponding to a node included in the node group generated by the step of dividing the node group into two or more node groups, and combining them to generate a post-split source code corresponding to the node group;
  • the node includes a register node corresponding to the flip-flop in the source code and other nodes, and two nodes
  • the source node is directly connected from the register output link that is a link from the register node to another node or the input terminal link that is a link from the input terminal of the target circuit to another node. It is characterized in that it is divided into two or more node groups by disconnecting the link.
  • Example of conversion flow from verilog source to CDFG Example of circuit to be converted Verilog description example of conversion target circuit
  • Example of preprocessor processed file CDFG
  • Example of tree join processing flowchart Example of CDFG after binding
  • Example of processing flow of scheduling process Example of processing flow of sched_node function Provisional substep assignment example
  • Substep number adjustment example Example of CDFG after scheduling
  • Example of CDFG after scheduling Example of LSI mounting flow
  • Example of CDFG cone division (no overlap) Example of CDFG cone division (with overlap)
  • Example of verilog source code after grouping Example of verilog source code after grouping (upper hierarchy)
  • Example of grouping Example of code converter configuration
  • the nodes included in the graph are divided into several node groups based on the connection information between the nodes included in the graph. Thereafter, by arranging the circuits corresponding to each group in individual areas on the LSI in units of groups, the wiring length between elements included in the same group is shortened. When dividing the group, the output signal of the flip-flop is selected as the division position.
  • the grouping is performed in consideration of not only a part of elements included in the critical path but also the entire circuit, so that the mounting process can be quickly converged with little rework at the time of remounting. Is possible.
  • the number of gate stages in the group is increased compared to the case of dividing by the signal in the middle of the path between the flip-flops. Wide choice of methods.
  • FIG. 26 is an example of the LSI mounting design apparatus 1 according to the first embodiment.
  • the LSI mounting design apparatus 1 is configured by connecting a CDFG generation unit 2, an LSI mounting unit 3, a CPU 610, a memory 611, a recording unit 612, an input unit 613, and an output unit 614 via a bus 620. ing.
  • the CDFG generation unit 2 analyzes internal processing and data flow from the circuit data described in the hardware description language input from the input unit 613, and generates data having a graph structure called CDFG (Control Data Flow Graph). To do. Details of CDFG will be described later.
  • the LSI mounting unit 3 performs mounting processing such as logic synthesis and placement and routing on the circuit data input from the input unit 613, and generates final LSI design data (GDS2 and the like). In the present invention, the CDFG generated by the CDFG generation unit 2 is used when performing this mounting process.
  • the CDFG generation unit 2 is configured by connecting a preprocessor processing unit 600, a lexical analysis processing unit 601, a syntax analysis processing unit 602, a tree join processing unit 603, and a scheduling processing unit 604 via a bus 620. .
  • the preprocessor processing unit 600, the axis analysis processing unit 601, the syntax analysis processing unit 602, the tree join processing unit 603, and the scheduling processing unit 604 are mounted on the LSI packaging design apparatus 1 as hardware as illustrated in FIG. can do.
  • Each of the processing units 600 to 605 has the preprocessor program 600, the lexical analysis program 601, the syntax analysis program 602, the tree combination program 603, and the scheduling program 604 recorded in the recording unit 612 developed in the memory 611 by the CPU 610. Then, the CPU 610 may execute the developed programs so that the functions of the processing units are exhibited, and the programs may be installed in the LSI mounting design apparatus 1 as software.
  • each processing unit will be described as performing each processing mainly. Note that when each processing unit is realized by software, each processing unit realized by the CPU 610 executing the various programs will be described as the main body of each processing.
  • the preprocessor processing unit 600 performs preprocessor processing such as macro replacement and comment removal from the input source and header file.
  • the lexical analysis processing unit 601 performs lexical analysis processing on the preprocessor-processed file and divides it into units called tokens.
  • a token is a character string of the smallest unit that does not have its original meaning if it is further divided.
  • the syntax analysis processing unit 602 performs syntax analysis processing.
  • the parsing process is a process of generating a CDFG tree that is a partial CDFG structure from a token sequence corresponding to each line (or a block that is a block of several lines) of the verilog source code.
  • the tree join processing unit 603 performs a tree join process.
  • the tree combining process is a process of combining a plurality of CDFG trees into one CDFG.
  • the scheduling processing unit 604 performs ordering of each node, that is, scheduling processing in order to sequentially convert each node into a C language source code while maintaining the dependency of each processing.
  • FIG. 1 is a conversion flow from a source code described in a hardware description language to CDFG in this embodiment.
  • step 501 is expressed as S501.
  • description will be made by taking verilog as an example of the hardware description language, but the present invention is not limited to this.
  • FIG. 2 shows a circuit to be converted in this embodiment.
  • the conversion target circuit 20 includes a multiplier 21, adders 22 and 25, and flip-flops 23 and 24.
  • the flip-flops 23 and 24 operate at the rising edge of the clock signal clk, and the output is reset to 0 when the asynchronous reset signal rst_n is set to the Low level.
  • the circuit 20 is divided into two pipeline stages by flip-flops 23 and 24.
  • the left side of the flip-flops 23 and 24 is stage 0, and the right side is stage 1. Stages are sometimes expressed in terms of steps in the field of behavioral synthesis.
  • FIG. 3 shows an example in which this circuit is described in verilog.
  • the numbers on the left are line numbers and are not included in the source code. Since this list conforms to verilog, detailed description of each part will be omitted.
  • FIG. 4 shows a header file read by the include statement on the second line in FIG.
  • the header failure contains macro definitions.
  • the verilog source code 10 and the header file 11 are subject to conversion processing in this embodiment.
  • both the source code 10 and the header file 11 are realized by a single file, but may be constituted by a plurality of files or the header file 11 may not exist. .
  • Preprocessor processing S500 In the preprocessor processing S500 in FIG. 1, the preprocessor processing unit 600 reads the verilog source code 10 and the header file 11, and performs processing such as macro replacement and comment removal. An example of the preprocessor-processed file 12 that is the output of the preprocessor process S500 is shown in FIG. If the preprocessor processing is performed, the line number may change. If the correspondence between the line numbers before and after the preprocessor processing is tabulated and recorded in the recording unit 612, the corresponding rows can be easily obtained before and after the preprocessor processing. To be able to search.
  • FIG. 6 shows an example of the structure of CDFG.
  • FIG. 6A is a verilog source code to be converted in this example, and corresponds to the assign statement on the 32nd line in FIG. According to this verilog source code, after the signals a [15: 0] and b [15: 0] are multiplied, the signal x [15: 0] is added to the value obtained as a result of the multiplication. Has been.
  • FIG. 6 (b) is obtained by converting the verilog source code of FIG. 6 (a) into CDFG.
  • each process to be executed is represented by a node, and each node is connected by an arrow having a direction to form a graph structure as shown in FIG.
  • FIG. 6C shows an example of CDFG structure field information.
  • attribute information 40 for each node is stored.
  • the attribute information 40 includes an ID number 41, a node type 42, a signal name 43, bus information 44, inputs 45 to 47, st48, and sst49.
  • CDFG may be implemented by any method, but here it is implemented as a set of C language structures having a link structure.
  • signals a [15: 0], b [15: 0], and x [15: 0] correspond to the nodes 30, 31, and 32, respectively.
  • ID numbers 41 are assigned to these nodes as “1”, “2”, “3”, and the node type 42 is an identifier such as a signal name. It is “ID” indicating that there is.
  • the multiplication in the verilog source in FIG. 6A corresponds to the node 33, and the addition corresponds to the node 34.
  • the ID numbers 41 of the nodes 33 and 34 are “4” and “5”, respectively, and the type 42 is stored as “MULT” indicating multiplication and “ADD” indicating addition. .
  • the signals a [15: 0] and b [15: 0] are applied to the inputs 0 and 1 of the node 33, respectively.
  • ID numbers “1” and “2” indicating “” are stored as link information.
  • the ID numbers “4” and “3” indicating the node 33 and the node 32 are stored as link information in the inputs 0 and 1, respectively.
  • the output signal name s of the node 34 is specified by the verilog source code of FIG.
  • st48 and sst49 in this table mean steps and sub-steps, respectively.
  • the step is a concept corresponding to the pipeline stage in FIG.
  • the sub-step is a unit obtained by further subdividing the step, and details will be described later.
  • the value of the sub-step is determined in the scheduling process S504, and is not fixed at the time point before that, and is described as “ ⁇ ” in FIG. 6C. If CDFG is used in this way, it is possible to express data flow and control flow.
  • FIG. 7 is an explanatory diagram of lexical analysis and syntax analysis.
  • FIG. 8 is an explanatory diagram of syntax analysis and CDFG generation.
  • the preprocessor-processed file 12 is divided into units called tokens in the lexical analysis processing 501 by the lexical analysis processing unit 601.
  • Lex is famous as a tool for performing the lexical analysis processing S501, and the lexical analysis processing S501 in the present embodiment can also be realized by using lex. Since the usage is described in various documents, description thereof is omitted here.
  • a tool other than lex can be used, and the present invention is not limited to the case where lex is used.
  • syntax analysis processing unit 602 performs syntax analysis processing S502 on the token string obtained in the lexical analysis processing 501.
  • famous yacc is used as a syntax analysis tool.
  • a tool other than yacc can be used as described above, and the present invention is not limited to this. Absent.
  • the syntax of the language to be processed is prepared in advance as pattern information, and pattern matching is performed sequentially on the token strings. If they match, the rules defined in advance are supported. It will be in the form of performing processing.
  • matching is performed while sequentially scanning the given token sequence from the left, and the token sequence s [15: 0] is matched first (matching 50).
  • a rule is specified so as to generate a node whose node type is ID
  • a node s is generated as in the matching 50 of FIG.
  • node a and node b are generated by matching 51 and 52.
  • a multiplication node is generated and connected to the nodes a and b.
  • a node x is generated, and in the next matching 55, an addition node is generated and connected to the multiplication node and the node x.
  • the node on the left side and the node on the right side are joined by matching 56 to complete the CDFG tree corresponding to this row.
  • FIG. 9 is an example of a plurality of CDFG trees generated by sequentially performing the lexical analysis processing S501 and the syntax analysis processing S502 on the other lines of FIG.
  • the input / output port definitions on lines 9 to 15 in FIG. 5 are converted to the input / output nodes in FIG.
  • the node type 42 of the input signal is “IN”
  • the node type 42 of the output signal is “OUT”.
  • Bidirectional input / output ports are described by dividing them into two ports with node types 42 of “IN” and “OUT”.
  • the flip-flop description on lines 21 to 30 in FIG. 5 is converted as shown in FIG. 9B.
  • the flip-flop is expressed by two nodes on the input side and the output side, and the respective node types 42 are “FF0” and “FF1”.
  • the value of “FF0” is transferred to “FF1” at the rising edge of the clock.
  • the tree join processing unit 603 performs a tree join process S503. However, not all nodes are necessarily integrated into one CDFG. This process is a process of deleting a node whose node type is ID in each CDFG tree of FIG. 9 and switching to the original link destination.
  • FIG. 10 is an example of a flowchart of the tree joining process.
  • step 701 is expressed as S701.
  • a variable i for designating the ID number of each node is initialized to 0 (S702).
  • a node i whose node ID number is equal to i is searched for, and the node information is read (S703).
  • the original link destination is searched.
  • a variable j for designating the ID number of the link destination node is initialized to 0 (S705).
  • a node j whose node ID number is equal to j is searched for, and the node information is read (S706).
  • node j If the type of node j is not ID, OUT, or FF0, the signal names of node i and node j are compared (S708). If both are equal, node j is the original link destination, so all the nodes are scanned, and the link destination of the link whose link destination is node i is changed to all nodes j (S711). Thereafter, by deleting the node i, the node link destination changing process is completed. In S708, if the signal names do not match, the processing from S709 to S710 is performed.
  • FIG. 11 shows the result of performing the tree join processing S503 for all the nodes in FIG.
  • the scheduling processing unit 604 performs ordering of each node, that is, scheduling processing S504.
  • “Scheduling” here refers to scheduling that is a finer unit than the scheduling in units of clock cycles such as steps used in behavioral synthesis, and in order to realize this, a virtual time unit called a substep is introduced here.
  • a step may be abbreviated as st and a sub step may be abbreviated as sst.
  • scheduling is performed on the assumption that each node uses a time corresponding to one substep for execution of processing regardless of the node type.
  • FIG. 12 is an example of the overall flow of the scheduling process S504.
  • FIG. 13 is an example of a processing flow of the function sched_node that is recursively called from S725 in the flow of FIG.
  • the scheduling process S504 can be divided into a first half process for setting a temporary substep number for each node and a second half process for adjusting a temporary substep number to determine a final substep number.
  • Substep number 0 is set for the output node (OUT) and the input node (FF0) of FF.
  • the process 2 is recursively executed while sequentially tracing the nodes to the input side.
  • the first half (S722 to S727) of the scheduling process S504 in FIG. 12 corresponds to the process “1.”, and the function “sched_node” in FIG. 13 is recursively called and executed as the process “2.”.
  • the substep number to be set for the target node as one of the arguments.
  • the example in FIG. 13 assumes a case where the number of inputs at each node is three at the maximum, but the present invention is not limited to this.
  • FIG. 14 is an example of a state in which a temporary substep number is set for each node of the CDFG in FIG. 11 by the above procedure.
  • the numbers enclosed in pentagons are the substep numbers of each node. Since the sub step number is set while sequentially subtracting 1 from “0”, the sub step number is a number equal to or less than “0”.
  • the sub-step number of the node 40 is “ ⁇ 1” when the node 43 is traced and “ ⁇ 2” when the node 42 or 44 is traced. However, the sub-step number is finally determined by the processing of S732 to S734 in the function sched_node. “ ⁇ 2” which is the smallest value is set.
  • S760 and S761 performed at the beginning of the second half of the scheduling process 504 are processes for setting all substep numbers to a value of “0” or more.
  • S760 is a process of searching for the smallest value (sst_min) among all the substep numbers.
  • sst_min the smallest value
  • sst_min ⁇ 3
  • S761 the value of sst_min is subtracted from the value of the sub step number for all nodes.
  • FIG. 15 is an example of the result of performing the above processing on the CDFG of FIG.
  • S762 is performed, and the sub-step number of the input node and the output node (FF1) of FF is set to 0.
  • This processing is not essential, but there is an advantage that the illustrated CDFG is easy to see by aligning the timing of input and flip-flop update.
  • FIG. 16 is an example of CDFG in which the CDFG after S762 is arranged so that the same substep numbers are arranged in the same column, and the nodes having the same step number are grouped and rewritten. This is the CDFG in the state where the scheduling process S504 is completed.
  • FIG. 17 shows the field information of the CDFG structure after scheduling of the portion corresponding to FIG. Compared with FIG. 6C, it can be seen that the value of sst is stored and that the top three nodes are replaced with the combined nodes by the tree combination processing. Since the step number and substep number are held in the CDFG in this way, the source code of the hardware description language is generated from the step number from here, or the source code of the programming language is used by using the substep number. It is also possible to generate a language conversion hub as a CDFG.
  • the LSI mounting unit 3 includes a logic synthesis unit 800, a placement and routing unit 801, a timing analysis unit 802, an area division unit 803, and a mounting file generation unit 804. Note that, similar to the CDFG generation unit 2, each of these processing units may be realized by hardware, or may be realized by software operating on the CPU 610.
  • the area dividing unit 803 reads the verilog source file 10, the header file 11, and the CDFG file 14, and divides the circuit described in the verilog source file 10 into a plurality of modules based on the information stored in the CDFG file. .
  • the number of divisions may be set by a human, or a method may be used in which division is performed until the circuit scale of each module is equal to or less than a specified threshold value.
  • the circuit scale of each module may be estimated by weighting each node of the CDFG based on the operation type and totaling it, or may be fed back from the result of synthesis performed in the subsequent flow.
  • a method for realizing the division processing using CDFG will be described later.
  • the area dividing unit 803 After the division process is performed, the area dividing unit 803 generates a verilog source file 17 corresponding to the two modules after the division and the modules in the higher hierarchy.
  • the logic synthesis unit 800 performs logic synthesis on each source file using a commercially available logic synthesis tool sold by an EDA vendor or an FPGA vendor, and after synthesis of three corresponding to the source file 17 Get a netlist.
  • a specific processing algorithm of the logic synthesis tool is not described here because it is not the essence of the present invention.
  • the placement and routing unit 801 performs placement of circuit elements and wiring processing between elements using a commercially available placement and routing tool sold by EDA vendors and FPGA vendors.
  • a commercially available placement and routing tool sold by EDA vendors and FPGA vendors.
  • the size and position of the area may be specified by a human or the placement and routing tool may automatically determine.
  • the placement and routing tool is automatically selected for the sake of simplicity. It is assumed that a decision is made.
  • this patent is also effective when a person specifies the size and position of an area.
  • the placement and routing processing of the present embodiment after first determining areas for placing two modules, the placement of each module is optimized within each area. This time, in order to achieve the target operating frequency, optimization is performed so that the distance between elements connected to each other in each module is as short as possible.
  • the placement and routing tool next performs wiring processing to connect the elements. A description of a specific processing algorithm of the placement and routing tool will be omitted.
  • timing analysis is performed to confirm whether or not the next target operating frequency is satisfied. A detailed description of the processing contents of timing analysis is also omitted.
  • the LSI mounting data 19 is a file storing mask pattern information when the target LSI is an ASIC, and is information for configuration when the target LSI is an FPGA. Thus, the LSI or FPGA mounting flow is completed.
  • FIG. 3 A verilog source code corresponding to this circuit is shown in FIG. 3, and a CDFG generated from this source code is shown in FIG.
  • FIG. 17 a format as shown in FIG. 17 so as to be easily processed.
  • the nodes that are the sources of the respective nodes are grouped while going back from the node at the lower stage of the CDFG, that is, the output node (OUT) and the input node (FF0) of the FF.
  • a group is called a cone
  • the output node (OUT) and the input node (FF0) at the bottom are collectively called a sink node.
  • the uppermost node that is, the input node (IN) and the output node (FF1) of the FF are not included in the cone.
  • the input node (IN) at the top and the output node (FF1) of the FF are collectively referred to as a source node.
  • FIG. 19 shows the result of generating cones for all the sink nodes included in the CDFG of FIG.
  • each cone 70 to 73 is exclusive, but in an actual circuit, each cone is not necessarily exclusive.
  • cones 71 and 74 overlap at the node 33, and these cones are not exclusive.
  • the cone 74 in FIG. 20 becomes like the cone 74a in FIG. It is possible to make each cone exclusive.
  • each cone becomes exclusive by the above method, each cone is then grouped.
  • the method of dividing the cone into two groups will be described here. It is also possible to divide the circuit into any number of groups.
  • the FF1 node is considered to be included in a cone including the corresponding FF0.
  • the FF1 node 1000 of X is regarded as belonging to the cone 71 including the corresponding FF0 node 1001. Since there are 16 lines between the FF1 node 1000 of X and the cone 72, the connection between the cones 71 and 72 is defined to be 16. Similarly, the connection between the cones 72 and 73 is 8.
  • FIG. 22 shows the grouping status on the circuit diagram.
  • the upper side of the broken line 75 corresponds to the group 0, and there are circuits corresponding to the cones 70 and 73.
  • the lower side corresponds to group 1 and there are circuits corresponding to cones 71 and 72.
  • each node of CDFG corresponds to the verilog source code, it is possible to save the line number of the verilog source code corresponding to each node as attribute information when generating the CDFG.
  • the node 33 in FIG. 19 corresponds to the 32nd line in FIG. It can be seen that this corresponds to the 37th line in FIG. 3 using the line number correspondence table created when the preprocessor process 500 is executed.
  • the original verilog source code is divided into two source files 10a and 10b for each group, and each module is called from the source file 10c.
  • the module name of each module after division is changed to a module name obtained by adding a unique suffix to the original module name.
  • Each module has an extension to the new module name.
  • a file name with “v” is added and stored in the recording unit 612.
  • the node 33 in FIG. 19 belonging to the group 0 corresponds to the 37th line in FIG. 3, but this line appears in the 30th line of the source file 10a corresponding to the group 0.
  • the method of the present embodiment has an advantage in that the grouping can be performed without dividing the verilog source code within the line because the group is divided by the output of the flip-flop. There may be a case where group division is performed with the output link of the node 33 when the divided part of the group is an arbitrary link, but in this case, the 37th line in FIG. 3 is divided into two groups. A bad case can occur.
  • FIG. 25A shows a part of the optimization target circuit, and the data stored in the flip-flop 0 is propagated to the flip-flop 1 through the processing by the five combinational circuits AE.
  • the propagation from the flip-flop 0 to the flip-flop 1 needs to be performed within 10 ns corresponding to the clock cycle.
  • the group is always divided only immediately after the flip-flop by the method of this embodiment, it can be set to 10 ns for the entire combinational circuit AE as shown in FIG.
  • the setting of can be greatly simplified.
  • circuit optimization across the combinational circuits B and C cannot be performed, so that the optimization of the path between registers is restricted.
  • the combinational circuit B is a two-input OR gate and the combinational circuit C is also a two-input OR gate
  • the number of gate stages can be reduced by replacing it with a three-input OR gate.
  • the present invention requires a programmable circuit element, such as an FPGA, by programming it in advance.
  • the present invention can also be applied to a type of LSI that realizes various functions.

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

　集積回路全体を考慮した素子のレイアウトを行うためにハードウェア記述言語で記述された前記集積回路のソースコードを分割する方法であって、前記ソースコードの処理内容を解析し、処理の実行を示すノード間のデータの転送方向を示す向きを持った有向リンクの集合体として構成される有向グラフを生成するステップと、前記有向グラフに含まれるノードを、レジスタノードから他のノードへ向かうリンクであるレジスタ出力リンクまたは対象回路の入力端子からの他のノードへ向かうリンクである入力端子リンクから構成されるソースノード直結リンクを切断することで２つ以上のノードグループに分割するステップと、前記ソースコードから前記各ノードグループに含まれるノードに対応する記述を抽出し、それらを結合して前記各ノードグループに対応した分割後ソースコードを生成するステップとを備える。

Description

ソースコード分割方法及びＬＳＩ実装装置
　技術分野は、集積回路の素子のレイアウトに関する。
　特許文献１では、「従来の設計方法では、タイミングが考慮されていない論理階層に基づいてフロアプランを行うため、それらのモジュールがタイミングを満足しない程度に離れて配置されることがあるという問題点がある」（特許文献１［００１４］）こと等を課題とし、その解決手段として「ＲＴＬレベルの設計データを論理合成することによって、ゲートレベルのネットリストを得る。そのゲートレベルのネットリストに対して仮配線静的タイミング解析を行うことによって、タイミング情報を得る。得られたタイミング情報および前記ゲートレベルのネットリストに基づいて、始点および終点となる各フリップフロップと、それらフリップフロップの間のタイミングパス上に存在するゲートとからなる閉じたタイミンググループを構成する単位を、フロアプランモジュールとして定義する。そして、フロアプランモジュールに基づいて物理回路全体をグループ化し直し、フロアプランモジュールに基づいてフロアプランを行う。また、フロアプランモジュールごとにクロックバッファを設け、各フロアプランモジュール内の局所的なクロックスキューが最小になるようなクロックトポロジを構築する。」（特許文献１［００１７］、［００１８］参照）ことが記載されている。
特開２００８－７１０００
　しかし、特許文献１では、素子の再配置により新たなクリティカルパスが生じることを考慮していない。
　上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
  本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、ハードウェア記述言語で記述されたソースコードの処理内容を解析し、処理の実行を示すノード間のデータの転送方向を示す向きを持った有向リンクの集合体として構成される有向グラフを生成するステップと、生成した有向グラフに含まれるノードを、２つ以上のノードグループに分割するステップと、ソースコードから、２つ以上のノードグループに分割するステップによって生成されたノードグループに含まれるノードに対応する記述を抽出し、それらを結合してノードグループに対応した分割後ソースコードを生成するステップと、を備え、ノードはソースコード中のフリップフロップに対応するレジスタノードとそれ以外の他のノードとを含み、２つ以上のノードグループに分割するステップにおいて、レジスタノードから他のノードへ向かうリンクであるレジスタ出力リンクまたは対象回路の入力端子からの他のノードへ向かうリンクである入力端子リンクから構成されるソースノード直結リンクを切断することで２つ以上のノードグループに分割することを特徴とする。
　上記手段によれば、集積回路においてより低遅延な素子の配置を実現できる。
ｖｅｒｉｌｏｇのソースからＣＤＦＧへの変換フロー例 変換対象の回路例 変換対象回路のｖｅｒｉｌｏｇ記述例 変換対象回路のｖｅｒｉｌｏｇ記述から呼び出されるヘッダーファイルの例 プリプロセッサ処理済みファイルの例 ＣＤＦＧの例 字句解析、構文解析の説明図 構文解析およびＣＤＦＧ生成の説明図 生成されたＣＤＦＧツリー群の例 ツリー結合処理のフローチャートの例 結合後のＣＤＦＧの例 スケジューリング処理の処理フローの例 ｓｃｈｅｄ＿ｎｏｄｅ関数の処理フローの例 暫定サブステップ割り当て例 サブステップ番号調整例 スケジューリング後のＣＤＦＧの例 スケジューリング後のＣＤＦＧの例 ＬＳＩ実装フローの例 ＣＤＦＧのコーン分割の例（オーバーラップ無し） ＣＤＦＧのコーン分割の例（オーバーラップ有り） ＣＤＦＧのコーン分割の例（オーバーラップ有り） グループ分け後の回路例 グループ分け後のｖｅｒｉｌｏｇソースコードの例 グループ分け後のｖｅｒｉｌｏｇソースコードの例（上位階層） グループ分けの例 コード変換装置の構成の例
　ＬＳＩ(Large Scale Integration)を実装する際に、要求された動作周波数で動作させるためには各フリップフロップ間のパスの最大遅延時間などのタイミングスペックを満足することが必要である。近年、ＬＳＩの微細化の進捗に伴い、素子間の配線遅延がパス全体の遅延時間に占める割合が大きくなってきている。これに伴い、回路素子の配置を最適化することで、タイミングクリティカルパス上にある回路素子間の配線長を短くし、配線遅延を低減することが重要となってきている。
　実際のＬＳＩではフリップフロップ間のパスの組み合わせは大量に存在する。そのため、タイミングがクリティカルなパスに限定してそのパスに含まれる素子の配置を制御する方法を採ると、タイミングがクリティカルでないパスについては、配置時に考慮されない。そうすると、素子が分散して配置され、新たなクリティカルパスとなってしまう可能性がある。このように、タイミングがクリティカルである一部のパスを対策して、逐次潰していく方式では再実装を行う度にクリティカルパスの発生場所が変化してしまうことがあり、実装処理が収束しない可能性がある。
　以下の実施例では、対象回路全体をグラフ構造に変換した上で、グラフに含まれるノード間の接続情報に基づいて、グラフに含まれるノードをいくつかのノードグループに分割する。その後、各グループに対応した回路を、グループ単位でＬＳＩ上の個別の領域に配置していくことで、同一グループ内に含まれる素子間の配線長を短くする。グループを分割する際には、フリップフロップの出力信号を分割位置として選択するようにする。
　以下の実施例によれば、クリティカルパスに含まれる一部の素子だけでなく、回路全体を考慮した上でグループ分けを行うため、再実装時の手戻りが少なく速やかに実装処理を収束させることが可能となる。
　また、フリップフロップの出力信号でグループの分割を行うことによって、フリップフロップ間のパスの途中の信号で分割した場合と比較して、グループ内のゲート段数が多くなるため、使用可能な論理最適化手法の選択肢が広くなる。
　また、分割後の前後パスへのタイミング予算配分処理が不要となるため、タイミング制約を掛けやすい。また、フリップフロップの出力信号は論理合成前のＲＴＬの回路記述に明示的な信号として存在しているため、ＲＴＬの回路記述を対象としたグループ分割を実施できる。
  以下、図面を用いて本実施例について説明する。
  図２６は、実施例１にかかるＬＳＩ実装設計装置１の一例である。
　ＬＳＩ実装設計装置１は、ＣＤＦＧ生成部２とＬＳＩ実装部３、ＣＰＵ６１０と、メモリ６１１と、記録部６１２と、入力部６１３と、出力部６１４とが、バス６２０を介して接続されて構成されている。ＣＤＦＧ生成部２は入力部６１３から入力されたハードウェア記述言語で記述された回路データから、内部の処理やデータフローを解析して、ＣＤＦＧ（Ｃｏｎｔｒｏｌ　Ｄａｔａ　Ｆｌｏｗ　Ｇｒａｐｈ）と呼ばれるグラフ構造のデータを生成する。ＣＤＦＧの詳細については後述する。ＬＳＩ実装部３は、入力部６１３から入力された回路データに対して、論理合成、配置配線等の実装処理を行い、最終的なＬＳＩの設計データ（ＧＤＳ２等）を生成する。本発明ではこの実装処理を行う際に、ＣＤＦＧ生成部２で生成したＣＤＦＧを使用する。
　次に、図２６の各部の動作を説明する。
  最初にＣＤＦＧ生成部２の動作について説明する。ＣＤＦＧ生成部２は、プリプロセッサ処理部６００と、字句解析処理部６０１と、構文解析処理部６０２と、ツリー結合処理部６０３と、スケジューリング処理部６０４が、バス６２０を介して接続されて構成される。
　プリプロセッサ処理部６００と、軸解析処理部６０１と、構文解析処理部６０２と、ツリー結合処理部６０３と、スケジューリング処理部６０４は、図２６に例示するようにハードウェアとしてＬＳＩ実装設計装置１に搭載することができる。
　また、６００から６０５の各処理部は、記録部６１２に記録されたプリプロセッサプログラム６００、字句解析プログラム６０１と、構文解析プログラム６０２と、ツリー結合プログラム６０３と、スケジューリングプログラム６０４をＣＰＵ６１０がメモリ６１１に展開し、展開した各プログラムをＣＰＵ６１０が実行することによって各処理部の機能を発揮するようにして、ソフトウェアとしてＬＳＩ実装設計装置１に搭載しても良い。
　以下では、説明を簡略化するため、各処理部が主体となって各処理を行うこととして説明する。なお各処理部をソフトウェアで実現した場合にはその各種プログラムをＣＰＵ６１０が実行することで実現される各処理部を各処理の主体として説明する。
　プリプロセッサ処理部６００は、入力されたソースとヘッダーファイルからマクロの置換、コメントの除去などのプリプロセッサ処理を行う。
　字句解析処理部６０１は、プリプロセッサ処理済みファイルに字句解析処理を行い、トークンと呼ばれる単位に分割する。トークンとはこれ以上細かく分割すると、本来の意味を持たなくなる最小単位の文字列である。
　構文解析処理部６０２は、構文解析処理を行う。構文解析処理は、ｖｅｒｉｌｏｇソースコードの各行（または数行分の固まりであるブロック）に対応したトークン列から、部分的なＣＤＦＧ構造であるＣＤＦＧツリーを生成する処理である。
　ツリー結合処理部６０３は、ツリー結合処理を行う。ツリー結合処理は、複数個のＣＤＦＧツリーを一つのＣＤＦＧに結合する処理である。
　スケジューリング処理部６０４は、各処理の依存関係を保ったまま、各ノードを順次Ｃ言語のソースコードに変換するために各ノードの順序付け、すなわち、スケジューリング処理を行う。
　図１は、本実施例におけるハードウェア記述言語で記述されたソースコードからＣＤＦＧへの変換フローである。本フローチャートにおいて例えばステップ５０１をＳ５０１というように表現する。
  本実施例では、ハードウェア記述言語としてｖｅｒｉｌｏｇを例に説明するが、本発明はこれに限定されるものではない。
　図２は、本実施例で変換対象となる回路である。変換対象の回路２０は乗算器２１、加算器２２、２５、フリップフロップ２３、２４で構成されている。フリップフロップ２３、２４はクロック信号ｃｌｋの立ち上がりエッジで動作し、非同期リセット信号ｒｓｔ＿ｎをＬｏｗレベルに設定すると出力が０にリセットされる。この回路２０は、フリップフロップ２３、２４によって二つのパイプラインステージに分割されている。フリップフロップ２３、２４よりも左側がステージ０、右側がステージ１となる。ステージは動作合成の分野ではステップという言葉で表現されることもある。
　図３に、この回路をｖｅｒｉｌｏｇで記述した例を示す。この図において、左側の数字は行番号であり、ソースコードには含まれない。本リストはｖｅｒｉｌｏｇに準拠しているため、各部の詳細説明は省略することとする。
　図４に、図３の２行目のｉｎｃｌｕｄｅ文で読み込まれるヘッダーファイルを示す。ヘッダーフェイルにはマクロの定義等が記載されている。
  このｖｅｒｉｌｏｇソースコード１０とヘッダーファイル１１が本実施例における変換処理の対象となる。なお、本実施例では、ソースコード１０とヘッダーファイル１１はどちらも単一のファイルで実現しているが、複数のファイルで構成しても良いし、ヘッダーファイル１１は存在しなくても構わない。
　［プリプロセッサ処理Ｓ５００］
  図１中のプリプロセッサ処理Ｓ５００において、プリプロセッサ処理部６００はｖｅｒｉｌｏｇソースコード１０とヘッダーファイル１１を読み込み、マクロの置換、コメントの除去などの処理を行う。プリプロセッサ処理Ｓ５００の出力であるプリプロセッサ処理済みファイル１２の例を図５に示す。プリプロセッサ処理を行うと行番号が変化することがあるため、プリプロセッサ処理前後の行番号の対応関係をテーブル化して記録部６１２に記録しておけば、両者のプリプロセッサ処理の前後で対応する行を容易に探索できるようになる。
　このプリプロセッサ処理済みファイル１２に対して、字句解析Ｓ５０１、構文解析Ｓ５０２、ツリー結合Ｓ５０３が行われることで、元のソースコードで実行される処理に対応したデータフローと制御フローを一つにまとめた中間形式であるＣＤＦＧ（Ｃｏｎｔｒｏｌ　Ｄａｔａ　Ｆｌｏｗ　Ｇｒａｐｈ）が生成される。
　［ＣＤＦＧの構造］
  図６に、ＣＤＦＧの構造の一例を示す。
  図６（ａ）は、この例における変換対象のｖｅｒｉｌｏｇソースコードであり、図５の３２行目のａｓｓｉｇｎ文に相当する。このｖｅｒｉｌｏｇソースコードによれば、信号ａ［１５：０］とｂ［１５：０］の乗算を行った後に、乗算の結果得られた値に信号ｘ［１５：０］を加算することが示されている。
　図６（ｂ）は、図６（ａ）のｖｅｒｉｌｏｇソースコードをＣＤＦＧに変換したものである。ＣＤＦＧにおいて、実行されるそれぞれの処理はノードで表わされ、各ノードは向きを持った矢印で接続されて図６（ｂ）のようにグラフ構造となる。
　図６（ｃ）は、ＣＤＦＧ構造体フィールド情報の例である。ＣＤＦＧ構造体フィールド情報には、各ノードごとの属性情報４０が格納されている。属性情報４０はＩＤ番号４１、ノードタイプ４２、信号名４３、バス情報４４、入力４５～４７、ｓｔ４８、ｓｓｔ４９から構成される。
　ＣＤＦＧはどのような方法で実装しても良いが、ここではリンク構造を持ったＣ言語の構造体の集合として実装している。
　図６（ｂ）において、信号ａ［１５：０］、ｂ［１５：０］、ｘ［１５：０］はそれぞれノード３０、３１、３２に対応している。また、これらのノードには図６（ｃ）に示すように、ＩＤ番号４１が「１」、「２」、「３」のように割り振られており、ノードタイプ４２は信号名等の識別子であることを示す「ＩＤ」となっている。
　図６（ａ）のｖｅｒｉｌｏｇソース中の乗算はノード３３に対応しており、加算はノード３４に対応している。そして、ノード３３、３４のＩＤ番号４１はそれぞれ「４」、「５」とされ、タイプ４２は、それぞれ乗算であることを示す「ＭＵＬＴ」、加算であることを示す「ＡＤＤ」と格納される。
　ここで、まず信号ａ［１５：０］とｂ［１５：０］に対して乗算を実行するため、ノード３３の入力０、１にそれぞれ信号ａ［１５：０］とｂ［１５：０］を示すＩＤ番号「１」と「２」がリンク情報として格納される。
　同様にノード３４はノード３３の出力とノード３２の出力に対して加算を行うため、入力０、１にそれぞれノード３３、ノード３２を示すＩＤ番号「４」と「３」がリンク情報として格納される。ノード３４の出力信号名であるｓは、図６（ａ）のｖｅｒｉｌｏｇソースコードで指定されている。
　なおこの表中のｓｔ４８、ｓｓｔ４９はそれぞれステップ、サブステップを意味している。ステップは図２におけるパイプラインステージに相当する概念である。サブステップは、ステップをさらに細分化した単位であり、詳細については後述する。サブステップの値はスケジューリング処理Ｓ５０４で決定するものであり、それ以前の時点では確定していないため、図６（ｃ）では「－」で記載されている。
  この様にＣＤＦＧを使うとデータフロー及び制御フローを表現することが可能となる。
　［字句解析処理Ｓ５０１］
  次に図１のＳ５０１～Ｓ５０３のＣＤＦＧの生成手順を説明する。
  図７は、字句解析、構文解析の説明図である。
  図８は、構文解析及びＣＤＦＧ生成の説明図である。
  プリプロセッサ処理済みファイル１２は、字句解析処理部６０１による字句解析処理５０１でトークンと呼ばれる単位に分割される。字句解析処理Ｓ５０１を行うためのツールとしてはｌｅｘが有名であり、本実施例中の字句解析処理Ｓ５０１もｌｅｘを使って実現することが可能である。その使用方法については様々な文献に記載されているため、ここでは説明を省略する。また、ｌｅｘ以外のツールを使用することも可能であり、本発明はｌｅｘを使用した場合に限定されるものではない。
　［構文解析処理Ｓ５０２］
  次に、字句解析処理５０１で得られたトークン列に対して構文解析処理部６０２が構文解析処理Ｓ５０２を行う。本実施例では、構文解析ツールとして有名なｙａｃｃを使用する場合を想定しているが、上記と同様にｙａｃｃ以外のツールを使用することも可能であり、本発明はこれに限定されるものではない。
　ｙａｃｃを使用する場合には、あらかじめ処理対象とする言語の構文をパターン情報として用意しておき、トークン列に対して順次パターンマッチングを行い、マッチした場合にはあらかじめ定義しておいたルールに対応する処理を行うという形式になる。
　図７の構文解析Ｓ５０２の例では、与えられたトークン列を左から順次走査しながらマッチングをしており、トークン列ｓ［１５：０］が最初にマッチしている（マッチング５０）。このパターンが出現した場合にはノードタイプがＩＤのノードを生成する様にルールを指定しておくと、図８のマッチング５０にあるようにノードｓが生成される。同様にマッチング５１、５２でノードａとノードｂが生成される。マッチング５３では乗算ノードが生成され、ノードａ、ｂと接続される。マッチング５４ではノードｘが生成され、次のマッチング５５では、加算ノードが生成され、乗算ノードとノードｘに接続される。最後にマッチング５６で左辺のノードと右辺のノードを結合することで、この行に対応したＣＤＦＧツリーが完成する。
　図９は、図５の他の行に対しても同様に字句解析処理Ｓ５０１と構文解析処理Ｓ５０２を順次実施することによって生成される、複数個のＣＤＦＧツリーの例である。
　図５の９～１５行目の入出力ポート定義は図９（ａ）の入出力ノードに変換される。今回の例では入力信号のノードタイプ４２は「ＩＮ」、出力信号のノードタイプ４２は「ＯＵＴ」となる。双方向の入出力ポートはノードタイプ４２が「ＩＮ」および「ＯＵＴ」の２つのポートに分けて記述する。
　図５の２１～３０行目のフリップフロップ記述は図９（ｂ）の様に変換される。この図の様にフリップフロップは入力側と出力側の２つのノードで表現し、それぞれのノードタイプ４２は「ＦＦ０」、「ＦＦ１」となる。「ＦＦ０」の値はクロックの立ち上がりで「ＦＦ１」に転送されることになる。
　図５の３２～３４行目の組み合わせ回路は図９（ｃ）の様に変換される。
　［ツリー結合処理Ｓ５０３］
  ツリー結合処理部６０３は、ツリー結合処理Ｓ５０３を行う。ただし、必ずしも全てのノードが一つのＣＤＦＧに統合されるわけではない。この処理は、図９の各ＣＤＦＧツリー中のノードタイプがＩＤであるノードを削除し、本来のリンク先につなぎ替える処理となる。
　図１０は、ツリー結合処理のフローチャートの一例である。本フローチャートにおいて例えばステップ７０１をＳ７０１というように表現する。
  まず、各ノードのＩＤ番号を指定するための変数ｉを０に初期化する（Ｓ７０２）。次にノードのＩＤ番号がｉに等しいノードｉを探して、そのノード情報を読み込む（Ｓ７０３）。次に読み込んだノードｉのノードタイプがＩＤであるかどうかの調査を行う（Ｓ７０４）。ＩＤでない場合はつなぎ替えが不要なので、ｉに１を加算して、本ノードの処理は終了する（Ｓ７１３）。まだ調査していないノードが残っていれば、次のノードの調査を実施する（Ｓ７１４）。
　一方、調査Ｓ７０４でノードタイプがＩＤであった場合は、本来のリンク先の探索を行う。まず、リンク先のノードのＩＤ番号を指定するための変数ｊを０に初期化する（Ｓ７０５）。次にノードのＩＤ番号がｊに等しいノードｊを探して、そのノード情報を読み込む（Ｓ７０６）。
　次に読み込んだノードｊのタイプがＩＤ、ＯＵＴ、ＦＦ０であるかどうかの調査を行う（Ｓ７０７）。ＩＤ、ＯＵＴ、ＦＦ０の場合にはそのノードは本来のリンク先になり得ないので、ｊに１を加算して、本ノードの処理は終了する（Ｓ７０９）。まだ調査していないノードが残っていれば、次のノードの調査を実施する（Ｓ７１０）。
　ノードｊのタイプがＩＤ、ＯＵＴ、ＦＦ０で無い場合は、ノードｉとノードｊの信号名を比較する（Ｓ７０８）。両者が等しい場合は、ノードｊが本来のリンク先であるため、全てのノードを走査して、リンク先がノードｉとなっているリンクのリンク先を全てのノードｊに変更する（Ｓ７１１）。その後、ノードｉを削除することで、ノードのリンク先変更処理が完了する。Ｓ７０８について、信号名が一致していない場合は、Ｓ７０９からＳ７１０の処理を行う。
　これらを全てのノードｉに対して実行すると、ツリー結合処理Ｓ５０３が完了する。
　図１１は、図９の全てのノードに対してツリー結合処理Ｓ５０３を行った結果である。
　［スケジューリング処理Ｓ５０４］
　スケジューリング処理部６０４は各ノードの順序付け、すなわち、スケジューリング処理Ｓ５０４を行う。
　ここで言うスケジューリングは動作合成等で用いられるステップのようなクロックサイクル単位のスケジューリングよりもさらに細かい単位のスケジューリングであり、これを実現するために、ここでサブステップという仮想時間単位を導入する。なお、以下の説明ではステップをｓｔ、サブステップをｓｓｔと省略することもある。この考え方では、各ノードはノードタイプにかかわらず、処理の実行に１サブステップ分の時間を使用するものと仮定してスケジューリングを行う。
　図１２は、スケジューリング処理Ｓ５０４の全体フローの一例である。
  図１３は、図１２のフロー中のＳ７２５から再帰的に呼び出す関数ｓｃｈｅｄ＿ｎｏｄｅの処理フローの一例である。
　　スケジューリング処理Ｓ５０４は、各ノードに暫定的なサブステップ番号を設定する前半処理と、暫定的なサブステップ番号を調整して最終的なサブステップ番号を決定する後半処理に分けることができる。
　最初に、前半の暫定サブステップ番号の設定処理について説明する。この処理の概要は以下の通りである。
　１．出力ノード（ＯＵＴ）、ＦＦの入力ノード（ＦＦ０）に対して、サブステップ番号０を設定する。
　２．各出力ノードまたはＦＦの入力ノードを起点として、その入力ノードに対して、現在のノードのサブステップ番号から定数Ｎを減算した値を設定する（Ｎは正の定数であれば何でも良い。今回はＮ＝１としている）。ただし、そのノードに既に別のサブステップ番号が設定されており、その値が新しく設定しようとしているサブステップ番号よりも小さい場合は、以前の設定値をそのままサブステップ番号として使用する。
　３．順次入力側へノードをたどりながら２の処理を再帰的に実行する。
　図１２のスケジューリング処理Ｓ５０４の前半部分（Ｓ７２２～Ｓ７２７）が上記の「１．」の処理に該当し、そこから「２．」の処理として図１３の関数ｓｃｈｅｄ＿ｎｏｄｅを再帰的に呼び出して実行する。関数呼び出し時には引数の一つとして、対象とするノードに設定するサブステップ番号を指定する。なお、図１３の例は、各ノードの入力数は最大で３個である場合を想定しているが、本発明はこれに限定されるものではない。
　図１４は、上記の手順で図１１のＣＤＦＧの各ノードに対して暫定的なサブステップ番号を設定した様子の一例である。図中において五角形で囲まれた数字が各ノードのサブステップ番号である。「０」から順次１を減算しながらサブステップ番号を設定しているため、サブステップ番号は「０」以下の数となっている。またノード４０のサブステップ番号はノード４３からたどった場合は「－１」、ノード４２または４４からたどった場合は「－２」となるが、関数ｓｃｈｅｄ＿ｎｏｄｅ　中のＳ７３２～Ｓ７３４の処理によって最終的に、一番小さい値である「－２」が設定されている。
　スケジューリング処理５０４の後半の最初に行うＳ７６０とＳ７６１は全てのサブステップ番号を「０」以上の値にするための処理である。Ｓ７６０は全てのサブステップ番号の中で一番小さい値（ｓｓｔ＿ｍｉｎ）を探す処理である。図１４の例では「－３」が一番小さいのでｓｓｔ＿ｍｉｎ＝－３となる。次のＳ７６１では、全てのノードに対してサブステップ番号の値からｓｓｔ＿ｍｉｎの値を減算する。
　図１５は、上記の処理を図１４のＣＤＦＧに行った結果の例である。ここでＳ７６２を行い、入力ノードとＦＦの出力ノード（ＦＦ１）のサブステップ番号を０に設定する。この処理は必須ではないが、入力やフリップフロップ更新のタイミングを揃えることで、図示したＣＤＦＧが見やすくなるといったメリットがある。
　図１６は、Ｓ７６２を行った後のＣＤＦＧを、同じサブステップ番号が同じ列に並ぶように配置し、ステップ番号が同じノードをグループ分けして書き直したＣＤＦＧの例である。これがスケジューリング処理Ｓ５０４が完了した状態におけるＣＤＦＧとなる。
　このようにスケジューリング後のＣＤＦＧでは、各ノードはステップ番号とサブステップ番号を持つことになる。図６に対応する部分のスケジューリング後のＣＤＦＧ構造体のフィールド情報を図１７に示す。図６（ｃ）と比較すると、ｓｓｔの値が格納されていることおよび、ツリー結合処理によって先頭の３つのノードが結合後のノードに置き換わっていることがわかる。この様にＣＤＦＧ中にステップ番号とサブステップ番号を保持しているため、ここからステップ番号を用いてハードウェア記述言語のソースコードを生成することや、サブステップ番号を用いてプログラミング言語のソースコードを生成することが可能であり、ＣＤＦＧに言語変換のハブの役割を持たせることも可能である。
　次にＬＳＩ実装部３の動作について図２６を用いて説明する。
　ＬＳＩ実装部３は、論理合成部８００、配置配線部８０１、タイミング解析部８０２、領域分割部８０３、実装ファイル生成部８０４から構成されている。なお、ＣＤＦＧ生成部２と同様に、これらの各処理部についてはハードウェアで実現しても良いし、ＣＰＵ６１０上で動作するソフトウェアで実現することも可能である。
　ＬＳＩ実装部３の動作の概要を図１８を用いて説明する。領域分割部８０３は、ｖｅｒｉｌｏｇソースファイル１０とヘッダーファイル１１、ＣＤＦＧファイル１４を読み込み、ＣＤＦＧファイルに格納された情報を元に、ｖｅｒｉｌｏｇソースファイル１０に記載されている回路を複数個のモジュールに分割する。本実施例では対象回路を２個の領域に分割する場合を例に説明するが、本発明はこれに限定されるものではない。分割数は人間が設定しても良いし、それぞれのモジュールの回路規模が指定した閾値以下になるまで分割するといった方法も可能である。この場合、各モジュールの回路規模はＣＤＦＧの各ノードに対して演算種に基づいた重み付けをして合計することで見積もっても良いし、後続のフローで実施する合成結果からフィードバックしても良い。ＣＤＦＧを用いた分割処理の実現方法については後述する。
　領域分割部８０３は、分割処理が行われた後、分割後の２つのモジュール及びその上位階層のモジュールに対応したｖｅｒｉｌｏｇソースファイル１７が生成される。
　次に論理合成部８００では、ＥＤＡベンダーやＦＰＧＡベンダーが発売している市販の論理合成ツールを用いて、それぞれのソースファイルに対して論理合成を行い、ソースファイル１７に対応した３個の合成後ネットリストを得る。論理合成ツールの具体的な処理アルゴリズムについては、本発明の本質ではないためここでは説明しない。
　配置配線部８０１では、ＥＤＡベンダーやＦＰＧＡベンダーが発売している市販の配置配線ツールを用いて回路素子の配置および素子間の配線処理を行う。回路素子の配置方法としては、モジュール分割を無視して全素子を自由に配置する方法と、モジュール毎に配置する領域を制限して素子を配置する方法があるが、ここでは後者の方法を使用するものとする。この方法では、領域の大きさや位置を人間が指定する場合と、配置配線ツールが自動的に決定する場合があるが、ここでは説明を簡単にするため、本実施例では配置配線ツールが自動的に決定する場合を想定している。ただし、本特許は人間が領域の大きさや位置を指定する場合にも有効である。
　本実施例の配置配線処理では、最初に２つのモジュールを配置するための領域を決定した後、それぞれの領域内で各モジュールの配置を最適化する。今回は目標動作周波数を達成するために、各モジュール内で互いに接続される素子間の距離ができるだけ短くなるように最適化を行う。配置配線ツールは配置処理が完了して各素子の位置が決定すると、次に配線処理を実施し素子の間を接続していく。配置配線ツールの具体的な処理アルゴリズムの説明は省略する。　
　配置配線８０１が完了すると次に目標としている動作周波数を満足できているかを確認するため、タイミング解析を行う。タイミング解析についても具体的な処理内容の説明は省略する。
　タイミング解析の結果、実装後の回路が目標としている動作周波数で動作しないことが判明した場合には、本処理フローの前の処理に戻って、目標の動作周波数を満足するまでフローを繰り返し実行することになる。どの処理まで戻ればよいかは、状況に応じて変化するが、本実施例では配置配線処理８０１まで戻って、再度配置配線をやり直すこととする。配置をやり直す際には各素子の初期配置を決定するための乱数系列を変更するなどの方法で、前回実行したときとは異なる結果が得られるようにする。
　なお、今回はＬＳＩを複数領域に分割して実装しているため、目標としている動作周波数を満足している領域については配置配線をやり直す必要はない。そのため、ＬＳＩ全体でなく、目標としている動作周波数を満足していない部分のやり直しを行うこととなり、再配置配線処理の時間が短くて済む。この点は、領域分割を行うことによる大きな利点である。
　目標とする動作周波数を満足できた場合には、実装ファイル生成処理８０４によって、配置配線の結果をＬＳＩの実装データ１９に変換する。ＬＳＩの実装データ１９は、対象ＬＳＩがＡＳＩＣの場合はマスクパターン情報を格納したファイルになり、ＦＰＧＡの場合はコンフィギュレーションのための情報となる。
  以上で、ＬＳＩまたはＦＰＧＡの実装フローが完了することになる。
　次に、領域分割処理８０３についてその処理方法を図２の回路を例に説明する。この回路に対応するｖｅｒｉｌｏｇソースコードは図３に、このソースコードから生成したＣＤＦＧは図１６に示す。実際には、図１６のＣＤＦＧは処理しやすいように図１７のような形式でデータ化されている。領域分割する際には、ＣＤＦＧの再下段にあるノードすなわち、出力ノード（ＯＵＴ）、ＦＦの入力ノード（ＦＦ０）からリンクを遡りながら、それぞれのノードのソースとなるノードをグループ化していく。以下の説明では、このようなグループをコーンと呼ぶこととし、最下段にある出力ノード（ＯＵＴ）とＦＦの入力ノード（ＦＦ０）を総称してシンクノード呼ぶこととする。
　なお、コーンを生成する際に、最上段のノードすなわち入力ノード（ＩＮ）およびＦＦの出力ノード（ＦＦ１）はコーンに含めない。以下の説明では、最上段にある入力ノード（ＩＮ）とＦＦの出力ノード（ＦＦ１）を総称してソースノードと呼ぶこととする。
　図１７のＣＤＦＧに含まれる全てのシンクノードに対してコーンを生成した結果を図１９に示す。この例ではシンクノードは４つ存在するため、それぞれに対応する形で４つのコーン７０～７３が生成されることになる。図１９の例では、それぞれのコーン７０～７３は排他になっているが、実際の回路では、各コーンは必ずしも排他になるわけではない。例えば、図２０のようなＣＤＦＧではコーン７１と７４がノード３３で重なり合っており、これらのコーンは排他では無くなっている。この場合には、領域分割処理８０３の中で、図２１のように重複しているノード３３を複製して新しいノード３３ａを生成することで、図２０のコーン７４は図２１のコーン７４ａのように変化し、各コーンを排他にすることが可能である。
　以上の方法によって、各コーンが排他になったら、次に各コーンをグループ化していく。先に述べたように本実施例では、対象回路を２つのモジュールに分割して実装するため、ここではコーンを２つのグループに分割する方法について説明するが、これを繰り返していくことで、対象回路を任意の個数のグループに分割することも可能である。
　図１９において、各コーンについて、そこに含まれているノードの数を数えることで、各コーンの論理規模を概算することが可能である。実際には、ノードの数を単純に数えるのではなく、ノードで実行する演算種による重み付け（加算は１、乗算はＮなど）や、ビット幅によるスケーリング（８ビット幅の加算器は１ビット幅の加算器の８倍など）を行うことで、より正確に各コーンの論理規模を見積もれるようになる。
　またソースノードと各コーンを接続するリンクの総数から、コーン同士の結びつきを定量化することが可能である。なお、コーン同士の結びつきを定量化する際には、ＦＦ１ノードは、対応するＦＦ０を含むコーンに含まれているものとみなして考える。
　図１９の例では、ＸのＦＦ１ノード１０００は対応するＦＦ０ノード１００１が含まれるコーン７１に属する物とみなす。ＸのＦＦ１ノード１０００とコーン７２の間には１６本の線があるため、コーン７１と７２の間の結びつきは１６であると定義する。同様にコーン７２と７３の結びつきは８となる。
　以上の様にすることで、各コーンの論理規模と、各コーン間の結びつきを定量化することが可能である。この結果を用いて、コーンをグループ分けする。ここでは、各グループの論理規模に大きな差異が生じないこと、および各グループ間の結びつきができるだけ小さくなるようにするといった観点からコーンをグループ分けする。このグループ分けを行う際には、上記のような論理規模、コーン間の結びつきといったパラメータのどれを重視して、どのように評価するかによって結果が変わってくることになる。
　本実施例では、コーン７１と７２がグループ０に、コーン７０と７３がグループ１にグループ分けされた場合を仮定して話を進める。このグループ分け状況を回路図上で見ると図２２のようになる。波線７５よりも上側がグループ０に対応しており、コーン７０と７３に対応する回路がある。下側がグループ１に対応し、コーン７１と７２に対応する回路がある。
　ＣＤＦＧの各ノードはｖｅｒｉｌｏｇソースコードと対応しているので、ＣＤＦＧ生成時に各ノードに対応するｖｅｒｉｌｏｇソースコードの行番号を属性情報として保存しておくことが可能である。例えば図１９のノード３３は図５の３２行目に対応する。これはプリプロセッサ処理５００を実行する際に作成した行番号の対応表を用いると図３の３７行目に対応することが判る。
　この属性情報を用いて、ｖｅｒｉｌｏｇソースコードをグループ毎に分割した例を図２３、２４に示す。この例では、元のｖｅｒｉｌｏｇソースコードをグループ毎に１０ａ、１０ｂの２つのソースファイルに分割し、それぞれのモジュールを１０ｃのソースファイルから呼び出す形になっている。モジュール名の重複を避けるため、分割後の各モジュールのモジュール名は元のモジュール名に一意な接尾語を付けたモジュール名に変更する。それぞれのモジュールは、変更後のモジュール名に拡張子．ｖを付けたファイル名を付け、記録部６１２へ格納する。
　グループ０に属している図１９のノード３３は、図３の３７行目に対応していたが、この行はグループ０に対応するソースファイル１０ａの３０行目に現れている。
　本実施例の手法では、フリップフロップの出力でグループの分割を行うため、ｖｅｒｉｌｏｇソースコードを行内で分割せずにグループ分けできるという長所がある。グループの分割箇所が任意のリンクとなっているとノード３３の出力リンクでグループ分けを行うようなケースがありうるが、この場合は図３の３７行目が二つのグループに分断されてしまうようなケースが発生しうることになる。
　このように論理合成後のネットリストでなく、ソースコードの段階で分割するため、分割後のソースコードに対して異なる条件で独立に論理合成を行うことが可能である。このため、目標としている動作周波数を満足することが難しいモジュールを含むソースコードについては、性能は高いが実行時間の長い高度な合成オプションを適用することも可能であり、さらに必要な場合には、分割後の特定のソースコードのみを他のソースコードに影響を与えることなく、手修正で最適化することも可能である。
　またフリップフロップの出力でグループの分割を行うことで、タイミング制約を掛けやすくなり、さらに回路の最適化の範囲が拡がるという利点が生じる。これについて図２５を用いて説明する。図２５の(a)は最適化対象回路の一部を抜粋したものであり、フリップフロップ０に格納されているデータが、５つの組み合わせ回路Ａ－Ｅによる処理を経由してフリップフロップ１に伝搬する回路であり、フリップフロップ０からフリップフロップ１への伝搬はクロック周期に対応する１０ｎｓ以内に行われる必要がある。これをモジュール分けする場合（ｂ）のようにフリップフロップの直後でなく、組み合わせ回路ＢとＣの間の１０１０でグループ分けをした場合を考える。
　この場合、前半のグループと後半のグループとを最適化するためにそれぞれのグループに対してタイミング予算を設定する必要がある。ここでは組み合わせ回路Ａ－Ｅの処理時間が全て等しいとして比例配分で前半に４ｎｓ、後半に６ｎｓ配分しているが、実際にはそれぞれの組み合わせ回路の処理時間は異なることが多いため、ゲート段数の仮見積もり等なんらかの手段でタイミング予算を割り当てる作業が必要になってしまう。
　一方、本実施例の方法により、必ずフリップフロップの直後でのみグループが分割されるようにすると、図（ｃ）のように組み合わせ回路Ａ－Ｅ全体で１０ｎｓというように設定すれば良く、タイミング予算の設定を大幅に簡略することが可能となる。
　また、図（ｂ）のグループ分けでは、組み合わせ回路ＢとＣとにまたがる回路最適化を行うことができないため、レジスタ間のパスの最適化に制約が生じることになる。例えば組み合わせ回路Ｂが二入力のＯＲゲートで、組み合わせ回路Ｃも二入力のＯＲゲートである場合、両者を跨る最適化を実施可能であれば、三入力のＯＲゲートに置き換えることで、ゲート段数を減らして高速化が可能であるが、図（ｂ）のグループ分けではこのような最適化を行えないことになる。
　一方、図（ｃ）のグループ分けでは、組み合わせ回路Ａ－Ｅのすべての範囲を跨いだ最適化が可能なため、上記のケースでは三入力のＯＲゲートへの置換も可能であり、最適化の自由度が高くなっている。
　なお、以上の説明はＡＳＩＣのような通常のＬＳＩを例に行ったが、本発明はＦＰＧＡのように、プログラミング可能な回路素子をあらかじめ配置しておき、各回路素子をプログラミングすることにより、必要な機能を実現するようなタイプのＬＳＩにも適用することが可能である。
１０：ｖｅｒｉｌｏｇで記載されたソースコード、１１：ｖｅｒｉｌｏｇで記載されたソースコード用ヘッダーファイル、１２：プリプロセッサ処理済みファイル、１３：中間形式のファイル、１４：ＣＤＦＧ形式のファイル、１７：ｖｅｒｉｌｏｇで記載された分割後のソースコード、１８：論理合成後のネットリスト、１９：ＬＳＩ実装データ、Ｓ５０：ｖｅｒｉｌｏｇ－ＣＤＦＧ変換、Ｓ５００：プリプロセッサ処理、Ｓ５０１：字句解析処理、Ｓ５０２：構文解析処理、Ｓ５０３：ツリー結合処理、Ｓ５０４：スケジューリング処理、８００論理合成処理、８０１：配置配線処理、８０２：タイミング解析処理、８０３：領域分割処理、８０４：実装ファイル生成処置

Claims (14)

  1. 　ハードウェア記述言語で記述されたソースコードの処理内容を解析し、処理の実行を示すノード間のデータの転送方向を示す向きを持った有向リンクの集合体として構成される有向グラフを生成するステップと、
    　生成した前記有向グラフに含まれるノードを、２つ以上のノードグループに分割するステップと、
    　前記ソースコードから、前記２つ以上のノードグループに分割するステップによって生成されたノードグループに含まれるノードに対応する記述を抽出し、それらを結合して当該ノードグループに対応した分割後ソースコードを生成するステップと、を備え、
    　前記ノードは前記ソースコード中のフリップフロップに対応するレジスタノードとそれ以外の他のノードとを含み、
    　前記２つ以上のノードグループに分割するステップにおいて、レジスタノードから他のノードへ向かうリンクであるレジスタ出力リンクまたは対象回路の入力端子からの他のノードへ向かうリンクである入力端子リンクから構成されるソースノード直結リンクを切断することで２つ以上のノードグループに分割することを特徴としたソースコード分割方法。
  2. 　前記２つ以上のノードグループに分割するステップにおいて、ノードグループ間を接続するリンクの本数に基づいてノードグループを分割することを特徴とした請求項１記載のソースコード分割方法。
  3. 　前記ノードグループに含まれるノードは、当該ノードグループ以外の他のノードグループには含まれないことを特徴とした請求項１記載のソースコード分割方法。
  4. 　ノードが複数のノードグループに含まれる場合に、当該ノードが１つのノードグループに含まれるよう当該ノード及び当該ノードに関連するリンクを複製することを特徴とする請求項３記載のソースコード分割方法。
  5. 　複数の前記分割後ソースコードに対して異なる識別子を付けて記憶媒体へと書き出すステップを備えたことを特徴とした請求項１記載のソースコード分割方法。
  6. 　前記分割後ソースコードに対して、個別に論理合成処理を行うステップを備え、
    　複数の前記分割後ソースコードに対応した複数の分割後ゲートレベルネットリストを生成することを特徴とした請求項１記載のソースコード分割方法。
  7. 　前記分割後ゲートレベルネットリストに対し、個別に配置配線処理を行うステップを備え、前記分割後ゲートレベルネットリストに対して配置配線処理を行い、前記分割後ゲートレベルネットリストに対応したＬＳＩ実装ブロックを生成した後、当該ＬＳＩ実装ブロックの間を配線することを特徴とした請求項６記載のソースコード分割方法。
  8. 　ハードウェア記述言語で記述されたソースコードの処理内容を解析し、処理の実行を示すノード間のデータの転送方向を示す向きを持った有向リンクの集合体として構成される有向グラフを生成する有向グラフ生成部と、
    　生成した前記有向グラフに含まれるノードを、２つ以上のノードグループに分割し、当該分割されたノードグループに含まれるノードに対応する記述を抽出し、それらを結合して当該ノードグループに対応した分割後ソースコードを生成するノードグループ分割部と、を備え、
    　前記ノードは前記ソースコード中のフリップフロップに対応するレジスタノードとそれ以外の他のノードとを含み、
    　前記ノードグループ分割部は、レジスタノードから他のノードへ向かうリンクであるレジスタ出力リンクまたは対象回路の入力端子からの他のノードへ向かうリンクである入力端子リンクから構成されるソースノード直結リンクを切断することで２つ以上のノードグループに分割することを特徴としたＬＳＩ実装装置。
  9. 　前記ノードグループ分割部は、ノードグループ間を接続するリンクの本数に基づいてノードグループを分割することを特徴とした請求項８記載のＬＳＩ実装装置。
  10. 　前記ノードグループに含まれるノードは、当該ノードグループ以外の他のノードグループには含まれないことを特徴とした請求項８記載のＬＳＩ実装装置。
  11. 　前記ノードグループ分割部は、ノードが複数のノードグループに含まれる場合に、当該ノードが１つのノードグループに含まれるよう当該ノード及び当該ノードに関連するリンクを複製することを特徴とする請求項１０記載のＬＳＩ実装装置。
  12. 　前記ノードグループ分割部は、複数の前記分割後ソースコードに対して異なる識別子を付けて記憶媒体へと書き出すことを特徴とした請求項８記載のＬＳＩ実装装置。
  13. 　前記分割後ソースコードに対して個別に論理合成処理を行い、複数の前記分割後ソースコードに対応した複数の分割後ゲートレベルネットリストを生成する論理合成部を備えることを特徴とした請求項８記載のＬＳＩ実装装置。
  14. 　前記分割後ゲートレベルネットリストに対し、個別に配置配線処理を行い、前記分割後ゲートレベルネットリストに対応したＬＳＩ実装ブロックを生成した後、当該ＬＳＩ実装ブロックの間を配線する配置配線部を備えることを特徴とした請求項１３記載のＬＳＩ実装装置。
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