JP4216087B2 - 論理回路最適化方法、論理回路最適化装置、及び、論理回路合成装置 - Google Patents
論理回路最適化方法、論理回路最適化装置、及び、論理回路合成装置 Download PDFInfo
- Publication number
- JP4216087B2 JP4216087B2 JP2003032438A JP2003032438A JP4216087B2 JP 4216087 B2 JP4216087 B2 JP 4216087B2 JP 2003032438 A JP2003032438 A JP 2003032438A JP 2003032438 A JP2003032438 A JP 2003032438A JP 4216087 B2 JP4216087 B2 JP 4216087B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- cluster
- flop
- logic
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の論理検証を行う論理エミュレーション装置に与える回路情報を生成するための論理回路最適化方法およびその関連技術に関する。
【０００２】
【従来の技術】
近年のＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の大規模化によって、ソフトウェア・シミュレーションによる論理回路の検証が不可能になってきている。
【０００３】
そこで、ハードウェアによる回路動作を再現（エミュレーション）する論理エミュレーション装置が実用化されている。
【０００４】
論理エミュレーション装置には、大きく分けて２つのタイプがある。
１つは、多数のプロセッサを搭載して、強力な計算能力でエミュレーションするプロセッサ型論理エミュレーション装置である。
【０００５】
もう1つは、ＦＰＧＡ型論理エミュレーション装置であり、ユーザが自在に回路動作を変えることができるＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のようなプログラマブル・デバイス（可変論理素子）を多数搭載して、論理動作をエミュレーションする。
【０００６】
従来のＦＰＧＡ型エミュレーション装置の一例として、特許文献１に開示されているものがある。
【０００７】
図１９に示すように、この従来の論理エミュレーション装置１００は、ロジックチップ１０１〜１０３、メモリモジュール１０４、ユーザ指定チップ１０５、及び、相互接続チップ１０６、からなる。
【０００８】
ロジックチップ１０１〜１０３の各々がＦＰＧＡである。メモリモジュール１０４は、メモリデバイスをエミュレーションする。ユーザ指定チップ１０５は、ユーザが任意に使用するＬＳＩなどのハードウェアＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）である。
【０００９】
相互接続チップ１０６は、ロジックチップ１０１〜１０３、メモリモジュール１０４、及び、ユーザ指定チップ１０５、を相互に接続する。この相互接続チップ１０６は、各チップ間をクロスバースィッチ構成で接続する。
【００１０】
ここで、特許文献１に開示されている、ＦＰＧＡに回路を割り付ける際に行われる基本的手法について説明する。
【００１１】
論理回路は、基本的に、フリップフロップと、これらフリップフロップ間を接続する組み合わせ回路と、からなっている。
【００１２】
このため、ＦＰＧＡへの論理回路の割り付けは、クラスタ単位で行われる。ここで、クラスタとは、フリップフロップの入力端子から前段のフリップフロップ（単数の場合もあるし、複数の場合もある。）の出力端子に向かって存在する組み合わせ回路と、当該フリップフロップと、から構成される回路群である。そして、クラスタを抽出する行為を、クラスタリングと呼ぶ。
【００１３】
クラスタリングについて、図面を用いて説明する。
図２０は、クラスタリングの説明図である。図２０（ａ）は、クラスタリング前の論理回路の概念図、図２０（ｂ）は、クラスタリング後の論理回路の概念図、である。
【００１４】
図２０（ａ）では、フリップフロップＦＦ０からフリップフロップＦＦ１，ＦＦ２へ接続する回路構成例を示している。フリップフロップＦＦ０とフリップフロップＦＦ１，ＦＦ２とは、組み合わせ回路により接続される。
【００１５】
この図２０（ａ）の回路構成例において、クラスタリングを行うと、図２０（ｂ）に示すように、クラスタ１０７とクラスタ１０８とが作成される。
【００１６】
クラスタ１０７は、組み合わせ回路１０９及びフリップフロップＦＦ１からなる。クラスタ１０８は、組み合わせ回路１１０及びフリップフロップＦＦ２からなる。
【００１７】
このようなクラスタリングを、与えられた回路中に存在する全フリップフロップに対して実施する。このようにして作成されたクラスタをＦＰＧＡに割り付けていく。
【００１８】
図２１は、ＦＰＧＡに割り付けられたクラスタの例示図である。図２１に示すように、クラスタリング後に、クラスタ１１１がＦＰＧＡ１１２に割り付けられる。
【００１９】
さて、クラスタ単位でＦＰＧＡに論理回路を割り付けていく手法は、レンツ・ルールで示される、ＦＰＧＡのＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）数の不足問題を回避する目的がある。
【００２０】
レンツ・ルールとは、１９６０年にＩＢＭのＥ．Ｆ．Ｒｅｎｔ氏によって提唱された、論理設計におけるＩ／Ｏピン（ブロックのピンを含む）と回路規模との関係を示した法則である（http://www.cedcc.psu.edu/ee497i/rents_rule.PDF）。
【００２１】
次式が、レンツ・ルールの関係式である。
【数１】
（数１）において、「Ｎｐ」は、Ｉ／Ｏピン数、「Ｎｇ」は、回路規模（回路（ゲート）数）、を示す。「Ｘ」は、Ｒｅｎｔ定数、「Ｋｐ」は、比例定数、である。
【００２２】
つまり、レンツ・ルールによれば、Ｉ／Ｏピン数は、回路規模の指数倍の関係で増える。
【００２３】
【特許文献１】
特開２０００−３６７３７号公報（第１図）
【００２４】
【発明が解決しようとする課題】
今日の半導体プロセスの微細化に伴い、ＬＳＩがますます大規模化しており、ＦＰＧＡへの論理回路の割り付けが難しくなってきている。
【００２５】
一方、ＬＳＩの高速動作も求められており、フリップフロップ間の回路段数はそのまま、または削減される傾向にあるが、組み合わせ回路の並列度は広がっている。
【００２６】
このため、クラスタリングを行っても、論理回路がＦＰＧＡに適切に割り付けられないことが発生している。
【００２７】
例えば、ＦＰＧＡに配置しようとするクラスタが、当該ＦＰＧＡに配置可能な残りの回路規模より大きい場合、そのクラスタは、当該ＦＰＧＡに配置されず、他のＦＰＧＡに配置されることになる。
【００２８】
この場合、ＦＰＧＡの使用効率が低下することになり、論理エミュレーション装置で取り扱える回路規模が小さくなるとう問題が生じる。
【００２９】
また、ＦＰＧＡの使用効率が低いと、割り付けられる回路密度が小さくなるため、各回路間の信号遅延が大きくなる。
【００３０】
このため、信号遅延が付加され、動作速度つまりエミュレーション速度が低下するという問題が生じる。
【００３１】
そこで、本発明は、論理エミュレーション装置の可変論理素子の使用効率を向上できる論理回路最適化方法及びその関連技術を提供することを目的とする。
【００３２】
【課題を解決するための手段】
請求項１記載の論理エミュレーション装置は、複数のＦＰＧＡ素子を備えて、複数のＦＰＧＡ素子に割り付けられた論理回路のエミュレーションを行う論理エミュレーション装置であって、論理回路が含むフリップフロップと論理素子との回路構成を表す論理回路情報を入力する入力手段と、論理回路情報に基づいて、論理回路に含まれる特定フリップフロップの入力信号の論理の決定に関わると共に特定フリップフロップから特定フリップフロップの前段のフリップフロップまでの論理素子の構成によって定まるクラスタであって、論理回路に含まれる複数のクラスタを抽出するクラスタリング手段と、複数のクラスタの内、クラスタに含まれる論理素子の段数によって定義されるクラスタ長が予め定められた所定段数を超えるクラスタに対して、新たなフリップフロップを挿入してクラスタを複数の新たなクラスタに分割する挿入手段と、を備え、クラスタリング手段は、論理回路に含まれる第１フリップフロップの後段に位置する第２フリップフロップの入力信号の論理の決定に関わると共に第２フリップフロップから第１フリップフロップの出力までの論理素子の構成を表す第１回路構成と、第１フリップフロップの後段であって第２フリップフロップと並列の位置にある第３フリップフロップの入力信号の論理の決定に関わると共に第３フリップフロップから第１フリップフロップの出力までの論理素子の構成を表す第２回路構成と、を抽出する抽出手段と、第１回路構成と第２回路構成とが相互に独立して論理回路を構成できるように、第１回路構成と第２回路構成とを最適化して、最適化された第１回路構成を第１クラスタとして決定し、最適化された第２回路構成を第２クラスタとして決定する最適化手段とを有する。
【００３３】
この構成によれば、クラスタ長の長いクラスタにフリップフロップが挿入されるため、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【００３４】
このため、論理エミュレーション装置の可変論理素子（例えば、ＦＰＧＡ）にクラスタを割り付ける際の自由度が高くなる。
【００３５】
また、レンツ・ルールが示すような可変論理素子のＩ／Ｏピン数によるゲート搭載の非効率化が発生しないため、可変論理素子の使用効率を向上できる。
【００３６】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【００３７】
請求項２記載の論理エミュレーション装置では、挿入手段によって第１クラスタにフリップフロップが挿入された場合には、第１クラスタは、フリップフロップを基準として、第３クラスタと第４クラスタとに分割され、第２クラスタ、第３クラスタおよび第４クラスタのそれぞれは、複数のＦＰＧＡ素子において、異なるＦＰＧＡ素子に割当てられる
【００３９】
請求項３記載の論理エミュレーション装置では、挿入手段は、第３クラスタが所定段数を超える場合には、第３クラスタに新たなフリップフロップを挿入し、挿入手段は、第４クラスタが所定段数を超える場合には、第４クラスタに新たなフリップフロップを挿入する。
【００４０】
この構成によれば、論理エミュレーション装置に割り付ける論理回路のより一層の最適化を図ることができる。
【００６２】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【００６４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（実施の形態１）
【００６５】
図１は、本発明の実施の形態１における論理エミュレーションシステムのブロック図である。
【００６６】
図１に示すように、この論理エミュレーションシステムは、回路割付装置１、及び、論理エミュレーション装置２、を具備する。
【００６７】
論理エミュレーション装置２には、図示していないが、ＦＰＧＡ及びメモリデバイス等が搭載されている。また、ＦＰＧＡには、図示していないが、メモリデバイスが搭載されている。
【００６８】
ここで、ＦＰＧＡは、ユーザが自在に回路動作を変えることができる可変論理素子（プログラマブル・デバイス）の一例である。
【００６９】
論理エミュレーション装置２として、例えば、図１９の論理エミュレーション装置を使用できる。
【００７０】
図２は、図１の回路割付装置１のブロック図である。なお、図２において、図１と同様の部分については、同一の符号を付している。
【００７１】
図２に示すように、図１の回路割付装置１は、論理回路合成装置９、論理回路最適化装置８、及び、ＦＰＧＡ割付装置１０、を含む。
【００７２】
論理回路合成装置９は、論理合成を行い、ハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）３から論理回路情報４を生成する。
【００７３】
ハードウェア記述言語３は、機能レベルで論理回路を記述するための言語であり、例えば、Ｖｅｒｉｌｏｇ−ＨＤＬ、あるいはＶＨＤＬなど、である。
【００７４】
論理回路情報４は、ゲート・レベルで論理回路を記述した情報であり、例えば、ネットリストである。
【００７５】
図３は、図２の論理回路最適化装置８のブロック図である。図３に示すように、論理回路最適化装置８は、クラスタリング手段８０、クラスタリング論理回路情報記憶手段８１、クラスタ長測定手段８２、クラスタ長記憶手段８３、クラスタ選択手段８４、回路分割手段８５、回路分割論理回路情報記憶手段８６、クラスタ長判定手段８７、最適化論理回路情報生成手段８８、及び、最適化論理回路情報記憶手段８９、を含む。
【００７６】
クラスタリング手段８０は、論理回路合成装置９が生成した論理回路情報４の中からフリップフロップを検索し、全てのフリップフロップに対して、クラスタリング処理を行う。
【００７７】
より具体的には、クラスタリング手段８０は、現在選択しているフリップフロップの入力端子から前段のフリップフロップ（単数の場合もあるし、複数の場合もある。）の出力端子に向かって組み合わせ回路を探索して、現在選択しているフリップフロップ及び探索した組み合わせ回路で構成されるクラスタを抽出する。
【００７８】
さて、クラスタリング論理回路情報記憶手段８１は、クラスタリング後の論理回路情報４（以下、「クラスタリング論理回路情報」と呼ぶ。）を記憶する。
【００７９】
クラスタ長測定手段８２は、クラスタリング論理回路情報記憶手段８１に記憶された全てのクラスタのクラスタ長を測定する。
【００８０】
ここで、クラスタ長は、例えば、回路段数で表すことができる。
また、クラスタ長は、例えば、クラスタを信号が伝搬する際の伝搬時間で表すことができる。
【００８１】
クラスタ長記憶手段８３は、クラスタ長測定手段８２が測定したクラスタ長を、各クラスタと関連づけて記憶する。
【００８２】
クラスタ選択手段８４は、クラスタ長記憶手段８３を参照して、クラスタ長が規定値を超えているクラスタを選択する。
【００８３】
ここで、上記の規定値は、全クラスタ長の平均値としたり、あるいは、論理エミュレーション装置２に最適な値としたり、などユーザが任意に指定できる。
【００８４】
回路分割手段８５は、クラスタ長が規定値を超えるクラスタの組み合わせ回路を分割するフリップフロップ（以下、「分割フリップフロップ」と呼ぶ。）を挿入する。
【００８５】
なお、クラスタ長が規定値を超えるクラスタが複数存在する場合もあるが、この場合でも、クラスタ長が規定値を超える全てのクラスタに分割フリップフロップを挿入する。
【００８６】
回路分割手段８５による処理を具体例を挙げながら説明する。
図４は、回路分割手段８５による処理の例示図である。図４（ａ）は、回路分割前のクラスタを示し、図４（ｂ）は、回路分割後のクラスタを示している。
【００８７】
図４（ａ）に示すように、組み合わせ回路ＣＣ及びフリップフロップＦＦ１からなるクラスタＣのクラスタ長は、規定値を超えているとする。
【００８８】
回路分割手段８５が、クラスタＣに分割フリップフロップＦＦ２を挿入し、クラスタリング手段８０が、分割フリップフロップＦＦ２を挿入したクラスタＣに対して、再クラスタリングを行う。
【００８９】
その結果、図４（ｂ）に示すように、クラスタＣは、組み合わせ回路ＣＣ１及びフリップフロップＦＦ２からなるクラスタＣ１と、組み合わせ回路ＣＣ２及びフリップフロップＦＦ１からなるクラスタＣ２と、に分割される。
【００９０】
ここで、分割フリップフロップＦＦ２は、他のフリップフロップＦＦ０，ＦＦ１の動作クロックＣＬＫとは異なる動作クロックＦＣＬＫで動作する。この点を詳しく説明する。
【００９１】
図４（ａ）に示すように、フリップフロップＦＦ０−ＦＦ１間の組み合わせ回路ＣＣは、動作クロックＣＬＫの１クロックで動作する。
【００９２】
従って、図４（ｂ）に示すように、分割フリップフロップＦＦ２を挿入後でも、フリップフロップＦＦ０−ＦＦ１間では、動作クロックＣＬＫの１クロックで動作しなければならない。
【００９３】
そこで、分割フリップフロップＦＦ２の動作クロックＦＣＬＫを、動作クロックＣＬＫの立ち下がりエッジに同期したクロックとする。なお、フリップフロップＦＦ０，ＦＦ１および分割フリップフロップＦＦ２は、立ち上がりエッジ動作を行うとする。
【００９４】
例えば、動作クロックＦＣＬＫを、動作クロックＣＬＫの反転クロックとすることができる。
【００９５】
また、例えば、動作クロックＦＣＬＫを、動作クロックＣＬＫの立ち下がりエッジに同期したパルス波形のクロックとすることができる。
【００９６】
このように、動作クロックＦＣＬＫを動作クロックＣＬＫの立ち下がりエッジに同期したクロックとすると、フリップフロップＦＦ０−分割フリップフロップＦＦ２間の組み合わせ回路ＣＣ１、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間の組み合わせ回路ＣＣ２、の各々は、動作クロックＣＬＫの半周期以内で動作する必要がある。
【００９７】
従って、組み合わせ回路ＣＣ１及び組み合わせ回路ＣＣ２の各々が、動作クロックＣＬＫの半周期以内で動作する回路段数のポイントに、分割フリップフロップＦＦ２を挿入する必要がある。
【００９８】
さて、分割フリップフロップＦＦ２に対しては、フリップフロップ機能の許可（イネーブル）制御が可能である。
【００９９】
つまり、分割フリップフロップＦＦ２は、フリップフロップ機能のイネーブル信号ＥＮＢによって、ラッチ動作又はスルー動作を切り替えることができる。従って、ディスイネーブル時は、分割フリップフロップＦＦ２の挿入前の回路（図４（ａ））と同等の回路構成に戻して動作せることができる。
【０１００】
このため、分割フリップフロップＦＦ２を挿入する場合と挿入しない場合との論理等価性を確認することができる。
【０１０１】
さて、上記のように、クラスタリング手段８０は、分割フリップフロップＦＦ２を挿入したクラスタＣに対して、再クラスタリングを行って、クラスタＣ１，Ｃ２を作成した。
【０１０２】
この際、クラスタリング手段８０は、クラスタリング論理回路情報記憶手段８１に記憶されたクラスタリング論理回路情報において、クラスタＣの情報をクラスタＣ１，Ｃ２の情報に置き換えて、クラスタリング論理回路情報を更新する。
【０１０３】
さて、図３のクラスタ長判定手段８７は、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、の各々のクラスタ長と、規定値と、を比較する。
【０１０４】
そして、クラスタ長判定手段８７は、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、あるいは、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、のいずれか一方のクラスタ長が、規定値を超えている場合は、回路分割手段８５、及び、クラスタリング手段８０、に対して、それぞれ、回路分割処理、及び、再クラスタリング処理、を実行させる。
【０１０５】
回路分割処理、及び、再クラスタリング処理は、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、の各々のクラスタ長が、規定値以下になるまで繰り返される。こうすることで、全てのクラスタのクラスタ長が規定値以下となる。
【０１０６】
ここで、クラスタ長判定手段８７における規定値と、クラスタ選択手段８４における規定値と、は同一の値とする。
【０１０７】
一方、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、の各々のクラスタ長が、規定値以下の場合は、クラスタ長判定手段８７は、図３の最適化論理回路情報生成手段８８に、処理を実行させる。
【０１０８】
さて、再び、図３に戻って説明する。
回路分割論理回路情報記憶手段８６は、最新の更新されたクラスタリング回路情報（以下、「回路分割論理回路情報」と呼ぶ。）を記憶する。
【０１０９】
最適化論理回路情報生成手段８８は、回路分割論理回路情報および論理エミュレーション装置構成情報６を基に、論理エミュレーション装置２に搭載された各ＦＰＧＡに、回路分割論理回路情報に含まれるクラスタを割り付けていく。
【０１１０】
そして、最適化論理回路情報生成手段８８は、クラスタの割り付け情報と回路分割論理回路情報とからなる最適化論理回路情報１１を生成する。
【０１１１】
ここで、論理エミュレーション装置構成情報６は、論理エミュレーション装置２に搭載されている素子に関する情報である。
【０１１２】
例えば、論理エミュレーション装置構成情報６は、論理エミュレーション装置２
に搭載されているＦＰＧＡの個数、種類（例えば、搭載可能な回路（ゲート）数（搭載可能な回路規模）など）、及び、接続関係、を示した情報である。
【０１１３】
最適化論理回路情報記憶手段８９は、最適化論理回路情報１１を記憶する。
さて、再び、図２に戻って説明する。
【０１１４】
ＦＰＧＡ割付装置１０は、最適化論理回路情報１１を元に、論理エミュレーション装置用回路情報５を生成する。
【０１１５】
論理エミュレーション装置用回路情報５は、最適化論理回路情報１１が最終的な回路割付状態になった回路情報である。
【０１１６】
図１の論理エミュレーション装置２は、この論理エミュレーション装置用回路情報５を基に、各ＦＰＧＡにクラスタを配置して、エミュレーションを実行する。
【０１１７】
さて、次に、分割フリップフロップの挿入方法を、具体例を挙げながら詳細に説明する。この例では、クラスタ長を回路段数で表す。
【０１１８】
図５は、分割フリップフロップの挿入方法を説明するためのクラスタの例示図である。なお、図５のフリップフロップＦＦ０〜ＦＦ４は、立ち上がりエッジ動作を行うとする。
【０１１９】
図５には、フリップフロップＦＦ４と、フリップフロップＦＦ４−ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３間の組み合わせ回路と、からなる１つのクラスタを示している。
【０１２０】
このように、基点となるフリップフロップＦＦ４に対して、その前段のフリップフロップＦＦ０〜ＦＦ３が複数存在する場合もある。
【０１２１】
なお、図４では、基点となるフリップフロップＦＦ１に対して、その前段のフリップフロップＦＦ０が１つ存在する例を挙げている。
【０１２２】
図６は、図５のクラスタのタイミング図である。図６には、フリップフロップＦＦ０〜ＦＦ４の動作クロックＣＬＫ，分割フリップフロップの動作クロックＦＣＬＫ、フリップフロップＦＦ０〜ＦＦ３への入力信号ＩＮ０〜ＩＮ３、図５のクラスタの各ノードＮ２，Ｎ４，Ｎ６，Ｎ６＃，Ｎ７での信号波形、及び、フリップフロップＦＦ４の出力信号ＯＵＴ、が示されている。
【０１２３】
図６では、図５のクラスタに挿入する分割フリップフロップの動作クロックＦＣＬＫが、フリップフロップＦＦ０〜ＦＦ４の動作クロックＣＬＫの立ち下がりエッジに同期したパルス波形のクロックである例を挙げている。
【０１２４】
従って、分割フリップフロップを挿入した場合に、その前後の組み合わせ回路の各々が、動作クロックＣＬＫの半周期で動作するような位置に、分割フリップフロップを挿入する必要がある。
【０１２５】
そこで、図５のクラスタの最大の回路段数が４段であるため、その中間位置である２段目の位置に、分割フリップフロップを挿入する。
【０１２６】
ここで、フリップフロップＦＦ０〜ＦＦ３からフリップフロップＦＦ４に向かって、素子を１つ越える度に、回路段数が１段上がっていく。
【０１２７】
さて、２段目の位置に分割フリップフロップを挿入したが、３段目の位置に分割フリップフロップを挿入しても、動作速度上問題がない場合は、３段目の位置に分割フリップフロップを挿入する。
【０１２８】
図５の入力信号ＩＮ２から出力信号ＯＵＴまでの信号遷移に注目して、動作速度を検討してみる。
【０１２９】
図６に示すように、入力信号ＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３が、それぞれ、ハイ（ｈｉｇｈ）固定、ロー（ｌｏｗ）固定、ローからハイへの遷移、ロー固定、とする。
【０１３０】
ノードＮ２は、フリップフロップＦＦ２の出力だから、動作クロックＣＬＫの立ち上がりエッジで入力信号ＩＮ２をラッチする。
【０１３１】
そして、インバータ素子ＩＮＶ１、ＮＡＮＤ素子ＮＡＮＤ０、及び、ＡＮＤ素子ＡＮＤ１、を経由して、信号が伝搬する。
【０１３２】
ノードＮ６での信号遷移が、動作クロックＣＬＫの半周期以内で終わっているため、動作クロックＦＣＬＫの立ち上がりエッジで動作する３段目の位置に挿入した分割フリップフロップでノードＮ６の信号をラッチしても信号遅延による問題は生じない。
【０１３３】
よって、ノードＮ６＃，Ｎ７では、図６のような波形を得ることができ、動作クロックＣＬＫの１周期に対する回路動作の透過性を保ったままでクラスタを分割できる。
【０１３４】
以上のことをまとめる。ノードＮ２，Ｎ４，Ｎ６では、時刻ｔ１の動作クロックＣＬＫの立ち上がりエッジに応答して、時刻ｔ２より以前に信号波形が遷移している。
【０１３５】
つまり、分割フリップフロップの前段の組み合わせ回路は、動作クロックＣＬＫの半周期以内で動作している。
【０１３６】
一方、ノードＮ６＃，Ｎ７では、時刻ｔ２の動作クロックＦＣＬＫの立ち上がりエッジに応答して、時刻ｔ３より以前に信号波形が遷移している。
【０１３７】
つまり、分割フリップフロップの後段の組み合わせ回路は、動作クロックＣＬＫの半周期以内で動作している。
【０１３８】
よって、３段目の位置に分割フリップフロップを挿入しても、動作速度上問題がないことが分かる。
【０１３９】
なお、時刻ｔ３の動作クロックＣＬＫの立ち上がりエッジに応答して、出力信号ＯＵＴが出力される。
【０１４０】
ここで、セレクタＭＵＸ０の出力選択信号は、前段のフリップフロップＦＦ３から直接与えられており、途中に素子が存在しない。
【０１４１】
従って、セレクタＭＵＸ０−フリップフロップＦＦ３間には、分割フリップフロップを挿入する必要がない。
【０１４２】
よって、最終的には、セレクタＭＵＸ０−ＥＸＯＲ素子ＸＯＲ０間、及び、セレクタＭＵＸ０−ＡＮＤ素子ＡＮＤ１間、に分割フリップフロップを挿入する。
【０１４３】
クラスタの２段目に分割フリップフロップを挿入する場合は、計３個の分割フリップフロップが必要であるが、クラスタの３段目に分割フリップフロップを挿入する場合は、計２個の分割フリップフロップを挿入するだけでよい。
【０１４４】
さて、次に、図３及びフローチャートを用いて、論理回路最適化装置８による処理の流れを説明する。
【０１４５】
図７は、図３の論理回路最適化装置８のフローチャートである。
図７に示すように、ステップＳ１にて、クラスタリング手段８０は、エミュレーション対象の論理回路情報４に対して、クラスタリングを実行する。
【０１４６】
ステップＳ２にて、クラスタ長測定手段８２は、クラスタリングで得られた全クラスタのクラスタ長を測定する。
【０１４７】
ステップＳ３にて、クラスタ選択手段８４は、クラスタ長が規定値を超えるクラスタを選択する。
【０１４８】
ステップＳ４にて、回路分割手段８５は、クラスタ長が規定値を超えるクラスタに、分割フリップフロップを挿入して、回路分割を行う。
【０１４９】
ステップＳ５にて、クラスタリング手段８０は、分割フリップフロップが挿入されたクラスタに対して、再クラスタリングを行う。
【０１５０】
ステップＳ６にて、クラスタリング手段８０は、再クラスタリングの結果に基づき、クラスタリング論理回路情報を更新する。
【０１５１】
ステップＳ７にて、クラスタ長判定手段８７は、再クラスタリングにより得られたクラスタのクラスタ長が規定値以下かどうかを判定する。
【０１５２】
そして、再クラスタリングにより得られたクラスタのクラスタ長が規定値以下の場合は、ステップＳ８へ進む（ステップＳ７）。
【０１５３】
ステップＳ８では、最適化論理回路情報生成手段８８は、回路分割論理回路情報および論理エミュレーション装置構成情報６を基に、最適化論理回路情報１１を生成する。
【０１５４】
一方、再クラスタリングにより得られたクラスタのクラスタ長が規定値を超えている場合は、ステップＳ４へ進み（ステップＳ７）、再びステップＳ４からステップＳ７の処理を行い、クラスタリング論理回路情報を更新する。そして、最後に更新されたクラスタリング論理回路情報が、回路分割論理回路情報である。
【０１５５】
さて、以上のように、本実施の形態では、クラスタ長の長いクラスタに分割フリップフロップが挿入されるため、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【０１５６】
このため、論理エミュレーション装置のＦＰＧＡにクラスタを割り付ける際の自由度が高くなって、ＦＰＧＡの使用効率を向上できる。
【０１５７】
これにより、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【０１５８】
また、ＦＰＧＡの使用効率の向上により、回路密集度が高くなって、各回路素子の信号遅延が少なくなる。その結果、エミュレーション速度が向上する。
【０１５９】
なお、図１の回路割付装置１は、コンピュータシステムで稼働するプログラムで実現することができる。ただし、プログラムで実現する場合に限られない。
【０１６０】
また、ＦＰＧＡ割付装置１０は、ＦＰＧＡコンパイラと呼ばれるプログラムで実現できる。ただし、プログラムで実現する場合に限られない。
【０１６１】
（実施の形態２）
本発明の実施の形態２における論理エミュレーションシステムの全体構成は、図１と同様である。従って、図１の論理エミュレーションシステムを、実施の形態２による論理エミュレーションシステムとして説明する。
【０１６２】
また、実施の形態２による回路割付装置１の構成は、図２と同様である。従って、図２の回路割付装置１を、実施の形態２による回路割付装置１として説明する。
【０１６３】
また、実施の形態２による論理回路最適化装置８は、図３と同様である。従って、図３の論理回路最適化装置８を、実施の形態２による論理回路最適化装置８として説明する。
【０１６４】
図８は、実施の形態２による論理回路最適化装置８の説明図である。図８（ａ）は、ＦＰＧＡ２０にクラスタ２２が収まらない状態を示し、図８（ｂ）は、ＦＰＧＡ２０にクラスタ群２３が収まった状態を示している。
【０１６５】
図３の最適化論理回路情報生成手段８８は、論理エミュレーション装置構成情報６を基に、回路分割論理回路情報に含まれる各クラスタを、最終的にどのＦＰＧＡに割り付けるかを決定して、最適化論理回路情報１１を生成する。
【０１６６】
しかしながら、図８（ａ）に示すように、ＦＰＧＡ２０の境界部分にクラスタ２２が割り付けられたりする等、ＦＰＧＡ２０に割り付けようとするクラスタ２２が、ＦＰＧＡ２０に配置可能な残りの回路規模より大きい場合もある。
【０１６７】
この場合に、実施の形態２では、図８（ａ）のクラスタ２２に分割フリップフロップを挿入して、クラスタ２２を細分化した複数のクラスタを生成し、図８（ｂ）に示すように、ＦＰＧＡ２０に配置可能な数のクラスタからなるクラスタ群２３を、ＦＰＧＡ２０に割り付ける。
【０１６８】
具体的には、ＦＰＧＡ２０に割り付けようとするクラスタ２２が、ＦＰＧＡ２０に配置可能な残りの回路規模より大きい場合は、回路分割手段８５が、クラスタ２２に、分割フリップフロップを挿入する。
【０１６９】
そして、クラスタリング手段８０は、分割フリップフロップを挿入したクラスタ２２に対して、再クラスタリングを行い、回路分割論理回路情報を更新する。
【０１７０】
そして、最適化論理回路情報生成手段８８は、ＦＰＧＡ２０の空き領域に配置可能な回路規模（回路（ゲート）数）およびＦＰＧＡ２０のＩ／Ｏ数を決定条件として、クラスタ２２を分割して得られた複数のクラスタに対して、再び割り付け処理を実行し、最適化論理回路情報１１を更新する。
【０１７１】
その結果、ＦＰＧＡ２０に配置可能な残りの回路規模に収まるクラスタ群２３が得られ、ＦＰＧＡ２０に配置される。
【０１７２】
実施の形態２の以上の点以外については、実施の形態１と同様であり、説明を省略する。
【０１７３】
従来は、ＦＰＧＡに配置しようとするクラスタが、当該ＦＰＧＡに配置可能な残りの回路規模より大きい場合は、他のＦＰＧＡに配置されていたが、本実施の形態では、クラスタがＦＰＧＡの空き領域に収まらない場合は、上記のように、そのクラスタを細分化することにより、ＦＰＧＡの使用効率を向上できる。
【０１７４】
さて、本実施の形態による論理回路最適化装置８による処理の流れをフローチャートを用いて説明する。
【０１７５】
本実施の形態による論理回路最適化装置８による処理の流れは、図７に示したフローチャートと同様である。
【０１７６】
ただし、本実施の形態では、図７のフローチャートのステップＳ８での最適化論理回路情報生成処理が異なっており、図９のフローチャートに示す最適化論理回路情報生成処理が行われる。
【０１７７】
図９は、本実施の形態の論理回路最適化装置８による最適化論理回路情報生成処理のフローチャートである。
【０１７８】
前提として、図７に示したステップＳ１からステップＳ７までの処理が終了しているとする。
【０１７９】
さて、図９に示すように、ステップＳ８１にて、最適化論理回路情報生成手段８８は、回路分割論理回路情報に含まれる１つのクラスタを選択する。
【０１８０】
ステップＳ８２にて、最適化論理回路情報生成手段８８は、選択したクラスタをＦＰＧＡに割り付ける。
【０１８１】
ステップＳ８３にて、最適化論理回路情報生成手段８８は、割り付けたクラスタが、ＦＰＧＡに収まっているかどうかを判定する。
【０１８２】
割り付けたクラスタが、ＦＰＧＡに収まっている場合は（ステップＳ８３）、ステップＳ８４にて、最適化論理回路情報生成手段８８は、そのクラスタの割り付け情報を確定する。
【０１８３】
一方、割り付けたクラスタが、ＦＰＧＡに収まらない場合は（ステップＳ８３）、ステップＳ８６に進む。
【０１８４】
ステップＳ８６にて、最適化論理回路情報生成手段８８は、収まらないクラスタに、分割フリップフロップが挿入されているかどうかを判断する。
【０１８５】
収まらないクラスタに分割フリップフロップが挿入されている場合は（ステップＳ８６）、最適化論理回路情報生成手段８８は、ステップＳ８７に進む。
【０１８６】
ステップＳ８７にて、最適化論理回路情報生成手段８８は、その収まらないクラスタを別のＦＰＧＡに割り付け、ステップＳ８４に進み、そのクラスタの割り付け情報を確定する。
【０１８７】
一方、収まらないクラスタに分割フリップフロップが挿入されていない場合は（ステップＳ８６）、最適化論理回路情報生成手段８８は、ステップＳ８８に進む。
【０１８８】
ステップＳ８８にて、最適化論理回路情報生成手段８８は、回路分割手段８５に対して、その収まらないクラスタに、分割フリップフロップを挿入するように指示する。
【０１８９】
この指示を受けて、回路分割手段８５は、その収まらないクラスタに分割フリップフロップを挿入する。
【０１９０】
この場合の分割フリップフロップの挿入方法は、図７のステップＳ４の回路分割処理と同様であり、動作速度上問題のない位置に分割フリップフロップを挿入して、クラスタを細分化する。細分化の数（分割数）は、任意に設定できる。
【０１９１】
ステップＳ８９にて、クラスタリング手段８０は、分割フリップフロップが挿入されたクラスタに対して、再クラスタリングを行い、回路分割論理回路情報を更新する。
【０１９２】
ステップＳ９０にて、最適化論理回路情報生成手段８８は、細分化して得られたクラスタをＦＰＧＡの空き領域に割り付け、ステップＳ８４に進み、細分化して得られたクラスタの割り付け情報を確定する。
【０１９３】
さて、ステップＳ８５にて、次のクラスタが存在する場合は、ステップＳ８１に進み、上記の処理が実行される。
【０１９４】
このように、順次クラスタを更新しながら、上記の処理を実行して、全てのクラスタの割り付け情報を確定していき、最新の回路分割論理回路情報および確定した割り付け情報からなる最適化論理回路情報１１を生成する。
【０１９５】
なお、図９では、分割フリップフロップの動作クロックＦＣＬＫが、通常のフリップフロップの動作クロックＣＬＫの立ち下がりエッジに同期したパルス波形のクロックである例を挙げている。
【０１９６】
従って、ＦＰＧＡに収まらないクラスタに既に分割フリップフロップが挿入されている場合は（ステップＳ８６）、このクラスタに対しては、さらに、分割フリップフロップを挿入することができないため、ステップＳ８７の処理が実行される。
【０１９７】
さて、以上のように、本実施の形態では、実施の形態１と同様の構成を具備しているため、実施の形態１と同様に、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【０１９８】
加えて、本実施の形態では、ＦＰＧＡに収まらないクラスタにフリップフロップが挿入されるため、ＦＰＧＡに収まらないクラスタが、クラスタ長の短い複数のクラスタに分割される。
よって、ＦＰＧＡの使用効率をより一層向上できる。
【０１９９】
（実施の形態３）
実施の形態１、及び、実施の形態２では、論理回路合成装置９が生成した論理回路情報４に対して、最適化処理を実行した。
【０２００】
実施の形態３では、論理合成前、即ち、ハードウェア記述言語に対して、最適化処理を実行する。
【０２０１】
さて、本発明の実施の形態３における論理エミュレーションシステムの全体構成は、図１と同様である。従って、図１の論理エミュレーションシステムを、実施の形態３による論理エミュレーションシステムとして説明する。
【０２０２】
また、実施の形態３による回路割付装置１の構成は、図２と同様である。従って、図２の回路割付装置１を、実施の形態３による回路割付装置１として説明する。
【０２０３】
ただし、実施の形態３では、論理回路合成装置９および論理回路最適化装置８の構成は、実施の形態１と異なる。その他の点は、実施の形態１と同様である。
【０２０４】
図１０は、本発明の実施の形態３における論理回路合成装置９のブロック図である。
【０２０５】
図１０に示すように、この論理回路合成装置９は、演算素子数算出手段９３、モジュール分割手段９０、ＨＤＬ記憶手段９１、及び、合成手段９２、を含む。
【０２０６】
演算素子数算出手段９３は、ハードウェア記述言語を取り込んで、各モジュールの機能集合（演算素子の塊）を解析して、モジュール毎に入力端子から出力端子までの演算素子の数を算出する。
【０２０７】
この場合の、入力端子、出力端子、及び演算素子は、ハードウェア記述言語で表されている。
【０２０８】
そして、モジュール分割手段９０は、処理が長い経路、即ち、入力端子から出力端子までの演算素子の数が多い経路、を有するモジュール選択する。
【０２０９】
この場合、入力端子から出力端子までの演算素子の数が多いかどうかは、規定値と比較して判定される。この規定値は、ユーザが任意に設定できる。
【０２１０】
そして、モジュール分割手段９０は、入力端子から出力端子までの演算素子の数が多い経路を有するモジュールに、分割フリップフロップを表すハードウェア記述言語を挿入する。
【０２１１】
この場合の分割フリップフロップは、実施の形態１の分割フリップフロップと同様のものである。
【０２１２】
このように、分割フリップフロップを表すハードウェア記述言語を「機能分割フリップフロップ」と呼ぶ。
【０２１３】
以上のようにして、モジュール分割手段９０は、最初に入力されたハードウェア記述言語に対して、機能分割フリップフロップを挿入していき、ハードウェア記述言語を更新する。
【０２１４】
ＨＤＬ記憶手段９１は、更新後のハードウェア記述言語を記憶する。
合成手段９２は、論理合成を行って、更新後のハードウェア記述言語から論理回路情報４を生成する。
【０２１５】
実施の形態３の論理回路最適化装置８は、論理回路情報４に対して、クラスタリングを行い、クラスタリング論理回路情報を生成する。
【０２１６】
そして、論理回路最適化装置８は、クラスタリング論理回路情報に含まれる各クラスタを、論理エミュレーション装置構成情報６を参照しながら、ＦＰＧＡに割り付けていく。
【０２１７】
このようにして、論理回路最適化装置８は、クラスタリング論理回路情報及びクラスタの割り付け情報からなる最適化論理回路情報１１を生成する。その後の処理は、実施の形態１と同様である。
【０２１８】
さて、図１０の論理回路合成装置９の動作を具体例を挙げながら説明する。
図１１は、機能分割フリップフロップ挿入前のハードウェア記述言語におけるモジュールの例示図である。
図１２は、図１１のモジュールのツリー図である。
図１３は、機能分割フリップフロップ挿入後のハードウェア記述言語におけるモジュールの例示図である。
【０２１９】
演算素子数算出手段９３に入力されたハードウェア記述言語が、図１１に示すモジュールを含むとする。
【０２２０】
このモジュールは、機能集合４０，４１を含む。機能集合４０から明らかなように、入力Ａは、３つの演算処理をまたがって、出力ＯＵＴに接続される。
【０２２１】
演算素子数算出手段９３は、このような解析を、他の入力Ｂ，Ｃに対しても実行する。
【０２２２】
そうすると、図１２に示すツリー図が得られる。なお、このツリー図は説明の便宜のためのものであり、実際に作成されるわけではない。
【０２２３】
モジュール分割手段９０は、演算素子数算出手段９３による解析の結果得られた入力Ａ，Ｂ，Ｃから出力ＯＵＴまでの演算素子の数と、規定値と、を比較して、入力Ａ，Ｂ，Ｃから出力ＯＵＴまでの演算素子の数が多いと判断した場合は、図１３に示すように、このモジュールに、機能分割フリップフロップ４２を挿入する。
【０２２４】
なお、図１２のツリー図では、矢印＄で示した位置に機能分割フリップフロップが挿入される。
【０２２５】
さて、次に、図１０の論理回路合成装置９による処理の流れをフローチャートを用いて説明する。
【０２２６】
図１４は、図１０の論理回路合成装置９のフローチャートである。
図１４に示すように、ステップＳ２１にて、演算素子数算出手段９３は、ハードウェア記述言語に含まれる１つのモジュールを選択する。
【０２２７】
ステップＳ２２にて、演算素子数算出手段９３は、入力から出力までの演算素子数を算出する。
【０２２８】
ステップＳ２３にて、モジュール分割手段９０は、演算素子数算出手段９３が算出した演算素子数を規定値と比較して、演算素子数が規定値以下であれば、ステップＳ２５に進む。
【０２２９】
一方、ステップＳ２３にて、モジュール分割手段９０は、演算素子数算出手段９３が算出した演算素子数を規定値と比較して、演算素子数が規定値を超えていれば、ステップＳ２４に進む。
【０２３０】
ステップＳ２４にて、モジュール分割手段９０は、演算素子数が規定値を超えるモジュールに、機能分割フリップフロップを挿入する。
【０２３１】
ステップＳ２５にて、次のモジュールがある場合は、ステップＳ２１に進み、ステップＳ２１からステップＳ２５の処理を行う。
【０２３２】
以上のような処理を繰り返して、機能分割フリップフロップを挿入していき、ハードウェア記述言語を更新する。
【０２３３】
一方、ステップＳ２５にて、次のモジュールがない場合は、ステップＳ２６に進み、合成手段９２が、更新後のハードウェア記述言語から論理回路情報４を生成する。
【０２３４】
さて、以上のように、本実施の形態では、規定値より演算素子の数が多いモジュールに、分割フリップフロップを表すハードウェア記述言語を挿入する。
【０２３５】
このため、論理合成後のクラスタのクラスタ長が短くなり、論理エミュレーション装置のＦＰＧＡにクラスタを割り付ける際の自由度が高くなる。よって、可変論理素子の使用効率を向上できる。
【０２３６】
これにより、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【０２３７】
さらに、ハードウェア記述言語段階で分割フリップフロップを挿入するため、論理合成後に分割フリップフロップを挿入する場合より、高速に処理することができる。
【０２３８】
（実施の形態４）
本発明の実施の形態４における論理エミュレーションシステムの全体構成は、図１と同様である。従って、図１の論理エミュレーションシステムを、実施の形態４による論理エミュレーションシステムとして説明する。
【０２３９】
また、実施の形態４による回路割付装置１の構成は、図２と同様である。従って、図２の回路割付装置１を、実施の形態４による回路割付装置１として説明する。ただし、実施の形態４の論理回路最適化装置８の構成は、実施の形態１の論理回路最適化装置８の構成と異なる。
【０２４０】
図１５は、本発明の実施の形態４における論理回路最適化装置８のブロック図である。なお、図１５において、図３と同様の部分については、同一の符号を付して、説明を適宜省略する。
【０２４１】
図１５に示すように、この論理回路最適化装置８は、図３の論理回路最適化装置８の構成に、置換手段９５、を追加したものである。
【０２４２】
さて、設計する回路には、様々なメモリデバイスが含まれる。例えば、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）やＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などがあり、当然ながらそれぞれの動作仕様は異なる。
【０２４３】
そして、論理エミュレーション装置２及びＦＰＧＡは、ＳＲＡＭ等の固定のメモリデバイスを搭載している。
【０２４４】
そこで、実現したいメモリデバイスの動作仕様に合わせるため、論理エミュレーション装置２あるいはＦＰＧＡに搭載された固定のメモリデバイスに、周辺のモデル回路（ラッパー回路）を付加して、メモリデバイスを実現する。
【０２４５】
そして、置換手段９５は、メモリ置換テーブル情報を参照して、論理エミュレーション装置２あるいはＦＰＧＡに搭載された固定のメモリデバイスを回路長（例えば、回路段数あるいは信号の伝搬時間）で表すことにより、上記のようにして実現したメモリデバイスを論理回路に置き換える。
【０２４６】
以上の点を具体例を挙げながら説明する。
図１６は、図１５の置換手段９５の動作の説明図である。
図１７は、メモリ置換テーブル情報の例示図である。
【０２４７】
図１６に示すように、実現したいメモリデバイスであるＳＤＲＡＭ３４の動作仕様に合わせるため、論理エミュレーション装置２あるいはＦＰＧＡに搭載された固定のメモリデバイスであるＳＲＡＭ３６に、組み合わせ回路３１，３２からなるラッパー回路３５を付加して、ＳＤＲＡＭ３４を実現する。なお、ＳＤＲＡＭ３４は、組み合わせ回路３０，３３に接続される。
【０２４８】
このようにして実現されたＳＤＲＡＭ３４の情報が、論理回路情報４に含まれている。
【０２４９】
そして、置換手段９５は、図１７に示すようなメモリ置換テーブル情報を参照して、論理回路情報４に含まれるＳＲＡＭ３６を回路長で表すことにより、ＳＤＲＡＭ３４を論理回路に置き換える。
【０２５０】
例えば、ＳＲＡＭ３６が、４ＭｂｉｔのＳＲＡＭならば、図１７のメモリ置換テーブル情報によれば、このＳＲＡＭ３６は、回路段数が「１０」の論理回路とみなせる。
【０２５１】
そうすると、ＳＲＡＭ３６にラッパー回路３５を付加して作成したＳＤＲＡＭ３４は、通常の組み合わせ回路とみなすことができる。
【０２５２】
従って、その後は、図１５の論理回路最適化装置８により、実施の形態１と同様の処理を行って、最適化を実行する。
【０２５３】
なお、図１７のメモリ置換テーブル情報では、換算値として、回路段数を採用しているが、信号の伝搬時間を採用することもできる。
【０２５４】
さて、次に、図１５の論理回路最適化装置８による処理の流れをフローチャートを用いて説明する。
【０２５５】
図１８は、図１５の論理回路最適化装置８のフローチャートである。
図１８に示すように、このフローチャートは、図７のフローチャートのステップＳ１の前にステップＳ０を付加したものである。
【０２５６】
従って、ステップＳ０にて、置換手段９５は、メモリ置換テーブル情報を参照して、論理エミュレーション対象のメモリデバイスを実現するメモリデバイスを、回路長で表すことにより、論理エミュレーション対象のメモリデバイスを論理回路に置き換える。
【０２５７】
こうすることで、論理エミュレーション対象のメモリデバイスを組み合わせ回路とみなすことができる。
【０２５８】
その後は、論理回路最適化装置８は、実施の形態１と同様のステップＳ１からステップＳ８を行う。
【０２５９】
なお、図１８のステップＳ８の代わりに、図９のステップＳ８１からステップＳ９０の処理を実行することもできる。
【０２６０】
さて、以上のように、本実施の形態では、実施の形態１または実施の形態２と同様の構成を具備しているため、これらと同様の効果を奏する。
【０２６１】
さらに、本実施の形態では、論理エミュレーション対象のメモリデバイスを実現するメモリデバイスを回路長で表すことにより、論理エミュレーション対象のメモリデバイスを論理回路に置き換えるている。
【０２６２】
このため、論理エミュレーション対象のメモリデバイスについても、通常の回路と同様に、回路分割手段８５により、分割フリップフロップを挿入して、細分化できる。よって、より一層のＦＰＧＡの使用効率の向上を図ることができる。
【０２６３】
【発明の効果】
請求項１又は３記載の発明では、クラスタ長の長いクラスタにフリップフロップが挿入されるため、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【０２６４】
このため、論理エミュレーション装置の可変論理素子（例えば、ＦＰＧＡ）にクラスタを割り付ける際の自由度が高くなる。
【０２６５】
また、レンツ・ルールが示すような可変論理素子のＩ／Ｏピン数によるゲート搭載の非効率化が発生しないため、可変論理素子の使用効率を向上できる。
【０２６６】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【０２６７】
請求項１又は３記載の発明では、予め定められたクラスタ長を超えるクラスタについては、漏れなくフリップフロップが挿入されるため、最適化をより一層図ることができる。
【０２８２】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における論理エミュレーションシステムのブロック図
【図２】同回路割付装置のブロック図
【図３】同論理回路最適化装置のブロック図
【図４】（ａ）同回路分割前のクラスタの例示図
（ｂ）同回路分割後のクラスタの例示図
【図５】同分割フリップフロップの挿入方法を説明するためのクラスタの例示図
【図６】同分割フリップフロップの挿入方法を説明するためのクラスタのタイミング図
【図７】同論理回路最適化装置のフローチャート
【図８】（ａ）本発明の実施の形態２における論理回路最適化装置の説明図
（ｂ）同論理回路最適化装置の説明図
【図９】同論理回路最適化装置による最適化論理回路情報生成処理のフローチャート
【図１０】本発明の実施の形態３における論理合成装置のブロック図
【図１１】同機能分割フリップフロップ挿入前のＨＤＬにおけるモジュールの例示図
【図１２】同機能分割フリップフロップ挿入前のモジュールのツリー図
【図１３】同機能分割フリップフロップ挿入後のＨＤＬにおけるモジュールの例示図
【図１４】同論理合成装置のフローチャート
【図１５】本発明の実施の形態４における論理回路最適化装置のブロック図
【図１６】同論理回路最適化装置の動作の説明図
【図１７】同メモリ置換テーブル情報の例示図
【図１８】同論理回路最適化装置のフローチャート
【図１９】従来の論理エミュレーション装置のブロック図
【図２０】（ａ）従来のクラスタリング前の論理回路の概念図
（ｂ）従来のクラスタリング後の論理回路の概念図
【図２１】従来の論理エミュレーション装置のＦＰＧＡに割り付けられたクラスタの例示図
【符号の説明】
１ 回路割付装置
２，１００ 論理エミュレーション装置
３ ハードウェア記述言語
４ 論理回路情報
５ 論理エミュレーション装置用回路情報
６ 論理エミュレーション装置構成情報
８ 論理回路最適化装置
９ 論理合成装置
１０ ＦＰＧＡ割付装置
１１ 最適化論理回路情報
８０ クラスタリング手段
８１ クラスタリング論理回路情報記憶手段
８２ クラスタ長測定手段
８３ クラスタ長記憶手段
８４ クラスタ選択手段
８５ 回路分割手段
８６ 回路分割論理回路情報記憶手段
８７ クラスタ長判定手段
８８ 最適化論理回路情報生成手段
８９ 最適化論理回路情報記憶手段
９０ モジュール分割手段
９１ ＨＤＬ記憶手段
９２ 合成手段
９３ 演算素子数算出手段
９５ 置換手段
１０１〜１０３ ロジックチップ
１０４ メモリモジュール
１０５ ユーザ指定チップ
１０６ 相互接続チップ
【発明の属する技術分野】
本発明は、半導体集積回路の論理検証を行う論理エミュレーション装置に与える回路情報を生成するための論理回路最適化方法およびその関連技術に関する。
【０００２】
【従来の技術】
近年のＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の大規模化によって、ソフトウェア・シミュレーションによる論理回路の検証が不可能になってきている。
【０００３】
そこで、ハードウェアによる回路動作を再現（エミュレーション）する論理エミュレーション装置が実用化されている。
【０００４】
論理エミュレーション装置には、大きく分けて２つのタイプがある。
１つは、多数のプロセッサを搭載して、強力な計算能力でエミュレーションするプロセッサ型論理エミュレーション装置である。
【０００５】
もう1つは、ＦＰＧＡ型論理エミュレーション装置であり、ユーザが自在に回路動作を変えることができるＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）のようなプログラマブル・デバイス（可変論理素子）を多数搭載して、論理動作をエミュレーションする。
【０００６】
従来のＦＰＧＡ型エミュレーション装置の一例として、特許文献１に開示されているものがある。
【０００７】
図１９に示すように、この従来の論理エミュレーション装置１００は、ロジックチップ１０１〜１０３、メモリモジュール１０４、ユーザ指定チップ１０５、及び、相互接続チップ１０６、からなる。
【０００８】
ロジックチップ１０１〜１０３の各々がＦＰＧＡである。メモリモジュール１０４は、メモリデバイスをエミュレーションする。ユーザ指定チップ１０５は、ユーザが任意に使用するＬＳＩなどのハードウェアＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）である。
【０００９】
相互接続チップ１０６は、ロジックチップ１０１〜１０３、メモリモジュール１０４、及び、ユーザ指定チップ１０５、を相互に接続する。この相互接続チップ１０６は、各チップ間をクロスバースィッチ構成で接続する。
【００１０】
ここで、特許文献１に開示されている、ＦＰＧＡに回路を割り付ける際に行われる基本的手法について説明する。
【００１１】
論理回路は、基本的に、フリップフロップと、これらフリップフロップ間を接続する組み合わせ回路と、からなっている。
【００１２】
このため、ＦＰＧＡへの論理回路の割り付けは、クラスタ単位で行われる。ここで、クラスタとは、フリップフロップの入力端子から前段のフリップフロップ（単数の場合もあるし、複数の場合もある。）の出力端子に向かって存在する組み合わせ回路と、当該フリップフロップと、から構成される回路群である。そして、クラスタを抽出する行為を、クラスタリングと呼ぶ。
【００１３】
クラスタリングについて、図面を用いて説明する。
図２０は、クラスタリングの説明図である。図２０（ａ）は、クラスタリング前の論理回路の概念図、図２０（ｂ）は、クラスタリング後の論理回路の概念図、である。
【００１４】
図２０（ａ）では、フリップフロップＦＦ０からフリップフロップＦＦ１，ＦＦ２へ接続する回路構成例を示している。フリップフロップＦＦ０とフリップフロップＦＦ１，ＦＦ２とは、組み合わせ回路により接続される。
【００１５】
この図２０（ａ）の回路構成例において、クラスタリングを行うと、図２０（ｂ）に示すように、クラスタ１０７とクラスタ１０８とが作成される。
【００１６】
クラスタ１０７は、組み合わせ回路１０９及びフリップフロップＦＦ１からなる。クラスタ１０８は、組み合わせ回路１１０及びフリップフロップＦＦ２からなる。
【００１７】
このようなクラスタリングを、与えられた回路中に存在する全フリップフロップに対して実施する。このようにして作成されたクラスタをＦＰＧＡに割り付けていく。
【００１８】
図２１は、ＦＰＧＡに割り付けられたクラスタの例示図である。図２１に示すように、クラスタリング後に、クラスタ１１１がＦＰＧＡ１１２に割り付けられる。
【００１９】
さて、クラスタ単位でＦＰＧＡに論理回路を割り付けていく手法は、レンツ・ルールで示される、ＦＰＧＡのＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）数の不足問題を回避する目的がある。
【００２０】
レンツ・ルールとは、１９６０年にＩＢＭのＥ．Ｆ．Ｒｅｎｔ氏によって提唱された、論理設計におけるＩ／Ｏピン（ブロックのピンを含む）と回路規模との関係を示した法則である（http://www.cedcc.psu.edu/ee497i/rents_rule.PDF）。
【００２１】
次式が、レンツ・ルールの関係式である。
【数１】
【００２２】
つまり、レンツ・ルールによれば、Ｉ／Ｏピン数は、回路規模の指数倍の関係で増える。
【００２３】
【特許文献１】
特開２０００−３６７３７号公報（第１図）
【００２４】
【発明が解決しようとする課題】
今日の半導体プロセスの微細化に伴い、ＬＳＩがますます大規模化しており、ＦＰＧＡへの論理回路の割り付けが難しくなってきている。
【００２５】
一方、ＬＳＩの高速動作も求められており、フリップフロップ間の回路段数はそのまま、または削減される傾向にあるが、組み合わせ回路の並列度は広がっている。
【００２６】
このため、クラスタリングを行っても、論理回路がＦＰＧＡに適切に割り付けられないことが発生している。
【００２７】
例えば、ＦＰＧＡに配置しようとするクラスタが、当該ＦＰＧＡに配置可能な残りの回路規模より大きい場合、そのクラスタは、当該ＦＰＧＡに配置されず、他のＦＰＧＡに配置されることになる。
【００２８】
この場合、ＦＰＧＡの使用効率が低下することになり、論理エミュレーション装置で取り扱える回路規模が小さくなるとう問題が生じる。
【００２９】
また、ＦＰＧＡの使用効率が低いと、割り付けられる回路密度が小さくなるため、各回路間の信号遅延が大きくなる。
【００３０】
このため、信号遅延が付加され、動作速度つまりエミュレーション速度が低下するという問題が生じる。
【００３１】
そこで、本発明は、論理エミュレーション装置の可変論理素子の使用効率を向上できる論理回路最適化方法及びその関連技術を提供することを目的とする。
【００３２】
【課題を解決するための手段】
請求項１記載の論理エミュレーション装置は、複数のＦＰＧＡ素子を備えて、複数のＦＰＧＡ素子に割り付けられた論理回路のエミュレーションを行う論理エミュレーション装置であって、論理回路が含むフリップフロップと論理素子との回路構成を表す論理回路情報を入力する入力手段と、論理回路情報に基づいて、論理回路に含まれる特定フリップフロップの入力信号の論理の決定に関わると共に特定フリップフロップから特定フリップフロップの前段のフリップフロップまでの論理素子の構成によって定まるクラスタであって、論理回路に含まれる複数のクラスタを抽出するクラスタリング手段と、複数のクラスタの内、クラスタに含まれる論理素子の段数によって定義されるクラスタ長が予め定められた所定段数を超えるクラスタに対して、新たなフリップフロップを挿入してクラスタを複数の新たなクラスタに分割する挿入手段と、を備え、クラスタリング手段は、論理回路に含まれる第１フリップフロップの後段に位置する第２フリップフロップの入力信号の論理の決定に関わると共に第２フリップフロップから第１フリップフロップの出力までの論理素子の構成を表す第１回路構成と、第１フリップフロップの後段であって第２フリップフロップと並列の位置にある第３フリップフロップの入力信号の論理の決定に関わると共に第３フリップフロップから第１フリップフロップの出力までの論理素子の構成を表す第２回路構成と、を抽出する抽出手段と、第１回路構成と第２回路構成とが相互に独立して論理回路を構成できるように、第１回路構成と第２回路構成とを最適化して、最適化された第１回路構成を第１クラスタとして決定し、最適化された第２回路構成を第２クラスタとして決定する最適化手段とを有する。
【００３３】
この構成によれば、クラスタ長の長いクラスタにフリップフロップが挿入されるため、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【００３４】
このため、論理エミュレーション装置の可変論理素子（例えば、ＦＰＧＡ）にクラスタを割り付ける際の自由度が高くなる。
【００３５】
また、レンツ・ルールが示すような可変論理素子のＩ／Ｏピン数によるゲート搭載の非効率化が発生しないため、可変論理素子の使用効率を向上できる。
【００３６】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【００３７】
請求項２記載の論理エミュレーション装置では、挿入手段によって第１クラスタにフリップフロップが挿入された場合には、第１クラスタは、フリップフロップを基準として、第３クラスタと第４クラスタとに分割され、第２クラスタ、第３クラスタおよび第４クラスタのそれぞれは、複数のＦＰＧＡ素子において、異なるＦＰＧＡ素子に割当てられる
【００３９】
請求項３記載の論理エミュレーション装置では、挿入手段は、第３クラスタが所定段数を超える場合には、第３クラスタに新たなフリップフロップを挿入し、挿入手段は、第４クラスタが所定段数を超える場合には、第４クラスタに新たなフリップフロップを挿入する。
【００４０】
この構成によれば、論理エミュレーション装置に割り付ける論理回路のより一層の最適化を図ることができる。
【００６２】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【００６４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（実施の形態１）
【００６５】
図１は、本発明の実施の形態１における論理エミュレーションシステムのブロック図である。
【００６６】
図１に示すように、この論理エミュレーションシステムは、回路割付装置１、及び、論理エミュレーション装置２、を具備する。
【００６７】
論理エミュレーション装置２には、図示していないが、ＦＰＧＡ及びメモリデバイス等が搭載されている。また、ＦＰＧＡには、図示していないが、メモリデバイスが搭載されている。
【００６８】
ここで、ＦＰＧＡは、ユーザが自在に回路動作を変えることができる可変論理素子（プログラマブル・デバイス）の一例である。
【００６９】
論理エミュレーション装置２として、例えば、図１９の論理エミュレーション装置を使用できる。
【００７０】
図２は、図１の回路割付装置１のブロック図である。なお、図２において、図１と同様の部分については、同一の符号を付している。
【００７１】
図２に示すように、図１の回路割付装置１は、論理回路合成装置９、論理回路最適化装置８、及び、ＦＰＧＡ割付装置１０、を含む。
【００７２】
論理回路合成装置９は、論理合成を行い、ハードウェア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）３から論理回路情報４を生成する。
【００７３】
ハードウェア記述言語３は、機能レベルで論理回路を記述するための言語であり、例えば、Ｖｅｒｉｌｏｇ−ＨＤＬ、あるいはＶＨＤＬなど、である。
【００７４】
論理回路情報４は、ゲート・レベルで論理回路を記述した情報であり、例えば、ネットリストである。
【００７５】
図３は、図２の論理回路最適化装置８のブロック図である。図３に示すように、論理回路最適化装置８は、クラスタリング手段８０、クラスタリング論理回路情報記憶手段８１、クラスタ長測定手段８２、クラスタ長記憶手段８３、クラスタ選択手段８４、回路分割手段８５、回路分割論理回路情報記憶手段８６、クラスタ長判定手段８７、最適化論理回路情報生成手段８８、及び、最適化論理回路情報記憶手段８９、を含む。
【００７６】
クラスタリング手段８０は、論理回路合成装置９が生成した論理回路情報４の中からフリップフロップを検索し、全てのフリップフロップに対して、クラスタリング処理を行う。
【００７７】
より具体的には、クラスタリング手段８０は、現在選択しているフリップフロップの入力端子から前段のフリップフロップ（単数の場合もあるし、複数の場合もある。）の出力端子に向かって組み合わせ回路を探索して、現在選択しているフリップフロップ及び探索した組み合わせ回路で構成されるクラスタを抽出する。
【００７８】
さて、クラスタリング論理回路情報記憶手段８１は、クラスタリング後の論理回路情報４（以下、「クラスタリング論理回路情報」と呼ぶ。）を記憶する。
【００７９】
クラスタ長測定手段８２は、クラスタリング論理回路情報記憶手段８１に記憶された全てのクラスタのクラスタ長を測定する。
【００８０】
ここで、クラスタ長は、例えば、回路段数で表すことができる。
また、クラスタ長は、例えば、クラスタを信号が伝搬する際の伝搬時間で表すことができる。
【００８１】
クラスタ長記憶手段８３は、クラスタ長測定手段８２が測定したクラスタ長を、各クラスタと関連づけて記憶する。
【００８２】
クラスタ選択手段８４は、クラスタ長記憶手段８３を参照して、クラスタ長が規定値を超えているクラスタを選択する。
【００８３】
ここで、上記の規定値は、全クラスタ長の平均値としたり、あるいは、論理エミュレーション装置２に最適な値としたり、などユーザが任意に指定できる。
【００８４】
回路分割手段８５は、クラスタ長が規定値を超えるクラスタの組み合わせ回路を分割するフリップフロップ（以下、「分割フリップフロップ」と呼ぶ。）を挿入する。
【００８５】
なお、クラスタ長が規定値を超えるクラスタが複数存在する場合もあるが、この場合でも、クラスタ長が規定値を超える全てのクラスタに分割フリップフロップを挿入する。
【００８６】
回路分割手段８５による処理を具体例を挙げながら説明する。
図４は、回路分割手段８５による処理の例示図である。図４（ａ）は、回路分割前のクラスタを示し、図４（ｂ）は、回路分割後のクラスタを示している。
【００８７】
図４（ａ）に示すように、組み合わせ回路ＣＣ及びフリップフロップＦＦ１からなるクラスタＣのクラスタ長は、規定値を超えているとする。
【００８８】
回路分割手段８５が、クラスタＣに分割フリップフロップＦＦ２を挿入し、クラスタリング手段８０が、分割フリップフロップＦＦ２を挿入したクラスタＣに対して、再クラスタリングを行う。
【００８９】
その結果、図４（ｂ）に示すように、クラスタＣは、組み合わせ回路ＣＣ１及びフリップフロップＦＦ２からなるクラスタＣ１と、組み合わせ回路ＣＣ２及びフリップフロップＦＦ１からなるクラスタＣ２と、に分割される。
【００９０】
ここで、分割フリップフロップＦＦ２は、他のフリップフロップＦＦ０，ＦＦ１の動作クロックＣＬＫとは異なる動作クロックＦＣＬＫで動作する。この点を詳しく説明する。
【００９１】
図４（ａ）に示すように、フリップフロップＦＦ０−ＦＦ１間の組み合わせ回路ＣＣは、動作クロックＣＬＫの１クロックで動作する。
【００９２】
従って、図４（ｂ）に示すように、分割フリップフロップＦＦ２を挿入後でも、フリップフロップＦＦ０−ＦＦ１間では、動作クロックＣＬＫの１クロックで動作しなければならない。
【００９３】
そこで、分割フリップフロップＦＦ２の動作クロックＦＣＬＫを、動作クロックＣＬＫの立ち下がりエッジに同期したクロックとする。なお、フリップフロップＦＦ０，ＦＦ１および分割フリップフロップＦＦ２は、立ち上がりエッジ動作を行うとする。
【００９４】
例えば、動作クロックＦＣＬＫを、動作クロックＣＬＫの反転クロックとすることができる。
【００９５】
また、例えば、動作クロックＦＣＬＫを、動作クロックＣＬＫの立ち下がりエッジに同期したパルス波形のクロックとすることができる。
【００９６】
このように、動作クロックＦＣＬＫを動作クロックＣＬＫの立ち下がりエッジに同期したクロックとすると、フリップフロップＦＦ０−分割フリップフロップＦＦ２間の組み合わせ回路ＣＣ１、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間の組み合わせ回路ＣＣ２、の各々は、動作クロックＣＬＫの半周期以内で動作する必要がある。
【００９７】
従って、組み合わせ回路ＣＣ１及び組み合わせ回路ＣＣ２の各々が、動作クロックＣＬＫの半周期以内で動作する回路段数のポイントに、分割フリップフロップＦＦ２を挿入する必要がある。
【００９８】
さて、分割フリップフロップＦＦ２に対しては、フリップフロップ機能の許可（イネーブル）制御が可能である。
【００９９】
つまり、分割フリップフロップＦＦ２は、フリップフロップ機能のイネーブル信号ＥＮＢによって、ラッチ動作又はスルー動作を切り替えることができる。従って、ディスイネーブル時は、分割フリップフロップＦＦ２の挿入前の回路（図４（ａ））と同等の回路構成に戻して動作せることができる。
【０１００】
このため、分割フリップフロップＦＦ２を挿入する場合と挿入しない場合との論理等価性を確認することができる。
【０１０１】
さて、上記のように、クラスタリング手段８０は、分割フリップフロップＦＦ２を挿入したクラスタＣに対して、再クラスタリングを行って、クラスタＣ１，Ｃ２を作成した。
【０１０２】
この際、クラスタリング手段８０は、クラスタリング論理回路情報記憶手段８１に記憶されたクラスタリング論理回路情報において、クラスタＣの情報をクラスタＣ１，Ｃ２の情報に置き換えて、クラスタリング論理回路情報を更新する。
【０１０３】
さて、図３のクラスタ長判定手段８７は、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、の各々のクラスタ長と、規定値と、を比較する。
【０１０４】
そして、クラスタ長判定手段８７は、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、あるいは、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、のいずれか一方のクラスタ長が、規定値を超えている場合は、回路分割手段８５、及び、クラスタリング手段８０、に対して、それぞれ、回路分割処理、及び、再クラスタリング処理、を実行させる。
【０１０５】
回路分割処理、及び、再クラスタリング処理は、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、の各々のクラスタ長が、規定値以下になるまで繰り返される。こうすることで、全てのクラスタのクラスタ長が規定値以下となる。
【０１０６】
ここで、クラスタ長判定手段８７における規定値と、クラスタ選択手段８４における規定値と、は同一の値とする。
【０１０７】
一方、フリップフロップＦＦ０−分割フリップフロップＦＦ２間、及び、分割フリップフロップＦＦ２−フリップフロップＦＦ１間、の各々のクラスタ長が、規定値以下の場合は、クラスタ長判定手段８７は、図３の最適化論理回路情報生成手段８８に、処理を実行させる。
【０１０８】
さて、再び、図３に戻って説明する。
回路分割論理回路情報記憶手段８６は、最新の更新されたクラスタリング回路情報（以下、「回路分割論理回路情報」と呼ぶ。）を記憶する。
【０１０９】
最適化論理回路情報生成手段８８は、回路分割論理回路情報および論理エミュレーション装置構成情報６を基に、論理エミュレーション装置２に搭載された各ＦＰＧＡに、回路分割論理回路情報に含まれるクラスタを割り付けていく。
【０１１０】
そして、最適化論理回路情報生成手段８８は、クラスタの割り付け情報と回路分割論理回路情報とからなる最適化論理回路情報１１を生成する。
【０１１１】
ここで、論理エミュレーション装置構成情報６は、論理エミュレーション装置２に搭載されている素子に関する情報である。
【０１１２】
例えば、論理エミュレーション装置構成情報６は、論理エミュレーション装置２
に搭載されているＦＰＧＡの個数、種類（例えば、搭載可能な回路（ゲート）数（搭載可能な回路規模）など）、及び、接続関係、を示した情報である。
【０１１３】
最適化論理回路情報記憶手段８９は、最適化論理回路情報１１を記憶する。
さて、再び、図２に戻って説明する。
【０１１４】
ＦＰＧＡ割付装置１０は、最適化論理回路情報１１を元に、論理エミュレーション装置用回路情報５を生成する。
【０１１５】
論理エミュレーション装置用回路情報５は、最適化論理回路情報１１が最終的な回路割付状態になった回路情報である。
【０１１６】
図１の論理エミュレーション装置２は、この論理エミュレーション装置用回路情報５を基に、各ＦＰＧＡにクラスタを配置して、エミュレーションを実行する。
【０１１７】
さて、次に、分割フリップフロップの挿入方法を、具体例を挙げながら詳細に説明する。この例では、クラスタ長を回路段数で表す。
【０１１８】
図５は、分割フリップフロップの挿入方法を説明するためのクラスタの例示図である。なお、図５のフリップフロップＦＦ０〜ＦＦ４は、立ち上がりエッジ動作を行うとする。
【０１１９】
図５には、フリップフロップＦＦ４と、フリップフロップＦＦ４−ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３間の組み合わせ回路と、からなる１つのクラスタを示している。
【０１２０】
このように、基点となるフリップフロップＦＦ４に対して、その前段のフリップフロップＦＦ０〜ＦＦ３が複数存在する場合もある。
【０１２１】
なお、図４では、基点となるフリップフロップＦＦ１に対して、その前段のフリップフロップＦＦ０が１つ存在する例を挙げている。
【０１２２】
図６は、図５のクラスタのタイミング図である。図６には、フリップフロップＦＦ０〜ＦＦ４の動作クロックＣＬＫ，分割フリップフロップの動作クロックＦＣＬＫ、フリップフロップＦＦ０〜ＦＦ３への入力信号ＩＮ０〜ＩＮ３、図５のクラスタの各ノードＮ２，Ｎ４，Ｎ６，Ｎ６＃，Ｎ７での信号波形、及び、フリップフロップＦＦ４の出力信号ＯＵＴ、が示されている。
【０１２３】
図６では、図５のクラスタに挿入する分割フリップフロップの動作クロックＦＣＬＫが、フリップフロップＦＦ０〜ＦＦ４の動作クロックＣＬＫの立ち下がりエッジに同期したパルス波形のクロックである例を挙げている。
【０１２４】
従って、分割フリップフロップを挿入した場合に、その前後の組み合わせ回路の各々が、動作クロックＣＬＫの半周期で動作するような位置に、分割フリップフロップを挿入する必要がある。
【０１２５】
そこで、図５のクラスタの最大の回路段数が４段であるため、その中間位置である２段目の位置に、分割フリップフロップを挿入する。
【０１２６】
ここで、フリップフロップＦＦ０〜ＦＦ３からフリップフロップＦＦ４に向かって、素子を１つ越える度に、回路段数が１段上がっていく。
【０１２７】
さて、２段目の位置に分割フリップフロップを挿入したが、３段目の位置に分割フリップフロップを挿入しても、動作速度上問題がない場合は、３段目の位置に分割フリップフロップを挿入する。
【０１２８】
図５の入力信号ＩＮ２から出力信号ＯＵＴまでの信号遷移に注目して、動作速度を検討してみる。
【０１２９】
図６に示すように、入力信号ＩＮ０，ＩＮ１，ＩＮ２，ＩＮ３が、それぞれ、ハイ（ｈｉｇｈ）固定、ロー（ｌｏｗ）固定、ローからハイへの遷移、ロー固定、とする。
【０１３０】
ノードＮ２は、フリップフロップＦＦ２の出力だから、動作クロックＣＬＫの立ち上がりエッジで入力信号ＩＮ２をラッチする。
【０１３１】
そして、インバータ素子ＩＮＶ１、ＮＡＮＤ素子ＮＡＮＤ０、及び、ＡＮＤ素子ＡＮＤ１、を経由して、信号が伝搬する。
【０１３２】
ノードＮ６での信号遷移が、動作クロックＣＬＫの半周期以内で終わっているため、動作クロックＦＣＬＫの立ち上がりエッジで動作する３段目の位置に挿入した分割フリップフロップでノードＮ６の信号をラッチしても信号遅延による問題は生じない。
【０１３３】
よって、ノードＮ６＃，Ｎ７では、図６のような波形を得ることができ、動作クロックＣＬＫの１周期に対する回路動作の透過性を保ったままでクラスタを分割できる。
【０１３４】
以上のことをまとめる。ノードＮ２，Ｎ４，Ｎ６では、時刻ｔ１の動作クロックＣＬＫの立ち上がりエッジに応答して、時刻ｔ２より以前に信号波形が遷移している。
【０１３５】
つまり、分割フリップフロップの前段の組み合わせ回路は、動作クロックＣＬＫの半周期以内で動作している。
【０１３６】
一方、ノードＮ６＃，Ｎ７では、時刻ｔ２の動作クロックＦＣＬＫの立ち上がりエッジに応答して、時刻ｔ３より以前に信号波形が遷移している。
【０１３７】
つまり、分割フリップフロップの後段の組み合わせ回路は、動作クロックＣＬＫの半周期以内で動作している。
【０１３８】
よって、３段目の位置に分割フリップフロップを挿入しても、動作速度上問題がないことが分かる。
【０１３９】
なお、時刻ｔ３の動作クロックＣＬＫの立ち上がりエッジに応答して、出力信号ＯＵＴが出力される。
【０１４０】
ここで、セレクタＭＵＸ０の出力選択信号は、前段のフリップフロップＦＦ３から直接与えられており、途中に素子が存在しない。
【０１４１】
従って、セレクタＭＵＸ０−フリップフロップＦＦ３間には、分割フリップフロップを挿入する必要がない。
【０１４２】
よって、最終的には、セレクタＭＵＸ０−ＥＸＯＲ素子ＸＯＲ０間、及び、セレクタＭＵＸ０−ＡＮＤ素子ＡＮＤ１間、に分割フリップフロップを挿入する。
【０１４３】
クラスタの２段目に分割フリップフロップを挿入する場合は、計３個の分割フリップフロップが必要であるが、クラスタの３段目に分割フリップフロップを挿入する場合は、計２個の分割フリップフロップを挿入するだけでよい。
【０１４４】
さて、次に、図３及びフローチャートを用いて、論理回路最適化装置８による処理の流れを説明する。
【０１４５】
図７は、図３の論理回路最適化装置８のフローチャートである。
図７に示すように、ステップＳ１にて、クラスタリング手段８０は、エミュレーション対象の論理回路情報４に対して、クラスタリングを実行する。
【０１４６】
ステップＳ２にて、クラスタ長測定手段８２は、クラスタリングで得られた全クラスタのクラスタ長を測定する。
【０１４７】
ステップＳ３にて、クラスタ選択手段８４は、クラスタ長が規定値を超えるクラスタを選択する。
【０１４８】
ステップＳ４にて、回路分割手段８５は、クラスタ長が規定値を超えるクラスタに、分割フリップフロップを挿入して、回路分割を行う。
【０１４９】
ステップＳ５にて、クラスタリング手段８０は、分割フリップフロップが挿入されたクラスタに対して、再クラスタリングを行う。
【０１５０】
ステップＳ６にて、クラスタリング手段８０は、再クラスタリングの結果に基づき、クラスタリング論理回路情報を更新する。
【０１５１】
ステップＳ７にて、クラスタ長判定手段８７は、再クラスタリングにより得られたクラスタのクラスタ長が規定値以下かどうかを判定する。
【０１５２】
そして、再クラスタリングにより得られたクラスタのクラスタ長が規定値以下の場合は、ステップＳ８へ進む（ステップＳ７）。
【０１５３】
ステップＳ８では、最適化論理回路情報生成手段８８は、回路分割論理回路情報および論理エミュレーション装置構成情報６を基に、最適化論理回路情報１１を生成する。
【０１５４】
一方、再クラスタリングにより得られたクラスタのクラスタ長が規定値を超えている場合は、ステップＳ４へ進み（ステップＳ７）、再びステップＳ４からステップＳ７の処理を行い、クラスタリング論理回路情報を更新する。そして、最後に更新されたクラスタリング論理回路情報が、回路分割論理回路情報である。
【０１５５】
さて、以上のように、本実施の形態では、クラスタ長の長いクラスタに分割フリップフロップが挿入されるため、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【０１５６】
このため、論理エミュレーション装置のＦＰＧＡにクラスタを割り付ける際の自由度が高くなって、ＦＰＧＡの使用効率を向上できる。
【０１５７】
これにより、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【０１５８】
また、ＦＰＧＡの使用効率の向上により、回路密集度が高くなって、各回路素子の信号遅延が少なくなる。その結果、エミュレーション速度が向上する。
【０１５９】
なお、図１の回路割付装置１は、コンピュータシステムで稼働するプログラムで実現することができる。ただし、プログラムで実現する場合に限られない。
【０１６０】
また、ＦＰＧＡ割付装置１０は、ＦＰＧＡコンパイラと呼ばれるプログラムで実現できる。ただし、プログラムで実現する場合に限られない。
【０１６１】
（実施の形態２）
本発明の実施の形態２における論理エミュレーションシステムの全体構成は、図１と同様である。従って、図１の論理エミュレーションシステムを、実施の形態２による論理エミュレーションシステムとして説明する。
【０１６２】
また、実施の形態２による回路割付装置１の構成は、図２と同様である。従って、図２の回路割付装置１を、実施の形態２による回路割付装置１として説明する。
【０１６３】
また、実施の形態２による論理回路最適化装置８は、図３と同様である。従って、図３の論理回路最適化装置８を、実施の形態２による論理回路最適化装置８として説明する。
【０１６４】
図８は、実施の形態２による論理回路最適化装置８の説明図である。図８（ａ）は、ＦＰＧＡ２０にクラスタ２２が収まらない状態を示し、図８（ｂ）は、ＦＰＧＡ２０にクラスタ群２３が収まった状態を示している。
【０１６５】
図３の最適化論理回路情報生成手段８８は、論理エミュレーション装置構成情報６を基に、回路分割論理回路情報に含まれる各クラスタを、最終的にどのＦＰＧＡに割り付けるかを決定して、最適化論理回路情報１１を生成する。
【０１６６】
しかしながら、図８（ａ）に示すように、ＦＰＧＡ２０の境界部分にクラスタ２２が割り付けられたりする等、ＦＰＧＡ２０に割り付けようとするクラスタ２２が、ＦＰＧＡ２０に配置可能な残りの回路規模より大きい場合もある。
【０１６７】
この場合に、実施の形態２では、図８（ａ）のクラスタ２２に分割フリップフロップを挿入して、クラスタ２２を細分化した複数のクラスタを生成し、図８（ｂ）に示すように、ＦＰＧＡ２０に配置可能な数のクラスタからなるクラスタ群２３を、ＦＰＧＡ２０に割り付ける。
【０１６８】
具体的には、ＦＰＧＡ２０に割り付けようとするクラスタ２２が、ＦＰＧＡ２０に配置可能な残りの回路規模より大きい場合は、回路分割手段８５が、クラスタ２２に、分割フリップフロップを挿入する。
【０１６９】
そして、クラスタリング手段８０は、分割フリップフロップを挿入したクラスタ２２に対して、再クラスタリングを行い、回路分割論理回路情報を更新する。
【０１７０】
そして、最適化論理回路情報生成手段８８は、ＦＰＧＡ２０の空き領域に配置可能な回路規模（回路（ゲート）数）およびＦＰＧＡ２０のＩ／Ｏ数を決定条件として、クラスタ２２を分割して得られた複数のクラスタに対して、再び割り付け処理を実行し、最適化論理回路情報１１を更新する。
【０１７１】
その結果、ＦＰＧＡ２０に配置可能な残りの回路規模に収まるクラスタ群２３が得られ、ＦＰＧＡ２０に配置される。
【０１７２】
実施の形態２の以上の点以外については、実施の形態１と同様であり、説明を省略する。
【０１７３】
従来は、ＦＰＧＡに配置しようとするクラスタが、当該ＦＰＧＡに配置可能な残りの回路規模より大きい場合は、他のＦＰＧＡに配置されていたが、本実施の形態では、クラスタがＦＰＧＡの空き領域に収まらない場合は、上記のように、そのクラスタを細分化することにより、ＦＰＧＡの使用効率を向上できる。
【０１７４】
さて、本実施の形態による論理回路最適化装置８による処理の流れをフローチャートを用いて説明する。
【０１７５】
本実施の形態による論理回路最適化装置８による処理の流れは、図７に示したフローチャートと同様である。
【０１７６】
ただし、本実施の形態では、図７のフローチャートのステップＳ８での最適化論理回路情報生成処理が異なっており、図９のフローチャートに示す最適化論理回路情報生成処理が行われる。
【０１７７】
図９は、本実施の形態の論理回路最適化装置８による最適化論理回路情報生成処理のフローチャートである。
【０１７８】
前提として、図７に示したステップＳ１からステップＳ７までの処理が終了しているとする。
【０１７９】
さて、図９に示すように、ステップＳ８１にて、最適化論理回路情報生成手段８８は、回路分割論理回路情報に含まれる１つのクラスタを選択する。
【０１８０】
ステップＳ８２にて、最適化論理回路情報生成手段８８は、選択したクラスタをＦＰＧＡに割り付ける。
【０１８１】
ステップＳ８３にて、最適化論理回路情報生成手段８８は、割り付けたクラスタが、ＦＰＧＡに収まっているかどうかを判定する。
【０１８２】
割り付けたクラスタが、ＦＰＧＡに収まっている場合は（ステップＳ８３）、ステップＳ８４にて、最適化論理回路情報生成手段８８は、そのクラスタの割り付け情報を確定する。
【０１８３】
一方、割り付けたクラスタが、ＦＰＧＡに収まらない場合は（ステップＳ８３）、ステップＳ８６に進む。
【０１８４】
ステップＳ８６にて、最適化論理回路情報生成手段８８は、収まらないクラスタに、分割フリップフロップが挿入されているかどうかを判断する。
【０１８５】
収まらないクラスタに分割フリップフロップが挿入されている場合は（ステップＳ８６）、最適化論理回路情報生成手段８８は、ステップＳ８７に進む。
【０１８６】
ステップＳ８７にて、最適化論理回路情報生成手段８８は、その収まらないクラスタを別のＦＰＧＡに割り付け、ステップＳ８４に進み、そのクラスタの割り付け情報を確定する。
【０１８７】
一方、収まらないクラスタに分割フリップフロップが挿入されていない場合は（ステップＳ８６）、最適化論理回路情報生成手段８８は、ステップＳ８８に進む。
【０１８８】
ステップＳ８８にて、最適化論理回路情報生成手段８８は、回路分割手段８５に対して、その収まらないクラスタに、分割フリップフロップを挿入するように指示する。
【０１８９】
この指示を受けて、回路分割手段８５は、その収まらないクラスタに分割フリップフロップを挿入する。
【０１９０】
この場合の分割フリップフロップの挿入方法は、図７のステップＳ４の回路分割処理と同様であり、動作速度上問題のない位置に分割フリップフロップを挿入して、クラスタを細分化する。細分化の数（分割数）は、任意に設定できる。
【０１９１】
ステップＳ８９にて、クラスタリング手段８０は、分割フリップフロップが挿入されたクラスタに対して、再クラスタリングを行い、回路分割論理回路情報を更新する。
【０１９２】
ステップＳ９０にて、最適化論理回路情報生成手段８８は、細分化して得られたクラスタをＦＰＧＡの空き領域に割り付け、ステップＳ８４に進み、細分化して得られたクラスタの割り付け情報を確定する。
【０１９３】
さて、ステップＳ８５にて、次のクラスタが存在する場合は、ステップＳ８１に進み、上記の処理が実行される。
【０１９４】
このように、順次クラスタを更新しながら、上記の処理を実行して、全てのクラスタの割り付け情報を確定していき、最新の回路分割論理回路情報および確定した割り付け情報からなる最適化論理回路情報１１を生成する。
【０１９５】
なお、図９では、分割フリップフロップの動作クロックＦＣＬＫが、通常のフリップフロップの動作クロックＣＬＫの立ち下がりエッジに同期したパルス波形のクロックである例を挙げている。
【０１９６】
従って、ＦＰＧＡに収まらないクラスタに既に分割フリップフロップが挿入されている場合は（ステップＳ８６）、このクラスタに対しては、さらに、分割フリップフロップを挿入することができないため、ステップＳ８７の処理が実行される。
【０１９７】
さて、以上のように、本実施の形態では、実施の形態１と同様の構成を具備しているため、実施の形態１と同様に、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【０１９８】
加えて、本実施の形態では、ＦＰＧＡに収まらないクラスタにフリップフロップが挿入されるため、ＦＰＧＡに収まらないクラスタが、クラスタ長の短い複数のクラスタに分割される。
よって、ＦＰＧＡの使用効率をより一層向上できる。
【０１９９】
（実施の形態３）
実施の形態１、及び、実施の形態２では、論理回路合成装置９が生成した論理回路情報４に対して、最適化処理を実行した。
【０２００】
実施の形態３では、論理合成前、即ち、ハードウェア記述言語に対して、最適化処理を実行する。
【０２０１】
さて、本発明の実施の形態３における論理エミュレーションシステムの全体構成は、図１と同様である。従って、図１の論理エミュレーションシステムを、実施の形態３による論理エミュレーションシステムとして説明する。
【０２０２】
また、実施の形態３による回路割付装置１の構成は、図２と同様である。従って、図２の回路割付装置１を、実施の形態３による回路割付装置１として説明する。
【０２０３】
ただし、実施の形態３では、論理回路合成装置９および論理回路最適化装置８の構成は、実施の形態１と異なる。その他の点は、実施の形態１と同様である。
【０２０４】
図１０は、本発明の実施の形態３における論理回路合成装置９のブロック図である。
【０２０５】
図１０に示すように、この論理回路合成装置９は、演算素子数算出手段９３、モジュール分割手段９０、ＨＤＬ記憶手段９１、及び、合成手段９２、を含む。
【０２０６】
演算素子数算出手段９３は、ハードウェア記述言語を取り込んで、各モジュールの機能集合（演算素子の塊）を解析して、モジュール毎に入力端子から出力端子までの演算素子の数を算出する。
【０２０７】
この場合の、入力端子、出力端子、及び演算素子は、ハードウェア記述言語で表されている。
【０２０８】
そして、モジュール分割手段９０は、処理が長い経路、即ち、入力端子から出力端子までの演算素子の数が多い経路、を有するモジュール選択する。
【０２０９】
この場合、入力端子から出力端子までの演算素子の数が多いかどうかは、規定値と比較して判定される。この規定値は、ユーザが任意に設定できる。
【０２１０】
そして、モジュール分割手段９０は、入力端子から出力端子までの演算素子の数が多い経路を有するモジュールに、分割フリップフロップを表すハードウェア記述言語を挿入する。
【０２１１】
この場合の分割フリップフロップは、実施の形態１の分割フリップフロップと同様のものである。
【０２１２】
このように、分割フリップフロップを表すハードウェア記述言語を「機能分割フリップフロップ」と呼ぶ。
【０２１３】
以上のようにして、モジュール分割手段９０は、最初に入力されたハードウェア記述言語に対して、機能分割フリップフロップを挿入していき、ハードウェア記述言語を更新する。
【０２１４】
ＨＤＬ記憶手段９１は、更新後のハードウェア記述言語を記憶する。
合成手段９２は、論理合成を行って、更新後のハードウェア記述言語から論理回路情報４を生成する。
【０２１５】
実施の形態３の論理回路最適化装置８は、論理回路情報４に対して、クラスタリングを行い、クラスタリング論理回路情報を生成する。
【０２１６】
そして、論理回路最適化装置８は、クラスタリング論理回路情報に含まれる各クラスタを、論理エミュレーション装置構成情報６を参照しながら、ＦＰＧＡに割り付けていく。
【０２１７】
このようにして、論理回路最適化装置８は、クラスタリング論理回路情報及びクラスタの割り付け情報からなる最適化論理回路情報１１を生成する。その後の処理は、実施の形態１と同様である。
【０２１８】
さて、図１０の論理回路合成装置９の動作を具体例を挙げながら説明する。
図１１は、機能分割フリップフロップ挿入前のハードウェア記述言語におけるモジュールの例示図である。
図１２は、図１１のモジュールのツリー図である。
図１３は、機能分割フリップフロップ挿入後のハードウェア記述言語におけるモジュールの例示図である。
【０２１９】
演算素子数算出手段９３に入力されたハードウェア記述言語が、図１１に示すモジュールを含むとする。
【０２２０】
このモジュールは、機能集合４０，４１を含む。機能集合４０から明らかなように、入力Ａは、３つの演算処理をまたがって、出力ＯＵＴに接続される。
【０２２１】
演算素子数算出手段９３は、このような解析を、他の入力Ｂ，Ｃに対しても実行する。
【０２２２】
そうすると、図１２に示すツリー図が得られる。なお、このツリー図は説明の便宜のためのものであり、実際に作成されるわけではない。
【０２２３】
モジュール分割手段９０は、演算素子数算出手段９３による解析の結果得られた入力Ａ，Ｂ，Ｃから出力ＯＵＴまでの演算素子の数と、規定値と、を比較して、入力Ａ，Ｂ，Ｃから出力ＯＵＴまでの演算素子の数が多いと判断した場合は、図１３に示すように、このモジュールに、機能分割フリップフロップ４２を挿入する。
【０２２４】
なお、図１２のツリー図では、矢印＄で示した位置に機能分割フリップフロップが挿入される。
【０２２５】
さて、次に、図１０の論理回路合成装置９による処理の流れをフローチャートを用いて説明する。
【０２２６】
図１４は、図１０の論理回路合成装置９のフローチャートである。
図１４に示すように、ステップＳ２１にて、演算素子数算出手段９３は、ハードウェア記述言語に含まれる１つのモジュールを選択する。
【０２２７】
ステップＳ２２にて、演算素子数算出手段９３は、入力から出力までの演算素子数を算出する。
【０２２８】
ステップＳ２３にて、モジュール分割手段９０は、演算素子数算出手段９３が算出した演算素子数を規定値と比較して、演算素子数が規定値以下であれば、ステップＳ２５に進む。
【０２２９】
一方、ステップＳ２３にて、モジュール分割手段９０は、演算素子数算出手段９３が算出した演算素子数を規定値と比較して、演算素子数が規定値を超えていれば、ステップＳ２４に進む。
【０２３０】
ステップＳ２４にて、モジュール分割手段９０は、演算素子数が規定値を超えるモジュールに、機能分割フリップフロップを挿入する。
【０２３１】
ステップＳ２５にて、次のモジュールがある場合は、ステップＳ２１に進み、ステップＳ２１からステップＳ２５の処理を行う。
【０２３２】
以上のような処理を繰り返して、機能分割フリップフロップを挿入していき、ハードウェア記述言語を更新する。
【０２３３】
一方、ステップＳ２５にて、次のモジュールがない場合は、ステップＳ２６に進み、合成手段９２が、更新後のハードウェア記述言語から論理回路情報４を生成する。
【０２３４】
さて、以上のように、本実施の形態では、規定値より演算素子の数が多いモジュールに、分割フリップフロップを表すハードウェア記述言語を挿入する。
【０２３５】
このため、論理合成後のクラスタのクラスタ長が短くなり、論理エミュレーション装置のＦＰＧＡにクラスタを割り付ける際の自由度が高くなる。よって、可変論理素子の使用効率を向上できる。
【０２３６】
これにより、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【０２３７】
さらに、ハードウェア記述言語段階で分割フリップフロップを挿入するため、論理合成後に分割フリップフロップを挿入する場合より、高速に処理することができる。
【０２３８】
（実施の形態４）
本発明の実施の形態４における論理エミュレーションシステムの全体構成は、図１と同様である。従って、図１の論理エミュレーションシステムを、実施の形態４による論理エミュレーションシステムとして説明する。
【０２３９】
また、実施の形態４による回路割付装置１の構成は、図２と同様である。従って、図２の回路割付装置１を、実施の形態４による回路割付装置１として説明する。ただし、実施の形態４の論理回路最適化装置８の構成は、実施の形態１の論理回路最適化装置８の構成と異なる。
【０２４０】
図１５は、本発明の実施の形態４における論理回路最適化装置８のブロック図である。なお、図１５において、図３と同様の部分については、同一の符号を付して、説明を適宜省略する。
【０２４１】
図１５に示すように、この論理回路最適化装置８は、図３の論理回路最適化装置８の構成に、置換手段９５、を追加したものである。
【０２４２】
さて、設計する回路には、様々なメモリデバイスが含まれる。例えば、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）やＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などがあり、当然ながらそれぞれの動作仕様は異なる。
【０２４３】
そして、論理エミュレーション装置２及びＦＰＧＡは、ＳＲＡＭ等の固定のメモリデバイスを搭載している。
【０２４４】
そこで、実現したいメモリデバイスの動作仕様に合わせるため、論理エミュレーション装置２あるいはＦＰＧＡに搭載された固定のメモリデバイスに、周辺のモデル回路（ラッパー回路）を付加して、メモリデバイスを実現する。
【０２４５】
そして、置換手段９５は、メモリ置換テーブル情報を参照して、論理エミュレーション装置２あるいはＦＰＧＡに搭載された固定のメモリデバイスを回路長（例えば、回路段数あるいは信号の伝搬時間）で表すことにより、上記のようにして実現したメモリデバイスを論理回路に置き換える。
【０２４６】
以上の点を具体例を挙げながら説明する。
図１６は、図１５の置換手段９５の動作の説明図である。
図１７は、メモリ置換テーブル情報の例示図である。
【０２４７】
図１６に示すように、実現したいメモリデバイスであるＳＤＲＡＭ３４の動作仕様に合わせるため、論理エミュレーション装置２あるいはＦＰＧＡに搭載された固定のメモリデバイスであるＳＲＡＭ３６に、組み合わせ回路３１，３２からなるラッパー回路３５を付加して、ＳＤＲＡＭ３４を実現する。なお、ＳＤＲＡＭ３４は、組み合わせ回路３０，３３に接続される。
【０２４８】
このようにして実現されたＳＤＲＡＭ３４の情報が、論理回路情報４に含まれている。
【０２４９】
そして、置換手段９５は、図１７に示すようなメモリ置換テーブル情報を参照して、論理回路情報４に含まれるＳＲＡＭ３６を回路長で表すことにより、ＳＤＲＡＭ３４を論理回路に置き換える。
【０２５０】
例えば、ＳＲＡＭ３６が、４ＭｂｉｔのＳＲＡＭならば、図１７のメモリ置換テーブル情報によれば、このＳＲＡＭ３６は、回路段数が「１０」の論理回路とみなせる。
【０２５１】
そうすると、ＳＲＡＭ３６にラッパー回路３５を付加して作成したＳＤＲＡＭ３４は、通常の組み合わせ回路とみなすことができる。
【０２５２】
従って、その後は、図１５の論理回路最適化装置８により、実施の形態１と同様の処理を行って、最適化を実行する。
【０２５３】
なお、図１７のメモリ置換テーブル情報では、換算値として、回路段数を採用しているが、信号の伝搬時間を採用することもできる。
【０２５４】
さて、次に、図１５の論理回路最適化装置８による処理の流れをフローチャートを用いて説明する。
【０２５５】
図１８は、図１５の論理回路最適化装置８のフローチャートである。
図１８に示すように、このフローチャートは、図７のフローチャートのステップＳ１の前にステップＳ０を付加したものである。
【０２５６】
従って、ステップＳ０にて、置換手段９５は、メモリ置換テーブル情報を参照して、論理エミュレーション対象のメモリデバイスを実現するメモリデバイスを、回路長で表すことにより、論理エミュレーション対象のメモリデバイスを論理回路に置き換える。
【０２５７】
こうすることで、論理エミュレーション対象のメモリデバイスを組み合わせ回路とみなすことができる。
【０２５８】
その後は、論理回路最適化装置８は、実施の形態１と同様のステップＳ１からステップＳ８を行う。
【０２５９】
なお、図１８のステップＳ８の代わりに、図９のステップＳ８１からステップＳ９０の処理を実行することもできる。
【０２６０】
さて、以上のように、本実施の形態では、実施の形態１または実施の形態２と同様の構成を具備しているため、これらと同様の効果を奏する。
【０２６１】
さらに、本実施の形態では、論理エミュレーション対象のメモリデバイスを実現するメモリデバイスを回路長で表すことにより、論理エミュレーション対象のメモリデバイスを論理回路に置き換えるている。
【０２６２】
このため、論理エミュレーション対象のメモリデバイスについても、通常の回路と同様に、回路分割手段８５により、分割フリップフロップを挿入して、細分化できる。よって、より一層のＦＰＧＡの使用効率の向上を図ることができる。
【０２６３】
【発明の効果】
請求項１又は３記載の発明では、クラスタ長の長いクラスタにフリップフロップが挿入されるため、クラスタ長の長いクラスタが、クラスタ長の短い複数のクラスタに分割される。
【０２６４】
このため、論理エミュレーション装置の可変論理素子（例えば、ＦＰＧＡ）にクラスタを割り付ける際の自由度が高くなる。
【０２６５】
また、レンツ・ルールが示すような可変論理素子のＩ／Ｏピン数によるゲート搭載の非効率化が発生しないため、可変論理素子の使用効率を向上できる。
【０２６６】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【０２６７】
請求項１又は３記載の発明では、予め定められたクラスタ長を超えるクラスタについては、漏れなくフリップフロップが挿入されるため、最適化をより一層図ることができる。
【０２８２】
以上により、論理エミュレーション装置に割り付ける論理回路の最適化が図られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における論理エミュレーションシステムのブロック図
【図２】同回路割付装置のブロック図
【図３】同論理回路最適化装置のブロック図
【図４】（ａ）同回路分割前のクラスタの例示図
（ｂ）同回路分割後のクラスタの例示図
【図５】同分割フリップフロップの挿入方法を説明するためのクラスタの例示図
【図６】同分割フリップフロップの挿入方法を説明するためのクラスタのタイミング図
【図７】同論理回路最適化装置のフローチャート
【図８】（ａ）本発明の実施の形態２における論理回路最適化装置の説明図
（ｂ）同論理回路最適化装置の説明図
【図９】同論理回路最適化装置による最適化論理回路情報生成処理のフローチャート
【図１０】本発明の実施の形態３における論理合成装置のブロック図
【図１１】同機能分割フリップフロップ挿入前のＨＤＬにおけるモジュールの例示図
【図１２】同機能分割フリップフロップ挿入前のモジュールのツリー図
【図１３】同機能分割フリップフロップ挿入後のＨＤＬにおけるモジュールの例示図
【図１４】同論理合成装置のフローチャート
【図１５】本発明の実施の形態４における論理回路最適化装置のブロック図
【図１６】同論理回路最適化装置の動作の説明図
【図１７】同メモリ置換テーブル情報の例示図
【図１８】同論理回路最適化装置のフローチャート
【図１９】従来の論理エミュレーション装置のブロック図
【図２０】（ａ）従来のクラスタリング前の論理回路の概念図
（ｂ）従来のクラスタリング後の論理回路の概念図
【図２１】従来の論理エミュレーション装置のＦＰＧＡに割り付けられたクラスタの例示図
【符号の説明】
１ 回路割付装置
２，１００ 論理エミュレーション装置
３ ハードウェア記述言語
４ 論理回路情報
５ 論理エミュレーション装置用回路情報
６ 論理エミュレーション装置構成情報
８ 論理回路最適化装置
９ 論理合成装置
１０ ＦＰＧＡ割付装置
１１ 最適化論理回路情報
８０ クラスタリング手段
８１ クラスタリング論理回路情報記憶手段
８２ クラスタ長測定手段
８３ クラスタ長記憶手段
８４ クラスタ選択手段
８５ 回路分割手段
８６ 回路分割論理回路情報記憶手段
８７ クラスタ長判定手段
８８ 最適化論理回路情報生成手段
８９ 最適化論理回路情報記憶手段
９０ モジュール分割手段
９１ ＨＤＬ記憶手段
９２ 合成手段
９３ 演算素子数算出手段
９５ 置換手段
１０１〜１０３ ロジックチップ
１０４ メモリモジュール
１０５ ユーザ指定チップ
１０６ 相互接続チップ
Claims (3)
- 複数のＦＰＧＡ素子を備えて、前記複数のＦＰＧＡ素子に割り付けられた論理回路のエミュレーションを行う論理エミュレーション装置であって、
前記論理回路が含むフリップフロップと論理素子との回路構成を表す論理回路情報を入力する入力手段と、
前記論理回路情報に基づいて、前記論理回路に含まれる特定フリップフロップの入力信号の論理の決定に関わると共に前記特定フリップフロップから前記特定フリップフロップの前段のフリップフロップまでの論理素子の構成によって定まるクラスタであって、前記論理回路に含まれる複数のクラスタを抽出するクラスタリング手段と、
前記複数のクラスタの内、クラスタに含まれる論理素子の段数によって定義されるクラスタ長が予め定められた所定段数を超えるクラスタに対して、新たなフリップフロップを挿入して前記クラスタを複数の新たなクラスタに分割する挿入手段と、を備え、
前記クラスタリング手段は、
前記論理回路に含まれる第１フリップフロップの後段に位置する第２フリップフロップの入力信号の論理の決定に関わると共に前記第２フリップフロップから前記第１フリップフロップの出力までの論理素子の構成を表す第１回路構成と、前記第１フリップフロップの後段であって前記第２フリップフロップと並列の位置にある第３フリップフロップの入力信号の論理の決定に関わると共に前記第３フリップフロップから前記第１フリップフロップの出力までの論理素子の構成を表す第２回路構成と、を抽出する抽出手段と、
前記第１回路構成と前記第２回路構成とが相互に独立して論理回路を構成できるように、前記第１回路構成と前記第２回路構成とを最適化して、最適化された前記第１回路構成を第１クラスタとして決定し、最適化された前記第２回路構成を第２クラスタとして決定する最適化手段と、を有する論理エミュレーション装置。 - 前記挿入手段によって前記第１クラスタにフリップフロップが挿入された場合には、前記第１クラスタは、前記フリップフロップを基準として、第３クラスタと第４クラスタとに分割され、前記第２クラスタ、前記第３クラスタおよび前記第４クラスタのそれぞれは、前記複数のＦＰＧＡ素子において、異なるＦＰＧＡ素子に割当てられる請求項１記載の論理エミュレーション装置。
- 前記挿入手段は、前記第３クラスタが前記所定段数を超える場合には、前記第３クラスタに新たなフリップフロップを挿入し、前記挿入手段は、前記第４クラスタが前記所定段数を超える場合には、前記第４クラスタに新たなフリップフロップを挿入する請求項２記載のエミュレーション装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003032438A JP4216087B2 (ja) | 2003-02-10 | 2003-02-10 | 論理回路最適化方法、論理回路最適化装置、及び、論理回路合成装置 |
| CNB2004100038664A CN1282114C (zh) | 2003-02-10 | 2004-02-06 | 逻辑电路最佳化方法及其装置和逻辑电路合成装置 |
| US10/773,276 US7146582B2 (en) | 2003-02-10 | 2004-02-09 | Logic circuit optimizing method, logic circuit optimizing device and logic circuit composing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003032438A JP4216087B2 (ja) | 2003-02-10 | 2003-02-10 | 論理回路最適化方法、論理回路最適化装置、及び、論理回路合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004246402A JP2004246402A (ja) | 2004-09-02 |
| JP4216087B2 true JP4216087B2 (ja) | 2009-01-28 |
Family
ID=33018787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003032438A Expired - Fee Related JP4216087B2 (ja) | 2003-02-10 | 2003-02-10 | 論理回路最適化方法、論理回路最適化装置、及び、論理回路合成装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7146582B2 (ja) |
| JP (1) | JP4216087B2 (ja) |
| CN (1) | CN1282114C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8612201B2 (en) * | 2006-04-11 | 2013-12-17 | Cadence Design Systems, Inc. | Hardware emulation system having a heterogeneous cluster of processors |
| US9514259B2 (en) | 2012-11-20 | 2016-12-06 | Taiyo Yuden Co., Ltd. | Logic configuration method for reconfigurable semiconductor device |
| CN110705074B (zh) * | 2019-09-25 | 2022-06-03 | 重庆长安汽车股份有限公司 | 快速线束原理仿真分析方法 |
| CN112183002B (zh) * | 2020-12-02 | 2021-03-16 | 上海国微思尔芯技术股份有限公司 | 一种基于fpga逻辑的软件分割方法 |
| CN112232010B (zh) * | 2020-12-21 | 2021-03-05 | 上海国微思尔芯技术股份有限公司 | 可编程逻辑器件分组方法和装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0437491B1 (en) | 1988-10-05 | 1995-12-13 | Quickturn Systems Inc | Method of using electronically reconfigurable gate array logic and apparatus formed thereby |
| US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
| US5682321A (en) * | 1994-10-05 | 1997-10-28 | Lsi Logic Corporation | Cell placement method for microelectronic integrated circuit combining clustering, cluster placement and de-clustering |
| JP4031905B2 (ja) * | 2000-11-09 | 2008-01-09 | 富士通株式会社 | 回路設計装置及び回路設計方法 |
-
2003
- 2003-02-10 JP JP2003032438A patent/JP4216087B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-06 CN CNB2004100038664A patent/CN1282114C/zh not_active Expired - Fee Related
- 2004-02-09 US US10/773,276 patent/US7146582B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040237055A1 (en) | 2004-11-25 |
| CN1521665A (zh) | 2004-08-18 |
| US7146582B2 (en) | 2006-12-05 |
| CN1282114C (zh) | 2006-10-25 |
| JP2004246402A (ja) | 2004-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5682320A (en) | Method for electronic memory management during estimation of average power consumption of an electronic circuit | |
| JP3331968B2 (ja) | グリッチ分析と低減に重点をおいたレジスタトランスファレベルの電力消費最適化回路、方法、及び記録媒体 | |
| US8196076B2 (en) | Optimal flow in designing a circuit operable in multiple timing modes | |
| US8381142B1 (en) | Using a timing exception to postpone retiming | |
| Hung et al. | Challenges in large FPGA-based logic emulation systems | |
| US20100153897A1 (en) | System and method for employing signoff-quality timing analysis information concurrently in multiple scenarios to reduce leakage power in an electronic circuit and electronic design automation tool incorporating the same | |
| Su et al. | Clock skew minimization in multi-voltage mode designs using adjustable delay buffers | |
| Chen et al. | Simultaneous timing driven clustering and placement for FPGAs | |
| US7441212B1 (en) | State machine recognition and optimization | |
| Vercruyce et al. | How preserving circuit design hierarchy during FPGA packing leads to better performance | |
| JP4216087B2 (ja) | 論理回路最適化方法、論理回路最適化装置、及び、論理回路合成装置 | |
| US9646126B1 (en) | Post-routing structural netlist optimization for circuit designs | |
| US8776003B2 (en) | System and method for employing side transition times from signoff-quality timing analysis information to reduce leakage power in an electronic circuit and an electronic design automation tool incorporating the same | |
| Moon et al. | Design and allocation of loosely coupled multi-bit flip-flops for power reduction in post-placement optimization | |
| US8707244B1 (en) | Methods and systems for performing signal activity extraction | |
| US10606972B2 (en) | Method, design program, and design apparatus of a high level synthesis process of a circuit | |
| Brayton | The future of logic synthesis and verification | |
| Cong et al. | Global clustering-based performance-driven circuit partitioning | |
| Chou et al. | Average-case technology mapping of asynchronous burst-mode circuits | |
| US10296686B1 (en) | Switching-activity-based selection of low-power sequential circuitry | |
| US11308025B1 (en) | State machine block for high-level synthesis | |
| Vercruyce et al. | Runtime-quality tradeoff in partitioning based multithreaded packing | |
| Lin et al. | A platform of resynthesizing a clock architecture into power-and-area effective clock trees | |
| WO2015075805A1 (ja) | ソースコード分割方法及びｌｓｉ実装装置 | |
| US20200125780A1 (en) | Deterministic clustering and packing method for random logic on programmable integrated circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080702 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080828 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081014 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121114 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |