JP2001014368A - クロック解析装置およびクロック解析方法 - Google Patents

クロック解析装置およびクロック解析方法

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JP2001014368A
JP2001014368A JP11186154A JP18615499A JP2001014368A JP 2001014368 A JP2001014368 A JP 2001014368A JP 11186154 A JP11186154 A JP 11186154A JP 18615499 A JP18615499 A JP 18615499A JP 2001014368 A JP2001014368 A JP 2001014368A
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clock signal
transistor
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Toshiki Kanemoto
俊幾 金本
Yasunori Shibayama
泰範 柴山
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 回路接続情報には、シミュレーションに不要
な素子や浮きノードが存在し、人手でこれらを発見して
編集することは困難であった。 【解決手段】 メモリ（１〜３）内に回路接続情報、ト
ランジスタ特性情報、制御情報を格納し、前処理部
（４）が読出し、シミュレーション可能な状態に編集
し、シミュレーション実行部（５）が回路動作のシミュ
レーションを実行し、後処理部（６）が入力ノードから
終端ノードまでの遅延値と、各終端ノード間の遅延値の
差、立上り／立下り時間を算出し、解析結果を二次元分
布図上に出力し表示する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
のレイアウトパターン設計において、半導体集積回路内
のクロック信号伝達部における遅延値／スキュー値の解
析を行うクロック解析装置およびクロック解析方法に関
するものである。
【０００２】
【従来の技術】半導体集積回路のクロック信号伝達部に
おける遅延値／スキュー値解析を行う場合、先ず、ＲＣ
抽出プログラム等を用いて、半導体集積回路のレイアウ
トパターンから回路接続情報を抽出する。その後、回路
シミュレータ等を用いてシミュレーションを実行する必
要がある。
【０００３】しかしながら、抽出した回路接続情報には
膨大な数の寄生抵抗、寄生容量が含まれることや、近年
の大規模集積回路では、クロック信号が数千もの素子に
分配されることから、シミュレーションで観測すべきク
ロック信号終端ノードを人手で判別することはほとんど
不可能であった。
【０００４】
【発明が解決しようとする課題】半導体集積回路の設計
において、クロック信号の解析は上記のような状態であ
ったので、回路接続情報には、シミュレーションに不要
な素子や浮きノードが存在することが多く、人手でこれ
らを発見して編集することは非常に困難であるという課
題があった。
【０００５】さらに、シミュレーションの解析結果を元
にクロック信号伝達部の遅延値／スキュー値を改善する
ため、クロックバッファの接続関係を追跡したり、遅延
値／スキュー値の大きい箇所が、実際のレイアウトパタ
ーンのどこに存在するかを確かめたりするための補足情
報もほとんど得られず、設計改善に十分役立っていない
とういう課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、半導体集積回路のレイアウトパタ
ーンにおける遅延値／スキュー値の解析を効率良く実施
し、遅延値／スキュー値の大きい箇所の存在を示す補足
情報を提供し、半導体集積回路の設計時間を短縮可でき
るクロック解析装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るクロック
解析装置は、半導体集積回路のクロック信号伝達部にお
ける遅延値／スキュー値解析で使用される、クロックバ
ッファ等の論理ゲートを構成するトランジスタ情報と、
トランジスタ間に存在する配線の寄生抵抗、寄生容量で
構成されたネット情報を含む回路接続情報を格納する第
１の記憶手段と、前記半導体集積回路の回路動作のシミ
ュレーションを実行するための、トランジスタ特性情報
を格納する第２の記憶手段と、前記遅延値／スキュー値
解析の実行制御を行う制御情報を格納する第３の記憶手
段と、前記第１の記憶手段内に格納されている回路接続
情報と、前記第２の記憶手段内に格納されている前記ト
ランジスタ特性情報と、前記第３の記憶手段内に格納さ
れている制御情報とを入力し、編集する前処理手段と、
前記前処理手段から出力される情報を入力し、回路シミ
ュレータやスイッチレベル論理シミュレータなどを用い
た回路動作のシミュレーションを実行するシミュレーシ
ョン実行手段と、前記シミュレーション実行手段から得
られるシミュレーション結果を元に、前記半導体集積回
路のクロック信号入力ノードからクロック信号終端ノー
ドまでの遅延値と、各終端ノード間の遅延値の差、立ち
上り時間、立ち下がり時間を算出して出力または表示す
る後処理手段とを備えている。そして、前記前処理手段
は、前記回路接続情報をシミュレーション可能な状態に
編集し、前記シミュレーション実行手段によるシミュレ
ーションの解析結果を、前記後処理手段が二次元分布図
上に表示することを特徴とするものである。
【０００８】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む前記回路接続
情報を元に、寄生抵抗、寄生容量を除いた接続情報を作
成し、クロック信号の始点となるネットから論理ゲート
を経て、次のネットヘと経路探索を行うことによって、
全てのクロック信号終端ノードを判定し、前記回路接続
情報内の論理ゲートとして、インバータ、クロックドイ
ンバータ、および任意の論理で経路探索を行うことを特
徴とするものである。
【０００９】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
の中で、クロック信号の始点となるネットに接続する不
要なトランジスタを判定し、削除し、他の素子に接続し
ないノードを全て短絡させ、クロック信号入力ノードを
発生させることを特徴とするものである。
【００１０】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
を元に、寄生抵抗、寄生容量を除いた接続情報を作成
し、クロック信号伝達部の論理ゲート構成を表示手段で
表示させることを特徴とするものである。
【００１１】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
を元に、指定されたネットに接続するトランジスタのゲ
ート端子をクロック信号中間ノードと判定し、クロック
信号入力ノードから前記クロック信号中間ノードまでの
遅延値と、前記クロック信号中間ノード間の遅延値の差
を算出することを特徴とするものである。
【００１２】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
の中で、クロック信号終端ノードに、ゲート端子が接続
するトランジスタを、クロック信号終端ノードとグラン
ドとの間の容量素子に置き換えることを特徴とするもの
である。
【００１３】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
の中で、そのゲート端子が任意のネットに接続していな
いトランジスタについて、前記トランジスタの前記ゲー
ト端子を電源またはグランドに接続させることで浮きノ
ードを解消することを特徴とするものである。
【００１４】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
の中で、そのソース端子またはドレイン端子が任意のネ
ットに接続していないトランジスタについて、前記トラ
ンジスタの前記ソース端子または前記ドレイン端子を、
電源またはグランドに接続させることで浮きノードを解
消することを特徴とするものである。
【００１５】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されている回路接
続情報内の全ノードの座標情報から最小座標と最大座標
を求め、前記最小座標と前記最大座標との間を等分する
仮想的な格子座標である仮想格子点を計算し、前記仮想
格子点に最も近い座標のノードを観測点として判定し、
後処理手段が、クロック信号入力ノードから前記観測点
までの遅延値／スキュー値を任意の間隔でレベル分け
し、前記座標情報に従って、前記レベル毎に色分けされ
た二次元分布図を作成し、前記二次元分布図を表示手段
を介して表示させることで、前記仮想格子点に最も近い
座標のノードのみの観測のために、シミュレーション時
のリソース使用量を削減することを特徴とするものであ
る。
【００１６】この発明に係るクロック解析装置では、前
処理手段が、クロック信号入力ノードからクロック信号
終端ノードまでの記録経路を、全ノードの座標情報を用
いて表示手段を介して表示させることを特徴とするもの
である。
【００１７】この発明に係るクロック解析装置では、後
処理手段が、算出した遅延値、スキュー値、立ち上り時
間、立ち下がり時間の最小値、最大値、平均値等、およ
びこれらを統計処理して得られる統計結果を第４の記憶
手段へ出力し格納させることを特徴とするものである。
【００１８】この発明に係るクロック解析装置は、半導
体集積回路のレイアウトパターンを生成するレイアウト
パターン生成手段をさらに備え、後処理手段から第４の
記憶手段へ出力され格納されたところの、遅延値、スキ
ュー値、立ち上り時間、立ち下がり時間の最小値、最大
値、平均値等およびそれらの統計結果を元にして、クロ
ック信号伝達部の遅延値／スキュー値を改善するために
算出した遅延値／スキュー値を、前記レイアウトパター
ン生成手段ヘバックアノテートし、前記レイアウトパタ
ーン生成手段は、前記バックアノテートされた前記遅延
値／スキュー値を元にして、前記半導体集積回路のレイ
アウトパターンを生成することを特徴とするものであ
る。
【００１９】この発明に係るクロック解析装置では、前
処理手段が、第１の記憶手段内に格納されているところ
の、クロックバッファ等の論理ゲートを構成するトラン
ジスタ部と、トランジスタ間に存在する配線の寄生抵
抗、寄生容量で構成されたネット部を含む回路接続情報
を元に、指定されたネットに含まれる全てのノードを観
測点として判定する。また、後処理手段が、前記ネット
内の前記寄生抵抗の各々に関して、前記ネットの両端ノ
ード間の遅延値の差と座標値とから、単位長さ当たりの
遅延値を算出し、前記回路接続情報内にあるところの、
前記ネット内の接続情報を経路探索し、隣接する寄生抵
抗の単位長さ当たりの遅延値が任意の許容値を超えて変
化する座標を検索し、抽出し、前記抽出した座標を表示
手段を介して表示させることを特徴とするものである。
【００２０】この発明に係るクロック解析方法は、半導
体集積回路のクロック信号伝達部における遅延値／スキ
ュー値解析で使用される、クロックバッファ等の論理ゲ
ートを構成するトランジスタ情報と、トランジスタ間に
存在する配線の寄生抵抗、寄生容量で構成されたネット
情報を含む回路接続情報を格納する第１の記憶工程と、
前記半導体集積回路の回路動作のシミュレーションを実
行するための、トランジスタ特性情報を格納する第２の
記憶工程と、前記遅延値／スキュー値解析の実行制御を
行う制御情報を格納する第３の記憶工程と、前記回路接
続情報と、前記トランジスタ特性情報と、前記制御情報
とを入力し、編集する前処理工程と、前記前処理工程か
ら出力される情報を入力し、回路シミュレータやスイッ
チレベル論理シミュレータなどを用いた回路動作のシミ
ュレーションを実行するシミュレーション実行工程と、
前記シミュレーション実行工程から得られるシミュレー
ション結果を元に、前記半導体集積回路のクロック信号
入力ノードからクロック信号終端ノードまでの遅延値
と、各終端ノード間の遅延値の差、立ち上り時間、立ち
下がり時間を算出して出力または表示する後処理工程と
を備えている。そして、前記前処理工程は、前記回路接
続情報をシミュレーション可能な状態に編集し、前記シ
ミュレーション実行工程によるシミュレーションの解析
結果を、前記後処理工程が二次元分布図上に表示するこ
とを特徴とするものである。
【００２１】この発明に係るクロック解析方法は、半導
体集積回路のレイアウトパターンを生成するレイアウト
パターン生成工程と、後処理工程から得られる遅延値、
スキュー値、立ち上り時間、立ち下がり時間の最小値、
最大値、平均値等およびそれらの統計結果を格納する第
４の記憶工程とを備え、前記第４の記憶工程で格納され
る情報を元にして、クロック信号伝達部の遅延値／スキ
ュー値を改善するために算出した遅延値／スキュー値を
バックアノテートし、前記レイアウトパターン生成工程
は、前記バックアノテートされた前記遅延値／スキュー
値を元にして、前記半導体集積回路のレイアウトパター
ンを生成することを特徴とするものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１〜実施の
形態１０までのクロック解析装置１００の構成を示すブ
ロック図であり、図２はこの発明の実施の形態1による
クロック解析装置の動作を示すフローチャートである。
図において、１はクロックバッファ等の論理ゲートを構
成するトランジスタ情報、トランジスタ間に存在する配
線の寄生抵抗、寄生容量の情報で構成されたネット情報
を含む回路接続情報を格納（ステップＳＴ１）したメモ
リ（第１の記憶手段）、２は回路動作のシミュレーショ
ンを実行するためのトランジスタ特性情報を格納（ステ
ップＳＴ２）したメモリ（第２の記憶手段）、３は遅延
値およびスキュー値の解析の実行制御を行う制御情報を
格納（ステップＳＴ３）したメモリ（第３の記憶手段）
である。
【００２３】４はメモリ１内の回路接続情報、メモリ２
内のトランジスタ特性情報、メモリ３内の制御情報を入
力し、編集する前処理部（前処理手段）である。５は回
路シミュレータやスイッチレベル論理シミュレータ等を
用いた回路動作のシミュレーション実行部（シミュレー
ション実行手段）である。
【００２４】６はシミュレーション実行部５から得られ
るシミュレーション結果を元にして、クロック信号入力
ノードからクロック信号終端ノードまでの遅延値と、各
終端ノード間の遅延値の差（スキュー値）、立ち上り時
間、立ち下がり時間を算出して、得られた遅延値／スキ
ュー値をメモリ７内へ出力または表示する後処理部（後
処理手段）である。７は後処理部６から出力される遅延
値／スキュー値を格納するメモリ（第４の記憶手段）で
ある。８は表示装置としてのモニタ（表示手段）であ
り、設計者等のユーザに対して必要な情報を提供するも
のである。
【００２５】この発明のクロック解析装置１００は、前
処理部４，シミュレーション実行部５，後処理部６，メ
モリ１，２，３，７、およびモニタ８から構成されてい
る。
【００２６】次に動作について図２のフローチャートに
沿って説明する。図３は回路接続情報を回路図で表現し
た場合の説明図であり、図において、符号×は浮きノー
ドを示している。通常において、半導体集積回路のレイ
アウトパターンでの回路接続情報は、ＳＰＩＣＥネット
リストに代表されるようなアスキーコードファイルが使
用される。
【００２７】近年では、ＳＰＩＣＥネットリストを基本
にして、コメント行内に、各ノードの座標情報や、寄生
抵抗および寄生容量を抽出したネット情報等を含めたＳ
ＰＦ（Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ Ｆｏｒ
ｍａｔ）が業界団体ＯＶＩ（Ｏｐｅｎ Ｖｅｒｉｌｏｇ
Ｉｎｔｅｒｎａｔｉｏｎａｌ）で規格されている。こ
れらの情報をステップＳＴ１，ＳＴ２，ＳＴ３において
格納する。
【００２８】図４は上記したＳＰＦの構成を示した説明
図である。図５は、クロック解析装置１００内の前処理
部４によるクロック信号終端ノードの判定処理を示す説
明図である、図において、（ｃ）内の大きな白抜き符号
×は浮き接点であり、小さな符号×は、図３，４と同様
に浮きノードを示している。
【００２９】図１に示すクロック解析装置１００内の前
処理部４による処理において、図５の（ａ）〜（ｃ）に
示す順序で、全てのクロック信号終端ノードが判定さ
れ、その様子がモニタ８に表示される（ステップＳＴ
７）。即ち、メモリ１内に格納された回路接続情報から
寄生抵抗、寄生容量を除いた接続情報を作成（ステップ
ＳＴ４）し（図４の（ａ）を参照）、クロック信号の始
点となるネットからトランジスタ部を経て、次のネット
ヘと経路探索（ステップＳＴ５）を行う（図４の（ｂ）
を参照）。図４の（ｂ）は、トランジスタ間に存在する
配線の寄生抵抗、寄生容量が取り除かれた状態を示して
いる。
【００３０】クロック解析装置１００内の前処理部４に
より実行される図４の（ｂ）に示すような経路探索（ス
テップＳＴ５）の条件は、以下の通りである。 （１）トランジスタのゲートからソース／ドレイン方向
へ、またはソース／ドレインからドレイン／ソース方向
へ探索する。 （２）ソース／ドレインノードが電源またはグランドに
接続しているか否かを調べる。また、浮きノードの場合
はその経路探索を中止する。 （３）ソース、ドレイン両方が浮きノードの場合（白抜
きの×印で示されている箇所）、そのゲートノードをク
ロック信号終端ノード４０と判定する。
【００３１】上記した経路探索の結果、遅延値／スキュ
ー値を観測しなければならないクロック信号終端ノード
４０を、実施の形態１のクロック解析装置１００により
自動的に判定（ステップＳＴ６）できる。従って、人手
作業による手間やミスをなくすことが可能となる。
【００３２】以上のように、この実施の形態１によれ
ば、メモリ１，２，３の各々に、寄生抵抗、寄生容量の
情報を含む回路接続情報、トランジスタ特性情報、制御
情報を格納し、これらの情報を用いて、クロック解析装
置１００内の前処理部４が、半導体集積回路のレイアウ
トパターン内の経路探索を行い、クロック信号終端ノー
ド４０を判定するように構成したので、遅延値／スキュ
ー値を観測しなければならないクロック信号終端ノード
４０を自動的に判定することができ、従来のように、人
手でシミュレーションを行う場合と比較して設計時間を
削減でき、さらに、人手作業による手間やミスをなくす
ことが可能となる効果がある。
【００３３】実施の形態２．図５はこの発明の実施の形
態２のクロック解析装置におけるクロック信号入力ノー
ドの編集処理を示す説明図である。尚、実施の形態２の
クロック解析装置の構成は、図１に示した実施の形態１
のものと同じなので、ここでは、同一の符号を用いて、
それらの説明を省略する。
【００３４】次に動作について説明する。クロック解析
装置１００内の前処理部４が、図５の（ａ）〜（ｃ）に
示す順序で、半導体集積回路のレイアウトパターンにお
けるクロック信号入力ノードの編集処理を実行する。
【００３５】先ず、図５の（ａ）において、メモリ１内
に格納されている半導体集積回路のレイアウトパターン
に関する回路接続情報の中で、クロック信号の始点とな
るところの、ネットに接続するトランジスタの中で、ソ
ース／ドレインの一方が電源またはグランドに接続され
ているか、あるいは、浮きノード×に接続されているか
を判定し、該当するトランジスタを削除する（図５の
（ａ）を参照）。図５の（ｂ）は、該当するトランジス
タを削除した状態を示している。
【００３６】次に、図５の（ｂ）に示すように、他の回
路素子に接続しないノードを抽出する。その後、図５の
（ｃ）に示すように、他の回路素子に接続しないノード
を全て短絡しクロック信号入力ノード５０を発生させ
る。これにより、クロック信号入力ノード５０をシミュ
レーション可能な状態に編集する。
【００３７】以上のように、この実施の形態２によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタの情報と、トランジ
スタ間に存在する配線の寄生抵抗および寄生容量で得成
されたネット情報を含む回路接続情報の中で、クロック
信号の始点となるネットに接続する不要なトランジスタ
を判定し、これを削除し、他の素子に接続しないノード
を全て短絡してクロック信号入力ノードを自動的に発生
させるように構成したので、従来のような人手作業でシ
ミュレーションを行う場合と比較して、設計時間を削減
でき、さらに、人手作業による手間やミスをなくすこと
が可能となる効果がある。
【００３８】実施の形態３．図６はこの発明の実施の形
態３のクロック解析装置におけるクロックバッファ構成
処理を示す説明図である。尚、実施の形態３のクロック
解析装置の構成は、図１に示した実施の形態１のものと
同じなので、ここでは、同一の符号を用いて、それらの
説明を省略する。
【００３９】次に動作について説明する。図６では、ク
ロック信号を伝達するクロック信号伝達部でのバッファ
構成を表示するものである。先ず、図６の（ａ）におい
て、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されている半導体集積回路のレイアウトパタ
ーンに関する回路接続情報を読み出し、読み出した回路
接続情報から寄生抵抗、寄生容量を除いた接続情報を作
成する。
【００４０】次に、図６の（ｂ）において、各ネット間
のトランジスタＭ１〜Ｍ７を、接続するネット毎にグル
ープ化して、トランジスタＭ１〜Ｍ７間の接続関係が分
るように表示する。例えば、ネットＡおよびネットＢ間
におけるトランジスタＭ１，Ｍ２と、ネットＢおよびネ
ットＣ間のトランジスタＭ３との接続関係は、図６の
（ｃ）に示されるようになる。
【００４１】図６の（ｃ）に示す接続関係は、モニタ８
を介して、設計者等のユーザに対して表示される。
【００４２】以上のように、この実施の形態３によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタの情報と、トランジ
スタ間に存在する配線の寄生抵抗、寄生容量で構成され
たネット情報を含む回路接続情報を元に、寄生抵抗、寄
生容量を除いた接続情報を作成し、モニタ８を介して設
計者へ、クロック信号伝達部の論理ゲート構成を表示す
るように構成したので、クロック信号を伝達する経路が
明確となり、設計者は、半導体集積回路のレイアウトパ
ターンにおいて、遅延値／スキュー値の大きい箇所を回
路上で追跡することが容易になるという効果がある。
【００４３】実施の形態４．図７はこの発明の実施の形
態４のクロック解析装置におけるクロック信号中間ノー
ドの判定処理を示す説明図である。尚、実施の形態４の
クロック解析装置の構成は、図１に示した実施の形態１
のものと同じなので、ここでは、同一の符号を用いて、
それらの説明を省略する。
【００４４】次に動作について説明する。図７では、ク
ロック信号中間ノードを判定して、遅延値／スキュー値
を算出する処理を示している。先ず、図７の（ａ）に示
すように、クロック解析装置１００内の前処理部４が、
メモリ１内に格納されている半導体集積回路のレイアウ
トパターンに関する回路接続情報を読み出し、読み出し
た回路接続情報から寄生抵抗、寄生容量を除いた接続情
報を作成する。
【００４５】次に、指定されたネット、例えば、図７の
（ｂ）に示すネットＣに対して、トランジスタのゲート
端子が接続されるすべてのノードを、クロック信号の中
間ノード７１，７２と判定する。そして、前処理部４
は、クロック信号入力ノードから、クロック信号中間ノ
ード７１，７２までの遅延値と、各中間ノード間の遅延
値の差（スキュー値）を算出する。
【００４６】以上のように、この実施の形態４によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタの情報と、トランジ
スタ間に存在する配線の寄生抵抗、寄生容量で構成され
たネット情報を含む回路接続情報を元に、指定されたネ
ット（図７の（ｂ）に示したネットＣ）に接続するトラ
ンジスタのゲート端子を、クロック信号中間ノード７
１，７２と判定し、クロック信号入力ノードから、クロ
ック信号中間ノードまでの遅延値と、各中間ノード間の
遅延値の差（スキュー値）を算出するように構成したの
で、一度の実行で、クロック信号を伝達する経路上のす
べてのノードの遅延値／スキュー値を解析することがで
き、設計者は、半導体集積回路のレイアウトパターンの
設計効率を向上できるという効果がある。
【００４７】実施の形態５．図８はこの発明の実施の形
態５のクロック解析装置における容量素子への置き換え
処理を示す説明図である。尚、実施の形態５のクロック
解析装置の構成は、図１に示した実施の形態１のものと
同じなので、ここでは、同一の符号を用いて、それらの
説明を省略する。
【００４８】次に動作について説明する。先ず、図８に
示すように、クロック解析装置１００内の前処理部４
が、実施の形態１で得られた終端ノード４０へゲート端
子が接続するトランジスタ８１を、クロック信号終端ノ
ード４０とグランドとの間の容量素子８２に置き換え
る。
【００４９】このとき、前処理部４が、メモリ２内に格
納されているところの、ＳＰＩＣＥモデルのパラメータ
に代表されるトランジスタ特性情報を読み出し、読み出
したトランジスタ特性情報を用いて、対象となるトラン
ジスタ８１のゲート容量を算出する。算出した容量を、
置き換えた、容量素子８２の容量値とする。そして、置
き換えた容量素子８２の情報を、メモリ１内の回路接続
情報に書き込み、回路接続情報を更新する。
【００５０】以上のように、この実施の形態５によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタの情報と、トランジ
スタ間に存在する配線の寄生抵抗、寄生容量で構成され
たネット情報を含む回路接続情報、およびメモリ２内に
格納されているトランジスタ特性情報を元に、クロック
信号終端ノード４０にゲート端子が接続するトランジス
タ８１を、クロック信号終端ノード４０とグランドとの
間の容量素子８２に置き換えるように構成したので、ト
ラシジスタ８１のソース／ドレイン端子の浮きノードを
解消することができ、さらに、単純な負荷容量に置き換
えることで、シミュレーション実行部５が実行するシミ
ュレーション時間を短縮することができるという効果が
ある。
【００５１】実施の形態６．図９はこの発明の実施の形
態６のクロック解析装置におけるトランジスタのゲート
端子の処理を示す説明図である。尚、実施の形態６のク
ロック解析装置の構成は、図１に示した実施の形態１の
ものと同じなので、ここでは、同一の符号を用いて、そ
れらの説明を省略する。
【００５２】次に動作について説明する。先ず、図９に
示すように、クロック解析装置１００内の前処理部４
が、メモリ１内に格納されている回路接続情報を読み出
し、読み出した回路接続情報内で、ゲート端子が任意の
ネットに接続していないトランジスタ９１，９２につい
て、ゲート端子を電源またはグランドに接続させ、これ
により浮きノードを解消する処理を行う。
【００５３】この処理は、以下の条件に従って前処理部
４により実行される。 （１）ソース／ドレイン両端子とも任意のネットに接続
しているＮＭＯＳトランジスタ９１ならば電源に接続さ
せる。 （２）ソース／ドレイン両端子とも任意のネットに接続
しているＰＭＯＳトランジスタ９２ならばグランドに接
続させる。
【００５４】次に、上記した変更接続情報を、メモリ１
内の回路接続情報に書き込み、回路接続情報を更新す
る。
【００５５】以上のように、この実施の形態６によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタの情報と、トランジ
スタ間に存在する配線の寄生抵抗、寄生容量で構成され
たネット情報を含む回路接続情報の中で、ゲート端子が
任意のネットに接続していないトランジスタ９１，９２
について、ゲート端子を電源またはグランドに接続し
て、浮きノードを解消するように構成したので、クロッ
ク信号伝達部の途中経路上にある浮きノードを、シミュ
レーション可能な接続情報へ自動的に編集することがで
き、従来のような人手作業でシミュレーションを行う場
合と比較して、設計時間を削減でき、さらに、人手作業
による手間やミスをなくすことが可能となる効果があ
る。
【００５６】実施の形態７．図１０はこの発明の実施の
形態７のクロック解析装置におけるトランジスタのゲー
ト端子の処理を示す説明図である。尚、実施の形態７の
クロック解析装置の構成は、図１に示した実施の形態１
のものと同じなので、ここでは、同一の符号を用いて、
それらの説明を省略する。
【００５７】次に動作について説明する。先ず、図１０
に示すように、クロック解析装置１００内の前処理部４
が、メモリ１内に格納されている回路接続情報を読み出
し、読み出した回路接続情報内で、ゲート端子が任意の
ネットに接続していないトランジスタ１０１，１０２に
ついて、ゲート端子を電源またはグランドに接続して浮
きノードを解消する処理を行う。
【００５８】この処理は、以下の条件に従って前処理部
４により実行される。 （１）ソース／ドレイン端子の一方がネットに接続し、
他方が浮きノードのＰＭＯＳトランジスタ１０１ならば
電源に接続する。 （２）ソース／ドレイン端子の一方がネットに接続し、
他方が浮きノードのＮＭＯＳトランジスタ１０２ならば
グランドに接続する。
【００５９】次に、上記した変更接続情報を、メモリ１
内の回路接続情報に書き込み、回路接続情報を更新す
る。
【００６０】以上のように、この実施の形態７によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタの情報と、トランジ
スタ間に存在する配線の寄生抵抗、寄生容量で構成され
たネット情報を含む回路接続情報の中で、ゲート端子が
任意のネットに接続していないトランジスタ１０１，１
０２について、ゲート端子を電源またはグランドに接続
して、浮きノードを解消するように構成したので、クロ
ック信号伝達部の途中経路上にある浮きノードを、シミ
ュレーション可能な接続情報へ自動的に編集することが
でき、従来のような人手作業でシミュレーションを行う
場合と比較して、設計時間を削減でき、さらに、人手作
業による手間やミスをなくすことが可能となる効果があ
る。
【００６１】実施の形態８．図１１はこの発明の実施の
形態８のクロック解析装置におけるトランジスタのソー
ス／ドレイン端子の処理を示す説明図である。尚、実施
の形態８のクロック解析装置の構成は、図１に示した実
施の形態１のものと同じなので、ここでは、同一の符号
を用いて、それらの説明を省略する。
【００６２】次に動作について説明する。先ず、図１１
に示すように、クロック解析装置１００内の前処理部４
が、メモリ１内に格納されている回路接続情報を読み出
し、読み出した回路接続情報内で、ソース／ドレイン端
子が任意のネットに接続していないトランジスタ１１
１，１１２について、ソース／ドレイン端子を電源また
はグランドに接続して浮きノードを解消する処理を行
う。
【００６３】この処理は、以下の条件に従って前処理部
４により実行される。 （１）ソース／ドレイン端子の一方がネットに接続し、
他方が浮きノードのＰＭＯＳトランジスタ１１１ならば
電源に接続する。 （２）ソース／ドレイン端子の一方がネットに接続し、
他方が浮きノードのＮＭＯＳトランジスタ１１２なら
ば、グランドに接続する。
【００６４】次に、上記した変更接続情報を、メモリ１
内の回路接続情報に書き込み、回路接続情報を更新す
る。
【００６５】以上のように、この実施の形態８によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内に格納されているところの、クロックバッファ等の
論理ゲートを構成するトランジスタ部と、トランジスタ
間に存在する配線の寄生抵抗、寄生容量で構成されたネ
ット部を含む回路接続情報の中で、ソース／ドレイン端
子が任意のネットに接続していないトランジスタ１１
１，１１２について、ソース／ドレイン端子を電源また
はグランドに接続して、浮きノードを解消するように構
成したので、クロック信号伝達部の途中経路上にある浮
きノードを、シミュレーション可能な接続情報へ自動的
に編集することができ、従来のような人手作業でシミュ
レーションを行う場合と比較して、設計時間を削減で
き、さらに、人手作業による手間やミスをなくすことが
可能となる効果がある。
【００６６】実施の形態９．図１２はこの発明の実施の
形態９のクロック解析装置で得られる遅延値／スキュー
値の二次元分布を示す説明図である。尚、実施の形態９
のクロック解析装置の構成は、図１に示した実施の形態
１のものと同じなので、ここでは、同一の符号を用い
て、それらの説明を省略する。
【００６７】次に動作について説明する。先ず、クロッ
ク解析装置１００内の前処理部４が、メモリ１内に格納
されている回路接続情報を読み出し、読み出した回路接
続情報を用いて、全ノードの座標情報から最小座標と最
大座標を求める。
【００６８】次に、図１２内に符号○で示すような、最
小座標と最大座標を等分する仮想的な格子座標を計算し
格子点１２１とする。そして、各格子点に最も近い座標
のノードを観測点として判定する。
【００６９】次に、シミュレーション実行部５によりシ
ミュレーションを実行する。シミュレーション後、後処
理部６が、クロック信号入力ノードから前記観測点まで
の遅延値／スキュー値を算出する。例えば、５０ピコ秒
毎にレベル分けする。
【００７０】例えば、５０ピコ秒毎にレベル分けされた
遅延値／スキュー値を、座標情報に従ってレベル毎に格
子を色分けし、モニタ８を介して、設計者へ表示する。
これにより、遅延値／スキュー値の二次元分布図を設計
者は得ることができる。
【００７１】以上のように、この実施の形態９によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内の回路接続情報を基に、全ノードの座標情報から最
小座標と最大座標を求め、その間を等分する仮想的な格
子座標を計算し、各格子点に最も近い座標のノードを観
測点として判定し、シミュレーション後において、後処
理部６が、クロック信号入力ノードから観測点までの遅
延値／スキュー値を任意の間隔でレベル分けし、座欄情
報に従ってレベル毎に色分けされた二次元分布図をモニ
タ８を介して設計者へ表示するように構成したので、仮
想的な格子点に最も近い座標のノードのみを観測するた
め、シミュレーション時のリソース使用量を削減する効
果があり、解析した遅延値／スキュー値についてレイア
ウトパターン上での大まかな状態を設計者は把握するこ
とができ、半導体集積回路のレイアウトパターンにおけ
る改善箇所を絞り込むことが容易になるという効果があ
る。
【００７２】実施の形態１０．図１３はこの発明の実施
の形態１０のクロック解析装置で得られる配線経路を示
す説明図である。尚、実施の形態１０のクロック解析装
置の構成は、図１に示した実施の形態１のものと同じな
ので、ここでは、同一の符号を用いて、それらの説明を
省略する。
【００７３】次に動作について説明する。先ず、クロッ
ク解析装置１００内の前処理部４が、メモリ１内に格納
されている回路接続情報を読み出し、読み出した回路接
続情報を用いて、図１３に示しているように、クロック
信号入力ノードからクロック信号終端ノードまでの配線
経路を、全ノードの座標情報を用いてモニタ８上に表示
する。
【００７４】次に、シミュレーション実行部５が、前処
理部４の処理で得られた配線経路を基にシミュレーショ
ンを実行し、遅延値／スキュー値の計算結果を得る。こ
の遅延値／スキュー値の計算結果と、配線経路情報とを
モニタ８上に表示する。
【００７５】以上のように、この実施の形態１０によれ
ば、クロック解析装置１００内の前処理部４が、メモリ
１内の回路接続情報を基に、クロック信号入力ノードか
らクロック信号終端ノードまでの配線経路を、全ノード
の座標情報を用いて表示し、さらに、シミュレーション
実行部５の処理で得られる遅延値／スキュー値の計算結
果をモニタ８上に表示するようにしたので、設計者は、
遅延値／スキュー値が大きい箇所はどの経路を経由して
いるかの情報を明確に得ることができ、設計効率を向上
できるという効果がある。
【００７６】実施の形態１１．図１４はこの発明の実施
の形態１１によるクロック解析装置２００を示すブロッ
ク図であり、図において、９はメモリ（第４の記憶手
段）であり、後処理部６での処理で得られた遅延値／ス
キュー値等の最小、最大、平均値を格納する。尚、実施
の形態１１のクロック解析装置２００を構成するその他
の構成要素は、図１に示した実施の形態１のものと同じ
なので、同一の構成要素は同一の符号を用いて、ここで
はそれらの説明を省略する。
【００７７】次に動作について説明する。先ず、クロッ
ク解析装置２００内の後処理部６において、算出した遅
延値、スキュー値、立ち上り時間、立ち下がり時間のそ
れぞれについて、最小値、最大値、平均値等を計算し、
計算結果をメモリ９内に出力する。
【００７８】以上のように、この実施の形態１１によれ
ば、後処理部６が、算出した遅延値、スキュー値、立ち
上り時間、立ち下がり時間のそれぞれについて、最小
値、最大値、平均値等を計算し、計算結果をメモリ９内
に出力するように構成したので、メモリ１内に格納した
遅延値、スキュー値、立ち上り時間、立ち下がり時間等
の最小、最大、平均等の統計情報を設計者が見て、クロ
ック信号の均一さを解析する上で有効に活用できるとい
う効果がある。一般に、高速動作する半導体集積回路で
は、クロック信号のスキュー値はできるだけ小さいこと
が望ましいだけでなく、より均一に分配されることを要
求されるので、メモリ９内に格納された遅延値、スキュ
ー値、立ち上り時間、立ち下がり時間等の最小、最大、
および平均等の統計情報を、設計者は入手することがで
き、設計効率を向上できるという効果がある。
【００７９】実施の形態１２．図１６はこの発明の実施
の形態１２によるクロック解析装置３００を示すブロッ
ク図であり、図１７は上記クロック解析装置の動作を示
すフローチャートである。図において、１０はメモリ
（第４の記憶手段）であり、遅延値／スキュー値から求
めた制約条件を格納（ステップＳＴ８）する。１１はレ
イアウトパターン生成装置（レイアウトパターン生成手
段）であり、メモリ１０内に格納された遅延値／スキュ
ー値から求めた制約条件を基に、半導体集積回路のレイ
アウトパターンを生成する（ステップＳＴ９）。尚、実
施の形態１２のクロック解析装置３００を構成するその
他の構成要素は、図１に示した実施の形態１のものと同
じなので、同一の構成要素は同一の符号を用いて、ここ
ではそれらの説明を省略する。
【００８０】次に動作について説明する。先ず、クロッ
ク解析装置３００内の後処理部６で得られたクロック信
号伝達部の遅延値／スキュー値を基にして、このクロッ
ク信号伝達部の遅延値／スキュー値を改善するため、ク
ロックツリー生成装置や自動配置配線装置（図示せず等
のレイアウトパターン生成装置１１用の制約情報を作成
し、メモリ１０内に格納する（ステップＳＴ８）。
【００８１】次に、レイアウトパターン生成装置１１
は、メモリ１０内の制約情報を読み出し、レイアウトパ
ターンを生成する（ステップＳＴ９）。
【００８２】以上のように、この実施の形態１２によれ
ば、クロック解析装置３００内の後処理部６で処理され
出力されたクロック信号伝達部の遅延値／スキュー値等
を元に、クロック信号伝達部の遅延値／スキュー値を改
善するため、算出した過延値／スキュー値を、クロック
ツリー生成装置や自動配置配線装置等のレイアウトパタ
ーン生成装置１１ヘバックアノテートするように構成し
たので、遅延値／スキュー値の解析結果を、直接に、半
導体集積回路のレイアウトパターンの設計改善に役立て
るという効果がある。
【００８３】実施の形態１３．図１６はこの発明の実施
の形態１３のクロック解析装置で得られる単位長さ当た
りの遅延値変化量を示す説明図である。尚、実施の形態
１３のクロック解析装置の構成は、図１５に示した実施
の形態１２のものと同じなので、ここでは、同一の符号
を用いて、それらの説明を省略する。
【００８４】次に動作について説明する。先ず、クロッ
ク解析装置３００内の前処理部４が、指定されたネット
に含まれる全てのノードを観測点として判定する。次
に、シミュレーション実行部５が、シミュレーションを
実行する。
【００８５】次に、後処理部６が、指定されたネット内
の各寄生抵抗について、両端ノード間の遅延値の差と座
標値とから、単位長さ当たりの遅延値を算出する。この
算出結果を元に、ネット内の接続情報を経路探索して、
隣り合う寄生抵抗の単位長さ当たりの遅延値が任意の許
容値を超えて変化する座標を検索する。
【００８６】以上のように、この実施の形態１３によれ
ば、クロック解析装置内の前処理部４が、メモリ１内の
回路接続情報を元に、指定されたネットに含まれる全て
のノードを観測点として判定し、シミュレーション実行
部５がシミュレーションを実行し、後処理部６が、ネッ
ト内の各寄生抵抗について、両端ノード間の遅延値の差
と座標値とから、単位長さ当たりの遅延値を算出し、ネ
ット内の接続情報を経路探索して、隣り合う寄生抵抗の
単位長さ当たりの遅延値が任意の許容値を超えて変化す
る座標を検索するように構成したので、配線幅がその周
囲のものと比較して細くなっているような設計上の問題
箇所を、設計者は容易に発見することができるという効
果があり、結果として、従来のような人手作業でシミュ
レーションを行う場合と比較して、設計時間を削減で
き、さらに、人手作業による手間やミスをなくすことが
可能となる。
【００８７】
【発明の効果】以上のように、この発明によれば、第
１，２，３の記憶手段の各々に、寄生抵抗、寄生容量の
情報を含む回路接続情報、トランジスタ特性情報、制御
情報を格納し、これらの情報を用いて、クロック解析装
置内の前処理手段が、半導体集積回路のレイアウトパタ
ーン内の経路探索を行い、クロック信号終端ノードを判
定し、遅延値／スキュー値を観測しなければならないク
ロック信号終端ノードを自動的に判定するように構成し
たので、従来のように、人手でシミュレーションを行う
場合と比較して設計時間を削減でき、さらに、人手作業
による手間やミスをなくすことが可能となる。
【００８８】この発明によれば、前処理手段が、クロッ
ク信号の始点となるネットに接続する不要なトランジス
タを判定し、これを削除し、他の素子に接続しないノー
ドを全て短絡してクロック信号入力ノードを自動的に発
生させ、また、寄生抵抗、寄生容量を除いた接続情報を
作成し、表示手段を介して設計者へ、クロック信号伝達
部の論理ゲート構成を表示し、さらに、指定されたネッ
トに接続するトランジスタのゲート端子を、クロック信
号中間ノードと判定し、クロック信号入力ノードから、
クロック信号中間ノードまでの遅延値と、各中間ノード
間の遅延値の差（スキュー値）を算出し、さらに、クロ
ック信号終端ノードにゲート端子が接続するトランジス
タを、クロック信号終端ノードとグランドとの間の容量
素子に置き換え、さらに、ゲート端子が任意のネットに
接続していないトランジスタについて、ゲート端子を電
源またはグランドに接続して浮きノードを解消し、さら
に、ソース／ドレイン端子が任意のネットに接続してい
ないトランジスタについて、ソース／ドレイン端子を電
源またはグランドに接続して浮きノードを解消したの
で、従来のように、人手でシミュレーションを行う場合
と比較して設計時間を削減でき、さらに、人手作業によ
る手間やミスをなくすことが可能となり半導体集積回路
の設計効率を向上できる効果がある。
【００８９】この発明によれば、前処理手段が、全ノー
ドの座標情報から最小座標と最大座標を求め、その間を
等分する仮想的な格子座標を計算し、各格子点に最も近
い座標のノードを観測点として判定し、シミュレーショ
ン実行手段によるシミュレーション後において、後処理
手段が、クロック信号入力ノードから観測点までの遅延
値／スキュー値を任意の間隔でレベル分けし、座欄情報
に従ってレベル毎に色分けされた二次元分布図を表示手
段を介して設計者へ表示するように構成したので、仮想
的な格子点に最も近い座標のノードのみを観測するた
め、シミュレーション時のリソース使用量を削減する効
果がある。また、解析した遅延値／スキュー値について
レイアウトパターン上での大まかな状態を設計者は把握
することができ、半導体集積回路のレイアウトパターン
における改善箇所を絞り込むことが容易になるという効
果がある。
【００９０】この発明によれば、後処理手段が、クロッ
ク信号入力ノードからクロック信号終端ノードまでの配
線経路を、全ノードの座標情報を用いて表示し、さら
に、シミュレーション実行手段の処理で得られる遅延値
／スキュー値の計算結果を表示手段上に表示するように
したので、設計者は、遅延値／スキュー値が大きい箇所
はどの経路を経由しているかの情報を明確に得ることが
可能となり、従って、設計効率を向上できるという効果
がある。
【００９１】この発明によれば、後処理手段が、算出し
た遅延値、スキュー値、立ち上り時間、立ち下がり時間
のそれぞれについて、最小値、最大値、平均値等を計算
し、計算結果を第４の記憶手段内に出力するように構成
したので、第４の記憶手段内に格納した遅延値、スキュ
ー値、立ち上り時間、立ち下がり時間等の最小、最大、
平均等の統計情報を設計者が見て、クロック信号の均一
さを解析する上で有効に活用できるという効果がある。
【００９２】この発明によれば、後処理手段で処理され
出力されたクロック信号伝達部の遅延値／スキュー値等
を元に、クロック信号伝達部の遅延値／スキュー値を改
善するため、算出した過延値／スキュー値を、クロック
ツリー生成装置や自動配置配線装置等のレイアウトパタ
ーン生成手段ヘバックアノテートするように構成したの
で、遅延値／スキュー値の解析結果を、直接に、半導体
集積回路のレイアウトパターンの設計改善に役立てるこ
とが可能という効果がある。
【００９３】この発明によれば、後処理手段が、第１の
記憶手段内の回路接続情報を元に、指定されたネットに
含まれる全てのノードを観測点として判定し、シミュレ
ーション実行部５がシミュレーションを実行し、後処理
手段が、ネット内の各寄生抵抗について、両端ノード間
の遅延値の差と座標値とから単位長さ当たりの遅延値を
算出し、ネット内の接続情報を経路探索して、隣り合う
寄生抵抗の単位長さ当たりの遅延値が任意の許容値を超
えて変化する座標を検索するように構成したので、配線
幅がその周囲のものと比較して細くなっているような設
計上の問題箇所を、設計者は容易に発見することがで
き、従来のような人手作業でシミュレーションを行う場
合と比較して、設計時間を削減でき、さらに、人手作業
による手間やミスをなくすことが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１〜実施の形態１０ま
でのクロック解析装置の構成を示すブロック図である。
【図２】 この発明の実施の形態１によるクロック解析
装置の動作を示すフローチャートである。
【図３】 回路接続情報を回路図で表現した場合の説明
図である。
【図４】 ＳＰＦの構成を示す説明図である。
【図５】 この発明の実施の形態１のクロック解析装置
内の前処理部によるクロック信号終端ノードの判定処理
を示す説明図である。
【図６】 この発明の実施の形態２のクロック解析装置
におけるクロック信号入力ノードの編集処理を示す説明
図である。
【図７】 この発明の実施の形態３のクロック解析装置
におけるクロックバッファ構成処理を示す説明図であ
る。
【図８】 この発明の実施の形態４のクロック解析装置
におけるクロック信号中間ノードの判定処理を示す説明
図である。
【図９】 この発明の実施の形態５のクロック解析装置
における容量素子への置き換え処理を示す説明図であ
る。
【図１０】 この発明の実施の形態６のクロック解析装
置におけるゲート端子の処理を示す説明図である。
【図１１】 この発明の実施の形態７のクロック解析装
置におけるゲート端子の処理を示す説明図である。
【図１２】 この発明の実施の形態８のクロック解析装
置におけるトランジスタのソース／ドレイン端子の処理
を示す説明図である。
【図１３】 この発明の実施の形態９のクロック解析装
置における遅延値／スキュー値の二次元分布を示す説明
図である。
【図１４】 この発明の実施の形態１０のクロック解析
装置で得られる配線経路を示す説明図である。
【図１５】 この発明の実施の形態１１によるクロック
解析装置の構成を示すブロック図である。
【図１６】 この発明の実施の形態１２によるクロック
解析装置の構成を示すブロック図である。
【図１７】 この発明の実施の形態１２によるクロック
解析装置の動作を示すフローチャートである。
【図１８】 この発明の実施の形態１３のクロック解析
装置で得られる単位長さ当たりの遅延値変化量を示す説
明図である。
【符号の説明】
１ メモリ（第１の記憶手段）、２ メモリ（第２の記
憶手段）、３ メモリ（第３の記憶手段）、４ 前処理
部（前処理手段）、５ シミュレーション実行部（シミ
ュレーション実行手段）、６ 後処理部（後処理手
段）、７ メモリ（第４の記憶手段）、８ モニタ（表
示手段）、９，１０ メモリ（第４の記憶手段）、１０
メモリ（第４の記憶手段）、１１ レイアウトパター
ン生成装置（レイアウトパターン生成手段）、１００，
２００，３００ クロック解析装置。
フロントページの続き Ｆターム(参考） 5B046 AA08 BA04 GA01 JA03 JA04 5F064 BB12 BB26 CC12 EE02 EE13 EE17 EE42 EE43 EE47 EE52 EE54 EE57 EE60 HH09 HH12 HH20

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路のクロック信号伝達部に
    おける遅延値／スキュー値解析で使用される、クロック
    バッファ等の論理ゲートを構成するトランジスタ情報
    と、トランジスタ間に存在する配線の寄生抵抗、寄生容
    量で構成されたネット情報を含む回路接続情報を格納す
    る第１の記憶手段と、 前記半導体集積回路の回路動作のシミュレーションを実
    行するためのトランジスタ特性情報を格納する第２の記
    憶手段と、 前記遅延値／スキュー値解析の実行制御を行う制御情報
    を格納する第３の記憶手段と、 前記第１の記憶手段内に格納されている回路接続情報
    と、前記第２の記憶手段内に格納されている前記トラン
    ジスタ特性情報と、前記第３の記憶手段内に格納されて
    いる制御情報とを入力し編集する前処理手段と、 前記前処理手段から出力される情報を入力し、回路シミ
    ュレータやスイッチレベル論理シミュレータなどを用い
    た回路動作のシミュレーションを実行するシミュレーシ
    ョン実行手段と、 前記シミュレーション実行手段から得られるシミュレー
    ション結果を元に、前記半導体集積回路のクロック信号
    入力ノードからクロック信号終端ノードまでの遅延値
    と、各終端ノード間の遅延値の差、立ち上り時間、立ち
    下がり時間を算出し出力表示する後処理手段とを備え、 前記前処理手段は、前記回路接続情報をシミュレーショ
    ン可能な状態に編集し、前記シミュレーション実行手段
    によるシミュレーションの解析結果を、前記後処理手段
    が、表示手段を介して二次元分布図上に表示することを
    特徴とするクロック解析装置。
  2. 【請求項２】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む前記回路接続情報を元に、寄生抵抗、寄生容量を除い
    た接続情報を作成し、クロック信号の始点となるネット
    から論理ゲートを経て、次のネットヘと経路探索を行う
    ことによって、全てのクロック信号終端ノードを判定
    し、前記回路接続情報内の論理ゲートとして、インバー
    タ、クロックドインバータ、および任意の論理ゲートで
    経路探索を行うことを特徴とする請求項１記載のクロッ
    ク解析装置。
  3. 【請求項３】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む回路接続情報の中で、クロック信号の始点となるネッ
    トに接続する不要なトランジスタを判定し、削除し、他
    の素子に接続しないノードを全て短絡させてクロック信
    号入力ノードを発生させることを特徴とする請求項１記
    載のクロック解析装置。
  4. 【請求項４】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む回路接続情報を元に、寄生抵抗、寄生容量を除いた接
    続情報を作成し、クロック信号伝達部の論理ゲート構成
    を表示手段を介して表示させることを特徴とする請求項
    １記載のクロック解析装置。
  5. 【請求項５】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む回路接続情報を元に、指定されたネットに接続するト
    ランジスタのゲート端子をクロック信号中間ノードと判
    定し、クロック信号入力ノードから前記クロック信号中
    間ノードまでの遅延値と、前記クロック信号中間ノード
    間の遅延値の差を算出することを特徴とする請求項１記
    載のクロック解析装置。
  6. 【請求項６】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む回路接続情報の中で、クロック信号終端ノードに、ゲ
    ート端子が接続するトランジスタを、クロック信号終端
    ノードとグランドとの間の容量素子に置き換えることを
    特徴とする請求項１記載のクロック解析装置。
  7. 【請求項７】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む回路接続情報の中で、そのゲート端子が任意のネット
    に接続していないトランジスタについて、前記トランジ
    スタの前記ゲート端子を電源またはグランドに接続させ
    ることで浮きノードを解消させることを特徴とする請求
    項１記載のクロック解析装置。
  8. 【請求項８】 前処理手段は、第１の記憶手段内に格納
    されているところの、クロックバッファ等の論理ゲート
    を構成するトランジスタ部と、トランジスタ間に存在す
    る配線の寄生抵抗、寄生容量で構成されたネット部を含
    む回路接続情報の中で、そのソース端子またはドレイン
    端子が任意のネットに接続していないトランジスタにつ
    いて、前記トランジスタの前記ソース端子または前記ド
    レイン端子を、電源またはグランドに接続させることで
    浮きノードを解消させることを特徴とする請求項１記載
    のクロック解析装置。
  9. 【請求項９】 前処理手段は、第１の記憶手段内に格納
    されている回路接続情報内の全ノードの座標情報から最
    小座標と最大座標を求め、前記最小座標と前記最大座標
    との間を等分する仮想的な格子座標である仮想格子点を
    計算し、前記仮想格子点に最も近い座標のノードを観測
    点として判定し、後処理手段が、クロック信号入力ノー
    ドから前記観測点までの遅延値／スキュー値を任意の間
    隔でレベル分けし、前記座標情報に従って、前記レベル
    毎に色分けされた二次元分布図を作成し、前記二次元分
    布図を表示手段を介して表示させ、前記仮想格子点に最
    近の座標のノードにおけるシミュレーション時のリソー
    ス使用量を削減することを特徴とする請求項１記載のク
    ロック解析装置。
  10. 【請求項１０】 前処理手段は、クロック信号入力ノー
    ドからクロック信号終端ノードまでの記録経路を、全ノ
    ードの座標情報を用いて、表示手段を介して表示させる
    ことを特徴とする請求項１記載のクロック解析装置。
  11. 【請求項１１】 後処理手段は、算出した遅延値、スキ
    ュー値、立ち上り時間、立ち下がり時間の最小値、最大
    値、平均値等、およびこれらを統計処理して得られる統
    計結果を第４の記憶手段へ出力し格納させることを特徴
    とする請求項１記載のクロック解析装置。
  12. 【請求項１２】 半導体集積回路のレイアウトパターン
    を生成するレイアウトパターン生成手段をさらに備え、
    後処理手段から第４の記憶手段へ出力され格納されたと
    ころの、遅延値、スキュー値、立ち上り時間、立ち下が
    り時間の最小値、最大値、平均値等およびそれらの統計
    結果を元にして、クロック信号伝達部の遅延値／スキュ
    ー値を改善するために算出した遅延値／スキュー値を、
    前記レイアウトパターン生成手段ヘバックアノテート
    し、前記レイアウトパターン生成手段は、前記バックア
    ノテートされた前記遅延値／スキュー値を元にして、前
    記半導体集積回路のレイアウトパターンを生成すること
    を特徴とする請求項１記載のクロック解析装置。
  13. 【請求項１３】 前処理手段は、第１の記憶手段内に格
    納されているところの、クロックバッファ等の論理ゲー
    トを構成するトランジスタ部と、トランジスタ間に存在
    する配線の寄生抵抗、寄生容量で構成されたネット部を
    含む回路接続情報を元に、指定されたネットに含まれる
    全てのノードを観測点として判定し、 後処理手段は、前記ネット内の前記寄生抵抗の各々に関
    して、前記ネットの両端ノード間の遅延値の差と座標値
    とから、単位長さ当たりの遅延値を算出し、前記回路接
    続情報内の前記ネット内の接続情報を経路探索し、隣接
    する寄生抵抗の単位長さ当たりの遅延値が任意の許容値
    を超えて変化する座標を検索し、抽出し、前記抽出した
    座標を表示手段を介して表示させることを特徴とする請
    求項１記載のクロック解析装置。
  14. 【請求項１４】 半導体集積回路のクロック信号伝達部
    における遅延値／スキュー値解析で使用される、クロッ
    クバッファ等の論理ゲートを構成するトランジスタ情報
    と、トランジスタ間に存在する配線の寄生抵抗、寄生容
    量で構成されたネット情報を含む回路接続情報を格納す
    る第１の記憶工程と、 前記半導体集積回路の回路動作のシミュレーションを実
    行するためのトランジスタ特性情報を格納する第２の記
    憶工程と、 前記遅延値／スキュー値解析の実行制御を行う制御情報
    を格納する第３の記憶工程と、 前記回路接続情報と、前記トランジスタ特性情報と、前
    記制御情報とを入力し編集する前処理工程と、 前記前処理工程から得られる情報を入力し、回路シミュ
    レータやスイッチレベル論理シミュレータなどを用いた
    回路動作のシミュレーションを実行するシミュレーショ
    ン実行工程と、 前記シミュレーション実行工程から得られるシミュレー
    ション結果を元に、前記半導体集積回路のクロック信号
    入力ノードからクロック信号終端ノードまでの遅延値
    と、各終端ノード間の遅延値の差、立ち上り時間、立ち
    下がり時間を算出し出力表示する後処理工程とを備え、 前記前処理工程は、前記回路接続情報をシミュレーショ
    ン可能な状態に編集し、前記シミュレーション実行工程
    によるシミュレーションの解析結果を、前記後処理工程
    が、表示工程を介して二次元分布図上に表示することを
    特徴とするクロック解析方法。
  15. 【請求項１５】 半導体集積回路のレイアウトパターン
    を生成するレイアウトパターン生成工程と、後処理工程
    から得られる遅延値、スキュー値、立ち上り時間、立ち
    下がり時間の最小値、最大値、平均値等およびそれらの
    統計結果を格納する第４の記憶工程とを備え、前記第４
    の記憶工程で格納される情報を元にして、クロック信号
    伝達部の遅延値／スキュー値を改善するために算出した
    遅延値／スキュー値をバックアノテートし、前記レイア
    ウトパターン生成工程は、前記バックアノテートされた
    前記遅延値／スキュー値を元にして、前記半導体集積回
    路のレイアウトパターンを生成することを特徴とする請
    求項１４記載のクロック解析方法。
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