JPH0618617A - 集積回路クロックド素子動作検証方法 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路のマスクパターンから抽出したイン
バータによる木構造を伝搬する際の遅延時間を算出し、
その回路により制御されるクロックド・インバータ、ト
ランスファーゲートの動作のタイミングを検証可能にす
る。 【構成】 設計されたマスクパターンから抽出した素子
情報及び素子接続情報及びプロセス定数に基づいて回路
特性情報を抽出し、素子接続情報に基づいてインバータ
を認識し、認識された複数のインバータのうち、指定さ
れた節点と同じ入力端子を根とする木構造インバータ接
続情報を抽出し、木構造インバータ接続情報の根となる
節点から木構造末端にいたる各節点までの遅延時間を算
出し、素子接続情報からクロックド・インバータ、トラ
ンスファーゲートを認識し、認識されたクロックド・イ
ンバータとトランスファーゲートの論理反転対にある各
入力端子と木構造インバータ接続情報中の節点と対応さ
せ、遅延時間の違いが、設計上の特性的許容値内である
か否かを検証することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路マスクパターン
の検証方法、特にマスクパターンのインバータにより構
成される木構造回路部に駆動されるクロックド・インバ
ータとトランスファーゲートの動作のタイミングに関し
て検証できる集積回路クロックド素子動作検証方法に関
する。

【０００２】

【従来の技術】集積回路を設計する場合、設計者が意図
した回路特性が得られるまで論理・回路シュミレーショ
ンを繰り返し、機能の確認が行われて回路の最適化が図
られる。回路シュミレーションは設計した回路をＲ、Ｃ
等の等価回路で表し、タイムステップで切って微分方程
式を解くものである。しかし、その時決定された素子の
Ｒ、Ｌ、Ｃ等の特性パラメータがマスクパターン設計後
も保証されているとは限らない。例えば、抵抗値に影響
するＡｌ配線の線幅、コンタクトホールの径やホール周
辺のマージン等が設計規約に則っているか否か保証され
ていない。

【０００３】そのため、実際に設計されたマスクパター
ンデータから回路動作を制御する特性パラメータを計算
して特性検証を行う必要がある。特性検証としては、ト
ランジスタレベルで回路素子を認識し、次いで各素子間
の接続情報を抽出する。接続情報の抽出方法としては、
デジタルデータで表現された図形情報に対して図形演算
を施し、各素子の認識及びその端子図形の位相関係の認
識を行って得られる方法が知られている。次いで絶縁膜
の厚み、配線の導電率、拡散深さ等のプロセス定数と、
マスクパターンから抽出した各素子の面積、寸法とから
特性パラメータを計算し、次いで回路シュミレーション
入力データへ変換し、回路シュミレーションを行う方法
等が知られている。

【０００４】

【発明が解決しようとする課題】しかしながら、前記の
方法ではマスクパターンからの特性パラメータ計算処理
に加えて回路シュミレーション処理を行うため検証時間
が増加する。これは、回路シュミレーションの結果から
マスクパターンの不具合を特定するのは人手であり、大
規模回路の場合シュミレーションの能力にも限界があ
り、双方の対応付けに多くの人手と時間を労する問題が
ある。

【０００５】一般に、集積回路内の重要な動作を制御す
る回路はクロック系の回路である。クロック信号は周期
的な信号であり、発振回路により発生されチップ内に供
給されるが、回路の特性や寄生効果により遅延を生じ、
例えば、クロックド・インバータのようなクロックの信
号に同期して動作する回路が動作不良となる場合があ
る。クロック系の回路方式としては、クロック信号線の
負荷やファンアウト等による信号遅延を減少させるた
め、インバータを構成要素とする木構造状の回路によっ
て実現される場合が多い。

【０００６】本発明は、設計されたマスクパターンから
インバータによる木構造状の回路を抽出し、その木構造
を伝搬する際の遅延時間を算出し、その回路により制御
されるクロックド・インバータ、トランスファーゲート
の動作のタイミングを検証できる集積回路クロックド素
子動作検証方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、設計された集
積回路マスクパターンから、回路の各構成要素のサイズ
とその接続関係に関連して定まる回路特性情報を抽出
し、回路動作の指定値を考慮して遅延時間を算出し、そ
の遅延時間のクロックド素子の動作に関しての適否を検
証する集積回路クロックド素子動作検証方法において、
前記集積回路マスクパターンから各素子の認識を行って
素子情報及び素子接続情報を抽出する段階と、前記素子
情報及び素子接続情報と、製造時のプロセス定数に基づ
いて、回路の各構成要素の回路特性情報を抽出する段階
と、前記素子接続情報に基づいて、ソースまたはドレイ
ンのいずれか一方の端子が電源と接続されているＰチャ
ネルトランジスタとソースまたはドレインのいずれか一
方の端子が接地されているＮチャネルトランジスタと
が、それぞれもう一方の端子で互いに接続されており、
かつ両トランジスタのゲート端子が互いに接続されてい
るトランジスタ対を抽出し、両ゲート端子の接続点が入
力端子、ソースまたはドレイン端子の接続点が出力端子
として機能するインバータとして認識する段階と、認識
された複数のインバータのうち、指定された節点と同じ
入力端子を根とする木構造インバータ接続情報を抽出す
る段階と、前記回路特性情報と回路動作の指定値と木構
造インバータ接続情報から、木構造インバータ接続情報
の根となる節点から木構造末端にいたる各節点まで、遅
延時間を算出する段階と、前記素子接続情報から、Ｐチ
ャネルトランジスタとＮチャネルトランジスタそれぞれ
による接続経路を抽出し、経由するトランジスタの情報
よりクロックド・インバータを認識する段階と、前記素
子接続情報から、ＰチャネルトランジスタとＮチャネル
トランジスタの両端子を共有する一対をトランスファー
ゲートと認識する段階と、認識されたクロックド・イン
バータとトランスファーゲートの論理反転対にある各入
力端子と、木構造インバータ接続情報中の節点と対応さ
せ、その遅延時間の違いが、設計上の特性的許容値内で
あるかどうか検証する段階と、からなることを特徴とす
る。

【０００８】

【作用】本発明によれば、集積回路マスクパターンより
クロック系の回路を構成するインバータによる木構造状
の回路を自動で抽出し、その木構造を伝搬する際の遅延
時間を算出し、その回路により制御されるクロックド・
インバータ、トランスファーゲートの動作のタイミング
を検証することができる。

【０００９】

【実施例】以下本発明を実施例に基づいて詳述する。図
１は本発明の一実施例に係わる集積回路マスクパターン
の検証方法の手順を示す図、図２は本発明の説明に用い
た回路を対象とした遅延に関する特性値の例を示す図、
図３はマスクパターンのデジタルデータとしての取り込
みを説明する図、図４は素子認識を説明する図、図５は
節点の位相関係の認識を説明する図、図６は特性パラメ
ータの算出方法を説明する図、図７は得られる特性パラ
メータの例を示す図、図８は２つのＭＯＳトランジスタ
によって構成したインバータ回路を説明する図、図９は
認識されたインバータ群の例を示す図、図１０は図９で
示したインバータ群から接続関係を表現した図、図１１
は図１０を修正した図、図１２は図１１の回路を本発明
により検証するための許容値の例を示す図、図１３は４
つのＭＯＳトランジスタによって構成したクロックド・
インバータ回路を説明する図、図１４は２つのＭＯＳト
ランジスタによって構成したトランスファーゲートを示
す図、図１５は図１１の回路にクロックド・インバータ
を加えた図、図１６は本発明により図１５の回路を検証
するための許容値の例を示す図である。

【００１０】図１は本発明の一実施例に係わる集積回路
マスクパターンの検証方法の手順を示す図である。ま
ず、ステップＳ１において回路設計がなされ、原回路図
が作成される。この時意図した回路特性を得るために、
ステップＳ２において回路シュミレーションを行い回路
の最適化が図られる。この際、回路内を構成する論理素
子固有の無負荷時の立ち上がり、立ち下がりの遅延時間
や負荷駆動機能力等も確認される。ここでは、図２のよ
うな値が設定されたものとして、以下説明する。図２で
は、インバータの遅延に関する特性を立ち上がり、立ち
下がり別に指定している。

【００１１】次いでステップＳ３においてこの原回路図
を元にしてマスクパターンが設計される。次いでステッ
プＳ４においてマスクパターンをデジタイズする。これ
は、設計したマスクパターンをデジタルデータとしてコ
ンピュータに取り込む作業であり、層別にパターンの輪
郭をベクトルデータとして持つようにする。例えば、マ
スクパターンが図３（ａ）に示すようなものであるとす
ると、各パターンを図３（ｂ）に示すように、アルミ層
１３、ポリシリコン層１４、拡散層１５、コンタクトホ
ール１６、ウェル層１７のように認識して取り込む。

【００１２】次いでステップＳ５において、このデジタ
ルデータに基づいて、素子認識を行い、回路素子情報と
その回路素子間の接続情報が抽出される。これはデジタ
ルデータで表現された図形情報に対して、図形演算を施
し、各素子の認識および各ノード（節点）の位相関係の
認識を行うことによりなされる。

【００１３】各素子の認識を行うためには、例えば、あ
る特定の拡散層だけからなる領域は抵抗素子と認識し、
図４（ａ）に示すように、ある特定の拡散層にポリシリ
コン層が重なっている領域は、図４（ｂ）に示すように
ＭＯＳトランジスタとし、図４（ｃ）に示すような素子
として認識する。位相関係の認識は、例えば図５に示す
ように、領域２０に対して領域２１、２２、２３の位置
関係がどのようになっているかをみるものであり、領域
２０に対して、領域２１は囲まれ（contained)、領域２
２は離間し(not contained) 、領域２３は交わっている
(meet)というように認識する。

【００１４】次いでステップＳ６において、ステップＳ
５で抽出された回路素子情報とその回路素子間の接続情
報とより、各素子と配線の面積・寸法等を抽出し、プロ
セス定数を考慮して各素子の特性パラメータを算出す
る。素子、配線の面積・寸法の算出方法は、例えばステ
ップＳ５の図形演算で得られた回路素子毎あるいは配線
毎の抽出図形をベクトルデータで表現し算出できる。特
性パラメータの算出方法は、例えば出力端子の負荷容量
は、その端子がつながる配線図形の面積と接続している
全てのトランジスタのゲート図形の面積とプロセス定数
で算出できる。

【００１５】図６（ａ）はトランジスタに関する特性パ
ラメータの算出方法を示し、特定の拡散層３０にポリシ
リコン層３１が重なってトランジスタとして認識され、 ゲート部３２の面積Ｓ ゲート周囲長Ｒ ゲート長Ｌ＝ＭＩＮ（Ｌ１，Ｌ２） ゲート幅Ｗ＝Ｒ−（Ｌ１＋Ｌ２） ゲート容量Ｃ＝Ｓ×（単位容量値） として求められる。

【００１６】図６（ｂ）はコンデンサに関する特性パラ
メータの算出方法を示し、拡散層３３とポリシリコン層
３４が交わってゲート部３５を形成し、 ゲート部３５の面積Ｓ ゲート周囲長Ｒ ゲート容量Ｃ＝Ｓ×（単位容量値） として求められる。

【００１７】図６（ｃ）は抵抗に関する特性パラメータ
の算出方法を示し、抵抗素子３６の両端は配線３７に接
続し、 抵抗部面積Ｓ 抵抗の幅Ｗ＝（Ｗ１＋Ｗ２）／２ 抵抗の長さＬ＝Ｓ／Ｗ 抵抗値Ｒ＝Ｌ／Ｗ×（比抵抗） として求められる。

【００１８】図６（ｄ）は節点寄生容量に関する特性パ
ラメータの算出方法を示し、基板３８に対して配線３９
が酸化膜４０を介して形成されると、基板との間に容量
が形成され、 配線図形の面積Ｓ 配線図形の周囲長Ｌ ノード寄生容量Ｃ＝Ｓ×（単位容量／面積）＋Ｌ×（単
位容量／周囲長） として求められる。

【００１９】ここでの算出例として、図７を示し以下説
明する。

【００２０】次いでステップＳ７において、ステップＳ
５で抽出された回路素子間の接続情報より、インバータ
を認識する。この認識方法を図８で説明する。ステップ
Ｓ５の接続情報より、ソースまたはドレインのいずれか
一方の端子が電源と接続されているＰチャネルトランジ
スタＭ１とソースまたはドレインのいずれか一方の端子
が接地されているＮチャネルトランジスタＭ２とが、そ
れぞれもう一方の端子で互いに接続されており、かつ両
トランジスタのゲート端子が互いに接続されているトラ
ンジスタ対を抽出し、両ゲート端子の接続点が入力端
子、ソースまたはドレイン端子の接続点が出力端子とし
て機能するインバータとして認識する。このようにして
得られたインバータの回路図は図８（ａ）のようにな
り、図８（ｂ）のような記号で回路図上示される。この
回路は、入力信号ＩＮを反転した出力信号ＯＵＴを出力
する機能を有する。

【００２１】次いでステップＳ８において、ステップＳ
７で得られた複数のインバータ相互の接続情報を抽出す
る。この接続情報の抽出方法を図９と図１０で説明す
る。まず木構造の根となる節点を設定する。木構造の根
となる節点の設定方法としては、マスクパターン中に文
字情報を与え予め設定しておく。または、他インバータ
の出力端子とならないインバータの入力端子を根と設定
する。図９の場合前者の方法でＩＮＶ１のＣＬＫの端子
が該当するものとする。その節点を入力端子とするＩＮ
Ｖ１を第１段を構成するインバータとする。次ぎに第１
段を構成するインバータの出力端子に着目し、その出力
端子を入力端子とするインバータ群を第２段を構成する
インバータとする。図９の場合ＩＮＶ１の出力端子ａを
入力端子とするＩＮＶ２、ＩＮＶ３、ＩＮＶ４が該当す
る。次ぎに第２段を構成するインバータの出力端子に着
目し、その出力端子を入力端子とするインバータ群を第
３段を構成するインバータとする。図９の場合ＩＮＶ２
の出力端子ｂ、ＩＮＶ３の出力端子ｄを入力端子とする
ＩＮＶ５、ＩＮＶ６が該当する。このようにして、第ｎ
段までの接続情報の抽出が可能である。この結果、得ら
れた接続情報は図１０で示される。この抽出されたイン
バータ相互の接続関係において、インバータを経由して
いく信号の反転状態を知ることができ、クロックド素子
のクロック信号の論理反転関係を認識できる。

【００２２】次いでステップＳ９において、ステップＳ
２で設定された回路の遅延に関する指定値とステップＳ
６で得られた特性パラメータ情報に基づいて、ステップ
Ｓ８で得られたインバータ相互の接続関係による木構造
の根から末端に至る各節点までの遅延時間を算出する。
ここでの節点とは、各インバータの入力端子を意味す
る。ここではステップＳ９について図１１を例に説明す
る。図１１の各節点ＣＬＫ、ａ、ｂ、ｃ、ｄ、ｅ、ｆの
負荷容量Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７は
ステップＳ６において図７のように算出している。これ
に、ステップＳ２で確認された図２のようなインバータ
固有の立ち上がり、立ち下がり時の遅延時間や負荷駆動
能力等を考慮して、各インバータ間の遅延時間が求ま
り、そして、根から末端に至るの各節点までの遅延時間
はその和として得ることができる。ここでは、図２と図
７の値を用いて、遅延時間を算出する。

【００２３】遅延時間Ｔを求める方法としては、インバ
ータの無負荷時の遅延時間ｔに負荷駆動能力ｋと負荷容
量Ｃをかけたものの和 Ｔ＝ｔ＋ｋ＊Ｃ とする。例えば、ＩＮＶ１の入力端子ＣＬＫからＩＮＶ
２、ＩＮＶ３、ＩＮＶ４の入力端子である節点ａに至る
遅延時間は、ＩＮＶ１が立ち上がりの場合、 Ｔ＝１．０＋３．０＊０．９＝３．７（ｎｓ） となる。このような方法で、ＣＬＫから各節点までの遅
延時間は図１２のようになる。ここでは、ＣＬＫからＩ
ＮＶ１までの遅延を０とし、ＩＮＶ１が立ち上がりの場
合を算出している。

【００２４】次いでステップＳ１０において、ステップ
Ｓ５で抽出された回路素子間の接続情報より、クロック
ド・インバータを認識する。この認識方法を図１３と図
１４で説明する。まず、トランジスタのタイプ毎に接続
経路を抽出する。この時経路の始点および終点となるの
は、ＶＤＤ、ＧＮＤおよび異なるタイプのトランジスタ
に接続している節点であり、図１３（ａ）では、Ｐ側に
おいてトランジスタＭ３、Ｍ４を経由するＶＤＤ−ｈ−
ＯＵＴの経路が抽出され、Ｎ側においてトランジスタＭ
５、Ｍ６を経由するＧＮＤ−ｉ−ＯＵＴの経路が抽出さ
れる。次ぎに、Ｐ側でＶＤＤの始点を持ち、Ｎ側でＧＮ
Ｄの始点を持ち、終点を共有している１組の経路対を抽
出し、経路上のトランジスタへの入力信号を判断し、ク
ロックド・インバータを認識する。信号の判断は、Ｐ側
とＮ側の経路において同一の信号が１対あり、その他の
信号は論理反転対を形成しているかで行う。図１３
（ａ）では、Ｐ側でトランジスタＭ４、Ｎ側でトランジ
スタＭ５において入力信号を共有しており、トランジス
タＭ３、Ｍ６の入力信号ＣＬＫ、ＮＯＴ・ＣＬＫとで論
理反転対を形成しているため、図１３（ａ）の回路をク
ロックド・インバータと認識する。そして図１３（ｂ）
のような記号で回路図上示される。

【００２５】次いでステップＳ１１において、ステップ
Ｓ５で抽出された回路素子間の接続情報より、トランス
ファーゲートを認識する。この認識方法を図１４で説明
する。ＰチャネルトランジスタとＮチャネルトランジス
タの両端子を共有する一対をトランスファーゲートと認
識する。図１４では、トランジスタＭ７、Ｍ８において
ソースＩＮおよびドレインＯＵＴの両端子を共有してい
るためトランスファーゲートとして認識する。この場合
のトランジスタＭ７、Ｍ８の入力信号ＣＬＫ、ＮＯＴ・
ＣＬＫは論理反転対を形成している。

【００２６】次いでステップＳ１２において、ステップ
Ｓ９で得られた木構造のインバータ回路を伝搬する際の
遅延時間に基づいて、ステップＳ１０、Ｓ１１で認識さ
れたクロックド・インバータ、トランスファーゲートの
論理反転対となっている入力端子までの遅延時間を検証
する。

【００２７】ここでは、クロックド・インバータについ
て図１５と図１６で説明する。クロックド・インバータ
はクロックの信号に同期して入力信号を出力信号として
出力したり、出力しなかったりするゲートとして機能す
る。この際、論理反転対となっている信号は同じタイミ
ングで入力しないと正しい動作が行われない。図１５に
おいて論理反転対となっている端子につながる節点はＣ
ＩＮＶ１ではｂとｃ、ＣＩＮＶ２ではｄとｅである。根
ＣＬＫから各節点ａ、ｂ、ｃ、ｄ、ｅ、ｆを経由する遅
延時間はステップＳ９で得られ、図１２の通りである。
ここでＣＩＮＶ１は、節点ｂ、ｃに至る時間の違いは
１．９ｎｓで図１６の値の許容内であるが、ＣＩＮＶ２
においては、節点ｄ、ｅに至る時間の違いは４．０ｎｓ
で図１６の値の許容内でなく、正しい動作を行わない可
能性があることが分かる。

【００２８】以上、本発明による集積回路マスクパター
ンの検証方法を、一実施例について説明したが、本発明
はこの実施例の方法に限定されるものではなく、この他
にも種々の様態で実施可能である。

【００２９】

【発明の効果】以上の通り本発明によれば、集積回路の
動作確認のための特性パラメータ抽出処理の段階で、集
積回路マスクパターンより重要な動作を制御するクロッ
ク系の回路を構成するインバータによる木構造状の回路
を自動で抽出し、その回路を伝搬する遅延時間を算出
し、その回路により制御されるクロックド・インバー
タ、トランスファーゲートを自動で認識し、そのタイミ
ングを検証することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わる集積回路マスクパ
ターンの検証方法の手順を示す図である。

【図２】 本発明の説明に用いた回路を対象とした遅延
に関する特性値の例を示す図である。

【図３】 マスクパターンのデジタルデータとしての取
り込みを説明する図である。

【図４】 素子認識を説明する図である。

【図５】 節点の位相関係の認識を説明する図である。

【図６】 特性パラメータの算出方法を説明する図であ
る。

【図７】 得られる特性パラメータの例を示す図であ
る。

【図８】 ２つのＭＯＳトランジスタによって構成した
インバータ回路を説明する図である。

【図９】 認識されたインバータ群の例を示す図であ
る。

【図１０】 図９で示すインバータ群から接続関係を表
現した図である。

【図１１】 図１０を修正した図である。

【図１２】 図１１の回路を本発明により検証するため
の許容値の例を示す図である。

【図１３】 ４つのＭＯＳトランジスタによって構成し
たクロックド・インバータ回路を説明する図である。

【図１４】 ２つのＭＯＳトランジスタによって構成し
たトランスファーゲートを示す図である。

【図１５】 図１１の回路にクロックド・インバータを
加えた図である。

【図１６】 本発明により図１５の回路を検証するため
の許容値の例を示す図である。

【符号の説明】

Ｍ１、Ｍ３、Ｍ４…Ｐチャンネルトランジスタ、Ｍ２、
Ｍ５、Ｍ６…Ｎチャンネルトランジスタ、ＣＬＫ、ａ〜
ｆ…節点、ＩＮＶ１〜ＩＮＶ６…インバータ、ＣＩＮＶ
１、ＣＩＮＶ２…クロックド・インバータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 設計された集積回路マスクパターンか
   ら、回路の各構成要素のサイズとその接続関係に関連し
   て定まる回路特性情報を抽出し、回路動作の指定値を考
   慮して遅延時間を算出し、その遅延時間のクロックド素
   子の動作に関しての適否を検証する集積回路クロックド
   素子動作検証方法において、 前記集積回路マスクパターンから各素子の認識を行って
   素子情報及び素子接続情報を抽出する段階と、 前記素子情報及び素子接続情報と、製造時のプロセス定
   数に基づいて、回路の各構成要素の回路特性情報を抽出
   する段階と、 前記素子接続情報に基づいて、ソースまたはドレインの
   いずれか一方の端子が電源と接続されているＰチャネル
   トランジスタとソースまたはドレインのいずれか一方の
   端子が接地されているＮチャネルトランジスタとが、そ
   れぞれもう一方の端子で互いに接続されており、かつ両
   トランジスタのゲート端子が互いに接続されているトラ
   ンジスタ対を抽出し、両ゲート端子の接続点が入力端
   子、ソースまたはドレイン端子の接続点が出力端子とし
   て機能するインバータとして認識する段階と、 認識された複数のインバータのうち、指定された節点と
   同じ入力端子を根とする木構造インバータ接続情報を抽
   出する段階と、 前記回路特性情報と回路動作の指定値と木構造インバー
   タ接続情報から、木構造インバータ接続情報の根となる
   節点から木構造末端にいたる各節点まで、遅延時間を算
   出する段階と、 前記素子接続情報から、ＰチャネルトランジスタとＮチ
   ャネルトランジスタそれぞれによる接続経路を抽出し、
   経由するトランジスタの情報よりクロックド・インバー
   タを認識する段階と、 前記素子接続情報から、ＰチャネルトランジスタとＮチ
   ャネルトランジスタの両端子を共有する一対をトランス
   ファーゲートと認識する段階と、 認識されたクロックド・インバータとトランスファーゲ
   ートの論理反転対にある各入力端子と、木構造インバー
   タ接続情報中の節点と対応させ、その遅延時間の違い
   が、設計上の特性的許容値内であるかどうか検証する段
   階と、 からなることを特徴とする集積回路クロックド素子動作
   検証方法。