JP3153201B2 - 半導体集積回路のシミュレーション方法ならびに装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路接続情報、シ
ミュレーションパターン情報を入力として得、トランス
ファゲートの接続の有無により遅延計算を行ない作成さ
れた内部データを基に半導体集積回路のシミュレーショ
ンを行なう、半導体集積回路のシミュレーション方法な
らびに装置に関する。

【０００２】

【従来の技術】大規模化する半導体集積回路において、
デバイス作成後に回路の設計ミスが見つかった場合、そ
の修正にはかなりの時間と費用を費やすことになる。従
って、デバイス作成前に回路の論理動作や特性の確認を
行うことにより、回路設計のミスを無くすることが望ま
しい。このためシミュレーションは必須のものになって
いるが、このシミュレーションは実デバイスに近い特性
を持った、高精度なシミュレーションである必要があ
る。近年のシミュレーションは、素子の遅延は勿論、レ
イアウト後の実配線を求め、配線遅延も考慮して高精度
化されている。特開平５−１０８７５２号に従来のシミ
ュレーション方法の一例が示されている。ところで、例
示した公報に開示されたシミュレーションも含め、これ
らのシミュレーションは、素子が駆動する負荷を求めて
その素子の駆動能力により素子の遅延時間、配線遅延の
計算を行っている。すなわち、ＣＭＯＳ論理回路であれ
ば、接続先がゲートになっていることを基本としてお
り、従って、トランスファーゲートの様に素子が駆動能
力を持たない場合は、トランスファゲートの前段にはど
のような回路が接続されるか不明である場合、前段の出
力インピーダンスも不明となるため遅延精度が劣化す
る。

【０００３】

【発明が解決しようとする課題】図５に、前段のドライ
バー（ブロックＡ）と後段のトランスファゲートブロッ
ク（ブロックＢ）の接続回路のモデルを、図６にその特
性グラフを示す。図５、図６に示す様に、従来、前段の
回路構成による出力インピーダンス５４によっては、ト
ランスファゲート５１のコントロール端子から出力端子
への遅延が劣化していることがわかる。つまり、図６に
示す特性グラフは、Ｙ軸のＴｐｄがコントロール端子Ａ
から出力端子Ｂの伝達遅延時間、Ｘ軸が前段に接続され
ているブロックＡの出力インピーダンス５４である。こ
の前段のブロックＡはユーザーの設計によって様々であ
るため、実デバイスではそのブロックＡの出力インピー
ダンス５４も変化する。尚、図中、５２はインバータ、
５３はバッファである。しかしながら従来のシミュレー
ション方法によれば、前段のインピーダンスを考慮して
いないため、前段のインピーダンスは０Ω状態と同様と
なり、実デバイスでは前段の出力インピーダンスが高イ
ンピーダンスになればなるほど、シミュレーション値と
実デバイスの遅延差が大きくなる。このことは、シミュ
レーションで問題ない結果になっても、実デバイスでは
誤動作になることを意味する。

【０００４】本発明は上記事情に鑑みてなされたもので
あり、トランスファゲートの接続があった場合、コント
ロール端子から出力端子に至る経路の遅延計算時にトラ
ンスファゲートのデータ端子に接続されている前段のイ
ンピーダンスを検索し、そのインピーダンスによって遅
延計算を行なうことにより、トランスファゲートのコン
トロール端子から出力端子に至る遅延を劣化させること
なく、シミュレーションの精度向上をはかった半導体集
積回路のシミュレーション方法ならびに装置を提供する
ことを目的とする。

【０００５】

【課題を解決するための手段】本発明の半導体集積回路
のシミュレーション方法は、回路接続情報、シミュレー
ションパターン情報を入力として得、トランスファゲー
トの接続の有無により遅延計算を行ない作成された内部
データを基に半導体集積回路のシミュレーションを行な
うシミュレーション装置において、前記トランスファゲ
ートの接続があった場合、そのトランスファゲートのデ
ータ端子に接続されている前段の回路構成のインピーダ
ンスを検索し、そのインピーダンスによって入力側のト
ランスファゲートと出力側の他の回路を併せ持つゲート
回路のコントロール端子から出力端子に至る遅延を計算
し、作成された内部データに基づきシミュレーションを
行なうことを特徴とする。また、入力される回路データ
からトランスファゲートのデータ端子に接続される出力
端子を検索し、検索された出力端子のゲート回路名から
遅延ライブラリとしてあらかじめ記述されているそのゲ
ート回路の出力インピーダンスを得、前記遅延ライブラ
リにあらかじめ記述されるゲート回路毎のインピーダン
スによる遅延係数を用いて入力側のトランスファゲート
と出力側の他の回路を併せ持つゲート回路のコントロー
ル端子から出力端子に至る遅延を算出し、シミュレーシ
ョン実行時における入力パターンのそれぞれの遅延計算
に使用することも特徴とする。 更に、データ端子に接
続されている容量を更に算出し、この容量と前記検索さ
れた出力端子のインピーダンスにより前記遅延ライブラ
リに従うゲート回路毎の遅延係数を用い、入力側のトラ
ンスファゲートと出力側の他の回路を併せ持つゲート回
路のゲート回路のコントロール端子から出力端子に至る
遅延を算出し、シミュレーション実行時における入力パ
ターンのそれぞれの遅延計算に使用することも特徴とす
る。

【０００６】本発明の半導体集積回路のシミュレーショ
ン装置は、外部から半導体集積回路の回路接続情報が入
力されこれを内部データとして取り込む回路接続情報入
力処理手段と、取り込まれた内部データを元に各ゲート
の出力端子の抽出を行うゲート出力抽出処理手段と、ゲ
ート出力抽出処理手段により抽出されたそれぞれの出力
端子についてその接続関係の検索を行う接続関係検索処
理手段と、その検索結果において入力端子がトランスフ
ァゲート構成ではないと認識した場合通常のゲート遅延
計算処理を行なうと共に、トランスファゲート構成であ
ると認識した場合その接続がデータパスに接続されてい
るかコントロールパスに接続されているかを判定し、デ
ータパスへの接続の場合はデータパス遅延計算処理手段
へ処理を移し、その接続がコントロールパスへの接続の
場合にコントロールパス遅延計算処理手段に処理を移す
ゲート遅延計算処理手段と、各ゲートの出力端子に接続
されている各ゲートの入力端子がトランスファゲート構
成となっており、且つその端子がデータ端子であった場
合、コントロール端子の状態により、端子容量を算出
し、遅延ライブラリーに記述されたその容量に従う配線
遅延を算出しテーブルを作成するデータパス遅延計算処
理手段と、各ゲートの出力端子に接続されている各ゲー
トの入力端子がトランスファゲート構成となっており、
且つその端子がコントロール端子であった場合、そのト
ランスファゲートのデータ端子に接続される出力端子を
検索し、検索された出力端子のゲート回路名から遅延ラ
イブラリとしてあらかじめ記述されているそのゲート回
路の出力インピーダンスを得、前記遅延ライブラリにあ
らかじめ記述されるゲート回路毎のインピーダンスによ
る遅延係数を用いて入力側のトランスファゲートと出力
側の他の回路を併せ持つゲート回路のコントロール端子
から出力端子に至る遅延を算出し遅延テーブルを作成す
るコントロールパス遅延計算処理手段と、前記ゲート遅
延計算処理手段、データパス遅延計算処理手段及びコン
トロールパス遅延計算処理手段により出力される遅延テ
ーブルをマージすることにより回路全体の配線遅延情報
が含まれる様にし、シミュレーション実行処理手段が参
照できる内部データに変換するシミュレーション用遅延
テーブル作成処理手段と、パターン入力処理手段により
シミュレーション用の入力パターンをシミュレータが参
照できる内部データへ変換し、内部データに変換された
遅延テーブルの両方のデータを元に各素子の端子間の遅
延時間が保存されている素子の遅延ライブラリを参照し
てシミュレーションを行なうミュレート実行処理を具備
することを特徴とする。上述した構成において、出力端
子に接続されているトランスファゲート入力端子が、デ
ータパスかコントロールパスかを判断し、データパスの
場合 データパス遅延計算処理を行い、コントロールパ
スの場合 コントロールパス遅延計算処理によって、ト
ランスファゲート入力端子のデータ端子前段の出力イン
ピーダンスを検索し、遅延計算に考慮してシミュレーシ
ョンを行ため、トランスファゲート入力端子構成となっ
ているブロックの遅延精度が向上する。

【０００７】

【発明の実施の形態】図１は本発明の実施の形態を示す
ブロック図である。図において、本発明の半導体集積回
路のシミュレーション装置は、回路接続情報入力処理手
段１００、ゲート出力端子抽出処理手段１０１、接続関
係検索処理手段１０２、トランスファーゲート判定手段
１０３、ゲート遅延計算処理手段１０４、シミュレーシ
ョン用遅延テーブル作成処理手段１０５、シミュレーシ
ョン実行処理手段１０６、シミュレーション結果出力処
理手段１０７、パターン入力処理手段１０８、データパ
ス／コントロールパス判定手段１１３、データパス遅延
計算処理手段１１２、コントロール遅延計算処理手段１
１４から構成されている。

【０００８】ゲート遅延計算処理手段１０４とデータパ
ス遅延計算処理手段１１２とコントロール遅延計算処理
手段１１４には、遅延ライブラリー１０９出力が入力と
して供給されており、また、シミュレーション実行処理
手段１０６には、素子の遅延ライブラリ１１０出力が入
力として供給されている。回路接続情報入力処理手段１
００は、半導体集積回路の回路接続情報を内部データへ
取り込む。ゲート出力端子抽出処理手段１０１は、前記
回路接続情報入力処理手段１００により取り込まれた内
部データを元に、ゲート出力端子の抽出を行う。接続関
係検索処理手段１０２は、前記ゲート出力端子抽出処理
手段１０１により抽出された端子について、接続関係の
検索を行う。トランスファーゲート判定手段１０３は、
前記ゲート出力抽出処理手段１０１により抽出された接
続関係にトランスファーゲートを含むか否かの判定を行
う。ゲート遅延計算処理手段１０４は、前記トランスフ
ァーゲートを含むか否かの判定手段１０３によりトラン
スファーゲートを含まない場合、 接続関係検索処理手
段１０２の処理結果及び遅延ライブラリー１０９を参照
して、コントロール端子の値の違いによりそれぞれの遅
延時間を計算したテーブルを作成する。シミュレーショ
ン用遅延テーブル作成処理手段１０５は、前記ゲート遅
延計算処理手段１０４及びデータパス遅延計算処理手段
１１２及びコントロールパス遅延計算処理手段１１４で
作成された遅延テーブルを従来と同様の手法でマージし
て回路全体の配線遅延情報が含まれる様に一つにし、シ
ミュレーション実行処理手段１０６が参照できる内部デ
ータに変換する。シミュレーション実行処理手段１０６
は、回路接続情報入力処理手段１００で作成された内部
データとシミュレーション用遅延テーブル作成処理手段
１０５で作成された配線遅延時間テーブルの内部データ
と、パターン入力処理１０８で作成された内部データ
と、素子内の端子間遅延時間が保存されている素子の遅
延ライブラリー１１０を参照してシミュレーションを行
う。シミュレーション結果出力処理手段１０７は、シミ
ュレーション実行処理手段１０６で行ったシミュレーシ
ョン結果を表示及び保存する。パターン入力処理手段１
０８は、シミュレーション用の入力パターンをシミュレ
ータが参照できる内部データへ変換する。データパス／
コントロールパス判定手段１１３は、トランスファーゲ
ート判定手段１０３によりトランスファーゲートを含む
と判定された場合、接続関係検索処理手段１０２の処理
結果を参照して、データパスかコントロールパスかを判
定する。データパス遅延計算処理手段１１２は、接続関
係検索処理手段１０２の処理結果及び遅延ライブラリー
１０９を参照して、データパスについて遅延時間を計算
しテーブルを作成する。コントロールパス遅延計算処理
手段１１４は、接続関係検索処理手段１０２の処理結果
及び遅延ライブラリー１０９を参照して、コントロール
パスについて遅延時間を計算しテーブルを作成し、結果
をシミュレーション用遅延テーブル作成処理手段１０５
へ渡す。

【０００９】図２にコントロールパス遅延計算処理手段
の内部構成を示す。コントロールパス遅延計算処理手段
１１４は、更に、インピーダンス検索処理手段２００と
遅延計算処理手段２０１を含み、あるいは、インピーダ
ンス検索処理手段２００と容量計算処理手段２０３と遅
延計算処理手段２０４を含む。図２（ａ）におけるイン
ピーダンス検索手段２００は、接続関係検索処理手段１
０２の処理結果及び遅延ライブラリー１０９を参照し
て、データパスに接続されているインピーダンスを検索
する。遅延計算処理手段２０１は、前記インピーダンス
検索手段２００の検索結果及び遅延ライブラリー１０９
を参照して、遅延時間を計算しテーブルを作成する。図
２（ｂ）におけるインピーダンス検索手段２０２は、
（ａ）におけるインピーダンス検索手段２００と同じで
ある。容量計算処理手段２０３は、データパスに接続さ
れている全容量（例えば、配線容量・ゲート容量等）を
計算する。遅延計算処理手段２０４は、前記インピーダ
ンス検索手段２０２の検索結果及び前記容量計算処理手
段２０３の容量算出結果及び遅延ライブラリー１０９を
参照して遅延時間を計算しテーブルを作成する。

【００１０】図３、図４（ａ）（ｂ）は本発明実施形態
の動作を説明するために引用したフローチャートであ
り、それぞれ、図１に示すシミュレーション装置の全体
としての動作手順、図２（ａ）（ｂ）に示すコントロー
ルパス遅延計算処理手段１１４の動作手順（ａ）（ｂ）
が示されている。

【００１１】以下、図３、図４（ａ）（ｂ）に示すフロ
ーチャートを参照しながら、図１、図２（ａ）（ｂ）に
示す本発明実施形態の動作について詳細に説明する。ま
ず、外部から回路接続情報入力処理手段１００により半
導体集積回路の回路接続情報が入力され、これを内部デ
ータとして取り込み、その取り込まれた内部データを元
にゲート出力端子抽出処理手段１０１にて、各ゲートの
出力端子の抽出を行う（ステップＳ１００，Ｓ１０
１）。接続関係検索処理手段１０２は、前記ゲート出力
抽出処理手段１０１により抽出された一つひとつの出力
端子について、その接続関係の検索を行う（ステップＳ
１０２）。一つの出力端子に接続される全ての入力端子
が検索されたならば、検索は終了する。その検索結果に
おいて、入力端子がトランスファゲート構成ではないと
認識（ステップＳ１０３）した場合は、ゲート遅延計算
処理手段１０４による従来同様通常のゲート遅延計算処
理が行なわれる（ステップＳ１０４）。入力端子がトラ
ンスファゲート構成であると認識した場合は、その接続
がデータパスに接続されているかコントロールパスに接
続されているかを判定し（ステップＳ１１３）、データ
パスへの接続の場合は、データパス遅延計算処理手段１
１２へ処理が移行する。その接続がコントロールパスへ
の接続の場合は、コントロールパス遅延計算処理手段１
１４へ処理が移行する。この処理は回路中の全ゲート
（例えば、ＮＡＮＤゲートやＮＯＲゲート、フリップフ
ロップ等）の出力端子について行なわれる。尚、入力端
子がトランスファゲートを含むか否かの判定方法は、例
えば回路データ上の端子属性をトランスファゲート構成
の入力端子の場合トランスファゲートＩＮとし、トラン
スファゲート構成の入力端子でない場合何も記述しない
ことにより行なわれる。また、トランスファゲートのみ
のゲート回路である場合、入力端子の属性をトランスフ
ァゲートＩＯとすることで、入力端子がトランスファゲ
ートを含むか否かの判定が可能となる。

【００１２】ここで、データパス遅延計算処理手段１１
２とコントロールパス遅延計算処理手段１１４につい
て、詳細に説明する。各ゲートの出力端子に接続されて
いる各ゲートの入力端子がトランスファゲート構成とな
っており、且つその端子がデータ端子かコントロール端
子かを、例えば回路データ上の端子属性（例えば各端子
属性をＣｌｏｃｋ，Ｄａｔａ，Ｃｏｎｔｒｏｌ，Ｓｅ
ｔ，Ｒｅｓｅｔ等に分類）より認識し、ここでデータ端
子であった場合、データパス遅延計算処理手段１１２に
よる処理を行う。このデータパス遅延計算処理手段１１
２は、従来と同様コントロール端子のＯＮ若しくはＯＦ
Ｆの状態により、端子容量（若しくはそのゲート回路が
トランスファーゲートのみであった場合、トランスファ
ーゲートの出力端子に接続されている配線容量・端子容
量）を算出し遅延ライブラリー１０９よりその容量によ
る配線遅延（前段に接続されている出力端子からトラン
スファゲート構成となっている入力端子までの遅延）を
算出し遅延テーブルを作成する（ステップＳ１１２）。

【００１３】回路データ上の端子の属性よりコントロー
ル端子であった場合、コントロールパス遅延計算処理手
段１１４による処理を行う。このコントロールパス遅延
計算処理手段１１４による処理（ステップＳ１１４）に
つき、図２（ａ）に示す実施形態を例示して図４（ａ）
に示すフローチャートを参照しながら説明する。ここで
は、インピーダンス検索処理部２００でそのトランスフ
ァゲートのデータ端子に接続されている出力端子のイン
ピーダンス検索処理（ステップＳ２００）を行い、遅延
計算処理部２０１で検索された出力端子のインピーダン
スと遅延ライブラリー１０９によりコントロール端子の
遅延計算処理（ステップＳ２０１）を行い、テーブルを
作成する。インピーダンスの検索方法としては、回路デ
ータ上よりトランスファゲートのデータ端子に接続され
ている出力端子を検索し、その検索した出力端子のゲー
ト回路名と遅延ライブラリー１０９に記述されている該
ゲート回路の出力インピーダンスよりＰチャンネルトラ
ンジスタ及びＮチャンネルトランジスタのインピーダン
ス検索を行うことが考えられる。コントロール端子の遅
延計算処理は、検索された出力端子のＰチャンネルトラ
ンジスタのインピーダンス及びＮチャンネルトランジス
タのインピーダンスと、あらかじめ遅延ライブラリー１
０９に記述してある各ゲート回路毎のインピーダンスに
よる遅延係数を用いて、トランスファゲート入力構成と
なっているゲート回路のコントロール端子から出力端子
への遅延をＲｉｓｅ・Ｆａｌｌ 別々に算出する。この
別々に算出した遅延は、シミュレート実行処理手段１０
６において、入力パターンレベルによるそれぞれの遅延
計算に使用される。

【００１４】コントロールパス遅延計算処理手段１１４
による処理の他の実施形態につき図２（ｂ）ならびに図
４（ｂ）を参照しながら説明する。回路データ上の端子
の属性よりコントロール端子であった場合、コントロー
ルパス遅延計算処理を行うことは上述した実施形態と同
じである。ここで、コントロールパス遅延計算処理手段
１１４は、インピーダンス検索処理手段２０２でそのト
ランスファゲートのデータ端子に接続されている出力端
子のインピーダンス検索処理（ステップＳ２０２）を行
い、更に、容量算出処理手段２０３で、例えば配線容量
・他のゲート容量等データ端子上の容量を算出する（ス
テップＳ２０３）。そして、この容量と検索された出力
端子のインピーダンスと遅延ライブラリー１０９により
コントロール端子の遅延計算処理（ステップＳ２０４）
を行いテーブルを作成する。コントロール端子の遅延計
算処理は、検索された出力端子のPチャンネルトランジ
スタのインピーダンス及びNチャンネルトランジスタの
インピーダンスと、あらかじめ遅延ライブラリー１０９
に記述してある各ゲート回路毎のインピーダンスと容量
による遅延係数を用いて、トランスファゲート入力構成
となっているゲート回路のコントロール端子から出力端
子への遅延をＲｉｓｅ・Ｆａｌｌ 別々に算出する。つ
まり、図２（ａ）に示す実施形態との差異は、トランス
ファゲート構成となっている入力端子（データ端子）の
前段に接続されているインピーダンスの他に、該入力端
子上の容量も考慮したコントロール端子から出力端子へ
の遅延を算出していることである。これは、該入力端子
上の容量が大きい程、前段のインピーダンスの影響が受
けにくいため、つまり インピーダンスのみに対し容量
を考慮すると伝播遅延時間（Ｔｐｄ）が速くなるためで
ある。

【００１５】説明を図１ならびに図３に戻す。ゲート遅
延計算処理手段１０４及びデータパス遅延計算処理手段
１１２及びコントロールパス遅延計算処理手段１１４で
算出され出力される遅延テーブルは、シミュレーション
用遅延テーブル作成処理手段１０５にてマージされ、こ
こで回路全体の配線遅延情報が含まれる様に一つにし、
シミュレーション実行処理手段１０６が参照できる内部
データに変換する（ステップＳ１０５）。また、パター
ン入力処理手段１０８によって、シミュレーション用の
入力パターンをシミュレータが参照できる内部データへ
変換し、内部データに変換された遅延テーブルの両方の
データを元にシミュレーション実行処理手段１０６にて
シミュレーションを行う（ステップＳ１０６）。その
際、各素子の端子間の遅延時間が保存されている素子の
遅延ライブラリー１１０を参照する。上記シミュレーシ
ョン実行処理手段１０６で得られた結果をシミュレーシ
ョン結果出力処理手段１０７によって、結果の表示及び
保存を行う（ステップＳ１０７）。

【００１６】以上説明のように本発明は、トランスファ
ゲート（トランスファゲート入力構成となっている全て
の回路を含む）のデータ端子に接続されている前段の出
力インピーダンスを検索し、そのインピーダンスによっ
て、トランスファゲートのコントロール端子からの遅延
計算を行い、シミュレーションを行なうものであり、こ
のことにより、遅延精度を向上させ、信頼性の高いシミ
ュレーション装置を提供できる。

【００１７】

【発明の効果】以上説明した様に本発明によれば、出力
端子に接続されているトランスファゲート入力端子が、
データパスかコントロールパスかを判断し、データパス
の場合データパス遅延計算処理を行い、コントロールパ
スの場合 コントロールパス遅延計算処理によって、ト
ランスファゲート入力端子のデータ端子前段の出力イン
ピーダンスを検索し、遅延計算に考慮してシミュレーシ
ョンを行うため、トランスファゲート入力端子構成とな
っているブロックの遅延精度が向上するという効果が得
られる。このことによりシミュレーションの精度も向上
し、このシミュレーションを使って設計されたデバイス
の信頼性も向上する。

【図面の簡単な説明】

【図１】 本発明の実施形態を示すブロック図である。

【図２】 図１におけるコントロールパス遅延計算処理
手段の一実施形態を示すブロック図である。

【図３】 図１に示す本発明実施形態の動作をフロー
チャートで示した図である。

【図４】 図２に示すコントロールパス遅延計算処理手
段の動作をフローチャートで示した図である。

【図５】 トランスファゲートの接続回路のモデルを示
す図である。

【図６】 図５における回路モデルの遅延特性グラフを
示した図である。

【符号の説明】

１００…回路接続情報入力処理手段、１０１…ゲート出
力端子抽出処理手段、１０２…接続関係検索処理手段、
１０３…トランスファゲート判定手段、１０４…ゲート
遅延計算処理手段、１０５…シミュレーション用遅延テ
ーブル作成処理手段、１０６…シミュレーション実行処
理手段、１０７…シミュレーション結果出力処理手段、
１０８…パターン入力処理手段、１０９…遅延ライブラ
リー、１１０…素子の遅延ライブラリー、１１２…デー
タパス遅延計算処理手段、１１３…データパス／コント
ロールパス判定手段、１１４…コントロールパス遅延計
算処理手段

フロントページの続き (56)参考文献 特開 平５−108752（ＪＰ，Ａ) 特開 平４−205188（ＪＰ，Ａ) 特開 平６−318240（ＪＰ，Ａ) 吉田尊、外１名、”超高速回路技術− １．56 ｎｓ ＡＬＵ 高速演算回路技 術”、東芝レビュー、株式会社東芝、 1996年９月、Ｖｏｌ．51、Ｎｏ．９、 ｐ．11〜14 秋田庸平、外２名、”パストランジス タ論理のスタティックディレイ計算”、 情報処理学会シンポジウム論文集（Ｄ Ａ）、情報処理学会、1998年、Ｖｏｌ. 98、Ｎｏ．９、ｐ．77〜82 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 668 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 回路接続情報、シミュレーションパター
   ン情報を入力として得、トランスファゲートの接続の有
   無により遅延計算を行ない作成された内部データを基に
   半導体集積回路のシミュレーションを行なうシミュレー
   ション装置において、前記トランスファゲートの接続が
   あった場合、そのトランスファゲートのデータ端子に接
   続されている前段の回路構成のインピーダンスを検索
   し、そのインピーダンスによって入力側のトランスファ
   ゲートと出力側の他の回路を併せ持つゲート回路のコン
   トロール端子から出力端子に至る遅延を計算し、作成さ
   れた内部データに基づきシミュレーションを行なうこと
   を特徴とする半導体集積回路のシミュレーション方法。
2. 【請求項２】 入力される回路データからトランスファ
   ゲートのデータ端子に接続される出力端子を検索し、検
   索された出力端子のゲート回路名から遅延ライブラリと
   してあらかじめ記述されているそのゲート回路の出力イ
   ンピーダンスを得、前記遅延ライブラリにあらかじめ記
   述されるゲート回路毎のインピーダンスによる遅延係数
   を用いて入力側のトランスファゲートと出力側の他の回
   路を併せ持つゲート回路のコントロール端子から出力端
   子に至る遅延を算出し、シミュレーション実行時におけ
   る入力パターンのそれぞれの遅延計算に使用することを
   特徴とする請求項１記載の半導体集積回路のシミュレー
   ション方法。
3. 【請求項３】 データ端子に接続されている容量を更に
   算出し、この容量と前記検索された出力端子のインピー
   ダンスにより前記遅延ライブラリに従うゲート回路毎の
   遅延係数を用い、入力側のトランスファゲートと出力側
   の他の回路を併せ持つゲート回路のコントロール端子か
   ら出力端子に至る遅延を算出し、シミュレーション実行
   時における入力パターンのそれぞれの遅延計算に使用す
   ることを特徴とする請求項２記載の半導体集積回路のシ
   ミュレーション方法。
4. 【請求項４】 外部から半導体集積回路の回路接続情報
   が入力されこれを内部データとして取り込む回路接続情
   報入力処理手段と、取り込まれた内部データを元に各ゲ
   ートの出力端子の抽出を行うゲート出力抽出処理手段
   と、ゲート出力抽出処理手段により抽出されたそれぞれ
   の出力端子についてその接続関係の検索を行う接続関係
   検索処理手段と、その検索結果において入力端子がトラ
   ンスファゲート構成ではないと認識した場合通常のゲー
   ト遅延計算処理を行なうと共に、トランスファゲート構
   成であると認識した場合その接続がデータパスに接続さ
   れているかコントロールパスに接続されているかを判定
   し、データパスへの接続の場合はデータパス遅延計算処
   理手段へ処理を移し、その接続がコントロールパスへの
   接続の場合にコントロールパス遅延計算処理手段に処理
   を移すゲート遅延計算処理手段と、各ゲートの出力端子
   に接続されている各ゲートの入力端子がトランスファゲ
   ート構成となっており、且つその端子がデータ端子であ
   った場合、コントロール端子の状態により、端子容量を
   算出し、遅延ライブラリーに記述されたその容量に従う
   配線遅延を算出しテーブルを作成するデータパス遅延計
   算処理手段と、各ゲートの出力端子に接続されている各
   ゲートの入力端子がトランスファゲート構成となってお
   り、且つその端子がコントロール端子であった場合、そ
   のトランスファゲートのデータ端子に接続される出力端
   子を検索し、検索された出力端子のゲート回路名から遅
   延ライブラリとしてあらかじめ記述されているそのゲー
   ト回路の出力インピーダンスを得、前記遅延ライブラリ
   にあらかじめ記述されるゲート回路毎のインピーダンス
   による遅延係数を用いて入力側のトランスファゲートと
   出力側の他の回路を併せ持つゲート回路のコントロール
   端子から出力端子に至る遅延を算出し遅延テーブルを作
   成するコントロールパス遅延計算処理手段と、前記ゲー
   ト遅延計算処理手段、データパス遅延計算処理手段及び
   コントロールパス遅延計算処理手段により出力される遅
   延テーブルをマージすることにより回路全体の配線遅延
   情報が含まれる様にし、シミュレーション実行処理手段
   が参照できる内部データに変換するシミュレーション用
   遅延テーブル作成処理手段と、パターン入力処理手段に
   よりシミュレーション用の入力パターンをシミュレータ
   が参照できる内部データへ変換し、内部データに変換さ
   れた遅延テーブルの両方のデータを元に各素子の端子間
   の遅延時間が保存されている素子の遅延ライブラリを参
   照してシミュレーションを行なうミュレート実行処理を
   具備することを特徴とする半導体集積回路のシミュレー
   ション装置。