JPH06163845A

JPH06163845A - 半導体装置及びその製造方法

Info

Publication number: JPH06163845A
Application number: JP4315394A
Authority: JP
Inventors: Hirokazu Yamazaki; 浩和山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-11-25
Filing date: 1992-11-25
Publication date: 1994-06-10
Anticipated expiration: 2017-10-21
Also published as: JP3335682B2

Abstract

(57)【要約】【目的】本発明は半導体装置の改善に関し、レイアウ
ト終了後であっても、配線方法やその工程の工夫するこ
とにより、最小限の工数でロジック回路の変更を行うこ
とを目的とする。【構成】第１〜第４のトランジスタＴ１〜Ｔ４が具備
され、第１，第２のトランジスタＴ１，Ｔ２のソース／
ドレイン引き出し配線Ｌ１と第４のトランジスタＴ４の
ソース／ドレイン引き出し配線Ｌ４の一端とが第１の接
続ポイントＰ１に延在され、第３，第４のトランジスタ
Ｔ３，Ｔ４のソース／ドレイン引き出し配線２１と第２
のトランジスタＴ２のソース／ドレイン引き出し配線Ｌ
２の一端とが第２の接続ポイントＰ２に延在され、第２
のトランジスタＴ２のソース／ドレイン引き出し配線Ｌ
２の他端が第３の接続ポイントＰ３に延在され、第４の
トランジスタＴ４のソース／ドレイン引き出し配線Ｌ４
の他端が第４の接続ポイントＰ４に延在されることを含
み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図９，10）発明が解決しようとする課題課題を解決するための手段（図１）作用実施例（１）第１の実施例の説明（図２〜６）（２）第２の実施例の説明（図７）（３）第３の実施例の説明（図８）発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するものであり、更に詳しく言えば、レイア
ウト終了後にも、半導体回路パターンを容易に変更する
ことが可能な装置及びその形成方法に関するものであ
る。

【０００３】近年、メモリやマイクロプロセッサユニッ
トは新製品が矢継ぎ早に発表され、その用途も依然大き
く拡大されている。現状では新製品の短期開発が迫ら
れ、その一方で複雑な半導体回路パターンが増加し、そ
の設計期間の短縮を図るためにも、レイアウトの確実性
が問われる。しかし、半導体集積回路（以下ＬＳＩとい
う）装置の設計，レイアウトにおいて、初期のレイアウ
トにつき、そのまま変更無しに製品化可能ということ
は、極まれで中々難しい現状にある。

【０００４】例えば、新規なＬＳＩ装置を開発する場合
に、設計初期の段階で綿密に回路検証をし、回路の変更
が生じないように十分考慮をしたにも係わらず、何らか
の設計ミスにより半導体回路パターンのレイアウト終了
後に、ロジック回路の変更要求が生じる場合があり、そ
の際には大幅な修正工数を要することがある。

【０００５】そこで、レイアウト終了後であっても、配
線方法やその工程の工夫することにより、最小限の工数
でロジック回路の変更を行うことができる装置及び方法
が望まれている。

【０００６】

【従来の技術】図９，10は、従来例に係る半導体装置の
説明図である。また、図９（ａ）は従来例に係る半導体
装置（ＮＯＲ回路）の平面図であり、図９（ｂ）はその
トランジスタ回路図をそれぞれ示している。

【０００７】例えば、入力信号Ａ，Ｂの二入力否定論理
和出力をする半導体装置（ＮＯＲ回路）は図９（ａ）に
おいて、ｐ型電界効果トランジスタ（以下第１，第２の
トランジスタという）ＴP1, ＴP2及びｎ型電界効果トラ
ンジスタ（以下第３，第４のトランジスタという）ＴN
1, ＴN2から成る。

【０００８】すなわち、第１のトランジスタＴP1，第３
のトランジスタＴN1のゲート電極配線Ｇ１が入力信号Ａ
の供給点に延在され、第２のトランジスタＴP2，第４の
トランジスタＴN2のゲート電極配線Ｇ２が入力信号Ｂの
供給点に延在される。また、第１のトランジスタＴP1の
ソース引出し配線ＬS1が電源線ＶCCに接続され、さら
に、第２のトランジスタＴP2のドレイン引出し配線ＬD2
が出力配線部Ｌout に延在される。なお、第１，第２の
トランジスタＴP1，ＴP2のドレインが共に接続される。

【０００９】また、第３, 第４のトランジスタＴN1，Ｔ
N3のドレインが共に接続されて出力配線部Ｌout に延在
され、第３，第４のトランジスタＴN1，ＴN3の各ソース
が接地線ＶSSに接続される。これにより、図９（ｂ）に
示すような入力信号Ａ，Ｂの二入力論理和出力をする半
導体装置（ＮＯＲ回路）が構成される。

【００１０】さらに、入力信号Ａ，Ｂの二入力否定論理
積出力をする半導体装置（ＮＡＮＤ回路）は図10（ａ）
において、ｐ型電界効果トランジスタ（以下第１，第２
のトランジスタという）ＴP1, ＴP2及びｎ型電界効果ト
ランジスタ（以下第３，第４のトランジスタという）Ｔ
N1, ＴN2から成る。

【００１１】すなわち、第１のトランジスタＴP1，第３
のトランジスタＴN1のゲート電極配線Ｇ１が入力信号Ａ
の供給点に延在され、第２のトランジスタＴP2，第４の
トランジスタＴN2のゲート電極配線Ｇ２が入力信号Ｂの
供給点に延在される。また、第１，第２のトランジスタ
ＴP1，ＴP2のソース引出し配線ＬS2が電源線ＶCCに接続
され、さらに、第１，第２のトランジスタＴP1，ＴP2の
ドレイン引出し配線ＬD1，ＬD1が出力配線部Ｌout に延
在される。

【００１２】また、第３のトランジスタＴN1のソース引
出し配線ＬS1が接地線ＶSSに接続され、第４のトランジ
スタＴN2のドレイン引出し配線ＬD2が出力配線部Ｌout
に延在される。なお、第３, 第４のトランジスタＴN1，
ＴN3のドレインが共に接続される。これにより、図10
（ｂ）に示すような入力信号Ａ，Ｂの二入力否定論理積
出力をする半導体装置（ＮＡＮＤ回路）が構成される。

【００１３】

【発明が解決しようとする課題】ところで、従来例によ
れば新規なＬＳＩ装置を開発する場合に、設計要求に応
じてマスクパターンを作成し、その試作評価をし、その
誤り箇所を修正して再度試作評価をしその量産に移行さ
れる。

【００１４】しかし、設計初期の段階で綿密に回路検証
をし、回路の変更が生じないように十分考慮をしたにも
係わらず、何らかの設計ミスにより半導体回路パターン
のレイアウト終了後に、ロジック回路の変更要求が生じ
る場合があり、その際には大幅な修正工数を要すること
がある。

【００１５】例えば、設計当初において、図10に示すよ
うなＮＡＮＤ回路が信号発生回路に適用され、その試作
評価後に、その後段回路の動作に誤り箇所が発見され、
当該ＮＡＮＤ回路から図９に示すようなＮＯＲ回路にロ
ジック変更する要求が生じた場合、第１，第２のトラン
ジスタＴP1，ＴP2のソース引出し配線ＬS1，ＬS2，ドレ
イン引出し配線ＬD1，ＬD2等，第３，第４のトランジス
タＴN1，ＴN2のソース引出し配線ＬS1，ＬS2，ドレイン
引出し配線ＬD2やそれらのコンタクトホールに係るマス
クパターン等のかなり初期のマスクパターンからの設計
変更を伴うこととなる。

【００１６】これにより、配線工程以前に逆上ってマス
クパターンを作成しなければならず、無駄な修正工数の
増加となったり、新規ＬＳＩ装置の早期開発の妨げとな
るという問題がある。

【００１７】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、レイアウト終了後であっても、配
線方法やその工程の工夫することにより、最小限の工数
でロジック回路の変更を行うことが可能となる半導体装
置及びその製造方法の提供を目的とする。

【００１８】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係る半導体装置及びその製造方法の原理図をそ
れぞれ示している。

【００１９】本発明の半導体装置は、図１（ａ）に示す
ように、第１〜第４のトランジスタＴ１〜Ｔ４が具備さ
れ、前記第１，第２のトランジスタＴ１，Ｔ２のソース
／ドレイン引き出し配線Ｌ１と第４のトランジスタＴ４
のソース／ドレイン引き出し配線Ｌ４の一端とが第１の
接続ポイントＰ１に延在され、前記第３，第４のトラン
ジスタＴ３，Ｔ４のソース／ドレイン引き出し配線Ｌ３
と第２のトランジスタＴ２のソース／ドレイン引き出し
配線Ｌ２の一端とが第２の接続ポイントＰ２に延在さ
れ、前記第２のトランジスタＴ２のソース／ドレイン引
き出し配線Ｌ２の他端が第３の接続ポイントＰ３に延在
され、前記第４のトランジスタＴ４のソース／ドレイン
引き出し配線Ｌ４の他端が第４の接続ポイントＰ４に延
在されることを特徴とする。

【００２０】なお、本発明の半導体装置において、前記
第１，第２の接続ポイントＰ１，Ｐ２が出力配線Ｌout
に近接配置され、前記第３の接続ポイントＰ３が第１の
電源線ＶCCに近接配置され、前記第４の接続ポイントＰ
４が第２の電源線ＶSSに近接配置されることを特徴とす
る。

【００２１】また、本発明の半導体装置において、前記
第１，第２のトランジスタＴ１，Ｔ２がｐ型の電界効果
トランジスタから成り、前記第３，第４のトランジスタ
Ｔ３，Ｔ４がｎ型の電界効果トランジスタから成ること
を特徴とする（図１（ｂ）参照）。

【００２２】さらに、本発明の半導体装置の製造方法
は、第１〜第４のトランジスタＴ１〜Ｔ４を配置する工
程と、前記第１，第２のトランジスタＴ１，Ｔ２のソー
ス／ドレイン引き出し配線Ｌ１と第４のトランジスタＴ
４のソース／ドレイン引き出し配線Ｌ４の一端と出力配
線Ｌout とが接続可能な位置に第１の接続ポイントＰ１
を配置する工程と、前記第３，第４のトランジスタＴ
３，Ｔ４のソース／ドレイン引き出し配線Ｌ３と第２の
トランジスタＴ２のソース／ドレイン引き出し配線Ｌ２
の一端と出力配線Ｌout とが接続可能な位置に第２の接
続ポイントＰ２を配置する工程と、前記第２のトランジ
スタＴ２のソース／ドレイン引き出し配線Ｌ２の他端と
第１の電源線ＶCCとが接続可能な位置に第３の接続ポイ
ントＰ３を配置する工程と、前記第４のトランジスタＴ
４のソース／ドレイン引き出し配線Ｌ４の他端と第２の
電源線ＶSSとが接続可能な位置に第４の接続ポイントＰ
４を配置する工程と、前記第１〜第４の接続ポイントＰ
１〜Ｐ４に延在された各配線Ｌ１〜Ｌ４，ＶCC，ＶSSを
設計要求に応じて接続する工程とを有することを特徴と
し、上記目的を達成する。

【００２３】

【作用】本発明の半導体装置によれば図１（ａ）に示す
ように、第１〜第４のトランジスタＴ１〜Ｔ４が具備さ
れ、ロジック変更に係る第１〜第４の接続ポイントＰ１
〜Ｐ４が設けられる。

【００２４】例えば、ｐ型の電界効果トランジスタから
成る第１，第２のトランジスタＴ１，Ｔ２やｎ型の電界
効果トランジスタから成る第３，第４のトランジスタＴ
３，Ｔ４に対する出力配線Ｌout に近接して第１，第２
の接続ポイントＰ１，Ｐ２が配置され、ロジック回路の
変更を左右する高電位側配線が第１の電源線ＶCCに近接
した第３の接続ポイントＰ３に延在される。また、その
低電位側配線が第２の電源線ＶSSに近接した第４の接続
ポイントＰ４に延在される（図１（ａ），（ｂ）参
照）。

【００２５】このため、レイアウト終了後においても、
アルミニウム配線等の接続を変更することにより、１つ
の回路パターンでＮＡＮＤ回路，ＮＯＲ回路，ＮＯＴ回
路を構成することが可能となる。例えば、第１，第３の
接続ポイントＰ１，Ｐ３を短絡することにより二入力否
定論理積回路（ＮＡＮＤ回路）が構成され、第２，第４
の接続ポイントＰ２，Ｐ４を短絡することにより、二入
力否定論理和回路（ＮＯＲ回路）が構成され、第１，第
２の接続ポイントＰ１，Ｐ２を短絡することにより、イ
ンバータ回路（ＮＯＴ回路）が構成される。

【００２６】これにより、設計初期の段階で綿密な回路
検証をしたにも係わらず、何らかの設計ミスにより半導
体回路パターンのレイアウト終了後に、ロジック回路の
変更要求が生じた場合であっても、大幅な修正工数を要
することなく、配線パターンの変更により、最小限の工
数でロジック回路の変更を行うことが可能となる。

【００２７】さらに、本発明の半導体装置の製造方法に
よれば、第１，第２のトランジスタＴ１，Ｔ２のソース
／ドレイン引き出し配線Ｌ１と第４のトランジスタＴ４
のソース／ドレイン引き出し配線Ｌ４の一端と出力配線
Ｌout とが接続可能な位置に第１の接続ポイントＰ１を
配置する工程と、第３，第４のトランジスタＴ３，Ｔ４
のソース／ドレイン引き出し配線Ｌ３と第２のトランジ
スタＴ２のソース／ドレイン引き出し配線Ｌ２の一端と
出力配線Ｌout とが接続可能な位置に第２の接続ポイン
トＰ２を配置する工程と、第２のトランジスタＴ２のソ
ース／ドレイン引き出し配線Ｌ２の他端と第１の電源線
ＶCCとが接続可能な位置に第３の接続ポイントＰ３を配
置する工程と、第４のトランジスタＴ４のソース／ドレ
イン引き出し配線Ｌ４の他端と第２の電源線ＶSSとが接
続可能な位置に第４の接続ポイントＰ４を配置する工程
とを有している。

【００２８】このため、設計当初において、例えば、Ｎ
ＡＮＤ回路が信号発生回路に適用され、その試作評価後
に、その後段回路の動作に誤り箇所が発見され、当該Ｎ
ＡＮＤ回路からＮＯＲ回路にロジック変更する要求が生
じた場合に、第１，第３の接続ポイントＰ１，Ｐ３の短
絡パターンから第２，第４の接続ポイントＰ２，Ｐ４の
短絡パターンに変更することにより、従来例のようにコ
ンタクトホールに係るマスクパターン等の初期のマスク
パターンを設計変更することなく、配線工程段階で容易
に修正することが可能となる。

【００２９】これにより、従来例のように配線工程以前
に逆上ってマスクパターンを作成することが無くなり、
無駄な修正工数が低減され、新規ＬＳＩ装置の早期開発
を図ることが可能となる。

【００３０】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜８は、本発明の各実施例に係る
半導体装置及びその製造方法を説明する図である。

【００３１】（１）第１の実施例の説明図２は、本発明の各実施例に係る半導体装置の平面図で
あり、図３（ａ），（ｂ）はその接続状態図であり、図
４（ａ），（ｂ）は、その接続状態図及び設計変更時の
説明図をそれぞれ示している。

【００３２】例えば、４つのプログラムポイントＰ１〜
Ｐ４が設けられ、ＮＡＮＤ回路，ＮＯＲ回路又はＮＯＴ
回路が選択可能な半導体装置（以下半導体回路パターン
ともいう）は、図２において、ｐ型電界効果トランジス
タＴP1, ＴP2，ｎ型電界効果トランジスタＴN1, ＴN2及
びプログラムポイントＰ１〜Ｐ４から成る。

【００３３】すなわち、ｐ型電界効果トランジスタＴP
1, ＴP2は第１，第２のトランジスタＴ１，Ｔ２（以下
ＴP1, ＴP2という）の一例であり、第１，第３のトラン
ジスタＴP1，ＴN1のゲートが接続されゲート電極配線Ｇ
ａに延在される。また、第１のトランジスタＴP1のソー
ス引き出し配線Ｌ５が第１の電源線（以下単に電源線と
いう）ＶCCに固定接続され、第１，第２のトランジスタ
ＴP1，ＴP2のソース／ドレイン引き出し配線Ｌ１が第１
の接続ポイントＰ１の一例となるプログラムポイントＰ
１に延在される。

【００３４】なお、プログラムポイントＰ１は、出力配
線Ｌout に近接し、かつ、第４のトランジスタＴN2のド
レイン引き出し配線Ｌ４の一端に近接した位置に配置さ
れる。また、第２のトランジスタＴP2のソース／ドレイ
ン引出し配線Ｌ２の一端が電源線ＶCCに近接した第３の
接続ポイントＰ３の一例となるプログラムポイントＰ３
に配置される。

【００３５】さらに、ｎ型電界効果トランジスタＴN1,
ＴN2は第３，第４のトランジスタＴ３，Ｔ４（以下ＴN
1, ＴN2という）の一例であり、第２，第４のトランジ
スタＴP2，ＴN2のゲートが接続されゲート電極配線Ｇｂ
に延在される。また、第３のトランジスタＴN1のソース
引き出し配線Ｌ６が第２の電源線（以下単に接地線とい
う）ＶSSに固定接続され、第３，第４のトランジスタＴ
N1，ＴN2のソース／ドレイン引き出し配線Ｌ３が第２の
接続ポイントＰ２の一例となるプログラムポイントＰ２
に延在される。

【００３６】なお、プログラムポイントＰ２は、出力配
線Ｌout に近接し、かつ、第２のトランジスタＴP2のソ
ース／ドレイン引き出し配線（高電位側配線）Ｌ２の他
端に近接した位置に配置される。また、第４のトランジ
スタＴN2のソース／ドレイン引出し配線（低電位側配
線）Ｌ４の他端が接地線ＶSSに近接した第４の接続ポイ
ントＰ４の一例となるプログラムポイントＰ４に延在さ
れる。

【００３７】このようにして、本発明の実施例に係る半
導体装置によれば、図２に示すように、第１〜第４のト
ランジスタＴP1，ＴP2，ＴN1，ＴN2が具備され、ロジッ
ク回路を変更するプログラムポイントＰ１〜Ｐ４が設け
られる。

【００３８】このため、レイアウト終了後においても、
アルミニウム配線等の接続を変更することにより１つの
回路パターンでＮＡＮＤ回路１１，ＮＯＲ回路１２，Ｎ
ＯＴ回路１３を構成することが可能となる。例えば、図
３（ａ）に示すように第１，第３のプログラムポイント
Ｐ１，Ｐ３を短絡することにより二入力否定論理積回路
（ＮＡＮＤ回路）１１が構成される。なお、図３（ａ）
において、黒丸印が短絡部であり、破線白抜き丸印が開
放部である（以後この記述方法に従う）。また、図３
（ｂ）に示すように、第２，第４のプログラムポイント
Ｐ２，Ｐ４を短絡することにより、二入力否定論理和回
路（ＮＯＲ回路）１２が構成される。

【００３９】さらに、図４（ａ）に示すように第１，第
２のプログラムポイントＰ１，Ｐ２を短絡することによ
り、インバータ回路（ＮＯＴ回路）１３が構成される。
これにより、設計初期の段階で綿密な回路検証をしたに
も係わらず、何らかの設計ミスにより半導体回路パター
ンのレイアウト終了後に、ロジック回路の変更要求が生
じた場合であっても、大幅な修正工数を要することな
く、配線パターンの変更により、最小限の工数でロジッ
ク回路の変更を行うことが可能となる。

【００４０】次に、本発明の実施例に係る半導体装置の
製造方法について設計変更時の接続方法を補足しながら
説明をする。図５，６は、本発明の第１の実施例に係る
半導体装置の形成工程図（その１，２）をそれぞれ示し
ている。

【００４１】例えば、本発明の各実施例に係る半導体回
路パターンを用いてＮＡＮＤ回路を構成する場合は、図
５（ａ）において、まず、第１〜第４のトランジスタＴ
P1〜ＴN2を半導体チップ上に形成する。ここでは、従来
例と同様に所定トランジスタ形成工程を経た第１〜第４
のトランジスタＴP1〜ＴN2が半導体チップに設けられ
る。例えば、ゲート電極配線Ｇａ，Ｇｂが形成された酸
化膜上に、ソースやドレイン領域に電極引出し用の所定
のコンタクトホールが形成される（図５（ａ）参照）。

【００４２】次に、図５（ｂ）において、コンタクトホ
ールが開口された酸化膜上に第１層目のアルミ（アルミ
ニウム）配線処理をする。この際に、第１，第２のトラ
ンジスタＴP1，ＴP2のソース／ドレイン引き出し配線Ｌ
１と第４のトランジスタＴN2のソース／ドレイン引き出
し配線Ｌ４の一端と出力配線Ｌout とを接続する位置に
第１のプログラムポイントＰ１が配置される。また、第
３，第４のトランジスタＴN1，ＴN2のソース／ドレイン
引き出し配線Ｌ３と第２のトランジスタＴP2のソース／
ドレイン引き出し配線Ｌ２の一端と出力配線Ｌout とを
接続する位置に第２のプログラムポイントＰ２が配置さ
れる。ここで、L3Ａはソース／ドレイン引き出し配線Ｌ
３の島状パターンであり、当該配線Ｌ３の第２層目のア
ルミ配線の基台となる。これは、ソース／ドレイン引き
出し配線Ｌ１を交差するべく配線Ｌ３を跨線状とするた
めである。

【００４３】また、本発明の第１の実施例ではＮＡＮＤ
回路を構成するため、図６（ａ）の斜線に示すように第
１のプログラムポイントＰ１をアルミニウム等により短
絡をする。

【００４４】さらに、図６（ｂ）において、第１層目の
アルミ配線が形成された酸化膜上に所定コンタクホール
を開口し、その後、第２層目のアルミ配線処理をする。
ここで、第２のトランジスタＴP2のソース／ドレイン引
き出し配線Ｌ２の他端と電源線ＶCCとを接続する位置に
第３のプログラムポイントＰ３が配置される。また、第
４のトランジスタＴN2のソース／ドレイン引き出し配線
Ｌ４の他端と接地線ＶSSとを接続する位置に第４のプロ
グラムポイントＰ４が配置される。ここで、L3Ｂはソー
ス／ドレイン引き出し配線Ｌ３の２層目配線であり、先
の島状パターン（基台）に接続される。これにより、ソ
ース／ドレイン引き出し配線Ｌ１を交差することができ
る。また、本発明の第１の実施例では図６（ｂ）の斜線
に示すように第３のプログラムポイントＰ３をアルミニ
ウム等により短絡をする。これにより、ＮＡＮＤ回路が
構成される。

【００４５】このようにして、本発明の第１の実施例に
係る半導体装置（ＮＡＮＤ回路）によれば、第１，第２
のトランジスタＴP1，ＴP2のソース／ドレイン引き出し
配線Ｌ１と第４のトランジスタＴN2のソース／ドレイン
引き出し配線Ｌ４の一端と出力配線Ｌout とが接続可能
な位置に第１のプログラムポイントＰ１を配置し、か
つ、第３，第４のトランジスタＴN1，ＴN2のソース／ド
レイン引き出し配線Ｌ３と第２のトランジスタＴP2のソ
ース／ドレイン引き出し配線Ｌ２の一端と出力配線Ｌou
t とが接続可能な位置に第２のプログラムポイントＰ２
を配置する工程と、第２のトランジスタＴP2のソース／
ドレイン引き出し配線Ｌ２の他端と第１の電源線ＶCCと
が接続可能な位置に第３のプログラムポイントＰ３を配
置し、かつ、第４のトランジスタＴN2のソース／ドレイ
ン引き出し配線Ｌ４の他端と第２の電源線ＶSSとが接続
可能な位置に第４のプログラムポイントＰ４を配置する
工程とを有している。

【００４６】このため、設計当初において、例えば、図
４（ｂ）に示すようなＮＡＮＤ回路１１が信号発生回路
に適用され、その試作評価後に、そのインバータ回路１
３の後段回路動作に誤り箇所が発見され、当該ＮＡＮＤ
回路１１から図３（ａ）に示すようなＮＯＲ回路にロジ
ック変更する要求が生じた場合に、第１，第３のプログ
ラムポイントＰ１，Ｐ３の短絡パターンから第２，第４
のプログラムポイントＰ２，Ｐ４の短絡パターンに変更
することにより、従来例のようにコンタクトホールに係
るマスクパターン等の初期のマスクパターンを設計変更
することなく、配線工程段階で容易に修正することが可
能となる。

【００４７】これにより、従来例のように配線工程以前
に逆上ってマスクパターンを作成することが無くなり、
無駄な修正工数が低減され、新規ＬＳＩ装置の早期開発
を図ることが可能となる。

【００４８】（２）第２の実施例の説明図７は、本発明の第２の実施例に係る半導体装置の形成
工程図である。なお、第１の実施例のように予め、第１
〜第４のトランジスタＴP1〜ＴN2が半導体チップ上に形
成され、その酸化膜上に所定の第１層目のアルミ配線処
理が行われているものとする。また、本発明の第２の実
施例ではＮＯＲ回路を構成するため、図７（ａ）の斜線
に示すように第２のプログラムポイントＰ２をアルミニ
ウム等により短絡をする。

【００４９】さらに、図７（ｂ）において、第１層目の
アルミ配線が形成された酸化膜上に所定コンタクホール
を開口し、その後、第２層目のアルミ配線処理をする。
ここで、第４のトランジスタＴN2のソース／ドレイン引
き出し配線Ｌ４の他端と接地線ＧNDとを接続するべく、
図７（ｂ）の斜線に示すように第４のプログラムポイン
トＰ４をアルミニウム等により短絡をする。これによ
り、ＮＯＲ回路１２が構成される。

【００５０】このようにして、本発明の第２の実施例に
係る半導体装置（ＮＯＲ回路）によれば、第１の実施例
と同様に、第１〜第４のプログラムポイントＰ１〜Ｐ４
が配置される。

【００５１】このため、設計当初において、例えば、Ｎ
ＯＲ回路１２が信号発生回路に適用され、その試作評価
後に、その後段回路動作に誤り箇所が発見され、当該Ｎ
ＯＲ回路１２から図３（ａ）に示すようなＮＡＮＤ回路
１１にロジック変更する要求が生じた場合に、第２，第
４のプログラムポイントＰ２，Ｐ４の短絡パターンから
第１，第３のプログラムポイントＰ１，Ｐ３の短絡パタ
ーンに変更することにより、従来例のようにコンタクト
ホールに係るマスクパターン等の初期のマスクパターン
を設計変更することなく、配線工程段階で容易に修正す
ることが可能となる。

【００５２】これにより、従来例のように配線工程以前
に逆上ってマスクパターンを作成することが無くなり、
無駄な修正工数が低減され、新規ＬＳＩ装置の早期開発
を図ることが可能となる。

【００５３】（３）第３の実施例の説明図８（ａ），（ｂ）は、本発明の第３の実施例に係る半
導体装置の形成工程図である。なお、第１，第２の実施
例のように予め、第１〜第４のトランジスタＴP1〜ＴN2
が半導体チップ上に形成され、その酸化膜上に所定の第
１層目のアルミ配線処理が行われているものとする。

【００５４】すなわち、本発明の第３の実施例ではＮＯ
Ｔ回路１３を構成するため、図８（ａ）の斜線に示すよ
うに第１，第２のプログラムポイントＰ１，Ｐ２をアル
ミニウム等により短絡をする。さらに、図８（ｂ）にお
いて、第１層目のアルミ配線が形成された酸化膜上に所
定コンタクホールを開口し、その後、第２層目のアルミ
配線処理をする。これにより、ＮＯＴ回路１３が構成さ
れる。

【００５５】このようにして、本発明の第３の実施例に
係る半導体装置（ＮＯＴ回路）によれば、第１，第２の
実施例と同様に、第１〜第４のプログラムポイントＰ１
〜Ｐ４が配置される。

【００５６】このため、本発明の実施例に係る半導体回
路パターンを予め、多数用意し、それを適宜接続する方
法を採用する場合であって、設計当初において、例え
ば、ＮＡＮＤ回路１１やＮＯＲ回路１２が信号発生回路
に適用され、その試作評価後に、その後段回路動作に誤
り箇所が発見され、当該ＮＡＮＤ回路１１やＮＯＲ回路
１２の出力論理を反転したい場合やディレイ回路を増加
する場合等に、第１，第２のプログラムポイントＰ１，
Ｐ２を短絡することにより、従来例のようにコンタクト
ホールに係るマスクパターン等の初期のマスクパターン
を設計変更することなく、配線工程段階で容易にロジッ
ク変更修正することが可能となる。

【００５７】これにより、従来例のように配線工程以前
に逆上ってマスクパターンを作成することが無くなり、
無駄な修正工数が低減され、新規ＬＳＩ装置の早期開発
を図ることが可能となる。

【００５８】

【発明の効果】以上説明したように、本発明の半導体装
置によればｐ型の電界効果トランジスタから成る第１，
第２のトランジスタやｎ型の電界効果トランジスタから
成る第３，第４のトランジスタが具備され、ロジック変
更に係る第１〜第４の接続ポイントが設けられる。

【００５９】このため、レイアウト終了後においても、
１つの半導体回路パターンにおいて、第１，第３の接続
ポイントを短絡することにより二入力否定論理積回路を
構成すること、第２，第４の接続ポイントを短絡するこ
とにより、二入力否定論理和回路を構成すること、及
び、第１，第２の接続ポイントを短絡することにより、
インバータ回路を構成することが可能となる。

【００６０】さらに、本発明の半導体装置の製造方法に
よれば、第１，第２のトランジスタのソース／ドレイン
引き出し配線と第４のトランジスタのソース／ドレイン
引き出し配線の一端と出力配線とが接続可能な位置に第
１の接続ポイントを配置する工程と、第３，第４のトラ
ンジスタのソース／ドレイン引き出し配線と第２のトラ
ンジスタのソース／ドレイン引き出し配線の一端と出力
配線とが接続可能な位置に第２の接続ポイントを配置す
る工程と、第２のトランジスタのソース／ドレイン引き
出し配線の他端と第１の電源線とが接続可能な位置に第
３の接続ポイントを配置する工程と、第４のトランジス
タのソース／ドレイン引き出し配線の他端と第２の電源
線とが接続可能な位置に第４の接続ポイントを配置する
工程とを有している。

【００６１】このため、試作評価時に、設計当初の論理
回路の動作に誤り箇所が発見され、そのロジック変更す
る要求が生じた場合であっても、第１〜第４の接続ポイ
ントを変更することにより、従来例のように初期のマス
クパターンを設計変更することなく、配線工程段階で容
易にロジック修正をすることが可能となる。

【００６２】これにより、大幅な修正工数を強いられる
ことなく、最小限の工数でロジック回路の変更を行うこ
とが可能となる。このことで、新規ＬＳＩ装置の早期開
発に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る半導体装置及びその製造方法の原
理図である。

【図２】本発明の各実施例に係る半導体装置の構成図で
ある。

【図３】本発明の各実施例に係る半導体装置の接続状態
図である。

【図４】本発明の各実施例に係る半導体装置の接続状態
図及び設計変更時の説明図である。

【図５】本発明の第１の実施例に係る半導体装置の形成
工程図（その１）である。

【図６】本発明の第１の実施例に係る半導体装置の形成
工程図（その２）である。

【図７】本発明の第２の実施例に係る半導体装置の形成
工程図である。

【図８】本発明の第３の実施例に係る半導体装置の形成
工程図である。

【図９】従来例に係る半導体装置（ＮＯＲ回路）の説明
図である。

【図10】従来例に係る半導体装置（ＮＡＮＤ回路）の説
明図である。

【符号の説明】

Ｔ１〜Ｔ４…第１〜第４のトランジスタ、Ｌ１〜Ｌ４…ソース／ドレイン引出し配線、Ｐ１〜Ｐ４…接続ポイント、Ｌout …出力配線、ＶCC…第１の電源線、ＶSS…第２の電源線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/173 １０１ 9383−5Ｊ 8321−5ＪＨ０３Ｋ 19/094 Ｂ

Claims

【特許請求の範囲】

【請求項１】第１〜第４のトランジスタ（Ｔ１〜Ｔ
４）が具備され、前記第１，第２のトランジスタ（Ｔ
１，Ｔ２）のソース／ドレイン引き出し配線（Ｌ１）と
第４のトランジスタ（Ｔ４）のソース／ドレイン引き出
し配線（Ｌ４）の一端とが第１の接続ポイント（Ｐ１）
に延在され、前記第３，第４のトランジスタ（Ｔ３，Ｔ
４）のソース／ドレイン引き出し配線（Ｌ３）と第２の
トランジスタ（Ｔ２）のソース／ドレイン引き出し配線
（Ｌ２）の一端とが第２の接続ポイント（Ｐ２）に延在
され、前記第２のトランジスタ（Ｔ２）のソース／ドレ
イン引き出し配線（Ｌ２）の他端が第３の接続ポイント
（Ｐ３）に延在され、前記第４のトランジスタ（Ｔ４）
のソース／ドレイン引き出し配線（Ｌ４）の他端が第４
の接続ポイント（Ｐ４）に延在されることを特徴とする
半導体装置。
【請求項２】第１〜第４のトランジスタ（Ｔ１〜Ｔ
４）を配置する工程と、前記第１，第２のトランジスタ
（Ｔ１，Ｔ２）のソース／ドレイン引き出し配線（Ｌ
１）と第４のトランジスタ（Ｔ４）のソース／ドレイン
引き出し配線（Ｌ４）の一端と出力配線（Ｌout ）とが
接続可能な位置に第１の接続ポイント（Ｐ１）を配置す
る工程と、前記第３，第４のトランジスタ（Ｔ３，Ｔ
４）のソース／ドレイン引き出し配線（Ｌ３）と第２の
トランジスタ（Ｔ２）のソース／ドレイン引き出し配線
（Ｌ２）の一端と出力配線（Ｌout ）とが接続可能な位
置に第２の接続ポイント（Ｐ２）を配置する工程と、前
記第２のトランジスタ（Ｔ２）のソース／ドレイン引き
出し配線（Ｌ２）の他端と第１の電源線（ＶCC）とが接
続可能な位置に第３の接続ポイント（Ｐ３）を配置する
工程と、前記第４のトランジスタ（Ｔ４）のソース／ド
レイン引き出し配線（Ｌ４）の他端と第２の電源線（Ｖ
SS）とが接続可能な位置に第４の接続ポイント（Ｐ４）
を配置する工程と、前記第１〜第４の接続ポイント（Ｐ
１〜Ｐ４）に延在された各配線（Ｌ１〜Ｌ４，ＶCC，Ｖ
SS）を設計要求に応じて接続する工程とを有することを
特徴とする半導体装置の製造方法。