JPH0586067B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特にマス
タースライス方式の半導体集積回路装置に関す
る。

〔従来の技術〕 コンピユータ、端末装置、その他の一般制御装
置の大規模集積回路（LSI）化が活発に展開され
ている。これらの半導体集積回路装置は多品種少
量生産の傾向が特に強く、製造コストの低減と製
造期間の短縮化のためマスタースライス
（master slice）方式による製造が多用されてい
る。

マスタースライス方式の半導体集積回路装置に
おいては一つの半導体チツプ上にマクロスと呼ば
れる共通素子パターンをあらかじめ例えばマトリ
クス状に作成、配置しておき、開発品種に応じて
専用配線マスタを作成することにより、上記マク
ロス間の相互配線を行つて所望の回路機能を有す
る半導体集積回路装置を完成させるものである。

第１図はマスタースライス方式半導体集積回路
装置の構成を簡略化して示したものである。

図において、１０は半導体チツプで、その周辺
に入出力ピンとの接続のための入出力パツド１１
が複数個配置され、さらに、入出力パツド１１の
内側に中間セルである入出力セル１２が配置され
ている。１３はマクロスで、半導体チツプ１０の
中央にマトリクス状に配置されている。マクロス
１３は例えば論理ゲートセルをCMOSで構成す
る場合、複数のNMOSトランジスタとPMOSト
ランジスタがあらかじめ配設されており、マスタ
ースライスの工程で、トランジスタ相互間の接続
が行われ、NANDゲートやフリツプフロツプな
どが実現される。

１４はあらかじめ定められた配線用のチヤネル
で、マクロス１３の相互間および、マクロス１３
と入出力セル１２との間に設けられており、この
配線チヤネル１４を使つてマクロス１２間の相互
配線およびマクロス１３と入出力セル１２間の相
互配線が行われ、これにより所望の半導体集積回
路が完成される。

ここで、中間セルとなる入出力セル１２の機能
を簡単に説明する。入力セルは半導体集積回路の
外部から半導体集積回路の内部、すなわちマクロ
スに信号を導入するためのインタフエース回路で
あり、レベル変換の動作を行う。例えば、半導体
集積回路の外部からの信号がTTL回路から出力
されたものであり、半導体集積回路の内部が
CMOS回路で構成されている場合、TTL信号レ
ベルからCMOS信号レベルへのレベル変換を行
う。

次に出力セルは半導体集積回路の内部から半導
体集積回路の外部へ信号を導出するためのインタ
フエース回路であり、例えば、半導体集積回路内
部のCMOS信号レベルから半導体集積回路外部
のTTL信号レベルへのレベル変換を行う。また、
出力セルは外部負荷を直接駆動するため、内部の
マクロス１３に比べて、より高い負荷駆動能力を
持たせるのが一般的である。

第２図は従来から多用されているマスタースラ
イス用の中間セルとなる入出力セルの拡大図であ
る。

第２図において１００は入出力セル全体を示
し、２００は半導体集積回路の外部ピンと半導体
集積回路の内部を接続するための入出力パツドで
ある。１０１は入力バツフア、１０２は出力バツ
フアである。入出力セル１００を入力用として使
用する場合、端子１０３と端子１０８が接続さ
れ、外部信号が入出力パツド２００、入力バツフ
ア１０１、端子１０４を通つて内部のマクロスに
導入される。

次に入出力セル１００を出力用として使用する
場合、端子１０６と端子１０８が接続され、内部
回路の出力が端子１０５、出力バツフア１０２、
入出力パツド２００を通つて半導体集積回路の外
部に出力される。なお、端子１０７は出力バツフ
ア１０２をトライスチート（高インピーダンス）
状態に切換えるための制御端子である。

また、入出力セル１００を入力と出力に兼用す
る場合は端子１０３と端子１０８が接続されると
ともに端子１０６と端子１０８が接続される。

〔発明が解決しようとする課題〕

この様な従来の中間セルは論理レベルの信号の
入力または出力を目的としているため、非論理レ
ベルのアナログ信号の入力や出力は不可能であ
る。

本発明の目的は論理レベル信号の入出力ばかり
でなく、非論理レベルの入出力にも適用し得る半
導体集積回路装置を提供することにある。

〔課題を解決するための手段〕

本発明は、上記目的を達成するために、少なく
とも１つの内部回路と、少なくとも１つの中間セ
ルと、少なくとも１つの入出力パツドからなる半
導体集積回路装置であつて、上記内部回路は、少
なくとも１つのアナログ回路または少なくとも１
つのデジタル回路を含み、上記中間セルは、上記
デジタル回路に論理レベル信号をレベル変換して
入力するための入力バツフアと、上記デジタル回
路から論理レベル信号をレベル変換して出力する
ための出力バツフアと、上記アナログ回路または
上記デジタル回路に対して上記入力バツフアまた
は上記出力バツフアを介さないで、非論理レベル
信号または論理レベル信号の入出力を行うスルー
チヤネル配線とを有し、上記入出力パツドと上記
入力バツフアまたは上記出力バツフアとを接続す
るか、上記入出力パツドと上記スルーチヤネル配
線とを接続するかのどちらか一方を行なうこと特
徴とする。

〔実施例〕

以下、本発明を図面に従つて説明する。以下の
図面で第２図と同一番号は同一物または相当物を
示す。

第３図において、２１０は例えば金属配線によ
るスルーチヤネルで、２１１はマクロスからなる
内部回路と接続するための接続端子、２１２は入
出力パツド接続端子１０８と接続するための接続
端子である。２２０は金属配線によりマクロスか
らなる内部回路に基準電位を与える内部接地バ
ス、２３０は金属配線による接地引出線、２３１
は接地引出線２３０を端子１０８に接続するため
の接続端子である。２４０は金属配線によりマク
ロスからなる内部回路に電源電位を供給する電源
バス、２５０は金属配線による電源引出線、２５
１は電源引出線を端子１０８に接続するための接
続端子である。第３図に示した本実施例の中間セ
ルとなる入出力セル１００では従来の論理レベル
の入出力機能に加えて、端子２１２で端子１０８
を接続することにより、非論理レベルの入出力を
行うことができる。

また、端子２３１と端子１０８を接続すること
により、信号の入出力に使用されない不使用ピン
を付加的な接地ピンとして使用することができ
る。

さらにまた、端子２５１と端子１０８を接続す
ることにより信号の入出力に使用されない不使用
ピンを付加的な電源ピンとして使用することがで
きる。

尚、中間セルとなる入出力セル１００に上記の
いずれの機能を持たせるかは品種毎に配線マスク
を作成する際に、同時に入出力セル用の配線マス
クを作成することにより自由に決定できる。

第４図に本実施例をアナログ入力セルとして用
いる場合の配線例を示す。

図において、３００はマクロスで構成される内
部回路部分を示している。３１０はアナログコン
パレータで、３１１，３１２はその入力端子、３
１３は出力端子である。図において、スルーチヤ
ネル２１０の一方の端子２１２は入出力パツドの
端子１０８と接続されており、他方の端子２１１
はアナログコンパレータ３１０の一方の入力端子
３１１に接続される。したがつて、本実施例では
入出力セル１００はアナログ入力セルとして機能
し、アナログコンパレータ３１０の出力端子３１
３には入力端子３１１に印加されたアナログ信号
と入力端子３１２に印加された他のアナログ信号
との比較結果が出力される。

第５図に本実施例をアナログ出力セルとして用
いる場合の配線例を示す。

第５図において、３２０は演算増幅器であり、
３２１，３２２は夫々入力抵抗、帰還抵抗、ま
た、３２３，３２４は夫々演算増幅器の入力端
子、出力端子である。第５図において、入力端子
３２３に印加されたアナログ信号V₂は増幅され、
出力端子３２４に出力される。演算増幅器３２０
の出力端子３２４は端子２１１、スルーチヤネル
２１０端子２１２、端子１０８を経て入出力パツ
ド２００に接続されている。したがつて、第５図
では入出力セル１００はアナログ出力セルとして
機能する。

なお、本実施例の構成要素の一つであるスルー
チヤネル２１０は端子２１１と２１２を結ぶ単な
る配線であつてもよいし、第６図に示すように、
端子２１１と２１２間に設けられた抵抗、ダイオ
ード、トランジスタなどから構成された直列回路
あるいは並列回路２１５を含むものであつても入
力または、出力としてのスルー機能を損わないも
のであればよい。

第７図に本実施例を接地強化セルとして用いる
場合の配線例を示す。

第７図において、内部接地バス２２０は接地引
出線２３０、端子２３１、端子１０８を経て入出
力パツド２００に接続されている。したがつて、
第７図では入出力セル１００は接地強化セルとし
て機能する。

第８図に本実施例を電源強化セルとして用いる
場合の配線例を示す。

第８図において内部電源バス２４０は電源引出
線２５０、端子２５１、端子１０８を経て入出力
パツド２００に接続されている。したがつて、第
８図では入出力セル１００は電源強化セルとして
機能する。

なお、本発明の実施例でスルーチヤネルが１本
の場合を示したが、必要に応じて入力専用のスル
ーチヤネル、出力専用のスルーチヤネルに分ける
など、複数のスルーチヤネルを設けてもよい。ま
た、接地引出線、電源引出線についても、２系統
以上の内部接地バス、電源バスがある場合、複数
の接地引出線、電源引出線を設けてもよい。ま
た、スルーチヤネル２１０、接地引出線２３０、
電源引出線２５０はその張さが零であつてもよ
い。すなわち、接続端子２１１と２１２は同一端
子であつてもよいし、接続端子２３１は内部接地
バス２２０上の任意の点に設けられていてもよ
い。同様に接続端子２５１は内部電源バス２４０
上の任意の点に設けられていてもよい。

さらにまた、本発明による中間セルではスルー
チヤネル、接地引出線、電源引出線のすべてを設
ける必要はなく、必要なものだけ設けておけばよ
い。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば
論理レベルの信号の入出力ばかりでなく、非論理
レベルの信号の入出力にも適用できるため、とく
にデイジタルとアナログが混在したマスタースラ
イス方式の半導体集積回路装置の場合、その効果
が大である。

【図面の簡単な説明】

第１図はマスタースライス方式半導体集積回路
の概略を示す平面図、第２図は第１図に於ける従
来例である入出力セルの回路図、第３図は本発明
の一実施例による入出力セルの回路図、第４図は
本発明の一実施例による入出力セルとアナログ入
力セルとして用いる場合の回路図、第５図は本発
明の一実施例による入出力セルをアナログ出力セ
ルとして用いる場合の回路図、第６図は本発明の
他の実施例によるスルーチヤネルを示す図、第７
図は本発明の一実施例による入出力セルを接地強
化セルとして用いる場合の回路図、第８図は本発
明の一実施例による入出力セルを電源強化セルと
して用いる場合の回路図である。 １１，２００……入出力パツド、１２，１００
……入出力セル、１３……マクロス、２１０……
スルーチヤネル、２２０……内部接地バス、２３
０……接地引出線、２４０……電源バス、２５０
……電源引出線。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１つの内部回路と、少なくとも１
   つの中間セルと、少なくとも１つの入出力パツド
   からなる半導体集積回路装置であつて、 上記内部回路は、少なくとも１つのアナログ回
   路または少なくとも１つのデジタル回路を含み、 上記中間セルは、上記デジタル回路に論理レベ
   ル信号をレベル変換して入力するための入力バツ
   フアと、上記デジタル回路から論理レベル信号を
   レベル変換して出力するための出力バツフアと、
   上記アナログ回路または上記デジタル回路に対し
   て上記入力バツフアまたは上記出力バツフアを介
   さないで、非論理レベル信号または論理レベル信
   号の入出力を行うスルーチヤネル配線とを有し、 上記入出力パツドと上記入力バツフアまたは上
   記出力バツフアとを接続するか、上記入出力パツ
   ドと上記スルーチヤネル配線とを接続するかのど
   ちらか一方を行なうことを特徴とする半導体集積
   回路装置。