JPS61100024A - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
- Publication number
- JPS61100024A JPS61100024A JP59221312A JP22131284A JPS61100024A JP S61100024 A JPS61100024 A JP S61100024A JP 59221312 A JP59221312 A JP 59221312A JP 22131284 A JP22131284 A JP 22131284A JP S61100024 A JPS61100024 A JP S61100024A
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- JP
- Japan
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- input
- output
- logical
- terminals
- circuit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマスタスライス型半導体集積回路に於ける基本
セルの構造及びその基本セルを利用した論理ゲートの構
成方法に関する。
セルの構造及びその基本セルを利用した論理ゲートの構
成方法に関する。
マスタスライス方式の半導体集積回路は所定の規則に従
って複数個の素子を配列形成した半導体基板（いわゆる
マスター）を用い、これに最終的な電極配線パターンを
組合せることにより、電極配線パターンの設計で種々の
論理回路を実現するものである。
って複数個の素子を配列形成した半導体基板（いわゆる
マスター）を用い、これに最終的な電極配線パターンを
組合せることにより、電極配線パターンの設計で種々の
論理回路を実現するものである。
このような方式の半導体集積回路が近年目覚ましい発展
をしている理由は、開発期間が短かいということである
。
をしている理由は、開発期間が短かいということである
。
何故ならば設計者は種々の論理ゲートを組合せた回路さ
え設計すればよく、その後は計算機の助けを借りて各論
理ゲートに対ろする基本セルを組合せたもの（以後マク
ロセルと呼ぶ）が選択され、各マクロセルの配置とマク
ロセル間の配線がおこなわれ、所望の機能を持った半導
体集積回路が実現されるからである。
え設計すればよく、その後は計算機の助けを借りて各論
理ゲートに対ろする基本セルを組合せたもの（以後マク
ロセルと呼ぶ）が選択され、各マクロセルの配置とマク
ロセル間の配線がおこなわれ、所望の機能を持った半導
体集積回路が実現されるからである。
ところが、上記の設計作業以前に各論理ゲートに対応す
るマクロセルをそれぞれ基本セルを組合せて作り、それ
を設計作業に使用する計算機上に登録しておかなければ
ならない。（このような。
るマクロセルをそれぞれ基本セルを組合せて作り、それ
を設計作業に使用する計算機上に登録しておかなければ
ならない。（このような。
各論理ゲートに対応したマクロセルの集合を、以後マク
ロセルライブラリと呼ぶ。） 一般にこのマクロセルライブラリは、普通の半導体集積
回路で使用される論理ゲートに対応するマクロセルをす
べて含むため、数１０個のマクロセルの集合になる。
ロセルライブラリと呼ぶ。） 一般にこのマクロセルライブラリは、普通の半導体集積
回路で使用される論理ゲートに対応するマクロセルをす
べて含むため、数１０個のマクロセルの集合になる。
現在、このマクロセルライブラリを作る作業が膨大なも
のになっており、ひいてはマスタスライス型半導体集積
回路の開発期間の長期化もまねいている。
のになっており、ひいてはマスタスライス型半導体集積
回路の開発期間の長期化もまねいている。
本発明は上記のような従来技術の欠点に鑑みてなされた
ものでマスタスライス方式の半導体集積回路に於いて、
マクロセルライブラリを作成する作業を無くし、開発期
間の大幅な低減をはかることを目的とするものである。
ものでマスタスライス方式の半導体集積回路に於いて、
マクロセルライブラリを作成する作業を無くし、開発期
間の大幅な低減をはかることを目的とするものである。
本発明はマスタスライス方式の半導体集積回路の設計に
使−用されるマクロセルライブラリを無く、したことを
特徴としている。
使−用されるマクロセルライブラリを無く、したことを
特徴としている。
本発明では第１図のような結線をした回路を従来の基本
セルの替りに使用し、これを配列形成し念ものをマスタ
ーとするのである。
セルの替りに使用し、これを配列形成し念ものをマスタ
ーとするのである。
〔発明の効果〕
本発明による第１図の回路に於て、Ｃの端子を接地し、
Ｄの端子を電源て接続すると、この回路は第２図に示す
ようにＡとＢｉ大入力し、Ｅを出力とする２人力ＮＡＮ
Ｄ回路となり、更に人とＢ全接続すると、第３図に示す
ようにＦを入力とじＥを出力とするインバータなる。
Ｄの端子を電源て接続すると、この回路は第２図に示す
ようにＡとＢｉ大入力し、Ｅを出力とする２人力ＮＡＮ
Ｄ回路となり、更に人とＢ全接続すると、第３図に示す
ようにＦを入力とじＥを出力とするインバータなる。
このようにすると、第１図に示す基本セルの端子を適当
に組合せて結線することにより、種々の論理ゲートを実
現することができ、更にその論理ゲートを使ってどのよ
うな論理回路をも実現することができる。
に組合せて結線することにより、種々の論理ゲートを実
現することができ、更にその論理ゲートを使ってどのよ
うな論理回路をも実現することができる。
上記のような作業は、計ｇ機の助けを借りて行なうこと
ができ、その作業量は、従来の計算機の助けを借りて行
なう各論理ゲートに対応するマクロセル（Ｄ’ｌＡ択、
各マクロセルの配置、マクロセル間の配線の作業量と同
程度であり、結局本１、発明によると、従来の開発作業
のうち、マクロセルライブラリ開発の作業が無くなるこ
とになり、結果として開発期間の大幅な低減がはかれる
。
ができ、その作業量は、従来の計算機の助けを借りて行
なう各論理ゲートに対応するマクロセル（Ｄ’ｌＡ択、
各マクロセルの配置、マクロセル間の配線の作業量と同
程度であり、結局本１、発明によると、従来の開発作業
のうち、マクロセルライブラリ開発の作業が無くなるこ
とになり、結果として開発期間の大幅な低減がはかれる
。
本発明の実施例として第１図に従来の基本セルに対応す
る基本セルを示す。
る基本セルを示す。
この基本セルは第２図のように結線するとＮＡ−ＮＤ回
路となり、第３図のように結線すると、インバータ回路
となる。
路となり、第３図のように結線すると、インバータ回路
となる。
それぞれと等価な機能を表わす論理記号をそれぞれ第４
図、第５図に示す。
図、第５図に示す。
更にこれらを組合せて作ったトライステートゲートを第
６図に示す。この回路では入力ＥＮがＯの時に出力Ｅは
ハイインピーダンスとなり、ｇＮが１の時は出力Ｅは入
力人と入力Ｂの論理積となる。
６図に示す。この回路では入力ＥＮがＯの時に出力Ｅは
ハイインピーダンスとなり、ｇＮが１の時は出力Ｅは入
力人と入力Ｂの論理積となる。
また、第６図においてＮとＢを結ぶと、トライステート
のインバータも容易に実現することができる。
のインバータも容易に実現することができる。
本発明の他の実施例として従来の基本セルに対応する他
の回路形式の実施例を第７図に示す。
の回路形式の実施例を第７図に示す。
この実施例では第８図のように結線するとＮＯＲ回路と
なる。
なる。
また第７図における人、Ｂ、Ｃ，Ｄの端子を適当に岨合
せることにより、インバータ、トライステートゲートも
容易に作ることができる。
せることにより、インバータ、トライステートゲートも
容易に作ることができる。
さらに本発明の他の実施例を第９図に示す。
第９図のような多入力の回路を従来の基本セルの替りに
することによっても、同様に種々の論理ゲートが実現で
きる。
することによっても、同様に種々の論理ゲートが実現で
きる。
なお、ここではＣＭＯＳ形式の回路で示したが、ＧａＡ
ｓやバイポーラトランジスタなど他の素子を使用しても
同様の機能を持つ回路は容易に実現できる。
ｓやバイポーラトランジスタなど他の素子を使用しても
同様の機能を持つ回路は容易に実現できる。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図は本発明の一実施例である第１図を使用した夫々Ｎ
ＡＮＤゲート及びインバーターゲートの回路図、第４図
及び第５図はそれぞれ第２図、第３図に対応する論理記
号を示す図、第６図はインバーターゲートを組合せて作
ったトライステー） ＮＡＮＤの回路図、第７図は本発
明の他の一実施例の回路図、第８図はこの実施例を使用
したＮＯＲゲートの回路図、第９図は本発明の他の一実
施例の回路図である。 第１図 第２図 第３図 第４図 第５図 第６図
３図は本発明の一実施例である第１図を使用した夫々Ｎ
ＡＮＤゲート及びインバーターゲートの回路図、第４図
及び第５図はそれぞれ第２図、第３図に対応する論理記
号を示す図、第６図はインバーターゲートを組合せて作
ったトライステー） ＮＡＮＤの回路図、第７図は本発
明の他の一実施例の回路図、第８図はこの実施例を使用
したＮＯＲゲートの回路図、第９図は本発明の他の一実
施例の回路図である。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 入力ピンのうち２本の入力をそれぞれ接地又は電源に
接続することによって他の入力の論理ＮＡ−ＮＤ或いは
他の入力の論理ＮＯＲを得る様にした基本セルを用いる
ことを特徴とするマスタスライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221312A JPS61100024A (ja) | 1984-10-23 | 1984-10-23 | マスタスライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221312A JPS61100024A (ja) | 1984-10-23 | 1984-10-23 | マスタスライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100024A true JPS61100024A (ja) | 1986-05-19 |
Family
ID=16764824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221312A Pending JPS61100024A (ja) | 1984-10-23 | 1984-10-23 | マスタスライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100024A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218960A (ja) * | 1988-07-06 | 1990-01-23 | Nec Ic Microcomput Syst Ltd | 相補型クロックドナンド回路 |
| US5200653A (en) * | 1990-06-22 | 1993-04-06 | Sgs-Thomson Microelectronics S.R.L. | Tristate output gate structure particularly for cmos integrated circuits |
-
1984
- 1984-10-23 JP JP59221312A patent/JPS61100024A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218960A (ja) * | 1988-07-06 | 1990-01-23 | Nec Ic Microcomput Syst Ltd | 相補型クロックドナンド回路 |
| JP2852051B2 (ja) * | 1988-07-06 | 1999-01-27 | 日本電気アイシーマイコンシステム株式会社 | 相補型クロックドナンド回路 |
| US5200653A (en) * | 1990-06-22 | 1993-04-06 | Sgs-Thomson Microelectronics S.R.L. | Tristate output gate structure particularly for cmos integrated circuits |
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