JPS59220948A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59220948A JPS59220948A JP9610283A JP9610283A JPS59220948A JP S59220948 A JPS59220948 A JP S59220948A JP 9610283 A JP9610283 A JP 9610283A JP 9610283 A JP9610283 A JP 9610283A JP S59220948 A JPS59220948 A JP S59220948A
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- JP
- Japan
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- cell
- basic
- input
- cells
- output circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 6
- 230000008569 process Effects 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスタースライス型半導体装置の改良に関す
る。
る。
大規模論理ＩＣを開発する場合には設計及び製造工程に
要する期間が膨大となシ、特に少量生産の大規模論理Ｉ
Ｃを開発する際にはこの点が大きな欠点となっている。
要する期間が膨大となシ、特に少量生産の大規模論理Ｉ
Ｃを開発する際にはこの点が大きな欠点となっている。
そこで最近、素子同士の接続を行なう配線工程を変える
だけで所望の論理機能を持つＬＳＩを実現する、所謂マ
スタースライス型半導体装置が提案されている。
だけで所望の論理機能を持つＬＳＩを実現する、所謂マ
スタースライス型半導体装置が提案されている。
第１図はマスタースライス型半導体装置の一例を示すも
ので、半導体チップ１の中央部には配線の接続によシ種
々の論理機能をもたせることができる基本セル２がマト
リックス状に配置されている。基本セル２が配置された
基本セル領域３（以下コア領域と略記する）周辺部には
、チップ外部とのインターフェイス専用の入出力回路と
なるＩ１０セル４が配置されている。Ｉ１０セル４が配
置された領域をＩ１０セル領域５と称する。ここで、Ｉ
１０セル４は電気的強度及び駆動能力の点で内部の基本
セル２よりも強化しである。
ので、半導体チップ１の中央部には配線の接続によシ種
々の論理機能をもたせることができる基本セル２がマト
リックス状に配置されている。基本セル２が配置された
基本セル領域３（以下コア領域と略記する）周辺部には
、チップ外部とのインターフェイス専用の入出力回路と
なるＩ１０セル４が配置されている。Ｉ１０セル４が配
置された領域をＩ１０セル領域５と称する。ここで、Ｉ
１０セル４は電気的強度及び駆動能力の点で内部の基本
セル２よりも強化しである。
このようなマスタースライス型半導体装置においては、
一般にダート数（基本セル数）の増大に伴い入出力ビン
も増大する。一方、１個のＩ１０セル４は上述した如く
駆動能力を高めるために、１個の基本セル２に比較して
大きな面積を占める。しだがって、大規模なマスタース
ライス型半導体装置を実現しようとすると多数の入出力
回路が必要となシ、必然的にＩ１０セル領域５の面積が
増大する。このため、チップサイズが犬きくなシ歩留シ
低下を招く。さらに、製造コストやパッケージコスト等
の増大を招くという欠点があった。
一般にダート数（基本セル数）の増大に伴い入出力ビン
も増大する。一方、１個のＩ１０セル４は上述した如く
駆動能力を高めるために、１個の基本セル２に比較して
大きな面積を占める。しだがって、大規模なマスタース
ライス型半導体装置を実現しようとすると多数の入出力
回路が必要となシ、必然的にＩ１０セル領域５の面積が
増大する。このため、チップサイズが犬きくなシ歩留シ
低下を招く。さらに、製造コストやパッケージコスト等
の増大を招くという欠点があった。
本発明の目的は、Ｉ１０セル領域の増大を招くことなく
多数の入出力回路を形成することができ、チップ面積の
増大防止、歩留シ向上及び製造コストの低減化等に寄与
し得るマスタースライス型半導体装置を提供することに
ある。
多数の入出力回路を形成することができ、チップ面積の
増大防止、歩留シ向上及び製造コストの低減化等に寄与
し得るマスタースライス型半導体装置を提供することに
ある。
本発明の骨子は、ｌｌ１０セルと基本セルとを接続して
入出力回路を形成することにある。
入出力回路を形成することにある。
マスタースライス型半導体装置が大規模になった場合、
多数の入出力回路が必要となる。このとき、入出力回路
は外部とのインターフェイスに用いられるため、大きな
駆動能力を必要とする。したがって、入出力回路を１個
のＩ１０セルで実現しようとすると、Ｉ１０セル゛領域
の占有面積が増大し、その結果チップサイズの増大を招
く。このような欠点を改良するために従来方法を変えて
マスタ一工程においてＩ１０セルを極力小さくしておく
。ここで、Ｉ１０セルを極力小さくするというのは、す
くなくとも外部との接続ができるような領域をＩ１０セ
ルとして設けておくことであり、駆動能力は小さいもの
とする。
多数の入出力回路が必要となる。このとき、入出力回路
は外部とのインターフェイスに用いられるため、大きな
駆動能力を必要とする。したがって、入出力回路を１個
のＩ１０セルで実現しようとすると、Ｉ１０セル゛領域
の占有面積が増大し、その結果チップサイズの増大を招
く。このような欠点を改良するために従来方法を変えて
マスタ一工程においてＩ１０セルを極力小さくしておく
。ここで、Ｉ１０セルを極力小さくするというのは、す
くなくとも外部との接続ができるような領域をＩ１０セ
ルとして設けておくことであり、駆動能力は小さいもの
とする。
そして、駆動能力を持たせるだめには、コア領域にある
基本セルを使用するようにする。すなわち、配線工程で
Ｉ１０セルと基本セルを接続することによシ十分な駆動
能力を持った入出力回路を実現する。これによ、９、Ｉ
１０セル領域の増大を招くことなく、十分な駆動能力を
持った多数の入出力回路の実現が可能となる。
基本セルを使用するようにする。すなわち、配線工程で
Ｉ１０セルと基本セルを接続することによシ十分な駆動
能力を持った入出力回路を実現する。これによ、９、Ｉ
１０セル領域の増大を招くことなく、十分な駆動能力を
持った多数の入出力回路の実現が可能となる。
本発明はこのような点に着目し、マトリックス状に配列
された複数の基本セルからなる基本セル領域とこの領域
の周辺に配列された複数のＩ１０セルからなるＩ１０セ
ル領域とを有するマスタースライス型半導体装置におい
て、前記各Ｉ１０セルとそれぞれ少なくとも一つの基本
セルを配線で接続して入出力回路を形成するようにした
ものである。
された複数の基本セルからなる基本セル領域とこの領域
の周辺に配列された複数のＩ１０セルからなるＩ１０セ
ル領域とを有するマスタースライス型半導体装置におい
て、前記各Ｉ１０セルとそれぞれ少なくとも一つの基本
セルを配線で接続して入出力回路を形成するようにした
ものである。
本発明によれば、マスタースライス型半導体装置が大規
模になった場合にあっても、Ｉ１０セル領域の増大を招
くことなく、多数の入出力回路を実現することができ、
かつ入出力回路に十分な駆動能力を持たせることができ
る。したがって、チップサイズを比較的小さくでき、歩
留シの向上をはかシ得る。さらに、チップサイズを小さ
くできることから、製造コストや・クツケーノコスト等
の低減化にも有効でちる。
模になった場合にあっても、Ｉ１０セル領域の増大を招
くことなく、多数の入出力回路を実現することができ、
かつ入出力回路に十分な駆動能力を持たせることができ
る。したがって、チップサイズを比較的小さくでき、歩
留シの向上をはかシ得る。さらに、チップサイズを小さ
くできることから、製造コストや・クツケーノコスト等
の低減化にも有効でちる。
第２図及び第３図はそれぞれ本発明の一実施例を説明す
るためのもので、第２図は入出力回路部分を拡大して示
す平面図、第３図は同部分の回路構成図である。なお、
第１図と同一部分には同−一符号を付して、その詳しい
説明は省略する。マスタ一工程でのＩ１０セル４は外部
回路との接続が可能であればよく、その面積は小さいも
のである。このため、駆動能力が小さく１つのＩ１０セ
ル４だけで入出力回路を形成すると、外部とのインター
フェイスに使用することは難しい。このような駆動能力
が小さいＩ１０セル４と基本セル２とを配線工程におい
て接続して多数の入出力１路が形成されるものとなって
いる。
るためのもので、第２図は入出力回路部分を拡大して示
す平面図、第３図は同部分の回路構成図である。なお、
第１図と同一部分には同−一符号を付して、その詳しい
説明は省略する。マスタ一工程でのＩ１０セル４は外部
回路との接続が可能であればよく、その面積は小さいも
のである。このため、駆動能力が小さく１つのＩ１０セ
ル４だけで入出力回路を形成すると、外部とのインター
フェイスに使用することは難しい。このような駆動能力
が小さいＩ１０セル４と基本セル２とを配線工程におい
て接続して多数の入出力１路が形成されるものとなって
いる。
ここで、Ｉ１０セル４に接続する基本セル２は１個に限
るものではなく、必要とする駆動能力に応じて適宜定め
ればよい。
るものではなく、必要とする駆動能力に応じて適宜定め
ればよい。
また、第３図はトライステート入出力回路を示している
。Ｉ１０セルには１対のＰチャネルＭＯ８型トランジス
タ６及びＮチャネルＭＯ８型トランジスタ７のみを配置
し、インノ４−夕８、ＮＯＲゲート９、ＮＡＮＤゲート
１０はコア領域内のものが用いられる。上記ダート８〜
１０はＩ１０セルに隣接する基本セルの１つ又は複数を
入出力回路専用に用いるか、コア領域内のＩ１０セルに
隣接する不要な素子を組み合わせて用いれば良い。
。Ｉ１０セルには１対のＰチャネルＭＯ８型トランジス
タ６及びＮチャネルＭＯ８型トランジスタ７のみを配置
し、インノ４−夕８、ＮＯＲゲート９、ＮＡＮＤゲート
１０はコア領域内のものが用いられる。上記ダート８〜
１０はＩ１０セルに隣接する基本セルの１つ又は複数を
入出力回路専用に用いるか、コア領域内のＩ１０セルに
隣接する不要な素子を組み合わせて用いれば良い。
このような構成であれば、−Ｔ１０セル領域５の面積増
大を招くことなく多数の入出力回路を形成することがで
き、かつ入出力回路に十分な駆動能力を持たせることが
できる。したがって、前述した種々の利点が得られる。
大を招くことなく多数の入出力回路を形成することがで
き、かつ入出力回路に十分な駆動能力を持たせることが
できる。したがって、前述した種々の利点が得られる。
また、本実施例では必要とする駆動能力に応じて１つの
Ｉ１０セル４に接続する基本セル２の個数を選択するこ
とによシ、入出力回路の駆動能力を必要以上に大きくす
る必要がなく、その結果セルの有効利用をはかり得る等
の利点も得られる。
Ｉ１０セル４に接続する基本セル２の個数を選択するこ
とによシ、入出力回路の駆動能力を必要以上に大きくす
る必要がなく、その結果セルの有効利用をはかり得る等
の利点も得られる。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記Ｉ１０セルの個数や大き
さ等は、仕様に応じて適宜定めればよい。また、Ｉ１０
セルに接続する基本セルの個数は、個々の入出力回路に
要求される駆動能力に応じて適宜定めればよい。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記Ｉ１０セルの個数や大き
さ等は、仕様に応じて適宜定めればよい。また、Ｉ１０
セルに接続する基本セルの個数は、個々の入出力回路に
要求される駆動能力に応じて適宜定めればよい。
第１図はマスタースライス型半導体装置の概略内戚を示
す平面図、第２図及び第３図はそれぞれ本発明の一実施
例を説明するだめのもので第２図は入出力回路部分を拡
大して示す平面図、第３図は同部分を示す回路溝底図で
ある。 １・・・半導体チップ、２・・・基本セル、３・・・基
本セル５Ａ：ｌＬ ４・・・Ｉ１０セｋ、５・・・Ｉ
沖セ／’ 領域、６・・・Ｐチャネルトランジスタ、７
・・・Ｎチャネルト、？ンジスタ、８・・・インバータ
、９・・・ＮＯＲダート、１０・・・ＮＡＮＤダート。 出願人代理人 弁理士 鈴 江 武 彦（Ｎ
ｃｑ Ｎｒｆｌｉ
区−へ 蛙 昧
す平面図、第２図及び第３図はそれぞれ本発明の一実施
例を説明するだめのもので第２図は入出力回路部分を拡
大して示す平面図、第３図は同部分を示す回路溝底図で
ある。 １・・・半導体チップ、２・・・基本セル、３・・・基
本セル５Ａ：ｌＬ ４・・・Ｉ１０セｋ、５・・・Ｉ
沖セ／’ 領域、６・・・Ｐチャネルトランジスタ、７
・・・Ｎチャネルト、？ンジスタ、８・・・インバータ
、９・・・ＮＯＲダート、１０・・・ＮＡＮＤダート。 出願人代理人 弁理士 鈴 江 武 彦（Ｎ
ｃｑ Ｎｒｆｌｉ
区−へ 蛙 昧
Claims (1)
- マトリックス状に配列された複数の基本セルからなる基
本セル領域と、この領域の周辺に配列された複数のＩ１
０セルからなるＩ１０セル領域とを有するマスタースラ
イス型半導体装置において、前記各Ｉ１０セルとそれぞ
れ少なくとも一つの基本セルとを配線で接続して入出力
回路を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9610283A JPS59220948A (ja) | 1983-05-31 | 1983-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9610283A JPS59220948A (ja) | 1983-05-31 | 1983-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220948A true JPS59220948A (ja) | 1984-12-12 |
Family
ID=14156022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9610283A Pending JPS59220948A (ja) | 1983-05-31 | 1983-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220948A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223618A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 論理集積回路 |
| JPS6261343A (ja) * | 1985-09-11 | 1987-03-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6344734A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| US4853757A (en) * | 1986-05-07 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784150A (en) * | 1980-11-14 | 1982-05-26 | Mitsubishi Electric Corp | Large-scale integrated circuit device |
| JPS5844741A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路 |
| JPS5958840A (ja) * | 1982-09-28 | 1984-04-04 | Mitsubishi Electric Corp | 相補形ｍｏｓゲ−トアレイ形半導体集積回路装置 |
| JPS59197746A (ja) * | 1983-04-25 | 1984-11-09 | Suiden:Kk | 風向板と連動する屋上換気扇のシヤツタ装置 |
-
1983
- 1983-05-31 JP JP9610283A patent/JPS59220948A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6344734A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
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