JPH08316436A - 半導体メモリ装置のパッド構造 - Google Patents
半導体メモリ装置のパッド構造Info
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- 238000000034 method Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000001629 suppression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000015654 memory Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 チップサイズを減少し得るパッド構造を提供
する。 【解決手段】 隣接した２つのアドレスパッド９，１０
に対し設けられる静電気放電保護用トランジスタ１，２
について、共通ソース領域Ｓ５，Ｓ６によりまとめたう
えで、ドレイン領域Ｄ１，Ｄ２はそれぞれ対応するパッ
ド９，１０へ接続する。そして、Ｐ形活性保護ライン１
３及びＮ形活性保護ライン１４により囲んでラッチアッ
プを防止する。従来、各パッドにつきそれぞれ形成され
ていたトランジスタ及び活性保護ラインを１つにまとめ
ることができるので、占有面積を縮めることが可能にな
る。
する。 【解決手段】 隣接した２つのアドレスパッド９，１０
に対し設けられる静電気放電保護用トランジスタ１，２
について、共通ソース領域Ｓ５，Ｓ６によりまとめたう
えで、ドレイン領域Ｄ１，Ｄ２はそれぞれ対応するパッ
ド９，１０へ接続する。そして、Ｐ形活性保護ライン１
３及びＮ形活性保護ライン１４により囲んでラッチアッ
プを防止する。従来、各パッドにつきそれぞれ形成され
ていたトランジスタ及び活性保護ラインを１つにまとめ
ることができるので、占有面積を縮めることが可能にな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、そのパッド構造に関する。
関し、特に、そのパッド構造に関する。
【０００２】
【従来の技術】近年、半導体メモリ産業の急激な成長と
共にメモリの高速化と高集積化、低コスト化が進められ
ている中、製造側においては、コストを節減するための
半導体メモリ装置の小型化が重要になっている。しか
し、メモリチップのビット数が増えるにつれてピン数も
多くなり、従来のパッド構造ではダイサイズ(die size)
の増加を避けられなくなってきている。
共にメモリの高速化と高集積化、低コスト化が進められ
ている中、製造側においては、コストを節減するための
半導体メモリ装置の小型化が重要になっている。しか
し、メモリチップのビット数が増えるにつれてピン数も
多くなり、従来のパッド構造ではダイサイズ(die size)
の増加を避けられなくなってきている。
【０００３】
【発明が解決しようとする課題】図１に、静電気放電保
護用トランジスタを備えたアドレスパッドのパッド構造
を示してある。図示のように、アドレスパッド９，１０
に対してそれぞれ第１及び第２の静電気放電保護用トラ
ンジスタ１，２が設けられている。静電気放電用トラン
ジスタ１は、図中縦方向に所定間隔Ｔ１だけ離隔させて
形成された２つの活性区域３，４に設けた第３端子のソ
ース領域（高濃度Ｎ形不純物領域）Ｓ１〜Ｓ４を有して
いる。そして、活性区域３のソース領域Ｓ１，Ｓ２間及
び活性区域４のソース領域Ｓ３，Ｓ４間に第１端子のド
レイン領域Ｄ１，Ｄ２がそれぞれ形成され、このドレイ
ン領域Ｄ１，Ｄ２とソース領域Ｓ１〜Ｓ４との間に形成
されるチャネル領域上に第２端子のゲートＧ１が形成さ
れている。静電気放電用トランジスタ２も、静電気放電
用トランジスタ１と同様のソース領域Ｓ１〜Ｓ４、アド
レスパッド１０に接続のドレイン領域Ｄ１，Ｄ２、ゲー
トＧ２を有した構成をもつ。この構造において、ゲート
Ｇ１，Ｇ２の幅が広いのは、アドレスバッファ９，１０
に接続された各ドレイン領域Ｄ１，Ｄ２に高電圧がかか
る場合に、瞬時に多量の電流を流すためである。また、
良好な効果を得るために、活性区域３，４を所定間隔Ｔ
１をもって形成するようにしている。
護用トランジスタを備えたアドレスパッドのパッド構造
を示してある。図示のように、アドレスパッド９，１０
に対してそれぞれ第１及び第２の静電気放電保護用トラ
ンジスタ１，２が設けられている。静電気放電用トラン
ジスタ１は、図中縦方向に所定間隔Ｔ１だけ離隔させて
形成された２つの活性区域３，４に設けた第３端子のソ
ース領域（高濃度Ｎ形不純物領域）Ｓ１〜Ｓ４を有して
いる。そして、活性区域３のソース領域Ｓ１，Ｓ２間及
び活性区域４のソース領域Ｓ３，Ｓ４間に第１端子のド
レイン領域Ｄ１，Ｄ２がそれぞれ形成され、このドレイ
ン領域Ｄ１，Ｄ２とソース領域Ｓ１〜Ｓ４との間に形成
されるチャネル領域上に第２端子のゲートＧ１が形成さ
れている。静電気放電用トランジスタ２も、静電気放電
用トランジスタ１と同様のソース領域Ｓ１〜Ｓ４、アド
レスパッド１０に接続のドレイン領域Ｄ１，Ｄ２、ゲー
トＧ２を有した構成をもつ。この構造において、ゲート
Ｇ１，Ｇ２の幅が広いのは、アドレスバッファ９，１０
に接続された各ドレイン領域Ｄ１，Ｄ２に高電圧がかか
る場合に、瞬時に多量の電流を流すためである。また、
良好な効果を得るために、活性区域３，４を所定間隔Ｔ
１をもって形成するようにしている。
【０００４】静電気放電保護用トランジスタ１の周りは
ラッチアップ(latch-up)を防ぐためのＰ形活性保護ライ
ン５(P+ Active Guard Line)により囲んであり、更にＰ
形活性保護ライン５をＮ形活性保護ライン６(N+ Active
Guard Line)で囲んである。同様に、静電気放電保護用
トランジスタ２の周りはＰ形活性保護ライン７で囲み、
このＰ形活性保護ライン７をＮ形活性保護ライン８で囲
んである。
ラッチアップ(latch-up)を防ぐためのＰ形活性保護ライ
ン５(P+ Active Guard Line)により囲んであり、更にＰ
形活性保護ライン５をＮ形活性保護ライン６(N+ Active
Guard Line)で囲んである。同様に、静電気放電保護用
トランジスタ２の周りはＰ形活性保護ライン７で囲み、
このＰ形活性保護ライン７をＮ形活性保護ライン８で囲
んである。
【０００５】このようなパッド構造においては、ソース
領域Ｓ１〜Ｓ４としてのＮ形活性領域を静電気放電保護
用トランジスタ１，２のそれぞれについて設けてあり、
また、静電気放電保護用トランジスタ１，２のそれぞれ
を活性保護ライン５〜８にて囲むため、パッドレイアウ
トに占める面積が大きく、パッドピッチの縮小等のため
には、より小面積ですむものが望まれる。そこで本発明
では、よりダイサイズを減少し得るパッド構造をもった
半導体メモリ装置を提供する。
領域Ｓ１〜Ｓ４としてのＮ形活性領域を静電気放電保護
用トランジスタ１，２のそれぞれについて設けてあり、
また、静電気放電保護用トランジスタ１，２のそれぞれ
を活性保護ライン５〜８にて囲むため、パッドレイアウ
トに占める面積が大きく、パッドピッチの縮小等のため
には、より小面積ですむものが望まれる。そこで本発明
では、よりダイサイズを減少し得るパッド構造をもった
半導体メモリ装置を提供する。
【０００６】
【課題を解決するための手段】上記課題解決のために
は、多数のパッド間に設けられる静電気放電保護用トラ
ンジスタのための活性領域及び活性保護ラインを共有化
することが考えられる。即ち、本発明によれば、多数の
パッドにそれぞれＭＯＳトランジスタを備える半導体メ
モリ装置のパッド構造において、隣接したＭＯＳトラン
ジスタにおけるパッドに接続されない活性領域を共通に
することを特徴とする。
は、多数のパッド間に設けられる静電気放電保護用トラ
ンジスタのための活性領域及び活性保護ラインを共有化
することが考えられる。即ち、本発明によれば、多数の
パッドにそれぞれＭＯＳトランジスタを備える半導体メ
モリ装置のパッド構造において、隣接したＭＯＳトラン
ジスタにおけるパッドに接続されない活性領域を共通に
することを特徴とする。
【０００７】また本発明によれば、外部からの信号を受
信する多数のパッドをもつ半導体メモリ装置において、
隣接するパッドにそれぞれ接続された第１活性領域の各
第１端子と、この第１活性領域にそれぞれ隣接したチャ
ネル領域上の各第２端子と、前記チャネル領域間に配置
された共通第２活性領域の共通第３端子と、を有してな
り、前記第２端子及び共通第３端子が単一電源へ接続さ
れる静電気放電保護用の第１及び第２のトランジスタを
設けたパッド構造とすることを特徴とする。そして、第
１及び第２のトランジスタの周りを共通に囲む第１活性
保護ラインと、この第１活性保護ラインを囲む第２活性
保護ラインと、を更に設けることを特徴とする。この場
合の各第２端子は対称の形状を有することになる。
信する多数のパッドをもつ半導体メモリ装置において、
隣接するパッドにそれぞれ接続された第１活性領域の各
第１端子と、この第１活性領域にそれぞれ隣接したチャ
ネル領域上の各第２端子と、前記チャネル領域間に配置
された共通第２活性領域の共通第３端子と、を有してな
り、前記第２端子及び共通第３端子が単一電源へ接続さ
れる静電気放電保護用の第１及び第２のトランジスタを
設けたパッド構造とすることを特徴とする。そして、第
１及び第２のトランジスタの周りを共通に囲む第１活性
保護ラインと、この第１活性保護ラインを囲む第２活性
保護ラインと、を更に設けることを特徴とする。この場
合の各第２端子は対称の形状を有することになる。
【０００８】より具体的には、アドレス信号をそれぞれ
受信するアドレスパッドをもつ半導体メモリ装置におい
て、隣接するアドレスパッドにそれぞれ接続された第１
活性領域の各ドレイン端子と、この第１活性領域にそれ
ぞれ隣接したチャネル領域上の各ゲート端子と、前記チ
ャネル領域間に配置された共通第２活性領域の共通ソー
ス端子と、を有してなり、前記ゲート端子及び共通ソー
ス端子が単一電源へ接続される第１及び第２のＮＭＯＳ
トランジスタを設け、そして、これら第１及び第２のＮ
ＭＯＳトランジスタの周りを共通にＰ形活性保護ライン
で囲むと共にこのＰ形活性保護ラインをＮ形活性保護ラ
インで囲んだパッド構造とすることを特徴とする。
受信するアドレスパッドをもつ半導体メモリ装置におい
て、隣接するアドレスパッドにそれぞれ接続された第１
活性領域の各ドレイン端子と、この第１活性領域にそれ
ぞれ隣接したチャネル領域上の各ゲート端子と、前記チ
ャネル領域間に配置された共通第２活性領域の共通ソー
ス端子と、を有してなり、前記ゲート端子及び共通ソー
ス端子が単一電源へ接続される第１及び第２のＮＭＯＳ
トランジスタを設け、そして、これら第１及び第２のＮ
ＭＯＳトランジスタの周りを共通にＰ形活性保護ライン
で囲むと共にこのＰ形活性保護ラインをＮ形活性保護ラ
インで囲んだパッド構造とすることを特徴とする。
【０００９】或いはまた、本発明によれば、信号入出力
用の多数のパッドをもつ半導体メモリ装置において、隣
接するパッドにそれぞれ接続された第１活性領域の各第
１端子と、この第１活性領域にそれぞれ隣接したチャネ
ル領域上の各第２端子と、前記チャネル領域間に配置さ
れた共通第２活性領域の共通第３端子と、を有してなる
データ入出力ドライバ用の第１及び第２のプルアップト
ランジスタを設け、また、隣接するパッドにそれぞれ接
続された第３活性領域の各第１端子と、この第３活性領
域にそれぞれ隣接したチャネル領域上の各第２端子と、
前記チャネル領域間に配置された共通第４活性領域の共
通第３端子と、を有してなるデータ入出力用の第１及び
第２のプルダウントランジスタを設けたパッド構造とす
ることを特徴とする。
用の多数のパッドをもつ半導体メモリ装置において、隣
接するパッドにそれぞれ接続された第１活性領域の各第
１端子と、この第１活性領域にそれぞれ隣接したチャネ
ル領域上の各第２端子と、前記チャネル領域間に配置さ
れた共通第２活性領域の共通第３端子と、を有してなる
データ入出力ドライバ用の第１及び第２のプルアップト
ランジスタを設け、また、隣接するパッドにそれぞれ接
続された第３活性領域の各第１端子と、この第３活性領
域にそれぞれ隣接したチャネル領域上の各第２端子と、
前記チャネル領域間に配置された共通第４活性領域の共
通第３端子と、を有してなるデータ入出力用の第１及び
第２のプルダウントランジスタを設けたパッド構造とす
ることを特徴とする。
【００１０】そして、第１及び第２のプルアップトラン
ジスタがＰＭＯＳトランジスタで、第１及び第２のプル
ダウントランジスタがＮＭＯＳトランジスタである場合
に、第１及び第２のプルアップトランジスタの周りを共
通に囲む第１活性保護ラインと、この第１活性保護ライ
ンを囲む第２活性保護ラインと、この第２活性保護ライ
ンを囲む第３活性保護ラインと、を設けることを特徴と
する。或いは、第１及び第２のプルアップトランジスタ
がＮＭＯＳトランジスタで、第１及び第２のプルダウン
トランジスタがＮＭＯＳトランジスタである場合に、第
１及び第２のプルアップトランジスタの周りを共通に囲
む第１活性保護ラインと、この第１活性保護ラインを囲
む第２活性保護ラインと、を設けることを特徴とする。
ジスタがＰＭＯＳトランジスタで、第１及び第２のプル
ダウントランジスタがＮＭＯＳトランジスタである場合
に、第１及び第２のプルアップトランジスタの周りを共
通に囲む第１活性保護ラインと、この第１活性保護ライ
ンを囲む第２活性保護ラインと、この第２活性保護ライ
ンを囲む第３活性保護ラインと、を設けることを特徴と
する。或いは、第１及び第２のプルアップトランジスタ
がＮＭＯＳトランジスタで、第１及び第２のプルダウン
トランジスタがＮＭＯＳトランジスタである場合に、第
１及び第２のプルアップトランジスタの周りを共通に囲
む第１活性保護ラインと、この第１活性保護ラインを囲
む第２活性保護ラインと、を設けることを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施形態を詳細に説明する。
実施形態を詳細に説明する。
【００１２】図２は本発明の第１実施形態によるアドレ
スパッド構造を示したものである。このパッド構造で
は、占有面積を減らすために、隣接アドレスパッド９，
１０間に設けられた静電気放電保護用トランジスタ１，
２が共通活性領域つまり共通ソース領域Ｓ５，Ｓ６を有
している。また、ソース領域Ｓ１〜Ｓ６は活性区域１
１，１２に形成され、１つのＰ形活性保護ライン１３と
その外側の１つのＮ形活性保護ライン１４で囲まれてい
る。この静電気放電保護用トランジスタ１，２のゲート
Ｇ１，Ｇ２及びソース領域Ｓ１〜Ｓ６は接地電圧ＶＳＳ
へ接続され、ドレイン領域Ｄ１，Ｄ２は対応するアドレ
スパッド９，１０に接続されている。またゲートＧ１，
Ｇ２は、ソース領域Ｓ５，Ｓ６を挟んで対称形となって
いる。
スパッド構造を示したものである。このパッド構造で
は、占有面積を減らすために、隣接アドレスパッド９，
１０間に設けられた静電気放電保護用トランジスタ１，
２が共通活性領域つまり共通ソース領域Ｓ５，Ｓ６を有
している。また、ソース領域Ｓ１〜Ｓ６は活性区域１
１，１２に形成され、１つのＰ形活性保護ライン１３と
その外側の１つのＮ形活性保護ライン１４で囲まれてい
る。この静電気放電保護用トランジスタ１，２のゲート
Ｇ１，Ｇ２及びソース領域Ｓ１〜Ｓ６は接地電圧ＶＳＳ
へ接続され、ドレイン領域Ｄ１，Ｄ２は対応するアドレ
スパッド９，１０に接続されている。またゲートＧ１，
Ｇ２は、ソース領域Ｓ５，Ｓ６を挟んで対称形となって
いる。
【００１３】このように、ソース領域となるＮ形活性領
域で静電気放電保護用トランジスタ１，２を共通接続
し、その周りを、ラッチアップ防止用のＰ形活性保護ラ
イン１３及びＮ形活性保護ライン１４で囲むようにする
ことで、従来のパッド構造に比べてレイアウト面積を縮
小することができる。
域で静電気放電保護用トランジスタ１，２を共通接続
し、その周りを、ラッチアップ防止用のＰ形活性保護ラ
イン１３及びＮ形活性保護ライン１４で囲むようにする
ことで、従来のパッド構造に比べてレイアウト面積を縮
小することができる。
【００１４】尚、アドレスパッド９，１０に接続の静電
気放電保護用トランジスタ１，２は、この例ではＮＭＯ
Ｓトランジスタであるが、ＰＭＯＳトランジスタその他
の素子でも可能なことは勿論である。
気放電保護用トランジスタ１，２は、この例ではＮＭＯ
Ｓトランジスタであるが、ＰＭＯＳトランジスタその他
の素子でも可能なことは勿論である。
【００１５】図３は、アドレスパッドに接続された静電
気放電保護用トランジスタの等価回路図である。図示の
通り、静電気放電保護用トランジスタ１，２はＮＭＯＳ
で、そのゲート及びソースは接地電圧ＶＳＳへ接続さ
れ、各ドレインは対応するアドレスパッド９，１０に接
続される。
気放電保護用トランジスタの等価回路図である。図示の
通り、静電気放電保護用トランジスタ１，２はＮＭＯＳ
で、そのゲート及びソースは接地電圧ＶＳＳへ接続さ
れ、各ドレインは対応するアドレスパッド９，１０に接
続される。
【００１６】図４に示すのは、従来におけるプルアップ
(pull-up) Ｐ形トランジスタ及びプルダウン(pull-dow
n) Ｎ形トランジスタをもつ入出力パッドのパッド構造
で、本発明の第２実施形態に対する比較用に示すもので
ある。
(pull-up) Ｐ形トランジスタ及びプルダウン(pull-dow
n) Ｎ形トランジスタをもつ入出力パッドのパッド構造
で、本発明の第２実施形態に対する比較用に示すもので
ある。
【００１７】図示のように、入出力パッド２７，２８，
２９には、それぞれプルアップトランジスタであるＰＭ
ＯＳトランジスタ１５とプルダウントランジスタである
ＮＭＯＳトランジスタ１６とが設けられる。ＰＭＯＳト
ランジスタ１５（Ａ，Ｂ）は活性区域１７，１８，１９
に分離形成されており、またＮＭＯＳトランジスタ１６
（Ａ，Ｂ）は活性区域２０，２１に分離形成されてい
る。
２９には、それぞれプルアップトランジスタであるＰＭ
ＯＳトランジスタ１５とプルダウントランジスタである
ＮＭＯＳトランジスタ１６とが設けられる。ＰＭＯＳト
ランジスタ１５（Ａ，Ｂ）は活性区域１７，１８，１９
に分離形成されており、またＮＭＯＳトランジスタ１６
（Ａ，Ｂ）は活性区域２０，２１に分離形成されてい
る。
【００１８】ＰＭＯＳトランジスタ１５用の活性区域１
７，１８，１９にはソース領域Ｓ６〜Ｓ１１が形成さ
れ、そして、活性区域１７のソース領域Ｓ６，Ｓ７間、
活性区域１８のソース領域Ｓ８，Ｓ９間、活性区域１９
のソース領域Ｓ１０，Ｓ１１間にドレイン領域Ｄ３
（Ａ，Ｂ）が形成される。このドレイン領域Ｄ３とソー
ス領域Ｓ６〜Ｓ１１との間に形成されるチャネル領域上
には、ゲートＧ３（Ａ，Ｂ）が形成される。
７，１８，１９にはソース領域Ｓ６〜Ｓ１１が形成さ
れ、そして、活性区域１７のソース領域Ｓ６，Ｓ７間、
活性区域１８のソース領域Ｓ８，Ｓ９間、活性区域１９
のソース領域Ｓ１０，Ｓ１１間にドレイン領域Ｄ３
（Ａ，Ｂ）が形成される。このドレイン領域Ｄ３とソー
ス領域Ｓ６〜Ｓ１１との間に形成されるチャネル領域上
には、ゲートＧ３（Ａ，Ｂ）が形成される。
【００１９】ＮＭＯＳトランジスタ１６用の活性区域２
０，２１にはソース領域Ｓ１２〜Ｓ１５が形成され、そ
して、活性区域２０のソース領域Ｓ１２，Ｓ１３間、活
性区域２１のソース領域Ｓ１４，Ｓ１５間にドレイン領
域Ｄ４（Ａ，Ｂ）が形成される。このドレイン領域Ｄ４
とソース領域Ｓ１２〜Ｓ１５との間に形成されるチャネ
ル領域上には、ゲートＧ４（Ａ，Ｂ）が形成される。
０，２１にはソース領域Ｓ１２〜Ｓ１５が形成され、そ
して、活性区域２０のソース領域Ｓ１２，Ｓ１３間、活
性区域２１のソース領域Ｓ１４，Ｓ１５間にドレイン領
域Ｄ４（Ａ，Ｂ）が形成される。このドレイン領域Ｄ４
とソース領域Ｓ１２〜Ｓ１５との間に形成されるチャネ
ル領域上には、ゲートＧ４（Ａ，Ｂ）が形成される。
【００２０】このように形成されるＰＭＯＳトランジス
タ１５及びＮＭＯＳトランジスタ１６によるデータ入出
力ドライバ用トランジスタは、そのドレイン領域Ｄ３，
Ｄ４がそれぞれ対応の入出力パッド２７〜２９と接続さ
れる。そして、ラッチアップ防止のために、ＰＭＯＳト
ランジスタ１５の周りにはＮ形活性保護ライン２２、こ
のＮ形活性保護ライン２２を囲むＰ形活性保護ライン２
３、このＰ形活性保護ライン２３を囲むＮ形活性保護ラ
イン２４がそれぞれ設けられ、ＮＭＯＳトランジスタ１
６の周りにはＰ形活性保護ライン２５、このＰ形活性保
護ライン２５を囲むＮ形活性保護ライン２６がそれぞれ
設けられる。
タ１５及びＮＭＯＳトランジスタ１６によるデータ入出
力ドライバ用トランジスタは、そのドレイン領域Ｄ３，
Ｄ４がそれぞれ対応の入出力パッド２７〜２９と接続さ
れる。そして、ラッチアップ防止のために、ＰＭＯＳト
ランジスタ１５の周りにはＮ形活性保護ライン２２、こ
のＮ形活性保護ライン２２を囲むＰ形活性保護ライン２
３、このＰ形活性保護ライン２３を囲むＮ形活性保護ラ
イン２４がそれぞれ設けられ、ＮＭＯＳトランジスタ１
６の周りにはＰ形活性保護ライン２５、このＰ形活性保
護ライン２５を囲むＮ形活性保護ライン２６がそれぞれ
設けられる。
【００２１】このように、従来の入出力パッドのパッド
構造もアドレスパッドの場合同様に占有面積が大きいこ
とが分かる。
構造もアドレスパッドの場合同様に占有面積が大きいこ
とが分かる。
【００２２】図５に示す本発明の第２実施形態は、上記
図４の従来構造を改善するパッド構造の例である。即
ち、各入出力パッド２７，２８，２９間のトランジスタ
占有面積を減少させるために、図４に示した隣接する２
つの入出力パッド２７，２８間に設けられたＰＭＯＳト
ランジスタ１５Ａ，１５Ｂを、共通ソース領域Ｓ１６〜
Ｓ１８で共通接続してある。また、隣接入出力パッド２
８，２９間に設けられたＮＭＯＳトランジスタ１６Ａ，
１６Ｂも、共通ソース領域Ｓ１９，Ｓ２０で共通接続し
てある。
図４の従来構造を改善するパッド構造の例である。即
ち、各入出力パッド２７，２８，２９間のトランジスタ
占有面積を減少させるために、図４に示した隣接する２
つの入出力パッド２７，２８間に設けられたＰＭＯＳト
ランジスタ１５Ａ，１５Ｂを、共通ソース領域Ｓ１６〜
Ｓ１８で共通接続してある。また、隣接入出力パッド２
８，２９間に設けられたＮＭＯＳトランジスタ１６Ａ，
１６Ｂも、共通ソース領域Ｓ１９，Ｓ２０で共通接続し
てある。
【００２３】共通ソース領域Ｓ１６〜Ｓ１８、つまり各
１活性領域を共有としたＰＭＯＳトランジスタ１５Ａ，
１５Ｂのソースは電源電圧ＶＣＣへ接続され、各ドレイ
ンは対応する入出力パッド２７，２８に接続される。そ
して、このＰＭＯＳトランジスタ１５Ａ，１５Ｂの周り
には、ラッチアップ防止のために、１つのＮ形活性保護
ライン２２、このＮ形活性保護ライン２２を囲む１つの
Ｐ形活性保護ライン２３、このＰ形活性保護ライン２３
を囲む１つのＮ形活性保護ライン２４が設けられる。従
って、従来のような別々のＰＭＯＳトランジスタ１５
Ａ，１５Ｂをそれぞれ三重に囲むパッド構造に比べ、よ
りレイアウト面積を縮小させることが可能になってい
る。
１活性領域を共有としたＰＭＯＳトランジスタ１５Ａ，
１５Ｂのソースは電源電圧ＶＣＣへ接続され、各ドレイ
ンは対応する入出力パッド２７，２８に接続される。そ
して、このＰＭＯＳトランジスタ１５Ａ，１５Ｂの周り
には、ラッチアップ防止のために、１つのＮ形活性保護
ライン２２、このＮ形活性保護ライン２２を囲む１つの
Ｐ形活性保護ライン２３、このＰ形活性保護ライン２３
を囲む１つのＮ形活性保護ライン２４が設けられる。従
って、従来のような別々のＰＭＯＳトランジスタ１５
Ａ，１５Ｂをそれぞれ三重に囲むパッド構造に比べ、よ
りレイアウト面積を縮小させることが可能になってい
る。
【００２４】ＮＭＯＳトランジスタ１６Ａ，１６Ｂも同
様に、共通ソース領域Ｓ１９，Ｓ２０、つまり各１活性
領域を共有としてあり、これらを共通として囲む活性保
護ライン２５，２６が設けられることにより、レイアウ
ト面積を縮小させ得る。
様に、共通ソース領域Ｓ１９，Ｓ２０、つまり各１活性
領域を共有としてあり、これらを共通として囲む活性保
護ライン２５，２６が設けられることにより、レイアウ
ト面積を縮小させ得る。
【００２５】図６に、多数の入出力パッド間に設けられ
るドライバ用トランジスタ及びこれらを制御する論理回
路を簡単に等価回路図で示している。図中の点線で囲っ
たブロック内の回路が図５のドライバ用トランジスタで
ある。
るドライバ用トランジスタ及びこれらを制御する論理回
路を簡単に等価回路図で示している。図中の点線で囲っ
たブロック内の回路が図５のドライバ用トランジスタで
ある。
【００２６】図示のように、ＰＭＯＳトランジスタ１５
のソースは電源電圧ＶＣＣへ接続され、その各ゲートＧ
３はＮＡＮＤゲートＬ１の出力で制御される。またドレ
インは、入出力パッド１７，２８，２９に接続されるこ
とになる。一方、ＮＭＯＳトランジスタ１６のソースは
接地電圧ＶＳＳへ接続され、その各ゲートＧ４はインバ
ータＬ３の出力で制御される。このＮＭＯＳトランジス
タ１６のドレインは、入出力パッド２７，２８，２９に
接続される。
のソースは電源電圧ＶＣＣへ接続され、その各ゲートＧ
３はＮＡＮＤゲートＬ１の出力で制御される。またドレ
インは、入出力パッド１７，２８，２９に接続されるこ
とになる。一方、ＮＭＯＳトランジスタ１６のソースは
接地電圧ＶＳＳへ接続され、その各ゲートＧ４はインバ
ータＬ３の出力で制御される。このＮＭＯＳトランジス
タ１６のドレインは、入出力パッド２７，２８，２９に
接続される。
【００２７】ＮＡＮＤゲートＬ１の第１入力端子には第
１データ信号Ａが入力され、第２入力端子には、該ＮＡ
ＮＤゲートＬ１を駆動制御するための駆動信号Ｃが入力
される。また、ＮＡＮＤゲートＬ２の第１入力端子には
第２データ信号Ｂが入力され、第２入力端子には、ＮＡ
ＮＤゲートＬ１と同じく駆動信号Ｃが入力される。ＮＡ
ＮＤゲートＬ２の出力はインバータＬ３で反転されて印
加される。このような論理回路により、データ入出力ド
ライバ用トランジスタ１５，１６が制御されることにな
る。
１データ信号Ａが入力され、第２入力端子には、該ＮＡ
ＮＤゲートＬ１を駆動制御するための駆動信号Ｃが入力
される。また、ＮＡＮＤゲートＬ２の第１入力端子には
第２データ信号Ｂが入力され、第２入力端子には、ＮＡ
ＮＤゲートＬ１と同じく駆動信号Ｃが入力される。ＮＡ
ＮＤゲートＬ２の出力はインバータＬ３で反転されて印
加される。このような論理回路により、データ入出力ド
ライバ用トランジスタ１５，１６が制御されることにな
る。
【００２８】図７は、従来におけるプルアップＮ形トラ
ンジスタ及びプルダウンＮ形トランジスタをもつ入出力
パッドのパッド構造を示すもので、即ち図４のＰＭＯＳ
トランジスタ１５がＮＭＯＳトランジスタ３０になった
ものである。
ンジスタ及びプルダウンＮ形トランジスタをもつ入出力
パッドのパッド構造を示すもので、即ち図４のＰＭＯＳ
トランジスタ１５がＮＭＯＳトランジスタ３０になった
ものである。
【００２９】ＮＭＯＳトランジスタ３０（Ａ，Ｂ）は、
各入出力パッド２７，２８，２９に接続されるプルアッ
プトランジスタで、活性区域３２，３３，３４を利用し
て形成される。即ち、この活性区域３２〜３４にソース
領域（ドレイン領域）Ｓ２１〜Ｓ２６が形成され、そし
て、活性区域３２のソース領域Ｓ２１，Ｓ２２間、活性
区域３３のソース領域Ｓ２３，Ｓ２４間、活性区域３４
のソース領域Ｓ２５，Ｓ２６間に、ドレイン領域（ソー
ス領域）Ｄ５（Ａ，Ｂ）が形成される。このドレイン領
域Ｄ５とソース領域Ｓ２１〜Ｓ２６との間に形成される
チャネル領域上にはゲートＧ５（Ａ，Ｂ）が形成されて
いる。
各入出力パッド２７，２８，２９に接続されるプルアッ
プトランジスタで、活性区域３２，３３，３４を利用し
て形成される。即ち、この活性区域３２〜３４にソース
領域（ドレイン領域）Ｓ２１〜Ｓ２６が形成され、そし
て、活性区域３２のソース領域Ｓ２１，Ｓ２２間、活性
区域３３のソース領域Ｓ２３，Ｓ２４間、活性区域３４
のソース領域Ｓ２５，Ｓ２６間に、ドレイン領域（ソー
ス領域）Ｄ５（Ａ，Ｂ）が形成される。このドレイン領
域Ｄ５とソース領域Ｓ２１〜Ｓ２６との間に形成される
チャネル領域上にはゲートＧ５（Ａ，Ｂ）が形成されて
いる。
【００３０】このデータ入出力ドライバ用トランジスタ
のＮＭＯＳトランジスタ３０は、そのドレイン領域Ｄ５
を対応する入出力パッド２７〜２９に接続して使用さ
れ、その周りにはラッチアップを防止するために、それ
ぞれＰ形活性保護ライン３５、このＰ形活性保護ライン
３５を囲むＮ形活性保護ライン３６が設けられる。
のＮＭＯＳトランジスタ３０は、そのドレイン領域Ｄ５
を対応する入出力パッド２７〜２９に接続して使用さ
れ、その周りにはラッチアップを防止するために、それ
ぞれＰ形活性保護ライン３５、このＰ形活性保護ライン
３５を囲むＮ形活性保護ライン３６が設けられる。
【００３１】一方、プルダウントランジスタとなるＮＭ
ＯＳトランジスタ１６については、図４の場合と同構造
とされる。従って、この図７の場合でもやはり占有面積
が大きい。
ＯＳトランジスタ１６については、図４の場合と同構造
とされる。従って、この図７の場合でもやはり占有面積
が大きい。
【００３２】図８に、図７の従来構造を改善する本発明
の第３実施形態を示す。図示のように、プルダウントラ
ンジスタであるＮＭＯＳトランジスタ１６は図５同様の
構成をもち、またプルアップトランジスタであるＮＭＯ
Ｓトランジスタ３０は、図５に示したＰＭＯＳトランジ
スタ１５と同じ手法により形成されている。即ち、隣接
ＮＭＯＳトランジスタ３０Ａ，３０Ｂのソース領域（ド
レイン領域）Ｓ２７，Ｓ２８，Ｓ２９が各１活性領域と
して共通にされている。そして、このＮＭＯＳトランジ
スタ３０Ａ，３０Ｂのソース（ドレイン）は電源電圧Ｖ
ＣＣへ接続され、その各ドレイン領域（ソース領域）Ｄ
５Ａ，Ｄ５Ｂは、入出力パッド２７，２８に接続され
る。
の第３実施形態を示す。図示のように、プルダウントラ
ンジスタであるＮＭＯＳトランジスタ１６は図５同様の
構成をもち、またプルアップトランジスタであるＮＭＯ
Ｓトランジスタ３０は、図５に示したＰＭＯＳトランジ
スタ１５と同じ手法により形成されている。即ち、隣接
ＮＭＯＳトランジスタ３０Ａ，３０Ｂのソース領域（ド
レイン領域）Ｓ２７，Ｓ２８，Ｓ２９が各１活性領域と
して共通にされている。そして、このＮＭＯＳトランジ
スタ３０Ａ，３０Ｂのソース（ドレイン）は電源電圧Ｖ
ＣＣへ接続され、その各ドレイン領域（ソース領域）Ｄ
５Ａ，Ｄ５Ｂは、入出力パッド２７，２８に接続され
る。
【００３３】この活性領域を共通としたＮＭＯＳトラン
ジスタ３０Ａ，３０Ｂの周りに、ラッチアップ防止用の
Ｐ形活性保護ライン３５とこれを囲むＮ形活性保護ライ
ン３６を設けることにより、従来のパッド構造に比べレ
イアウト面積を減少させることができる。
ジスタ３０Ａ，３０Ｂの周りに、ラッチアップ防止用の
Ｐ形活性保護ライン３５とこれを囲むＮ形活性保護ライ
ン３６を設けることにより、従来のパッド構造に比べレ
イアウト面積を減少させることができる。
【００３４】図９は、図６同様に図８の第３実施形態の
等価回路を示した回路図である。プルアップのＮＭＯＳ
トランジスタ３０及びプルダウンのＮＭＯＳトランジス
タ１６は、図６の場合と同様の接続形態とされるが、プ
ルアップトランジスタがＮＭＯＳなので、ＮＡＮＤゲー
トＬ１の出力を反転するインバータＬ４が追加されてい
る。
等価回路を示した回路図である。プルアップのＮＭＯＳ
トランジスタ３０及びプルダウンのＮＭＯＳトランジス
タ１６は、図６の場合と同様の接続形態とされるが、プ
ルアップトランジスタがＮＭＯＳなので、ＮＡＮＤゲー
トＬ１の出力を反転するインバータＬ４が追加されてい
る。
【００３５】図１０には、上記実施形態のパッド構造を
適用した半導体メモリチップのパッドレイアウトを示し
た。アドレスパッドＤ１，Ｄ２，Ｄ３，Ｄ４，……，Ｄ
ｎと入出力パッドＥ１，Ｅ２，Ｅ３，Ｅ４，……，Ｅｎ
は、上述のアドレスパッド９，１０と入出力パッド２
７，２８，２９に相当し、上記のようなパッド構造をも
っている。
適用した半導体メモリチップのパッドレイアウトを示し
た。アドレスパッドＤ１，Ｄ２，Ｄ３，Ｄ４，……，Ｄ
ｎと入出力パッドＥ１，Ｅ２，Ｅ３，Ｅ４，……，Ｅｎ
は、上述のアドレスパッド９，１０と入出力パッド２
７，２８，２９に相当し、上記のようなパッド構造をも
っている。
【００３６】
【発明の効果】本発明のパッド構造によれば、その占有
面積を縮小することが可能になるので、ビット数増加に
よる多ピン化に伴ったダイサイズの大型化を抑制するこ
とができ、従来よりもチップサイズを減少させ得る。
尚、この構造は半導体チップの工程で多面的に適用され
得る。
面積を縮小することが可能になるので、ビット数増加に
よる多ピン化に伴ったダイサイズの大型化を抑制するこ
とができ、従来よりもチップサイズを減少させ得る。
尚、この構造は半導体チップの工程で多面的に適用され
得る。
【図１】従来技術のアドレスパッドのパッド構造図。
【図２】本発明の第１実施形態によるアドレスパッドの
パッド構造図。
パッド構造図。
【図３】図２のパッド構造についての等価回路図。
【図４】プルアップＰ形トランジスタをもつ従来の入出
力パッドのパッド構造図。
力パッドのパッド構造図。
【図５】プルアップＰ形トランジスタをもつ本発明の第
２実施形態による入出力パッドのパッド構造図。
２実施形態による入出力パッドのパッド構造図。
【図６】図５のパッド構造についての等価回路図。
【図７】プルアップＮ形トランジスタをもつ従来の入出
力パッドのパッド構造図。
力パッドのパッド構造図。
【図８】プルアップＮ形トランジスタをもつ本発明の第
３実施形態による入出力パッドのパッド構造図。
３実施形態による入出力パッドのパッド構造図。
【図９】図８のパッド構造についての等価回路図。
【図１０】本発明によるパッド構造を用いた半導体メモ
リチップのパッド配置図。
リチップのパッド配置図。
１，２ 静電気放電保護用トランジスタ ９，１０ アドレスパッド １３ Ｐ形活性保護ライン １４ Ｎ形活性保護ライン １５ プルアップトランジスタ（ＰＭＯＳトランジス
タ） １６ プルダウントランジスタ（ＮＭＯＳトランジス
タ） ２２，２４ Ｎ形活性保護ライン ２３ Ｐ形活性保護ライン ２７〜２９ 入出力パッド ３０ プルアップトランジスタ（ＮＭＯＳトランジス
タ） Ｄ１〜Ｄ５ ドレイン領域 Ｇ１〜Ｇ５ ゲート Ｓ１〜Ｓ２９ ソース領域
タ） １６ プルダウントランジスタ（ＮＭＯＳトランジス
タ） ２２，２４ Ｎ形活性保護ライン ２３ Ｐ形活性保護ライン ２７〜２９ 入出力パッド ３０ プルアップトランジスタ（ＮＭＯＳトランジス
タ） Ｄ１〜Ｄ５ ドレイン領域 Ｇ１〜Ｇ５ ゲート Ｓ１〜Ｓ２９ ソース領域
Claims (21)
- 【請求項１】 外部からの信号を受信する多数のパッド
をもつ半導体メモリ装置において、 隣接するパッドにそれぞれ接続された第１活性領域の各
第１端子と、この第１活性領域にそれぞれ隣接したチャ
ネル領域上の各第２端子と、前記チャネル領域間に配置
された共通第２活性領域の共通第３端子と、を有してな
り、前記第２端子及び共通第３端子が単一電源へ接続さ
れる静電気放電保護用の第１及び第２のトランジスタを
設けたパッド構造をもつことを特徴とする半導体メモリ
装置。 - 【請求項２】 第１及び第２のトランジスタの周りを共
通に囲む第１活性保護ラインと、この第１活性保護ライ
ンを囲む第２活性保護ラインと、を更に設けた請求項１
記載の半導体メモリ装置。 - 【請求項３】 第１及び第２のトランジスタがＮＭＯＳ
トランジスタである請求項２記載の半導体メモリ装置。 - 【請求項４】 第１端子がドレインで、共通第３端子が
共通ソースである請求項３記載の半導体メモリ装置。 - 【請求項５】 第１活性領域及び第２活性領域が高濃度
のＮ形不純物イオン注入領域である請求項３記載の半導
体メモリ装置。 - 【請求項６】 第１活性保護ラインがＰ形活性保護ライ
ンで、第２活性保護ラインがＮ形活性保護ラインである
請求項２又は請求項３記載の半導体メモリ装置。 - 【請求項７】 多数のパッド中に少なくともアドレスパ
ッドを含む請求項１記載の半導体メモリ装置。 - 【請求項８】 第２端子は、第１活性領域を境界にして
それぞれ対称的に形成される請求項１記載の半導体メモ
リ装置。 - 【請求項９】 アドレス信号をそれぞれ受信するアドレ
スパッドをもつ半導体メモリ装置において、 隣接するアドレスパッドにそれぞれ接続された第１活性
領域の各ドレイン端子と、この第１活性領域にそれぞれ
隣接したチャネル領域上の各ゲート端子と、前記チャネ
ル領域間に配置された共通第２活性領域の共通ソース端
子と、を有してなり、前記ゲート端子及び共通ソース端
子が単一電源へ接続される第１及び第２のＮＭＯＳトラ
ンジスタを設け、そして、これら第１及び第２のＮＭＯ
Ｓトランジスタの周りを共通にＰ形活性保護ラインで囲
むと共にこのＰ形活性保護ラインをＮ形活性保護ライン
で囲んだパッド構造をもつことを特徴とする半導体メモ
リ装置。 - 【請求項１０】 ゲート端子は、第１活性領域を境界に
してそれぞれ対称的に形成される請求項９記載の半導体
メモリ装置。 - 【請求項１１】 信号入出力用の多数のパッドをもつ半
導体メモリ装置において、 隣接するパッドにそれぞれ接続された第１活性領域の各
第１端子と、この第１活性領域にそれぞれ隣接したチャ
ネル領域上の各第２端子と、前記チャネル領域間に配置
された共通第２活性領域の共通第３端子と、を有してな
るデータ入出力ドライバ用の第１及び第２のプルアップ
トランジスタを設け、また、隣接するパッドにそれぞれ
接続された第３活性領域の各第１端子と、この第３活性
領域にそれぞれ隣接したチャネル領域上の各第２端子
と、前記チャネル領域間に配置された共通第４活性領域
の共通第３端子と、を有してなるデータ入出力用の第１
及び第２のプルダウントランジスタを設けたパッド構造
をもつことを特徴とする半導体メモリ装置。 - 【請求項１２】 第１及び第２のプルアップトランジス
タがＰＭＯＳトランジスタで、第１及び第２のプルダウ
ントランジスタがＮＭＯＳトランジスタである請求項１
１記載の半導体メモリ装置。 - 【請求項１３】 第１及び第２のプルアップトランジス
タの周りを共通に囲む第１活性保護ラインと、この第１
活性保護ラインを囲む第２活性保護ラインと、この第２
活性保護ラインを囲む第３活性保護ラインと、を更に設
けた請求項１２記載の半導体メモリ装置。 - 【請求項１４】 第１及び第３活性保護ラインがＮ形活
性保護ラインで、第２活性保護ラインがＰ形活性保護ラ
インである請求項１３記載の半導体メモリ装置。 - 【請求項１５】 第１及び第２のプルアップトランジス
タの第１端子がドレインで、第１及び第２のプルアップ
トランジスタの共通第３端子が共通ソースである請求項
１２又は請求項１３記載の半導体メモリ装置。 - 【請求項１６】 第１及び第２のプルアップトランジス
タがＮＭＯＳトランジスタで、第１及び第２のプルダウ
ントランジスタがＮＭＯＳトランジスタである請求項１
１記載の半導体メモリ装置。 - 【請求項１７】 第１及び第２のプルアップトランジス
タの周りを共通に囲む第１活性保護ラインと、この第１
活性保護ラインを囲む第２活性保護ラインと、を更に設
けた請求項１６記載の半導体メモリ装置。 - 【請求項１８】 第１活性保護ラインがＰ形活性保護ラ
インで、第２活性保護ラインがＮ形活性保護ラインであ
る請求項１７記載の半導体メモリ装置。 - 【請求項１９】 第１及び第２のプルアップトランジス
タの第１端子がドレインで、第１及び第２のプルアップ
トランジスタの共通第３端子が共通ソースである請求項
１６又は請求項１７記載の半導体メモリ装置。 - 【請求項２０】 多数のパッド中に少なくとも入出力パ
ッドを含む請求項１１記載の半導体メモリ装置。 - 【請求項２１】 多数のパッドにそれぞれＭＯＳトラン
ジスタを備える半導体メモリ装置のパッド構造におい
て、隣接したＭＯＳトランジスタにおけるパッドに接続
されない活性領域を共通にしたことを特徴とするパッド
構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007970A KR0145476B1 (ko) | 1995-04-06 | 1995-04-06 | 칩면적을 줄일 수 있는 패드구조를 가지는 반도체 메모리 장치 |
| KR1995P7970 | 1995-04-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316436A true JPH08316436A (ja) | 1996-11-29 |
| JP2828950B2 JP2828950B2 (ja) | 1998-11-25 |
Family
ID=19411620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8085291A Expired - Lifetime JP2828950B2 (ja) | 1995-04-06 | 1996-04-08 | 半導体メモリ装置のパッド構造 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5962899A (ja) |
| JP (1) | JP2828950B2 (ja) |
| KR (1) | KR0145476B1 (ja) |
| FR (1) | FR2732811B1 (ja) |
| GB (1) | GB2299705B (ja) |
| TW (1) | TW301050B (ja) |
Cited By (3)
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| JP2011530171A (ja) * | 2008-07-30 | 2011-12-15 | クゥアルコム・インコーポレイテッド | 集積回路においてｉ／ｏクラスタを形成するための方法及び装置 |
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| KR100605195B1 (ko) * | 2004-12-31 | 2006-07-31 | 동부일렉트로닉스 주식회사 | 정전 방전 보호 회로를 구비한 패드 |
| KR100828792B1 (ko) | 2005-06-30 | 2008-05-09 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| JP4830371B2 (ja) | 2005-06-30 | 2011-12-07 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4661400B2 (ja) | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4186970B2 (ja) * | 2005-06-30 | 2008-11-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4151688B2 (ja) | 2005-06-30 | 2008-09-17 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010335B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010336B2 (ja) | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP4010332B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US7764278B2 (en) | 2005-06-30 | 2010-07-27 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| US7755587B2 (en) | 2005-06-30 | 2010-07-13 | Seiko Epson Corporation | Integrated circuit device and electronic instrument |
| JP4665677B2 (ja) | 2005-09-09 | 2011-04-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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