JPH0736425B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0736425B2 JPH0736425B2 JP2100389A JP2100389A JPH0736425B2 JP H0736425 B2 JPH0736425 B2 JP H0736425B2 JP 2100389 A JP2100389 A JP 2100389A JP 2100389 A JP2100389 A JP 2100389A JP H0736425 B2 JPH0736425 B2 JP H0736425B2
- Authority
- JP
- Japan
- Prior art keywords
- contact portion
- wiring
- word line
- power supply
- memory cell
- Prior art date
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- Expired - Lifetime
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明の読み出し専用の半導体記憶装置に関する。
（従来の技術） ASIC（特定用途向けIC）等のカスタムLSIに内蔵される
読み出し専用半導体記憶装置（ROM）としては、通常、
クロック・パルスが不要で高速動作が可能なNOR型の非
同期式ROMが使用される。
読み出し専用半導体記憶装置（ROM）としては、通常、
クロック・パルスが不要で高速動作が可能なNOR型の非
同期式ROMが使用される。
第３図は上記NOR型の非同期式ROMの構成を示す回路図で
ある。このROMでは、行デコーダ21及び列デコーダ22に
よってそれぞれ１本のビット線23とワード線24が選択さ
れ、両線の交点に存在している１個のメモリセルトラン
ジスタ25が選択される。メモリセルマトリクスを構成す
る各メモリセルトランジスタ25は、ドレインが対応する
ビット線23に、ゲートが対応するワード線24にそれぞれ
接続されている。
ある。このROMでは、行デコーダ21及び列デコーダ22に
よってそれぞれ１本のビット線23とワード線24が選択さ
れ、両線の交点に存在している１個のメモリセルトラン
ジスタ25が選択される。メモリセルマトリクスを構成す
る各メモリセルトランジスタ25は、ドレインが対応する
ビット線23に、ゲートが対応するワード線24にそれぞれ
接続されている。
各メモリセルトランジスタ25に対応するデータのプログ
ラムは製造工程の途中で行われ、書き込みデータに応じ
て、ソースが電源電圧Vccもしくは接地電圧Vssに接続さ
れる。
ラムは製造工程の途中で行われ、書き込みデータに応じ
て、ソースが電源電圧Vccもしくは接地電圧Vssに接続さ
れる。
上記構成のROMのパターン設計を行う手法の一つとして
マスタースライスによる方法がある。第４図はこのマス
タースライス法により上記第３図のROMを実現した場合
の、１個のメモリセルトランジスタの構成を示すパター
ン平面図である。図において31は多結晶シリコンで構成
され、前記各メモリセルトランジスタ25のゲート電極を
兼ねたワード線であり、32,33,34はそれぞれアルミニウ
ムで構成されたビット線、Vcc配線及びVss配線である。
また、35はメモリセルトランジスタのソース領域となる
Ｎ型拡散層であり、36は上記Ｎ型拡散層35に対し、上記
Vcc配線33の近傍に設けられたコンタクト部、37は上記
Ｎ型拡散層35に対し、上記Vss配線34の近傍に設けられ
たコンタクト部である。また、38はメモリセルトランジ
スタのドレイン領域となるＮ型拡散層、39はこのＮ型拡
散層38に対し、上記ビット線32上に設けられたコンタク
ト部である。
マスタースライスによる方法がある。第４図はこのマス
タースライス法により上記第３図のROMを実現した場合
の、１個のメモリセルトランジスタの構成を示すパター
ン平面図である。図において31は多結晶シリコンで構成
され、前記各メモリセルトランジスタ25のゲート電極を
兼ねたワード線であり、32,33,34はそれぞれアルミニウ
ムで構成されたビット線、Vcc配線及びVss配線である。
また、35はメモリセルトランジスタのソース領域となる
Ｎ型拡散層であり、36は上記Ｎ型拡散層35に対し、上記
Vcc配線33の近傍に設けられたコンタクト部、37は上記
Ｎ型拡散層35に対し、上記Vss配線34の近傍に設けられ
たコンタクト部である。また、38はメモリセルトランジ
スタのドレイン領域となるＮ型拡散層、39はこのＮ型拡
散層38に対し、上記ビット線32上に設けられたコンタク
ト部である。
上記ビット線32を形成する際に、ドレイン領域としての
Ｎ型拡散層38は上記コンタクト部39を介してこのビット
線32と接続されるが、ソース領域としてのＮ型拡散層35
はアルミマスタースライスを用いて上記Vcc配線33もし
くはVss配線34に選択的に接続される。例えば“1"レベ
ルのデータをプログラムする場合には、上記コンタクト
部36の位置にVcc配線33と接続されるようなアルミニウ
ム配線40を形成し、ソース領域としてのＮ型拡散層35を
Vcc配線33と接続する。これに対し、“0"レベルのデー
タをプログラムする場合には、上記コンタクト部37の位
置にVss配線34と接続されるようなアルミニウム配線41
を形成し、ソース領域としてのＮ型拡散層35をVss配線3
4と接続する。
Ｎ型拡散層38は上記コンタクト部39を介してこのビット
線32と接続されるが、ソース領域としてのＮ型拡散層35
はアルミマスタースライスを用いて上記Vcc配線33もし
くはVss配線34に選択的に接続される。例えば“1"レベ
ルのデータをプログラムする場合には、上記コンタクト
部36の位置にVcc配線33と接続されるようなアルミニウ
ム配線40を形成し、ソース領域としてのＮ型拡散層35を
Vcc配線33と接続する。これに対し、“0"レベルのデー
タをプログラムする場合には、上記コンタクト部37の位
置にVss配線34と接続されるようなアルミニウム配線41
を形成し、ソース領域としてのＮ型拡散層35をVss配線3
4と接続する。
ところで、上記構成でなるメモリセルトランジスタ１個
当りのワード線方向の寸法ｌは、図中の各配線幅もしく
は間隔A,B,C,Dにより、次式で与えられる。
当りのワード線方向の寸法ｌは、図中の各配線幅もしく
は間隔A,B,C,Dにより、次式で与えられる。
ｌ＝Ａ＋2B＋2C＋Ｄ …（１） このようなメモリセルトランジスタを多数設けて集積回
路化する場合、素子の集積度を向上させるためには上記
寸法ｌをできるだけ小さくする必要がある。しかしなが
ら、第４図のメモリセルトランジスタでは、Ｎ型拡散層
35と接続を図るための２個のコンタクト部をVcc配線33
とVss配線34との間に配置しているため、上記寸法ｌの
縮小化はそれ程望めない。この結果、メモリセルトラン
ジスタが大形になり、メモリ全体の面積も大きなものと
なる。
路化する場合、素子の集積度を向上させるためには上記
寸法ｌをできるだけ小さくする必要がある。しかしなが
ら、第４図のメモリセルトランジスタでは、Ｎ型拡散層
35と接続を図るための２個のコンタクト部をVcc配線33
とVss配線34との間に配置しているため、上記寸法ｌの
縮小化はそれ程望めない。この結果、メモリセルトラン
ジスタが大形になり、メモリ全体の面積も大きなものと
なる。
（発明が解決しようとする課題） このように従来では、Vcc配線及びVss配線と接続するた
めの２個のコンタクト部を形成し、２個のコンタクト部
のいずれか一方にアルミニウム配線を選択的に設け、ソ
ース領域をVcc配線もしくはVss配線と選択的に接続する
ようにしているので、メモリセルトランジスタが大形に
なり、素子の集積度を高めることができないという欠点
がある。
めの２個のコンタクト部を形成し、２個のコンタクト部
のいずれか一方にアルミニウム配線を選択的に設け、ソ
ース領域をVcc配線もしくはVss配線と選択的に接続する
ようにしているので、メモリセルトランジスタが大形に
なり、素子の集積度を高めることができないという欠点
がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルトランジスタの縮小が可
能であり、もって集積度の高い半導体記憶装置を提供す
ることにある。
あり、その目的は、メモリセルトランジスタの縮小が可
能であり、もって集積度の高い半導体記憶装置を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体記憶装置は、半導体基板上に互いに並
行するように延長された第１及び第２の電源線と、この
第１及び第２の電源線の間に設けられ、これらの電源線
と並行するように延長されたビット線と、上記第１及び
第２の電源線並びに上記ビット線と交差して延長された
ワード線と、このワード線を境にして分割された一方側
で上記第１の電源線上に配置された第１のコンタクト部
と、上記ワード線を境にして分割された一方側で上記第
２の電源線上に配置された第２のコンタクト部と、上記
ワード線を境にして分割された他方側で上記ビット線上
に配置された第３のコンタクト部と、プログラムすべき
データに応じて、上記第１のコンタクト部の位置から上
記ワード線に至る上記基板内もしくは上記第２のコンタ
クト部の位置から上記ワード線に至る上記基板内に形成
されるソース領域と、上記第３のコンタクト部の位置か
ら上記ワード線に至る上記基板内に形成されるドレイン
領域とから構成される。
行するように延長された第１及び第２の電源線と、この
第１及び第２の電源線の間に設けられ、これらの電源線
と並行するように延長されたビット線と、上記第１及び
第２の電源線並びに上記ビット線と交差して延長された
ワード線と、このワード線を境にして分割された一方側
で上記第１の電源線上に配置された第１のコンタクト部
と、上記ワード線を境にして分割された一方側で上記第
２の電源線上に配置された第２のコンタクト部と、上記
ワード線を境にして分割された他方側で上記ビット線上
に配置された第３のコンタクト部と、プログラムすべき
データに応じて、上記第１のコンタクト部の位置から上
記ワード線に至る上記基板内もしくは上記第２のコンタ
クト部の位置から上記ワード線に至る上記基板内に形成
されるソース領域と、上記第３のコンタクト部の位置か
ら上記ワード線に至る上記基板内に形成されるドレイン
領域とから構成される。
（作用） この発明による半導体記憶装置は第１及び第２の電源線
上に第１及び第２のコンタクト部を設け、プログラムす
べきデータに応じて上記第１もしくは第２のコンタクト
部の位置にソース領域を形成する。
上に第１及び第２のコンタクト部を設け、プログラムす
べきデータに応じて上記第１もしくは第２のコンタクト
部の位置にソース領域を形成する。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図は前記第３図のNOR型の非同期式ROM（Read Only
Memory）をマスタースライス法によって実現した場合
の、１個のメモリセルトランジスタの構成を示すパター
ン平面図である。図において、１は図示しない半導体基
板上に図示しない絶縁膜を介して設けられ、アルミニウ
ムで構成されたVcc配線であり、２は同じくアルミニウ
ムで構成されたVss配線である。上記両配線1,2は互いに
並行して延長されている。さらに両配線1,2の間には、
同じくアルミニウムで構成されたビット線３が配置され
ており、このビット線３も配線1,2と並行して延長され
ている。さらに、半導体基板上には絶縁膜を介して、上
記Vcc配線１及びVss配線２並びにビット線３と交差する
ように絶縁膜を介して多結晶シリコン配線４が延長され
ている。この多結晶シリコン配線４は前記メモリセルト
ランジスタ（前記第３図中のトランジスタ25）のゲート
電極とワード線を構成している。上記多結晶シリコン配
線４を境にして図中上側の上記Vcc配線１上にはコンタ
クト部５が形成されており、同様に上記多結晶シリコン
配線４を境にして図中上側の上記Vss配線２上にもコン
タクト部６が形成されている。さらに、上記多結晶シリ
コン配線４を境にして図中下側の上記ビット線３上にも
コンタクト部７が形成されている。
Memory）をマスタースライス法によって実現した場合
の、１個のメモリセルトランジスタの構成を示すパター
ン平面図である。図において、１は図示しない半導体基
板上に図示しない絶縁膜を介して設けられ、アルミニウ
ムで構成されたVcc配線であり、２は同じくアルミニウ
ムで構成されたVss配線である。上記両配線1,2は互いに
並行して延長されている。さらに両配線1,2の間には、
同じくアルミニウムで構成されたビット線３が配置され
ており、このビット線３も配線1,2と並行して延長され
ている。さらに、半導体基板上には絶縁膜を介して、上
記Vcc配線１及びVss配線２並びにビット線３と交差する
ように絶縁膜を介して多結晶シリコン配線４が延長され
ている。この多結晶シリコン配線４は前記メモリセルト
ランジスタ（前記第３図中のトランジスタ25）のゲート
電極とワード線を構成している。上記多結晶シリコン配
線４を境にして図中上側の上記Vcc配線１上にはコンタ
クト部５が形成されており、同様に上記多結晶シリコン
配線４を境にして図中上側の上記Vss配線２上にもコン
タクト部６が形成されている。さらに、上記多結晶シリ
コン配線４を境にして図中下側の上記ビット線３上にも
コンタクト部７が形成されている。
このメモリセルトランジスタにおいて、プログラムデー
タが例えば“1"レベルの場合には、上記コンタクト部５
の位置からコンタクト７の位置に至る経路に図示のよう
なSDG領域８が形成される。すなわち、このSDG領域８で
は、コンタクト部５の位置から多結晶シリコン配線４に
至る領域にソース領域としてのＮ型拡散層９が形成さ
れ、コンタクト部７の位置から多結晶シリコン配線４に
至る領域にドレイン領域としてのＮ型拡散層10が形成さ
れ、両拡散領域相互間がチャネル領域にされている。他
方、プログラムデーが例えば“0"レベルの場合には、上
記コンタクト部６の位置からコンタクト部７の位置に至
る経路に図示のようなSDG領域11が形成される。すなわ
ち、このSDG領域11では、コンタクト部６の位置から多
結晶シリコン配線４に至る領域にソース領域としてのＮ
型拡散層12が形成され、コンタクト部７の位置から多結
晶シリコン配線４に至る領域にドレイン領域としてのＮ
型拡散層13が形成され、両拡散領域相互間がチャネル領
域にされている。
タが例えば“1"レベルの場合には、上記コンタクト部５
の位置からコンタクト７の位置に至る経路に図示のよう
なSDG領域８が形成される。すなわち、このSDG領域８で
は、コンタクト部５の位置から多結晶シリコン配線４に
至る領域にソース領域としてのＮ型拡散層９が形成さ
れ、コンタクト部７の位置から多結晶シリコン配線４に
至る領域にドレイン領域としてのＮ型拡散層10が形成さ
れ、両拡散領域相互間がチャネル領域にされている。他
方、プログラムデーが例えば“0"レベルの場合には、上
記コンタクト部６の位置からコンタクト部７の位置に至
る経路に図示のようなSDG領域11が形成される。すなわ
ち、このSDG領域11では、コンタクト部６の位置から多
結晶シリコン配線４に至る領域にソース領域としてのＮ
型拡散層12が形成され、コンタクト部７の位置から多結
晶シリコン配線４に至る領域にドレイン領域としてのＮ
型拡散層13が形成され、両拡散領域相互間がチャネル領
域にされている。
ところで、上記構成でなるメモリセルトランジスタワー
ド線方向の寸法ｌ′は、Vcc及びVss配線1,2の幅を従来
と同様にＡ、コンタクト部と配線との間隔を従来と同様
にＢ、コンタクト部の一辺の寸法を従来と同様にＣとす
ると、次式で与えられる。
ド線方向の寸法ｌ′は、Vcc及びVss配線1,2の幅を従来
と同様にＡ、コンタクト部と配線との間隔を従来と同様
にＢ、コンタクト部の一辺の寸法を従来と同様にＣとす
ると、次式で与えられる。
ｌ′＝Ａ＋2B＋Ｃ …（２） この寸法ｌ′は前記した（１）式と比較すると明らかに
小さい。他方、ビット線３の延長方向における寸法は、
いずれも１本のワード線と２個のコンタクト部を設ける
必要があるため同等である。この結果、ワード線方向の
寸法が縮小できる分だけ、メモリセルトランジスタを小
形化するができる。従って、このようなメモリセルトラ
ンジスタが多数形成されてメモリセルマトリクスを構成
した場合、従来よりも素子の集積度の向上を図ることが
できる。
小さい。他方、ビット線３の延長方向における寸法は、
いずれも１本のワード線と２個のコンタクト部を設ける
必要があるため同等である。この結果、ワード線方向の
寸法が縮小できる分だけ、メモリセルトランジスタを小
形化するができる。従って、このようなメモリセルトラ
ンジスタが多数形成されてメモリセルマトリクスを構成
した場合、従来よりも素子の集積度の向上を図ることが
できる。
第２図は上記第１図のような構成のメモリセルトランジ
スタを多数形成して、メモリセルマトリクスを構成した
場合のパターン平面図である。図示のようにそれぞれ複
数のVcc配線１、Vss配線２が設けられ、Vcc配線１とVss
配線２が交互に配置され、かつそれらの間にビット線３
が配置されている。また、これらVcc配線１、Vss配線２
及びビット線３と交差する方向に、複数の多結晶シリコ
ン配線４が互いに並行して延長するように配置されてい
る。そして、各メモリセルトランジスタでは、ソース領
域をVcc配線と、Vss配線のどちらに接続するかが設計段
階で決定され、これに基づいて設計された不純物導入用
マスクを用いて不純物を導入することにより、図中斜線
を施して示すように前記SDG領域８もしくは11が選択的
に形成される。
スタを多数形成して、メモリセルマトリクスを構成した
場合のパターン平面図である。図示のようにそれぞれ複
数のVcc配線１、Vss配線２が設けられ、Vcc配線１とVss
配線２が交互に配置され、かつそれらの間にビット線３
が配置されている。また、これらVcc配線１、Vss配線２
及びビット線３と交差する方向に、複数の多結晶シリコ
ン配線４が互いに並行して延長するように配置されてい
る。そして、各メモリセルトランジスタでは、ソース領
域をVcc配線と、Vss配線のどちらに接続するかが設計段
階で決定され、これに基づいて設計された不純物導入用
マスクを用いて不純物を導入することにより、図中斜線
を施して示すように前記SDG領域８もしくは11が選択的
に形成される。
上記構成によれば、斜線で示すように隣接されたメモリ
セルトランジスタでは必要に応じてコンタクト部が共用
できるので上述したようにパターン面積が大幅に縮小で
きる。また、従来のようにVcc配線、Vss配線にアルミマ
スタースライスすることがなくなるので、製造工程数、
コストが減少する利点がある。
セルトランジスタでは必要に応じてコンタクト部が共用
できるので上述したようにパターン面積が大幅に縮小で
きる。また、従来のようにVcc配線、Vss配線にアルミマ
スタースライスすることがなくなるので、製造工程数、
コストが減少する利点がある。
［発明の効果］ 以上説明したようにこの発明によれば、メモリセルトラ
ンジスタの縮小化が可能であり、もって集積度の高い半
導体記憶装置が提供できる。
ンジスタの縮小化が可能であり、もって集積度の高い半
導体記憶装置が提供できる。
第１図はこの発明に係る半導体記憶装置で使用されるメ
モリセルトランジスタのパターン平面図、第２図は上記
メモリセルトランジスタが多数形成されたメモリセルマ
トリクスの構成を示すパターン平面図、第３図はROMの
構成を説明するための回路図、第４図は上記第３図回路
で使用されるメモリセルトランジスタの従来の構成を示
すパターン平面図である。 １……Vcc配線、２……Vss配線、３……ビット線、４…
…ワード線、5,6,7……コンタクト部、8,11……SDG領
域、9,10,12,13……Ｎ型拡散層。
モリセルトランジスタのパターン平面図、第２図は上記
メモリセルトランジスタが多数形成されたメモリセルマ
トリクスの構成を示すパターン平面図、第３図はROMの
構成を説明するための回路図、第４図は上記第３図回路
で使用されるメモリセルトランジスタの従来の構成を示
すパターン平面図である。 １……Vcc配線、２……Vss配線、３……ビット線、４…
…ワード線、5,6,7……コンタクト部、8,11……SDG領
域、9,10,12,13……Ｎ型拡散層。
Claims (1)
- 【請求項１】半導体基板上に互いに並行するように延長
された第１及び第２の電源線と、 上記第１及び第２の電源線の間に設けられ、これら電源
線と並行するように延長されたビット線と、 上記第１及び第２の電源線並びに上記ビット線と交差し
て延長されたワード線と、 上記ワード線を境にして分割された一方側で上記第１の
電源線上に配置された第１のコンタクト部と、 上記ワード線を境にして分割された一方側で上記第２の
電源線上に配置された第２のコンタクト部と、 上記ワード線を境にして分割された他方側で上記ビット
線上に配置された第３のコンタクト部と、 プログラムすべきデータに応じて、上記第１のコンタク
ト部の位置から上記ワード線に至る上記基板内もしくは
上記第２のコンタクト部の位置から上記ワード線に至る
上記基板内に形成されるソース領域と、 上記第３のコンタクト部の位置から上記ワード線に至る
上記基板内に形成されるドレイン領域とを具備したこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100389A JPH0736425B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100389A JPH0736425B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202055A JPH02202055A (ja) | 1990-08-10 |
| JPH0736425B2 true JPH0736425B2 (ja) | 1995-04-19 |
Family
ID=12042911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100389A Expired - Lifetime JPH0736425B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736425B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355550B1 (en) * | 2000-05-19 | 2002-03-12 | Motorola, Inc. | Ultra-late programming ROM and method of manufacture |
| JP4624093B2 (ja) * | 2003-12-19 | 2011-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置及びｉｄタグ |
-
1989
- 1989-01-31 JP JP2100389A patent/JPH0736425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02202055A (ja) | 1990-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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