JPH06188393A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06188393A JPH06188393A JP4340226A JP34022692A JPH06188393A JP H06188393 A JPH06188393 A JP H06188393A JP 4340226 A JP4340226 A JP 4340226A JP 34022692 A JP34022692 A JP 34022692A JP H06188393 A JPH06188393 A JP H06188393A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリセルアレイ領域の内部と周辺部とでメ
モリセルの特性を均一化することができ、信頼性の向上
をはかり得る半導体記憶装置を提供すること。 【構成】 半導体基板に浮遊ゲートと制御ゲートを積層
形成した電気的書き替え可能なメモリセルを配列形成
し、複数個のメモリセルをそれらのソース，ドレイン拡
散層を隣接するもの同士で接続したＮＡＮＤセル構造の
半導体記憶装置において、セルアレイ領域外側のフィー
ルド領域端部に、セルアレイ領域中の素子と同じピッチ
（素子一つあたりの寸法）を持つダミー素子領域１１を
形成したことを特徴とする。
モリセルの特性を均一化することができ、信頼性の向上
をはかり得る半導体記憶装置を提供すること。 【構成】 半導体基板に浮遊ゲートと制御ゲートを積層
形成した電気的書き替え可能なメモリセルを配列形成
し、複数個のメモリセルをそれらのソース，ドレイン拡
散層を隣接するもの同士で接続したＮＡＮＤセル構造の
半導体記憶装置において、セルアレイ領域外側のフィー
ルド領域端部に、セルアレイ領域中の素子と同じピッチ
（素子一つあたりの寸法）を持つダミー素子領域１１を
形成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数のメモリセルが配
列形成された半導体記憶装置に係わり、特にＮＡＮＤセ
ル型ＥＥＰＲＯＭ等の半導体記憶装置に関する。
列形成された半導体記憶装置に係わり、特にＮＡＮＤセ
ル型ＥＥＰＲＯＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、浮遊ゲートと制御ゲートを有
する電気的書替え可能なメモリセルを用いたＥＥＰＲＯ
Ｍが知られている。なかでも、複数のメモリセルのソー
ス，ドレイン拡散層を隣接するもの同士で共用する形で
直列接続してＮＡＮＤセルを構成したＥＥＰＲＯＭは、
高集積化できるものとして注目されている。
する電気的書替え可能なメモリセルを用いたＥＥＰＲＯ
Ｍが知られている。なかでも、複数のメモリセルのソー
ス，ドレイン拡散層を隣接するもの同士で共用する形で
直列接続してＮＡＮＤセルを構成したＥＥＰＲＯＭは、
高集積化できるものとして注目されている。
【０００３】しかしながら、この種のＥＥＰＲＯＭにお
いては、メモリセルが配列形成されたセルアレイ領域の
周辺部のメモリセルが、内部のそれと形状や特性が異な
るという問題がある。これには、以下の３つの原因があ
る。
いては、メモリセルが配列形成されたセルアレイ領域の
周辺部のメモリセルが、内部のそれと形状や特性が異な
るという問題がある。これには、以下の３つの原因があ
る。
【０００４】通常この種のメモリセルでは、浮遊ゲート
と制御ゲート間の結合容量を十分大きくするために、浮
遊ゲートは素子領域からフィールド領域上に一部延在す
るように配設される。ところが、セルアレイ領域内部に
素子領域と交互に形成されるフィールド領域に比べて、
セルアレイ領域外部のフィールド領域は広い面積を持
つ。従って、フィールド酸化膜を通常のＬＯＣＯＳ法で
形成した場合、セルアレイ領域内部でセル間を分離する
ための狭いフィールド酸化膜の盛り上がりに比べて、セ
ルアレイ領域外部の広いフィールド領域でのフィールド
酸化膜の盛り上がりが大きくなる。その結果、平坦性の
異なるセルアレイ領域内部とその周辺部とでは、加工さ
れる浮遊ゲート及び制御ゲートの形状が異なったものと
なる。これが、メモリセル特性のばらつきの原因とな
る。
と制御ゲート間の結合容量を十分大きくするために、浮
遊ゲートは素子領域からフィールド領域上に一部延在す
るように配設される。ところが、セルアレイ領域内部に
素子領域と交互に形成されるフィールド領域に比べて、
セルアレイ領域外部のフィールド領域は広い面積を持
つ。従って、フィールド酸化膜を通常のＬＯＣＯＳ法で
形成した場合、セルアレイ領域内部でセル間を分離する
ための狭いフィールド酸化膜の盛り上がりに比べて、セ
ルアレイ領域外部の広いフィールド領域でのフィールド
酸化膜の盛り上がりが大きくなる。その結果、平坦性の
異なるセルアレイ領域内部とその周辺部とでは、加工さ
れる浮遊ゲート及び制御ゲートの形状が異なったものと
なる。これが、メモリセル特性のばらつきの原因とな
る。
【０００５】２つ目の原因は、フィールド領域にイオン
注入により形成される反転防止層の不純物のしみ出し効
果が、セルアレイ領域内部に位置するフィールド領域と
セルアレイ周辺部とでは異なることである。これは、セ
ルアレイ領域内部の狭いフィールド領域に比べて、セル
アレイ領域外部の広いフィールド領域には十分多量の不
純物が導入されるためである。これも、メモリセルの特
性のばらつきとなって現れる。
注入により形成される反転防止層の不純物のしみ出し効
果が、セルアレイ領域内部に位置するフィールド領域と
セルアレイ周辺部とでは異なることである。これは、セ
ルアレイ領域内部の狭いフィールド領域に比べて、セル
アレイ領域外部の広いフィールド領域には十分多量の不
純物が導入されるためである。これも、メモリセルの特
性のばらつきとなって現れる。
【０００６】３つ目の原因は、セルアレイ領域の内外
で、素子の生じるピッチが異なっているために生じる、
エッチング時のローディング効果である。このローディ
ング効果によるエッチング後の形状の不均一さは、メモ
リセルの特性を不均一にする原因となる。
で、素子の生じるピッチが異なっているために生じる、
エッチング時のローディング効果である。このローディ
ング効果によるエッチング後の形状の不均一さは、メモ
リセルの特性を不均一にする原因となる。
【０００７】なお、同様の問題は、ＮＡＮＤセル型ＥＥ
ＰＲＯＭに限らず、ＮＯＲ型のＥＥＰＲＯＭにもある
し、またＥＥＰＲＯＭだけでなく、ＤＲＡＭやＳＲＡＭ
等の各種半導体記憶装置にもある。
ＰＲＯＭに限らず、ＮＯＲ型のＥＥＰＲＯＭにもある
し、またＥＥＰＲＯＭだけでなく、ＤＲＡＭやＳＲＡＭ
等の各種半導体記憶装置にもある。
【０００８】
【発明が解決しようとする課題】このように従来の半導
体記憶装置では、メモリセルが配列形成されたメモリセ
ルアレイ領域の内部と周辺部とでメモリセルの形状が異
なったものとなり、これがメモリセルの特性を不均一に
する要因となっていた。
体記憶装置では、メモリセルが配列形成されたメモリセ
ルアレイ領域の内部と周辺部とでメモリセルの形状が異
なったものとなり、これがメモリセルの特性を不均一に
する要因となっていた。
【０００９】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、メモリセルアレイ領
域の内部と周辺部とでメモリセルの特性を均一化するこ
とができ、信頼性の向上をはかり得る半導体記憶装置を
提供することにある。
もので、その目的とするところは、メモリセルアレイ領
域の内部と周辺部とでメモリセルの特性を均一化するこ
とができ、信頼性の向上をはかり得る半導体記憶装置を
提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成を採用している。
に本発明は次のような構成を採用している。
【００１１】即ち、本発明（請求項１）は、半導体基板
に複数のメモリセルが配列形成されたセルアレイ領域を
有する半導体記憶装置において、セルアレイ領域外側の
フィールド領域端部に、セルアレイ領域中の素子と同じ
ピッチ（素子一つあたりの寸法）を持つダミー素子領域
を形成したことを特徴とする。
に複数のメモリセルが配列形成されたセルアレイ領域を
有する半導体記憶装置において、セルアレイ領域外側の
フィールド領域端部に、セルアレイ領域中の素子と同じ
ピッチ（素子一つあたりの寸法）を持つダミー素子領域
を形成したことを特徴とする。
【００１２】また、本発明（請求項２）は、半導体基板
に複数のメモリセルが配列形成されたセルアレイ領域を
有する半導体記憶装置において、セルアレイ領域内に所
定ビット毎に配線コンタクトのために設けられた広いフ
ィールド領域に、セルアレイ領域中の素子と同じピッチ
（素子一つあたりの寸法）を持つダミー素子領域を形成
したことを特徴とする。
に複数のメモリセルが配列形成されたセルアレイ領域を
有する半導体記憶装置において、セルアレイ領域内に所
定ビット毎に配線コンタクトのために設けられた広いフ
ィールド領域に、セルアレイ領域中の素子と同じピッチ
（素子一つあたりの寸法）を持つダミー素子領域を形成
したことを特徴とする。
【００１３】
【作用】本発明によれば、セルアレイ領域外部のフィー
ルド領域端部、又はセルアレイ領域内の所定ビット毎に
配線コンタクトのために設けられた広いフィールド領域
に、セルアレイ領域内部の素子と同じピッチを持つダミ
ー素子で形成されたダミー素子領域を設けることによっ
て、セルアレイ領域でのパターン加工条件や不純物のし
み出し効果がセルアレイ領域全体で均一になる。従っ
て、セルアレイ領域内全体のメモリセル特性の均一性が
向上し、信頼性の向上をはかることが可能となる。
ルド領域端部、又はセルアレイ領域内の所定ビット毎に
配線コンタクトのために設けられた広いフィールド領域
に、セルアレイ領域内部の素子と同じピッチを持つダミ
ー素子で形成されたダミー素子領域を設けることによっ
て、セルアレイ領域でのパターン加工条件や不純物のし
み出し効果がセルアレイ領域全体で均一になる。従っ
て、セルアレイ領域内全体のメモリセル特性の均一性が
向上し、信頼性の向上をはかることが可能となる。
【００１４】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００１５】図１は、本発明の一実施例に係わるＮＡＮ
Ｄセル型ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウト
であり、図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及
びＢ−Ｂ′断面図であり、図３はＮＡＮＤセルアレイの
等価回路である。この実施例では、４個のメモリセルＭ
1 〜Ｍ4 と２個の選択ゲートＳ1 ，Ｓ2 を、それらのソ
ース，ドレイン拡散層を隣接するもの同士で共用する形
で直列接続してＮＡＮＤセルが構成される。そして、こ
のようなＮＡＮＤセルがマトリクス配列されてセルアレ
イが構成されている。
Ｄセル型ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウト
であり、図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及
びＢ−Ｂ′断面図であり、図３はＮＡＮＤセルアレイの
等価回路である。この実施例では、４個のメモリセルＭ
1 〜Ｍ4 と２個の選択ゲートＳ1 ，Ｓ2 を、それらのソ
ース，ドレイン拡散層を隣接するもの同士で共用する形
で直列接続してＮＡＮＤセルが構成される。そして、こ
のようなＮＡＮＤセルがマトリクス配列されてセルアレ
イが構成されている。
【００１６】ＮＡＮＤセルのドレインは選択ゲートＳ1
を介してビット線ＢＬ1 に接続され、ソースは選択ゲー
トＳ2 を介してソース線ＳＳに接続されている。各メモ
リセルの制御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差
して連続的に配設されてワード線となる。この実施例で
は４個のメモリセルでＮＡＮＤセルを構成しているが、
一般に２n 個のメモリセルで一つのＮＡＮＤセルを構成
することができる。
を介してビット線ＢＬ1 に接続され、ソースは選択ゲー
トＳ2 を介してソース線ＳＳに接続されている。各メモ
リセルの制御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差
して連続的に配設されてワード線となる。この実施例で
は４個のメモリセルでＮＡＮＤセルを構成しているが、
一般に２n 個のメモリセルで一つのＮＡＮＤセルを構成
することができる。
【００１７】具体的なメモリセル構造を、図２により説
明する。この実施例では、ｎ型シリコン基板１にｐ型ウ
ェル２が形成され、このｐ型ウェル２にセルアレイが構
成されている。周辺回路は、セルアレイ領域とは別に形
成されたｐ型ウェルに形成される。ｐ型ウェル２にはＬ
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。
明する。この実施例では、ｎ型シリコン基板１にｐ型ウ
ェル２が形成され、このｐ型ウェル２にセルアレイが構
成されている。周辺回路は、セルアレイ領域とは別に形
成されたｐ型ウェルに形成される。ｐ型ウェル２にはＬ
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。
【００１８】第１ゲート酸化膜３は、５〜２０ｎｍの熱
酸化膜であり、第２ゲート酸化膜５は１５〜４０ｎｍの
熱酸化膜である。また、浮遊ゲート４は５０〜４００ｎ
ｍの第１層多結晶シリコンにより形成され、制御ゲート
６は１００〜４００ｎｍの第２層多結晶シリコンにより
形成される。各メモリセルのソース，ドレインとなるｎ
型拡散層９は隣接するもの同士で共用する形で接続さ
れ、それにより４個のメモリセルが直列接続される。そ
して、これらのゲート及び拡散層が形成された基板上は
ＣＶＤ絶縁膜７で覆われ、この上にビット線８が配設さ
れる。
酸化膜であり、第２ゲート酸化膜５は１５〜４０ｎｍの
熱酸化膜である。また、浮遊ゲート４は５０〜４００ｎ
ｍの第１層多結晶シリコンにより形成され、制御ゲート
６は１００〜４００ｎｍの第２層多結晶シリコンにより
形成される。各メモリセルのソース，ドレインとなるｎ
型拡散層９は隣接するもの同士で共用する形で接続さ
れ、それにより４個のメモリセルが直列接続される。そ
して、これらのゲート及び拡散層が形成された基板上は
ＣＶＤ絶縁膜７で覆われ、この上にビット線８が配設さ
れる。
【００１９】２つの選択ゲートＳ1 、Ｓ2 の部分は、ゲ
ート酸化膜３2 の膜厚が２５〜４０ｎｍで形成される。
ゲート電極４5 ，４6 は、浮遊ゲート４と同じ第１層多
結シリコン膜を用いて形成されている。そして、制御ゲ
ート６と同じ第２層多結晶シリコン膜により形成された
配線６5 ，６6 がゲート電極４5 ，４6 に重ねて形成さ
れ、所定間隔毎にスルーホールを介してゲート電極
４5 ，４6 に接続されている。
ート酸化膜３2 の膜厚が２５〜４０ｎｍで形成される。
ゲート電極４5 ，４6 は、浮遊ゲート４と同じ第１層多
結シリコン膜を用いて形成されている。そして、制御ゲ
ート６と同じ第２層多結晶シリコン膜により形成された
配線６5 ，６6 がゲート電極４5 ，４6 に重ねて形成さ
れ、所定間隔毎にスルーホールを介してゲート電極
４5 ，４6 に接続されている。
【００２０】各メモリセルの浮遊ゲート４，制御ゲート
６，選択ゲートのゲート電極４5 ，４6 及び配線６5 ，
６6 は、ゲート長方向には同じエッチングマスクを用い
て同時にパターニングされている。そして、ソース，ド
レイン拡散層となるｎ型層９は、これらのゲート電極及
び配線をマスクとして砒素又は燐をイオン注入して形成
されている。
６，選択ゲートのゲート電極４5 ，４6 及び配線６5 ，
６6 は、ゲート長方向には同じエッチングマスクを用い
て同時にパターニングされている。そして、ソース，ド
レイン拡散層となるｎ型層９は、これらのゲート電極及
び配線をマスクとして砒素又は燐をイオン注入して形成
されている。
【００２１】メモリセルの浮遊ゲート４は、図２（ａ）
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６間の容量Ｃ2 に比べ小さく設定
されている。具体的な数値例をあげて説明する。１μｍ
ルールに従って浮遊ゲート４及び制御ゲート６を、幅１
μｍ，チャネル長１μｍとする。また、浮遊ゲート４は
フィールド領域上に両側に１μｍずつ延在させる。第１
ゲート酸化膜３は２０ｎｍ、第２ゲート酸化膜５は３５
ｎｍとする。熱酸化膜の誘電率をεとすると、結合容量
Ｃ1 、Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０２ Ｃ2 ＝３ε／０．０３５ となる。即ち、Ｃ1 ／Ｃ2 なる条件を満たしている。
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６間の容量Ｃ2 に比べ小さく設定
されている。具体的な数値例をあげて説明する。１μｍ
ルールに従って浮遊ゲート４及び制御ゲート６を、幅１
μｍ，チャネル長１μｍとする。また、浮遊ゲート４は
フィールド領域上に両側に１μｍずつ延在させる。第１
ゲート酸化膜３は２０ｎｍ、第２ゲート酸化膜５は３５
ｎｍとする。熱酸化膜の誘電率をεとすると、結合容量
Ｃ1 、Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０２ Ｃ2 ＝３ε／０．０３５ となる。即ち、Ｃ1 ／Ｃ2 なる条件を満たしている。
【００２２】図４は、セルアレイ領域周辺部とこれに接
するフィールド領域部分のレイアウトである。セルアレ
イの制御ゲート線が走る方向、即ちワード線方向の端部
のフィールド領域（セルアレイ領域外）には、斜線で示
したようにセルアレイ領域内の素子と同じピッチでダミ
ー素子が形成されたダミー素子領域１１が設けられてい
る。
するフィールド領域部分のレイアウトである。セルアレ
イの制御ゲート線が走る方向、即ちワード線方向の端部
のフィールド領域（セルアレイ領域外）には、斜線で示
したようにセルアレイ領域内の素子と同じピッチでダミ
ー素子が形成されたダミー素子領域１１が設けられてい
る。
【００２３】セルアレイ領域内の素子領域間隔をａとし
て、セルアレイ領域内の最も端にある素子領域とフィー
ルド領域内に形成されるダミー素子領域１１との間隔を
ａとしている。セルアレイ領域のｐ型ウェルはこのダミ
ー素子領域の下まで形成されており、このダミー素子領
域１１上に配設されたＡｌ配線１３を高濃度ｐ型拡散層
１２を介してｐ型ウェルにコンタクトさせている。１４
がそのコンタクト部である。また、Ａｌ配線１３は第３
層多結晶シリコン膜により形成された接地線１５にもコ
ンタクトさせている。１６がそのコンタクト部である。
て、セルアレイ領域内の最も端にある素子領域とフィー
ルド領域内に形成されるダミー素子領域１１との間隔を
ａとしている。セルアレイ領域のｐ型ウェルはこのダミ
ー素子領域の下まで形成されており、このダミー素子領
域１１上に配設されたＡｌ配線１３を高濃度ｐ型拡散層
１２を介してｐ型ウェルにコンタクトさせている。１４
がそのコンタクト部である。また、Ａｌ配線１３は第３
層多結晶シリコン膜により形成された接地線１５にもコ
ンタクトさせている。１６がそのコンタクト部である。
【００２４】さらに、セルアレイ領域内において、各Ｎ
ＡＮＤセル毎の浮遊ゲート４を分離するための第１層多
結晶シリコン膜のスリット２４を、ダミー素子の両側に
も形成し、そのスリット幅ｃ及び両素子からの距離ｂ
も、セルアレイ領域内のそれと同一とした。
ＡＮＤセル毎の浮遊ゲート４を分離するための第１層多
結晶シリコン膜のスリット２４を、ダミー素子の両側に
も形成し、そのスリット幅ｃ及び両素子からの距離ｂ
も、セルアレイ領域内のそれと同一とした。
【００２５】一方、セルアレイ領域内部の素子と同じピ
ッチを持つダミー素子により形成されたダミー素子領域
は、セルアレイ領域外部のみならず、セルアレイ領域内
部の配線コンタクト等のために所定ビット毎に広いフィ
ールド領域となる部分に設けられる。図５及び図６はそ
れらの部分のレイアウトを示している。
ッチを持つダミー素子により形成されたダミー素子領域
は、セルアレイ領域外部のみならず、セルアレイ領域内
部の配線コンタクト等のために所定ビット毎に広いフィ
ールド領域となる部分に設けられる。図５及び図６はそ
れらの部分のレイアウトを示している。
【００２６】図５は、選択ゲート線ＳＧ1 ，ＳＧ2 の第
２層多結晶シリコン膜を相互にコンタクトさせるコンタ
クト部１７が設けられるセルアレイ領域内部のフィール
ド領域を示している。セルアレイ領域内部でも、このよ
うなコンタクト部１７が設けられるフィールド領域は、
他のセルアレイ領域内のフィールド領域に比べて面積が
大きい。そこで、このようなフィールド領域に、斜線で
示すようなセルアレイ領域内部の素子と同じピッチを持
つダミー素子により形成されたダミー素子領域１８が設
けられる。フィールド領域の面積の大きさに応じて、ダ
ミー素子領域１８は複数個形成される。図５の例では、
ダミー素子領域１８は３個形成されている。
２層多結晶シリコン膜を相互にコンタクトさせるコンタ
クト部１７が設けられるセルアレイ領域内部のフィール
ド領域を示している。セルアレイ領域内部でも、このよ
うなコンタクト部１７が設けられるフィールド領域は、
他のセルアレイ領域内のフィールド領域に比べて面積が
大きい。そこで、このようなフィールド領域に、斜線で
示すようなセルアレイ領域内部の素子と同じピッチを持
つダミー素子により形成されたダミー素子領域１８が設
けられる。フィールド領域の面積の大きさに応じて、ダ
ミー素子領域１８は複数個形成される。図５の例では、
ダミー素子領域１８は３個形成されている。
【００２７】図６は、セルアレイ領域内部で接地線１５
とｐ型ウェルとをＡｌ配線１３によって接続する部分の
レイアウトである。この部分もＡｌ配線１３とそのコン
タクトのために広いフィールド領域となるので、ここに
も同様に斜線で示すようなセルアレイ領域内部の素子と
同じピッチを持つダミー素子により形成されたダミー素
子領域１９が設けられる。Ａｌ配線１３は、コンタクト
部２２で高濃度ｐ型層２１を介してｐ型ウェルにコンタ
クトし、また第３層多結晶シリコン膜からなる接地線１
５に対してコンタクト部２０でコンタクトする。
とｐ型ウェルとをＡｌ配線１３によって接続する部分の
レイアウトである。この部分もＡｌ配線１３とそのコン
タクトのために広いフィールド領域となるので、ここに
も同様に斜線で示すようなセルアレイ領域内部の素子と
同じピッチを持つダミー素子により形成されたダミー素
子領域１９が設けられる。Ａｌ配線１３は、コンタクト
部２２で高濃度ｐ型層２１を介してｐ型ウェルにコンタ
クトし、また第３層多結晶シリコン膜からなる接地線１
５に対してコンタクト部２０でコンタクトする。
【００２８】次に、ダミー素子を設けたことによる効果
について説明する。図７は、図４のＡ−Ａ′断面に相当
するもので、（ａ）は本実施例、（ｂ）はセルアレイ内
部領域の素子ピッチと周期の異なるダミー素子を持つ参
考例、（ｃ）はダミー素子領域のない従来例である。
について説明する。図７は、図４のＡ−Ａ′断面に相当
するもので、（ａ）は本実施例、（ｂ）はセルアレイ内
部領域の素子ピッチと周期の異なるダミー素子を持つ参
考例、（ｃ）はダミー素子領域のない従来例である。
【００２９】図７（ｃ）に示すような、従来のダミー素
子領域のない構造では、セルアレイ領域端部ではフィー
ルド酸化膜１０の段差がセルアレイ領域内部より大きく
なり、従って浮遊ゲート及び制御ゲートの加工の際の平
坦性がセルアレイ領域内部とは異なる。また、反転防止
層２３の不純物のしみ出し効果はセルアレイ領域端部の
メモリセルについて大きい。これらが前述したように、
セルアレイ領域内のメモリセル特性のばらつきの原因と
なっている。
子領域のない構造では、セルアレイ領域端部ではフィー
ルド酸化膜１０の段差がセルアレイ領域内部より大きく
なり、従って浮遊ゲート及び制御ゲートの加工の際の平
坦性がセルアレイ領域内部とは異なる。また、反転防止
層２３の不純物のしみ出し効果はセルアレイ領域端部の
メモリセルについて大きい。これらが前述したように、
セルアレイ領域内のメモリセル特性のばらつきの原因と
なっている。
【００３０】これに対して、セルアレイ内部領域の素子
ピッチと周期の異なるダミー素子を持つ構造では、図７
（ｂ）に示すように、セルアレイ領域内の全てのメモリ
セルは、ゲート電極の加工条件や反転防止層の不純物の
しみ出し効果が等しくなり、ダミー素子領域を形成しな
い場合よりも、均一性の優れたメモリセル特性が得られ
る。しかしながら、メモリセルアレイ領域内とダミー素
子領域とで素子のピッチが異なっているため、エッチン
グ時のローディング効果によって、セルアレイ内部領域
とダミー素子領域とのエッチング後の形状が異なってし
まう。
ピッチと周期の異なるダミー素子を持つ構造では、図７
（ｂ）に示すように、セルアレイ領域内の全てのメモリ
セルは、ゲート電極の加工条件や反転防止層の不純物の
しみ出し効果が等しくなり、ダミー素子領域を形成しな
い場合よりも、均一性の優れたメモリセル特性が得られ
る。しかしながら、メモリセルアレイ領域内とダミー素
子領域とで素子のピッチが異なっているため、エッチン
グ時のローディング効果によって、セルアレイ内部領域
とダミー素子領域とのエッチング後の形状が異なってし
まう。
【００３１】ところが、図７（ａ）に示した本実施例の
ように、セルアレイ領域外のフィールド領域端部にセル
アレイ内部と同じピッチを持つダミー素子で形成された
ダミー素子領域が設けられていると、セルアレイ内外の
素子ピッチが同一のために、ローディング効果が緩和さ
れ、セルアレイ内外のエッチング後の形状が同一とな
る。従ってこの実施例によれば、より均一性の優れたメ
モリ特性が得られる。
ように、セルアレイ領域外のフィールド領域端部にセル
アレイ内部と同じピッチを持つダミー素子で形成された
ダミー素子領域が設けられていると、セルアレイ内外の
素子ピッチが同一のために、ローディング効果が緩和さ
れ、セルアレイ内外のエッチング後の形状が同一とな
る。従ってこの実施例によれば、より均一性の優れたメ
モリ特性が得られる。
【００３２】このように本実施例によれば、セルアレイ
領域外部のフィールド領域端部及びセルアレイ領域内に
配線コンタクトのために設けられた広いフィールド領域
に、セルアレイ領域内部の素子と同じピッチを持つダミ
ー素子で形成されたダミー素子領域１１，１８，１９を
設けることによって、セルアレイ領域でのパターン加工
条件や不純物のしみ出し効果がセルアレイ領域全体で均
一になる。従って、セルアレイ領域内全体のメモリセル
特性の均一性が向上し、信頼性の向上をはかることが可
能となる。
領域外部のフィールド領域端部及びセルアレイ領域内に
配線コンタクトのために設けられた広いフィールド領域
に、セルアレイ領域内部の素子と同じピッチを持つダミ
ー素子で形成されたダミー素子領域１１，１８，１９を
設けることによって、セルアレイ領域でのパターン加工
条件や不純物のしみ出し効果がセルアレイ領域全体で均
一になる。従って、セルアレイ領域内全体のメモリセル
特性の均一性が向上し、信頼性の向上をはかることが可
能となる。
【００３３】次に、本実施例のＮＡＮＤセル型ＥＥＰＲ
ＯＭの動作について説明しておく。以下の動作説明で
は、データ消去の場合の昇圧電位をＶpp1 とし、データ
書き込みに用いる昇圧電位をＶpp2 とする。例えば、Ｖ
pp1 ＝１８Ｖ，Ｖpp2 ＝１２〜２０Ｖとするが、これら
を共通の昇圧電位としてもよい。まず、データ消去は選
択されたＮＡＮＤセル内の全てのメモリセルに対して一
括して行われる。このとき、ＮＡＮＤセル内の全ての制
御ゲート線ＣＧ1 〜ＣＧ4 を０Ｖとし、ｎ型シリコン基
板１，セルアレイ領域のｐ型ウェル２，ビット線ＢＬ，
選択ゲート線ＳＧ1 ，ＳＧ2 に昇圧電位Ｖpp1 を与え
る。これにより、全てのメモリセルで浮遊ゲートからｐ
型ウェルに電子がトンネル電流により放出される。この
電子放出によって、メモリセルのしきい値電圧は負方向
に移動して、“０”となる。
ＯＭの動作について説明しておく。以下の動作説明で
は、データ消去の場合の昇圧電位をＶpp1 とし、データ
書き込みに用いる昇圧電位をＶpp2 とする。例えば、Ｖ
pp1 ＝１８Ｖ，Ｖpp2 ＝１２〜２０Ｖとするが、これら
を共通の昇圧電位としてもよい。まず、データ消去は選
択されたＮＡＮＤセル内の全てのメモリセルに対して一
括して行われる。このとき、ＮＡＮＤセル内の全ての制
御ゲート線ＣＧ1 〜ＣＧ4 を０Ｖとし、ｎ型シリコン基
板１，セルアレイ領域のｐ型ウェル２，ビット線ＢＬ，
選択ゲート線ＳＧ1 ，ＳＧ2 に昇圧電位Ｖpp1 を与え
る。これにより、全てのメモリセルで浮遊ゲートからｐ
型ウェルに電子がトンネル電流により放出される。この
電子放出によって、メモリセルのしきい値電圧は負方向
に移動して、“０”となる。
【００３４】ＮＡＮＤセルへのデータ書き込みは、ＮＡ
ＮＤセル内のビット線から遠い方のメモリセルＭ4 から
順に行われる。即ち、メモリセルＭ4 へのデータ書き込
み時は、ドレイン側の選択ゲート線ＳＧ1 に中間電位Ｖ
ppM として、例えば（１／２）Ｖpp1 を与え、ソース側
の選択ゲート線ＳＧ2 は０Ｖとし、メモリセルＭ4 の制
御ゲート線ＣＧ4 にＶpp2 、残りの制御ゲート線ＣＧ1
〜ＣＧ3 に中間電位ＶppM が与えられる。ｐ型ウェル２
及び基板１は０Ｖとする。ビット線ＢＬには、データ
“０”，“１”に応じて、それぞれ０Ｖ，中間電位Ｖpp
M が与えられる。例えば、ビット線ＢＬに０Ｖを与えた
ときは、これが非選択のメモリセルＭ1 〜Ｍ3 を通して
選択メモリセルＭ4 のドレインまで伝達され、制御ゲー
トに高電位が印加されたメモリセルＭ4 でドレインから
浮遊ゲートにトンネル電流によって電子が注入される。
これにより、しきい値は正方向に移動して、データ
“１”が書込まれる。ビット線に中間電位ＶppM を与え
たときは、選択メモリセルで状態変化はなくデータ
“０”のまま保たれる。以下、順次選択制御ゲート線を
Ｖppとして、メモリセルＭ3 ，Ｍ2 ，Ｍ1 とデータ書き
込みが行われる。
ＮＤセル内のビット線から遠い方のメモリセルＭ4 から
順に行われる。即ち、メモリセルＭ4 へのデータ書き込
み時は、ドレイン側の選択ゲート線ＳＧ1 に中間電位Ｖ
ppM として、例えば（１／２）Ｖpp1 を与え、ソース側
の選択ゲート線ＳＧ2 は０Ｖとし、メモリセルＭ4 の制
御ゲート線ＣＧ4 にＶpp2 、残りの制御ゲート線ＣＧ1
〜ＣＧ3 に中間電位ＶppM が与えられる。ｐ型ウェル２
及び基板１は０Ｖとする。ビット線ＢＬには、データ
“０”，“１”に応じて、それぞれ０Ｖ，中間電位Ｖpp
M が与えられる。例えば、ビット線ＢＬに０Ｖを与えた
ときは、これが非選択のメモリセルＭ1 〜Ｍ3 を通して
選択メモリセルＭ4 のドレインまで伝達され、制御ゲー
トに高電位が印加されたメモリセルＭ4 でドレインから
浮遊ゲートにトンネル電流によって電子が注入される。
これにより、しきい値は正方向に移動して、データ
“１”が書込まれる。ビット線に中間電位ＶppM を与え
たときは、選択メモリセルで状態変化はなくデータ
“０”のまま保たれる。以下、順次選択制御ゲート線を
Ｖppとして、メモリセルＭ3 ，Ｍ2 ，Ｍ1 とデータ書き
込みが行われる。
【００３５】データ読出しは、メモリセルＭ4 の読出し
について説明すれば、選択ゲート線ＣＧ1 ，ＣＧ2 及び
非選択メモリセルにつながる制御ゲート線ＣＧ1 〜ＣＧ
3 に電源電位Ｖcc（例えば、５Ｖ）を与え、選択された
制御ゲート線ＣＧ4 に０Ｖを与え、ビット線ＢＬにＶcc
又はこれより小さい所定の読出し電位を与える。これに
より、ビット線ＢＬに電流が流れるか否かによって、デ
ータ“０”，“１”の判定ができる。以上の各動作モー
ドでの各部の電位関係を表１にまとめて示す。
について説明すれば、選択ゲート線ＣＧ1 ，ＣＧ2 及び
非選択メモリセルにつながる制御ゲート線ＣＧ1 〜ＣＧ
3 に電源電位Ｖcc（例えば、５Ｖ）を与え、選択された
制御ゲート線ＣＧ4 に０Ｖを与え、ビット線ＢＬにＶcc
又はこれより小さい所定の読出し電位を与える。これに
より、ビット線ＢＬに電流が流れるか否かによって、デ
ータ“０”，“１”の判定ができる。以上の各動作モー
ドでの各部の電位関係を表１にまとめて示す。
【００３６】
【表１】
【００３７】なお、本発明は上述した実施例に限定され
るものではない。実施例では、ＮＡＮＤセル型ＥＥＰＲ
ＯＭについて説明したが、本発明はＮＯＲ型ＥＥＰＲＯ
Ｍにも同様に適用することができ、さらにＤＲＡＭやＳ
ＲＡＭ等の他の各種半導体記憶装置に適用することも可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
るものではない。実施例では、ＮＡＮＤセル型ＥＥＰＲ
ＯＭについて説明したが、本発明はＮＯＲ型ＥＥＰＲＯ
Ｍにも同様に適用することができ、さらにＤＲＡＭやＳ
ＲＡＭ等の他の各種半導体記憶装置に適用することも可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００３８】
【発明の効果】以上詳述したように本発明によれば、セ
ルアレイ領域内外にセルアレイ領域内と同じピッチをも
ったダミー素子で形成されたダミー素子領域を設けるこ
とによって、メモリセル特性の均一化をはかり、特性を
向上させた半導体記憶装置を実現することができる。
ルアレイ領域内外にセルアレイ領域内と同じピッチをも
ったダミー素子で形成されたダミー素子領域を設けるこ
とによって、メモリセル特性の均一化をはかり、特性を
向上させた半導体記憶装置を実現することができる。
【図１】実施例に係わるＥＥＰＲＯＭのＮＡＮＤセルの
レイアウトを示す平面図。
レイアウトを示す平面図。
【図２】図１のＡ−Ａ′及びＢ−Ｂ′断面図。
【図３】同実施例のセルアレイの等価回路図。
【図４】同実施例のセルアレイ領域周辺部の構造を示す
平面図。
平面図。
【図５】同実施例のセルアレイ内部の選択ゲート線コン
タクト部の構造を示す平面図。
タクト部の構造を示す平面図。
【図６】同実施例のセルアレイ内部の接地線コンタクト
部の構造を示す平面図。
部の構造を示す平面図。
【図７】図４のＡ−Ａ′断面構造を従来例と比較して示
す断面図。
す断面図。
１…ｎ型シリコン基板 ２…ｐ型ウェル ４…浮遊ゲート ６…制御ゲート ８…ビット線 ９…ｎ型拡散層 １０…フィールド酸化膜 １１，１８，１９…ダミー素子領域 １２…ｐ型拡散層 １３…Ａｌ配線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 松川 尚弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 荒木 仁 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 中山 良三 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】半導体基板に複数のメモリセルが配列形成
されたセルアレイ領域を有する半導体記憶装置におい
て、 前記セルアレイ領域外側のフィールド領域端部に、前記
セルアレイ領域中の素子と同じピッチでダミー素子を形
成したダミー素子領域を有することを特徴とする半導体
記憶装置。 - 【請求項２】半導体基板に複数のメモリセルが配列形成
されたセルアレイ領域を有する半導体記憶装置におい
て、 前記セルアレイ領域内の所定ビット毎に配線コンタクト
のために設けられたフィールド領域に、前記セルアレイ
領域中の素子と同じピッチでダミー素子を形成したダミ
ー素子領域を有することを特徴とする半導体記憶装置。 - 【請求項３】前記メモリセルは浮遊ゲートと制御ゲート
が積層形成された電気的書き替え可能なメモリセルであ
り、複数個のメモリセルがそれらのソース，ドレイン拡
散層を隣接するもの同士で接続されてＮＡＮＤセルを構
成していることを特徴とする請求項１又は２に記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340226A JPH06188393A (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4340226A JPH06188393A (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188393A true JPH06188393A (ja) | 1994-07-08 |
Family
ID=18334911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4340226A Pending JPH06188393A (ja) | 1992-12-21 | 1992-12-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188393A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| JP2007096301A (ja) * | 2005-09-26 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置 |
| JP2015149486A (ja) * | 2010-10-08 | 2015-08-20 | クアルコム，インコーポレイテッド | 均一なパターンを有する磁気ランダムアクセスメモリ（ｍｒａｍ）の配置 |
-
1992
- 1992-12-21 JP JP4340226A patent/JPH06188393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| JP2007096301A (ja) * | 2005-09-26 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置 |
| JP2015149486A (ja) * | 2010-10-08 | 2015-08-20 | クアルコム，インコーポレイテッド | 均一なパターンを有する磁気ランダムアクセスメモリ（ｍｒａｍ）の配置 |
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