JPH0673240B2 - 読み出し専用半導体メモリ - Google Patents
読み出し専用半導体メモリInfo
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- JPH0673240B2 JPH0673240B2 JP18027487A JP18027487A JPH0673240B2 JP H0673240 B2 JPH0673240 B2 JP H0673240B2 JP 18027487 A JP18027487 A JP 18027487A JP 18027487 A JP18027487 A JP 18027487A JP H0673240 B2 JPH0673240 B2 JP H0673240B2
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- nand
- bundle
- memory cell
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、読み出し専用半導体メモリに係り、特に記憶
セルにMOS（絶縁ゲート型）トランジスタを用いたナン
ド型のマスクプログラムROM（読み出し専用メモリ）に
関する。
セルにMOS（絶縁ゲート型）トランジスタを用いたナン
ド型のマスクプログラムROM（読み出し専用メモリ）に
関する。
（従来の技術） マスクプログラムROMは、ウエハ製造工程の途中でマス
クを用いて情報が書き込まれるものであり、メモリセル
アレイの回路構成によってノア型とナンド型とに分類さ
れる。上記ノア型は高速動作に適しているが、チップサ
イズが大きくなってしまうという短所がある。一方、ナ
ンド型はチップサイズが比較的小さくて済むという長所
があり、メモリ容量がメガビット級になるにつれて歩留
り、コストの関係上、チップサイズを小さくする必要性
が高まることから上記ナンド型の採用が多くなる。
クを用いて情報が書き込まれるものであり、メモリセル
アレイの回路構成によってノア型とナンド型とに分類さ
れる。上記ノア型は高速動作に適しているが、チップサ
イズが大きくなってしまうという短所がある。一方、ナ
ンド型はチップサイズが比較的小さくて済むという長所
があり、メモリ容量がメガビット級になるにつれて歩留
り、コストの関係上、チップサイズを小さくする必要性
が高まることから上記ナンド型の採用が多くなる。
この種の従来のナンド型ROMのメモリセルアレイの一部
について、第２図（ａ），（ｂ）にチップ上の平面パタ
ーンおよび回路を示している。即ち、BL…は金属配線
（通常はアルミニウム配線）からなるビット線であり、
各ビット線BL…と接地端ＶSSとの間には、複数個の記憶
セル用のＮチャネルトランジスタT1〜Tnと１個のナンド
選択用のＮチャネルトランジスタＴＳとが直列に接続さ
れてなるナンド束が複数束接続されている。上記ナンド
束となる各トランジスタは各対応するビット線と同方向
（列方向）に並べられて形成され、メモリセルアレイの
各トランジスタは行列方向に配列されている。そして、
同一行の記憶セル用トランジスタの各ゲートに共通に多
結晶シリコンからなるワード線WLが接続され、同一行の
ナンド選択用トランジスタの各ゲートに共通に多結晶シ
リコンからなるナンド選択用ワード線WLＳが接続されて
いる。
について、第２図（ａ），（ｂ）にチップ上の平面パタ
ーンおよび回路を示している。即ち、BL…は金属配線
（通常はアルミニウム配線）からなるビット線であり、
各ビット線BL…と接地端ＶSSとの間には、複数個の記憶
セル用のＮチャネルトランジスタT1〜Tnと１個のナンド
選択用のＮチャネルトランジスタＴＳとが直列に接続さ
れてなるナンド束が複数束接続されている。上記ナンド
束となる各トランジスタは各対応するビット線と同方向
（列方向）に並べられて形成され、メモリセルアレイの
各トランジスタは行列方向に配列されている。そして、
同一行の記憶セル用トランジスタの各ゲートに共通に多
結晶シリコンからなるワード線WLが接続され、同一行の
ナンド選択用トランジスタの各ゲートに共通に多結晶シ
リコンからなるナンド選択用ワード線WLＳが接続されて
いる。
なお、第２図（ａ）に示すパターンにおいて、21…は各
トランジスタ形成領域であるN+拡散層であり、各列のN+
拡散層21…の共通接続部（接地線部）21′もN+拡散層に
より形成されている。22…は前記ビット線BL…とナンド
束トランジスタ列の各一端とを接続するためのコンタク
ト部である。
トランジスタ形成領域であるN+拡散層であり、各列のN+
拡散層21…の共通接続部（接地線部）21′もN+拡散層に
より形成されている。22…は前記ビット線BL…とナンド
束トランジスタ列の各一端とを接続するためのコンタク
ト部である。
上記メモリセルアレイにおいて、ある記憶セルを選択す
るとき、この記憶セルが属するナンド束のうち選択対象
となるトランジスタに接続されているワード線WLのみ接
地電位にし、その他のトランジスタに接続されている各
ワード線（ナンド選択用ワード線は選択対象となるトラ
ンジスタを含むナンド束の選択トランジスタのゲート端
子に接続されるものだけＶCC電位で、他は接地電位）に
はＶCC電源電位を与える。この場合、上記選択対象とな
るナンド束において、選択対象となるトランジスタは書
き込みデータに応じて設定されているゲート閾値電圧に
応じてオンまたはオフ状態になり、その他の各トランジ
スタはオンになる。また、選択対象とならないナンド束
においては、選択トランジスタのゲートWLＳに接地電位
が与えられ、ナンド選択用トランジスタはオフになる。
従って、ビット線BL…には、それぞれ対応する選択対象
となるナンド束における選択対象となる記憶セルのデー
タが読み出されるようになる。
るとき、この記憶セルが属するナンド束のうち選択対象
となるトランジスタに接続されているワード線WLのみ接
地電位にし、その他のトランジスタに接続されている各
ワード線（ナンド選択用ワード線は選択対象となるトラ
ンジスタを含むナンド束の選択トランジスタのゲート端
子に接続されるものだけＶCC電位で、他は接地電位）に
はＶCC電源電位を与える。この場合、上記選択対象とな
るナンド束において、選択対象となるトランジスタは書
き込みデータに応じて設定されているゲート閾値電圧に
応じてオンまたはオフ状態になり、その他の各トランジ
スタはオンになる。また、選択対象とならないナンド束
においては、選択トランジスタのゲートWLＳに接地電位
が与えられ、ナンド選択用トランジスタはオフになる。
従って、ビット線BL…には、それぞれ対応する選択対象
となるナンド束における選択対象となる記憶セルのデー
タが読み出されるようになる。
ところで、上記第２図（ａ），（ｂ）の構成において、
メモリセルサイズは、ビット線幅方向Ｂ−Ｂ′について
はビット線用金属配線BL…のピッチとかこの配線BLとコ
ンタクト部22…のコンタクトホールとの合わせ余裕によ
って決定してしまう場合が多くなっており、チップサイ
ズの小型化が制約される。
メモリセルサイズは、ビット線幅方向Ｂ−Ｂ′について
はビット線用金属配線BL…のピッチとかこの配線BLとコ
ンタクト部22…のコンタクトホールとの合わせ余裕によ
って決定してしまう場合が多くなっており、チップサイ
ズの小型化が制約される。
一方、メモリセルの占有面積を少なくするために、第３
図（ａ），（ｂ）にその一部を示すようなナンド型ROM
がある。即ち、２列のトランジスタ列の間に共通に１本
のビット線BLを設け、各トランジスタ列のナンド束のナ
ンド選択用トランジスタとして、１個のエンハンスメン
ト型（Ｅ型）トランジスタＴＳと１個のディプレッショ
ン型（Ｄ型）もしくはイントリンシック型（Ｉ型）のト
ランジスタＴＳ′とを直列接続し、各ナンド束に２本の
ナンド選択用ワード線WLＳ,WLＳ′を接続している。こ
の場合、ビット線BLの両側のトランジスタ列における各
ナンド束は、互いに対応するトランジスタの種類（上記
Ｅ型とＤ型もしくはＩ型）が異なるように設けられてい
る。従って、ある記憶セルを選択してそのデータを読み
出す場合、この記憶セルが属するナンド束における２個
のナンド選択用トランジスタのうち、Ｄ型（もしくはＩ
型）トランジスタＴＳ′に対応するワード線WLＳ′を接
地電位、Ｅ型トランジスタＴＳに対応するワード線WLＳ
をＶCC電源電位にし、非選択対象のセル用トランジスタ
T1〜Tnに各対応するワード線WL…をＶCC電源電位にし、
選択対象のセルのゲート電極のワード線WLを接地電位に
すれば、上記選択されたナンド束の選択されたセルトラ
ンジスタ（たとえばT1）のオンまたはオフ状態に応じた
データがビット線BLに現われる。この場合、上記選択さ
れたナンド束に対応する隣りのトランジスタ列のナンド
束は、２個のナンド選択用トランジスタ列のうちのＥ型
トランジスタＴＳがオフになるので、このナンド束から
上記ビット線BLにデータが読み出されることはない。
図（ａ），（ｂ）にその一部を示すようなナンド型ROM
がある。即ち、２列のトランジスタ列の間に共通に１本
のビット線BLを設け、各トランジスタ列のナンド束のナ
ンド選択用トランジスタとして、１個のエンハンスメン
ト型（Ｅ型）トランジスタＴＳと１個のディプレッショ
ン型（Ｄ型）もしくはイントリンシック型（Ｉ型）のト
ランジスタＴＳ′とを直列接続し、各ナンド束に２本の
ナンド選択用ワード線WLＳ,WLＳ′を接続している。こ
の場合、ビット線BLの両側のトランジスタ列における各
ナンド束は、互いに対応するトランジスタの種類（上記
Ｅ型とＤ型もしくはＩ型）が異なるように設けられてい
る。従って、ある記憶セルを選択してそのデータを読み
出す場合、この記憶セルが属するナンド束における２個
のナンド選択用トランジスタのうち、Ｄ型（もしくはＩ
型）トランジスタＴＳ′に対応するワード線WLＳ′を接
地電位、Ｅ型トランジスタＴＳに対応するワード線WLＳ
をＶCC電源電位にし、非選択対象のセル用トランジスタ
T1〜Tnに各対応するワード線WL…をＶCC電源電位にし、
選択対象のセルのゲート電極のワード線WLを接地電位に
すれば、上記選択されたナンド束の選択されたセルトラ
ンジスタ（たとえばT1）のオンまたはオフ状態に応じた
データがビット線BLに現われる。この場合、上記選択さ
れたナンド束に対応する隣りのトランジスタ列のナンド
束は、２個のナンド選択用トランジスタ列のうちのＥ型
トランジスタＴＳがオフになるので、このナンド束から
上記ビット線BLにデータが読み出されることはない。
なお、第３図（ａ）に示すパターンにおいて、31…は不
純物拡散層、31′…は各列の不純物拡散層に共通に連な
る接地線用の不純物拡散層、32はビット線BLとナンド束
トランジスタ列の一端とのコンタクト部であり、斜線部
分はＤ型（もしくはＩ型）トランジスタＴＳ′のゲート
チャネル領域を示している。
純物拡散層、31′…は各列の不純物拡散層に共通に連な
る接地線用の不純物拡散層、32はビット線BLとナンド束
トランジスタ列の一端とのコンタクト部であり、斜線部
分はＤ型（もしくはＩ型）トランジスタＴＳ′のゲート
チャネル領域を示している。
上記第３図（ａ），（ｂ）の構成にあっては、２列のト
ランジスタ列に対して１本のビット線を設けるので、ビ
ット線の本数が少なくなり、ビット線配線幅方向のチッ
プサイズが縮小する。しかし、各ナンド束に２つのナン
ド選択用トランジスタを必要とするので、ビット線長さ
方向のチップサイズが大きくなる。また、上記２個のナ
ンド選択用トランジスタが直列に接続されているので、
ナンド束のトランジスタ列の抵抗成分が増え、このトラ
ンジスタ列を流れるメモリセル電流が減ってしまい、デ
ータ読み出し動作の速度低下、動作余裕の低下をまねい
てしまう。
ランジスタ列に対して１本のビット線を設けるので、ビ
ット線の本数が少なくなり、ビット線配線幅方向のチッ
プサイズが縮小する。しかし、各ナンド束に２つのナン
ド選択用トランジスタを必要とするので、ビット線長さ
方向のチップサイズが大きくなる。また、上記２個のナ
ンド選択用トランジスタが直列に接続されているので、
ナンド束のトランジスタ列の抵抗成分が増え、このトラ
ンジスタ列を流れるメモリセル電流が減ってしまい、デ
ータ読み出し動作の速度低下、動作余裕の低下をまねい
てしまう。
（発明が解決しようとする問題点） 本発明は、上記したように１列のセルトランジスタ列毎
に１本のビット線を有する場合は、セルトランジスタの
サイズの縮小がビット線ピッチ等により制約されるので
困難であり、２列のセルトランジスタ列毎に１本のビッ
ト線を共通に有する場合は、ナンド束トランジスタ列の
ナンド選択用トランジスタが多くなるので、ビット線長
さ方向のチップサイズの増大とかデータ読み出し動作の
速度、余裕の低下をきたすという問題点を解決すべくな
されたもので、セルトランジスタのサイズの縮小化とナ
ンド束トランジスタ列のナンド選択用トランジスタの単
一化が可能であり、チップサイズの縮小およびデータ読
み出し時のセル電流の増大、読み出し速度の向上、動作
余裕の向上が可能な読み出し専用半導体メモリを提供す
ることを目的とする。
に１本のビット線を有する場合は、セルトランジスタの
サイズの縮小がビット線ピッチ等により制約されるので
困難であり、２列のセルトランジスタ列毎に１本のビッ
ト線を共通に有する場合は、ナンド束トランジスタ列の
ナンド選択用トランジスタが多くなるので、ビット線長
さ方向のチップサイズの増大とかデータ読み出し動作の
速度、余裕の低下をきたすという問題点を解決すべくな
されたもので、セルトランジスタのサイズの縮小化とナ
ンド束トランジスタ列のナンド選択用トランジスタの単
一化が可能であり、チップサイズの縮小およびデータ読
み出し時のセル電流の増大、読み出し速度の向上、動作
余裕の向上が可能な読み出し専用半導体メモリを提供す
ることを目的とする。
（問題点を解決するための手段） 本発明の読み出し専用半導体メモリは、MOSトランジス
タをメモリセルとして用いたメモリセルアレイの各列
に、複数個のメモリセルと１個のナンド選択用MOSトラ
ンジスタとを直列に接続してなるナンド束トランジスタ
列が複数組直列に接続されているナンド型マスクプログ
ラム方式の読み出し専用半導体メモリにおいて、前記メ
モリセルアレイの隣り合う２列のトランジスタ列を１組
として各組に対して１本のビット線が設けられ、このビ
ット線には対応する２列のトランジスタ列における隣り
合うナンド束トランジスタ列の各一端が共通に接続さ
れ、上記各組の２列のトランジスタ列のうち隣り合う組
の各一方のトランジスタ列に対して１本の選択接地線が
設けられ、この選択接地線には上記隣り合う組の各一方
のトランジスタ列における隣り合うナンド束トランジス
タの各他端が共通に接続され、上記選択接地線は選択的
に接地されるように回路接続されてなることを特徴とす
る。
タをメモリセルとして用いたメモリセルアレイの各列
に、複数個のメモリセルと１個のナンド選択用MOSトラ
ンジスタとを直列に接続してなるナンド束トランジスタ
列が複数組直列に接続されているナンド型マスクプログ
ラム方式の読み出し専用半導体メモリにおいて、前記メ
モリセルアレイの隣り合う２列のトランジスタ列を１組
として各組に対して１本のビット線が設けられ、このビ
ット線には対応する２列のトランジスタ列における隣り
合うナンド束トランジスタ列の各一端が共通に接続さ
れ、上記各組の２列のトランジスタ列のうち隣り合う組
の各一方のトランジスタ列に対して１本の選択接地線が
設けられ、この選択接地線には上記隣り合う組の各一方
のトランジスタ列における隣り合うナンド束トランジス
タの各他端が共通に接続され、上記選択接地線は選択的
に接地されるように回路接続されてなることを特徴とす
る。
（作用） 選択されたメモリセルを含むナンド束トランジスタ列の
みが、ビット線と接地電位との間に接続されることにな
るので、上記選択されたナンド束トランジスタからのみ
選択されたメモリセルのデータが読み出されることにな
る。パターン構成として、メモリセルアレイにおける各
列間に１本のビット線または選択接地線を必要とする
が、ナンド束トランジスタ列に対する上記ビット線のコ
ンタクト部および選択接地線のコンタクト部は列方向に
所定距離を有してずれているので、ビット線と選択接地
線とのピッチ間隔を縮めることによってセルサイズを短
縮することが可能になる。また、各ナンド束トランジス
タにおけるナンド選択用トランジスタの使用数は１個で
あるので、列方向のチップサイズの短縮化が可能であ
り、データ読み出し時のセル電流の増大、読み出し動作
の高速化、動作余裕の向上を図ることができる。
みが、ビット線と接地電位との間に接続されることにな
るので、上記選択されたナンド束トランジスタからのみ
選択されたメモリセルのデータが読み出されることにな
る。パターン構成として、メモリセルアレイにおける各
列間に１本のビット線または選択接地線を必要とする
が、ナンド束トランジスタ列に対する上記ビット線のコ
ンタクト部および選択接地線のコンタクト部は列方向に
所定距離を有してずれているので、ビット線と選択接地
線とのピッチ間隔を縮めることによってセルサイズを短
縮することが可能になる。また、各ナンド束トランジス
タにおけるナンド選択用トランジスタの使用数は１個で
あるので、列方向のチップサイズの短縮化が可能であ
り、データ読み出し時のセル電流の増大、読み出し動作
の高速化、動作余裕の向上を図ることができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ），（ｂ）は、多結晶シリコンゲート型MOS
集積回路化されたナンド型マスクプログラムROMにおけ
るメモリセルアレイの一部分のパターン平面図および等
価回路を示している。即ち、１…はそれぞれトランジス
タ列形成用のN+拡散層であって、Ｐ型半導体基板上に等
間隔に形成されている。上記各トランジスタ列のうちの
隣り合う２列は長さ方向に一定ピッチでN+拡散層１同士
が連なっており、しかも、この列間の連接部１′は列間
の１つ置きに長さ方向に1/2ピッチづつずれている。上
記N+拡散層１相互は基板表面に選択的に形成された素子
分離領域により分離されている。上記各列のN+拡散層１
には、前記一定ピッチ内に２組のナンド束トランジスタ
列が直列に形成しており、各ナンド束は複数個のメモリ
セル用トランジスタT1〜Tnと１個のナンド束選択用トラ
ンジスタＴＳとが直列に接続されている。上記各トラン
ジスタのゲートチャネル領域上にゲート絶縁膜を介して
メモリセルアレイの行方向に多結晶シリコンからなる共
通のゲート電極（ワード線）が形成されており、WLはメ
モリセルトランジスタ用のワード線、WLＳはナンド束選
択トランジスタ用のワード線である。そして、各トラン
ジスタ列の列間で層間絶縁膜を介して列方向に金属配線
が形成されており、この金属配線は前記N+拡散層１の列
間連接部にコンタクトしている（コンタクト部を２で表
わしている）。この場合、各列の金属配線は、ビット線
用金属配線BLおよび選択接地線用金属配線BLが交互に位
置しており、換言すれば、上記ビット線BLおよび選択接
地線ELはそれぞれ１列置きに設けられている。これによ
って、ビット線BLの両側に位置する２列のトランジスタ
列における隣り合うナンド束トランジスタ列の各一端が
上記ビット線BLに共通に接続されており、選択接地線EL
の両側に位置する２列のトランジスタ列における隣り合
うナンド束トランジスタ列の各他端が上記選択接地線EL
に接続されている。換言すれば、隣り合う２列のナンド
束トランジスタ列は、各一端側は共通のビット線（また
は選択接地線）に接続されているが、各他端側は相異な
る選択接地線（またはビット線）に接続されている。そ
して、上記選択接地線ELは、それぞれ列選択スイッチ用
のMOSトランジスタＴＣをを介してROMチップ上の主接地
線３に接続されている。
集積回路化されたナンド型マスクプログラムROMにおけ
るメモリセルアレイの一部分のパターン平面図および等
価回路を示している。即ち、１…はそれぞれトランジス
タ列形成用のN+拡散層であって、Ｐ型半導体基板上に等
間隔に形成されている。上記各トランジスタ列のうちの
隣り合う２列は長さ方向に一定ピッチでN+拡散層１同士
が連なっており、しかも、この列間の連接部１′は列間
の１つ置きに長さ方向に1/2ピッチづつずれている。上
記N+拡散層１相互は基板表面に選択的に形成された素子
分離領域により分離されている。上記各列のN+拡散層１
には、前記一定ピッチ内に２組のナンド束トランジスタ
列が直列に形成しており、各ナンド束は複数個のメモリ
セル用トランジスタT1〜Tnと１個のナンド束選択用トラ
ンジスタＴＳとが直列に接続されている。上記各トラン
ジスタのゲートチャネル領域上にゲート絶縁膜を介して
メモリセルアレイの行方向に多結晶シリコンからなる共
通のゲート電極（ワード線）が形成されており、WLはメ
モリセルトランジスタ用のワード線、WLＳはナンド束選
択トランジスタ用のワード線である。そして、各トラン
ジスタ列の列間で層間絶縁膜を介して列方向に金属配線
が形成されており、この金属配線は前記N+拡散層１の列
間連接部にコンタクトしている（コンタクト部を２で表
わしている）。この場合、各列の金属配線は、ビット線
用金属配線BLおよび選択接地線用金属配線BLが交互に位
置しており、換言すれば、上記ビット線BLおよび選択接
地線ELはそれぞれ１列置きに設けられている。これによ
って、ビット線BLの両側に位置する２列のトランジスタ
列における隣り合うナンド束トランジスタ列の各一端が
上記ビット線BLに共通に接続されており、選択接地線EL
の両側に位置する２列のトランジスタ列における隣り合
うナンド束トランジスタ列の各他端が上記選択接地線EL
に接続されている。換言すれば、隣り合う２列のナンド
束トランジスタ列は、各一端側は共通のビット線（また
は選択接地線）に接続されているが、各他端側は相異な
る選択接地線（またはビット線）に接続されている。そ
して、上記選択接地線ELは、それぞれ列選択スイッチ用
のMOSトランジスタＴＣをを介してROMチップ上の主接地
線３に接続されている。
次に、上記メモリセルアレイからのデータ読み出し動作
を説明する。あるメモリセルを選択するとき、このメモ
リセルが属しているナンド束のナンド束選択用トランジ
スタを、WLＳをＶTH以上の電位にしてオンさせ、上記選
択しようとしているメモリセルに接続されているワード
線のみ接地電位にし、その他のトランジスタに接続され
ているワード線をＶTH以上の電圧（ＶCC以上にしてもよ
い）にし、かつ上記ナンド束トランジスタ列に接続され
ている選択接地線のみ接地させるように対応する選択ス
イッチ用トランジスタをオンさせる。また、上記選択さ
れたナンド束トランジスタ列以外の非選択ナンド束につ
いてはナンド束選択用トランジスタの共通ゲートWLＳを
接地電位にする。これによって、選択されたナンド束ト
ランジスタ列のみが１本のビット線と主接地線との間に
電気的に接続された状態になり、このナンド束トランジ
スタ列のうちの非選択のメモリセルおよびナンド選択用
トランジスタは全てオンになるので、選択されたメモリ
セルの予めイオン注入によって設定されたゲート閾値に
よって定まるオンまたはオフ状態に応じて上記１本のビ
ット線にデータが読み出される。この場合、ビット線お
よび選択接地線における各コンタクト部２には、それぞ
れ４個のナンド束トランジスタ列が共通に接続されてい
るが、この４個のナンド束トランジスタ列のうちに選択
されたナンド束トランジスタ列があれば、このナンド束
トランジスタ列からのみデータの読み出しが行われるこ
とになる。
を説明する。あるメモリセルを選択するとき、このメモ
リセルが属しているナンド束のナンド束選択用トランジ
スタを、WLＳをＶTH以上の電位にしてオンさせ、上記選
択しようとしているメモリセルに接続されているワード
線のみ接地電位にし、その他のトランジスタに接続され
ているワード線をＶTH以上の電圧（ＶCC以上にしてもよ
い）にし、かつ上記ナンド束トランジスタ列に接続され
ている選択接地線のみ接地させるように対応する選択ス
イッチ用トランジスタをオンさせる。また、上記選択さ
れたナンド束トランジスタ列以外の非選択ナンド束につ
いてはナンド束選択用トランジスタの共通ゲートWLＳを
接地電位にする。これによって、選択されたナンド束ト
ランジスタ列のみが１本のビット線と主接地線との間に
電気的に接続された状態になり、このナンド束トランジ
スタ列のうちの非選択のメモリセルおよびナンド選択用
トランジスタは全てオンになるので、選択されたメモリ
セルの予めイオン注入によって設定されたゲート閾値に
よって定まるオンまたはオフ状態に応じて上記１本のビ
ット線にデータが読み出される。この場合、ビット線お
よび選択接地線における各コンタクト部２には、それぞ
れ４個のナンド束トランジスタ列が共通に接続されてい
るが、この４個のナンド束トランジスタ列のうちに選択
されたナンド束トランジスタ列があれば、このナンド束
トランジスタ列からのみデータの読み出しが行われるこ
とになる。
なお、上記実施例はＮチャネルトランジスタを用いたマ
スクROMを示したが、Ｐチャネルトランジスタを用いた
場合にも上記実施例に準じて実施可能である。
スクROMを示したが、Ｐチャネルトランジスタを用いた
場合にも上記実施例に準じて実施可能である。
上述したように本発明の読み出し専用半導体メモリによ
れば、セルトランジスタのサイズの縮小化とナンド選択
用トランジスタの単一化が可能であり、チップサイズの
縮小、データ読み出し時のセル電流の増大、読み出し速
度の向上、動作余裕の向上が可能となり、結果として製
造歩留りの向上、コスト低減が可能となる。
れば、セルトランジスタのサイズの縮小化とナンド選択
用トランジスタの単一化が可能であり、チップサイズの
縮小、データ読み出し時のセル電流の増大、読み出し速
度の向上、動作余裕の向上が可能となり、結果として製
造歩留りの向上、コスト低減が可能となる。
第１図（ａ）は本発明の読み出し専用半導体メモリにお
けるメモリセルアレイの一部を示すパターン平面図、第
１図（ｂ）は同図（ａ）に対応する等価回路図、第２図
（ａ）は従来のナンド型マスクROMにおけるメモリセル
アレイの一部を示すパターン平面図、第２図（ｂ）は同
図（ａ）に対応する等価回路図、第３図（ａ）は別の従
来のナンド型マスクROMにおけるメモリセルアレイの一
部を示すパターン平面図、第３図（ｂ）は同図（ａ）に
対応する等価回路図である。 T1〜Tn……メモリセル用トランジスタ、ＴＳ……ナンド
選択用トランジスタ、WL……ワード線、WLＳ……ナンド
選択用ワード線、BL……ビット線、EL……選択接地線、
ＴＣ……列選択スイッチ用トランジスタ、1,1′……N+
拡散層、２……コンタクト部。
けるメモリセルアレイの一部を示すパターン平面図、第
１図（ｂ）は同図（ａ）に対応する等価回路図、第２図
（ａ）は従来のナンド型マスクROMにおけるメモリセル
アレイの一部を示すパターン平面図、第２図（ｂ）は同
図（ａ）に対応する等価回路図、第３図（ａ）は別の従
来のナンド型マスクROMにおけるメモリセルアレイの一
部を示すパターン平面図、第３図（ｂ）は同図（ａ）に
対応する等価回路図である。 T1〜Tn……メモリセル用トランジスタ、ＴＳ……ナンド
選択用トランジスタ、WL……ワード線、WLＳ……ナンド
選択用ワード線、BL……ビット線、EL……選択接地線、
ＴＣ……列選択スイッチ用トランジスタ、1,1′……N+
拡散層、２……コンタクト部。
Claims (2)
- 【請求項１】MOSトランジスタをメモリセルとして用い
たメモリセルアレイの各列に、複数個のメモリセルトラ
ンジスタと１個のナンド選択用トランジスタとを直列に
接続してなるナンド束トランジスタ列が複数組直列に接
続されているナンド型マスクプログラム方式の読み出し
専用半導体メモリにおいて、前記メモリセルアレイにお
ける各列のトランジスタ列の列間部に金属配線からなる
ビット線および選択接地線が交互に形成されており、ビ
ット線はその両側の２例のトランジスタ列における隣り
合うナンド束トランジスタ列の選択トランジスタの設け
られた各一端側にコンタクトし、前記選択接地線はその
両側の２列のトランジスタ列における隣い合うナンド束
トランジスタ列の各他端側にコンタクトしており、前記
選択接地線は読み出し対象として選択されたメモリセル
が属するナンド束に接続されているものが選択されて接
地端に接続されるように形成されており、前記ビット線
のコンタクト部と選択接地線のコンタクト部とは列方向
に少なくともナンド束トランジスタ列の長さだけずれて
位置していることを特徴とする読み出し専用半導体メモ
リ。 - 【請求項２】前記ビット線は両隣りのナンド束トランジ
スタ列の各一端同士を連なるように列間の基板表面に部
分的に形成された不純物拡散層にコンタクトし、同様に
前記選択接地線も両隣りのナンド束トランジスタ列の各
他端同士を連ねるように列間の基板表面に部分的に形成
された不純物拡散層にコンタクトしていることを特徴と
する前記特許請求の範囲第１項記載の読み出し専用半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18027487A JPH0673240B2 (ja) | 1987-07-20 | 1987-07-20 | 読み出し専用半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18027487A JPH0673240B2 (ja) | 1987-07-20 | 1987-07-20 | 読み出し専用半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6423494A JPS6423494A (en) | 1989-01-26 |
| JPH0673240B2 true JPH0673240B2 (ja) | 1994-09-14 |
Family
ID=16080358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18027487A Expired - Lifetime JPH0673240B2 (ja) | 1987-07-20 | 1987-07-20 | 読み出し専用半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673240B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69031276T2 (de) * | 1989-06-12 | 1998-01-15 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
| JPH0389600U (ja) * | 1989-12-27 | 1991-09-12 | ||
| JP3569370B2 (ja) * | 1995-12-25 | 2004-09-22 | 山本光学株式会社 | ゴーグル |
-
1987
- 1987-07-20 JP JP18027487A patent/JPH0673240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6423494A (en) | 1989-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |