CN114284272A - 小面积低电压反熔丝元件与阵列 - Google Patents

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Abstract

本发明公开了一种小面积低电压反熔丝元件与阵列，此反熔丝元件具有两两对称分布的四个第一闸极介电层，反熔丝闸极位于第一闸极介电层上，并将反熔丝闸极的四个角落分别与每一第一闸极介电层最靠近反熔丝闸极的一个角落重叠，且反熔丝闸极的每一个角落形成有尖角；此反熔丝元件利用四个第一闸极介电层共享一个反熔丝闸极，得以大幅缩减元件尺寸，而在进行操作时，通过电荷于尖角处的密度较高来降低击穿电压，可降低绝对电压，并达成降低电流消耗的目的。

Description

小面积低电压反熔丝元件与阵列
技术领域
本发明涉及一种反熔丝元件与阵列领域，特别是涉及一种小面积低电压反熔丝元件与阵列。
背景技术
在计算机信息产品发达的今天，具备有电性编写和抹除资料功能的非挥发性存储器，如EEPROM、flash，能在电源关掉后所储存的资料不会消失，所以被广泛使用于电子产品上。然而，这些唯读存储器或快取存储器的结构相对复杂，可靠性相对较低，且制造成本高。因此，很多地方可以使用可靠性高、制造成本低的单次可程序化存储器(one timeprogrammable memory，简称OTP)，使用熔丝(fuse)或反熔丝(anti-fuse)做为元件的单次可程序化存储器在使用上更具有弹性。
传统的熔丝主要有金属熔丝(metal Fuse)及复晶硅熔丝(Poly Fuse)，写入方式是以高能量雷射或大电流烧断熔丝的方式为主，写入后熔丝的电阻值会上升，消耗功率较大。而反熔丝主要以电容方式在两个导体间加入介电层，写入时在两端导体各加一偏压使该介电层崩溃而击穿，写入后反熔丝的电阻值会下降。随着集成电路的高速发展，元件尺寸日益缩小，近年来已发展出使用MOS元件制作反熔丝元件，其写入方式是以闸极介电层崩溃机制为主。
由于反熔丝元件基于闸极介电层的破裂以形成永久的导电路径，其局限在于必须施加足以使闸极介电层崩溃的电压。然而，传统的反熔丝元件中，反熔丝闸极于闸极介电层上方的交界处多呈平坦表面，其电荷密度会均匀分布，为了达成击穿闸极介电层的目的，因此需要高电压，相对也需要较高电流，且造成较大的元件面积。
发明内容
鉴于以上的问题，本发明的主要目的在于提供一种小面积低电压反熔丝元件与阵列，将反熔丝闸极与其下方的四个闸极介电层部分重叠，使得反熔丝闸极被四个闸极介电层所共享，且反熔丝闸极与每个闸极介电层重叠的角落形成尖角，进行操作时，是通过电荷于尖角处的密度较高，以降低击穿电压，可大幅降低程序化反熔丝元件的电流需求，同时可大幅缩小元件面积。
因此，为达上述目的，本发明提供一种小面积低电压反熔丝元件，包含一基底、四第一闸极介电层、一反熔丝闸极以及四第一离子掺杂区。四第一闸极介电层两两对称设置在基底上。反熔丝闸极设置于四第一闸极介电层上，并使得反熔丝闸极的四个角落分别与每一第一闸极介电层最靠近反熔丝闸极的一个角落重叠，且反熔丝闸极的四个角落分别形成至少一尖角。四第一离子掺杂区分别设置在每一第一闸极介电层一侧的基底中。
另外，本发明也提供一种小面积低电压反熔丝阵列，包含复数条平行的位元线、复数条平行的字线、复数条平行的选择线以及复数反熔丝元件。其中，这些位元线包含一第一位元线。字线与位元线互相垂直，并包含设置在第一位元线两侧的一第一字线与一第二字线。选择线与字线互相平行，并包含分别邻近第一字线和第二字线的一第一选择线与一第二选择线。每一反熔丝元件连接二条字线、二条选择线与一条位元线，每一反熔丝元件包含一基底、四第一闸极介电层、一反熔丝闸极、四第一离子掺杂区以及四选择晶体管。其中，四第一闸极介电层是沿着第一位元线两两对称设置在基底上；反熔丝闸极设置于四第一闸极介电层上，并使得反熔丝闸极的四个角落分别与每一第一闸极介电层最靠近反熔丝闸极的一个角落重叠，且反熔丝闸极的四个角落分别形成至少一尖角，反熔丝闸极连接至第一位元线；四第一离子掺杂区分别设置在每一第一闸极介电层一侧的基底中，且位于该第一位元线同侧的两第一离子掺杂区分别连接至第一选择线与第二选择线；四选择晶体管分别邻近每一第一离子掺杂区，每一选择晶体管包括一第二闸极介电层、一选择闸极与一第二离子掺杂区；其中，第二闸极介电层设置在基底上；选择闸极叠设于第二闸极介电层上；且第二离子掺杂区位于第二闸极介电层远离每一第一离子掺杂区的一侧的基底中，第二离子掺杂区与第一离子掺杂区掺杂同型的离子；其中，位于第一位元线同侧的两选择晶体管的两选择闸极分别连接至第一字线和第二字线，两第二离子掺杂区分别连接至第一选择线与第二选择线。
在本发明的一实施例中，基底为P型半导体基底，则第一离子掺杂区为N型掺杂区；基底为N型半导体基底，则第一离子掺杂区为P型掺杂区。
在本发明的一实施例中，尖角小于或等于90度。
在本发明的一实施例中，反熔丝闸极的该四个角落分别形成一延伸部，该延伸部具有两尖角。
在本发明的一实施例中，还包含井区，井区设置于基底内并位于第一离子掺杂区下方，且井区与第一离子掺杂区掺杂不同型的离子。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供一种小面积低电压反熔丝元件与阵列，所述反熔丝元件利用四个第一闸极介电层共享一个反熔丝闸极，得以大幅缩减元件尺寸，而在进行操作时，通过电荷于尖角处的密度较高来降低击穿电压，可降低绝对电压，并达成降低电流消耗的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施例之小面积低电压反熔丝阵列的平面布局图；
图2为本发明第一实施例之反熔丝元件的平面布局图；
图3为本发明第一实施例之反熔丝记忆晶胞的结构剖视图；
图4为本发明第二实施例之小面积低电压反熔丝阵列的平面布局图；
图5为本发明第二实施例之反熔丝元件的平面布局图；
图6为本发明第二实施例之反熔丝闸极的示意图。
符号说明：
10-位元线，12-第一位元线，20-字线，22-第一字线，24-第二字线，30-选择线，32-第一选择线，34-第二选择线，40-反熔丝元件，42-反熔丝记忆晶胞，100-反熔丝晶体管，102-基底，104-第一闸极介电层，106-反熔丝闸极，108-尖角，110-侧壁间隔物，112-第一离子掺杂区，114-通道区，116-LDD区，120-延伸部，124-井区，200-选择晶体管，204-第二闸极介电层，206-选择闸极，θ-角度，210-侧壁间隔物，212-第二离子掺杂区，214-通道区，216-LDD区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下请同时参阅图1至图3，以介绍第一实施例。
如图1所示，本实施例的小面积低电压反熔丝阵列包含复数条平行的位元线10，这些位元线10包含位元线BL1～BL4，其中位元线BL1定义为第一位元线12。另有与位元线10互相垂直的复数条平行的字线20，其包含字线WL1～WL4，其中设置在第一位元线12两侧的字线WL1、WL2分别定义为第一字线22、第二字线24。与字线20互相平行的有复数条平行的选择线30，其包含选择线SL1～SL4，其中邻近第一字线22的选择线SL1定义为第一选择线32，邻近第二字线24的选择线SL2定义为第二选择线34。上述位元线10、字线20与选择线30会连接复数反熔丝元件40，如图1所示为以4＊2阵列排列的反熔丝元件40。每一反熔丝元件40连接二字线20、二选择线30与一位元线10。由于每一反熔丝元件40与字线20、选择线30、位元线10的连接关系极为相近，以下就相同处陈述。
如图2所示，本实施例的反熔丝元件40是在基底102上形成有2＊2矩阵排列的四个反熔丝记忆晶胞42，每个反熔丝记忆晶胞42包含反熔丝晶体管100以及串联于反熔丝晶体管100外侧的选择晶体管200。每一反熔丝晶体管100具有一第一闸极介电层104，在这些反熔丝记忆晶胞42中，四个反熔丝晶体管100的四个第一闸极介电层104沿着第一位元线12两两对称设置在基底102上，并共享一个反熔丝闸极106，使得反熔丝闸极106的四个角落分别与每一个第一闸极介电层102最靠近反熔丝闸极106的一个角落重叠。反熔丝闸极106连接至第一位元线12。每一反熔丝晶体管100的第一离子掺杂区(图中未示)连接到第一选择线32和第二选择线34其中之一；详细来说，在第一位元线12同侧的反熔丝晶体管100的两个第一离子掺杂区分别连接至第一选择线32和第二选择线34，再换言之，在图2中上方的两个反熔丝晶体管100的第一离子掺杂区皆连接第一选择线32，下方的两个反熔丝晶体管100的第一离子掺杂区皆连接第二选择线34。每一选择晶体管200的选择闸极206连接至第一字线22和第二字线24其中之一；详细来说，在第一位元线12同侧的选择晶体管200的两个选择闸极206分别连接至第一字线22和第二字线24，再换言之，在图2中上方的两个选择晶体管200的选择闸极206皆连接第一字线22，下方的两个选择晶体管200的选择闸极206皆连接第二字线24。且每一选择晶体管200的第二离子掺杂区(图中未示)也连接到第一选择线32和第二选择线34其中之一；详细来说，在第一位元线12同侧的选择晶体管200的两个第一离子掺杂区分别连接至第一选择线32和第二选择线34，再换言之，在图2中上方的两个选择晶体管200的第二离子掺杂区皆连接第一选择线32，下方的两个选择晶体管200的第二离子掺杂区皆连接第二选择线34。
进一步而言，反熔丝闸极106的四个角落于每一个第一闸极介电层104上方的交界处并非为平坦表面，而是具有角度的表面，由图2中可清楚看到，四个角落的形状分别形成一尖角108，尖角108的角度θ较佳为小于或等于90度；在实务上，每个角落所形成的尖角108的数量至少为一个，较佳的数量为一个，亦可设计为多个尖角108，而且尖角108的尺寸也不予以限制，可根据预设写入电压与第一闸极介电层104的厚度而适当地选择。
本发明利用上述共享反熔丝闸极106的配置方式，可缩小整体布局面积，进而大幅降低制造成本。接着如图3所示，说明反熔丝记忆晶胞42的详细构造。反熔丝晶体管100及与其串联的选择晶体管200具有设置在基底102上的井区124。每一个反熔丝晶体管100包括第一闸极介电层104、共享的反熔丝闸极106、侧壁间隔物110、第一离子掺杂区112以及通道区114。其中，第一闸极介电层104形成于井区124上，反熔丝闸极106设置于第一闸极介电层104的一个角落上，侧壁间隔物110形成于反熔丝闸极106的外侧，第一离子掺杂区112形成于第一闸极介电层104的一侧的井区124中，并可具有邻近第一闸极介电层104的垂直边缘的轻微掺杂(LDD)区116。每一个选择晶体管200包括第二闸极介电层204、选择闸极206、侧壁间隔物210、第二离子掺杂区212以及通道区214。其中，第二闸极介电层204设置于井区124上，且第二闸极介电层204与第一闸极介电层104连接，选择闸极206覆盖第二闸极介电层204，其两侧具有侧壁间隔物210，第一离子掺杂区112形成于第二闸极介电层204的一侧，第二离子掺杂区212形成于第二闸极介电层204的另一侧，也就是位于第二闸极介电层204远离第一离子掺杂区112的一侧的井区124中。第二离子掺杂区212可具有邻近于第二闸极介电层204的垂直边缘的轻微掺杂(LDD)区216。第一离子掺杂区112和第二离子掺杂区212可掺杂同型的离子，第一离子掺杂区112和井区124掺杂不同型的离子，且可为不同掺杂浓度，取决于所欲操作电压。
本实施例中，基底102可为P型半导体基底或N型半导体基底；当基底102为P型半导体基底，则第一离子掺杂区112和第二离子掺杂区212为N型掺杂区，井区124为P型掺杂区，当基底102为N型半导体基底，则第一离子掺杂区112和第二离子掺杂区212为P型掺杂区，井区124为N型掺杂区。第一闸极介电层104为具有在反熔丝闸极106之下相对较薄且大致上为均匀厚度的闸极氧化物，其材料可选自氧化物层、氮化物层、氧氮化物层、金属氧化物层及其组合。上述实施例的反熔丝元件40可以任何标准CMOS程序制造，诸如侧壁间隔物的形成、轻微掺杂(LDD)与闸极硅化。第二闸极介电层204是在形成第一闸极介电层108的同时形成，因此，第二闸极介电层204及第一闸极介电层104具有实质上相同的组成，且可具有相同或不同厚度。
当进行写入操作时，将第一选择线32或第二选择线34接地，来选择阵列中上排或下排的反熔丝记忆晶胞42，施加低压于第一位元线12，并提供低压于第一字线22或第二字线24，来选择阵列中一排中特定的一个反熔丝记忆晶胞42，以达到击穿第一闸极介电层104。本发明依据尖端放电的原理，反熔丝闸极106的每个角落具有尖角108，由于尖角108处的电荷大量集中，电场较强，使得尖角108处下方所对应的第一闸极介电层104的一部分崩溃所需的写入电压降低，更容易被击穿，并能缩短写入时间。
接下来通过图4至图6说明本发明的第二实施例。
第二实施例和第一实施例的差别仅在于：第二实施例的反熔丝闸极106的每一个角落形成有延伸部120。因此，如图4所示，第二实施例的小面积低电压反熔丝阵列也包含复数条平行的位元线10，这些位元线10包含位元线BL1～BL4，其中位元线BL1定义为第一位元线12。另有与位元线10互相垂直的复数条平行的字线20，其包含字线WL1～WL4，其中设置在第一位元线12两侧的字线WL1、WL2分别定义为第一字线22、第二字线24。与字线20互相平行的有复数条平行的选择线30，其包含选择线SL1～SL4，其中邻近第一字线22的的选择线SL1定义为第一选择线32，邻近第二字线24的选择线SL2定义为第二选择线34。上述位元线10、字线20与选择线30会连接复数反熔丝元件40，如图4所示为以4＊2阵列排列的反熔丝元件40。每一反熔丝元件40连接二字线20、二选择线30与一位元线10。由于每一反熔丝元件40与字线20、选择线30、位元线10的连接关系极为相近，以下就相同处陈述。
如图5所示，本实施例的反熔丝元件40是在基底102上形成有2＊2矩阵排列的四个反熔丝记忆晶胞42，每个反熔丝记忆晶胞42包含反熔丝晶体管100以及串联于反熔丝晶体管100外侧的选择晶体管200。每一反熔丝晶体管100具有一第一闸极介电层104，在这些反熔丝记忆晶胞42中，四个反熔丝晶体管100的四个第一闸极介电层104沿着第一位元线12两两对称设置在基底102上，并共享一个反熔丝闸极106，使得反熔丝闸极106的四个角落分别与每一个第一闸极介电层104最靠近反熔丝闸极106的一个角落重叠。反熔丝闸极106连接至第一位元线12。每一反熔丝晶体管100的第一离子掺杂区(图中未示)连接到第一选择线32和第二选择线34其中之一；详细来说，在第一位元线12同侧的反熔丝晶体管100的两个第一离子掺杂区分别连接至第一选择线32和第二选择线34，再换言之，在图5中上方的两个反熔丝晶体管100的第一离子掺杂区皆连接第一选择线32，下方的两个反熔丝晶体管100的第一离子掺杂区皆连接第二选择线34。每一选择晶体管200的选择闸极206连接至第一字线22和第二字线24其中之一；详细来说，在第一位元线12同侧的选择晶体管200的两个选择闸极206分别连接至第一字线22和第二字线24，再换言之，在图5中上方的两个选择晶体管200的选择闸极206皆连接第一字线22，下方的两个选择晶体管200的选择闸极206皆连接第二字线24。且每一选择晶体管200的第二离子掺杂区(图中未示)也连接到第一选择线32和第二选择线34其中之一；详细来说，在第一位元线12同侧的选择晶体管200的两个第一离子掺杂区分别连接至第一选择线32和第二选择线34，再换言之，在图5中上方的两个选择晶体管200的第二离子掺杂区皆连接第一选择线32，下方的两个选择晶体管200的第二离子掺杂区皆连接第二选择线34。
如图6所示，本实施例的反熔丝闸极106的四个角落的形状分别形成有往外突出的延伸部120，此延伸部120具有两尖角108，且每个尖角108的角度较佳为小于或等于90度。同样地，本实施例在进行操作时，是通过尖端放电的原理，让电荷大量集中于尖角108处，使得尖角108处下方所对应的第一闸极介电层106的一部分崩溃所需的写入电压降低，更容易被击穿，并能缩短写入时间。
由于第二实施例的反熔丝记忆晶胞的剖视结构与操作方式，皆与第一实施例相同，因此不再赘述。此第二实施例的小面积低电压反熔丝阵列与反熔丝元件同样利用上述共享反熔丝闸极的配置方式，可缩小整体布局面积，进而大幅降低制造成本。
综上所述，根据本发明所提供的小面积低电压反熔丝元件与阵列，此反熔丝元件是利用电压击穿闸极介电层以导通电路，相较于传统的反熔丝元件的反熔丝闸极于闸极介电层上方的交界处多呈平坦表面，其电荷密度均匀分布，因此需要高电压，相对也需要较高电流，更需要设计较大的元件面积。本发明的小面积低电压反熔丝元件与阵列则将反熔丝闸极设计为四个闸极介电层所共享，再加上反熔丝闸极与闸极介电层的交界处设计成具有尖角部，进行操作时，通过电荷于尖角处的密度较高，使得尖角处下方的闸极介电层的部分易于击穿，而降低击穿电压，达成降低电流消耗的目的。同时，本发明还可以减少反熔丝闸极面积，达到缩小元件尺寸的效果，可减少生产成本。
以上所述是通过实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其他未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在以下所述的申请专利范围中。

Claims (13)

1.一种小面积低电压反熔丝元件，其特征在于，所述小面积低电压反熔丝元件包含：
一基底；
四第一闸极介电层，两两对称设置在该基底上；
一反熔丝闸极，设置于该些第一闸极介电层上，并使得该反熔丝闸极的四个角落分别与每一该第一闸极介电层最靠近该反熔丝闸极的一个角落重叠，且该反熔丝闸极的该四个角落分别形成至少一尖角；以及
四第一离子掺杂区，分别设置在每一该第一闸极介电层一侧的该基底中。
2.根据权利要求1所述的小面积低电压反熔丝元件，其特征在于，该基底为P型半导体基底，则该些第一离子掺杂区为N型掺杂区。
3.根据权利要求1所述的小面积低电压反熔丝元件，其特征在于，该基底为N型半导体基底，则该些第一离子掺杂区为P型掺杂区。
4.根据权利要求1所述的小面积低电压反熔丝元件，其特征在于，所述小面积低电压反熔丝元件还包含分别邻近每一该第一离子掺杂区的四选择晶体管，每一该选择晶体管包含：
一第二闸极介电层，设置在该基底上；
一选择闸极，叠设于该第二闸极介电层上；及
一第二离子掺杂区，位于该第二闸极介电层远离每一该第一离子掺杂区的一侧的该基底中，该第二离子掺杂区与该些第一离子掺杂区掺杂同型的离子。
5.根据权利要求1所述的小面积低电压反熔丝元件，其特征在于，该尖角小于或等于90度。
6.根据权利要求1所述的小面积低电压反熔丝元件，其特征在于，该反熔丝闸极的该四个角落分别形成一延伸部，该延伸部具有两尖角。
7.根据权利要求1所述的小面积低电压反熔丝元件，其特征在于，所述小面积低电压反熔丝元件还包含一井区，设置于该基底内并位于该些第一离子掺杂区下方，该井区与该些第一离子掺杂区掺杂不同型的离子。
8.一种小面积低电压反熔丝阵列，其特征在于，所述小面积低电压反熔丝阵列包含：
复数条平行的位元线，包含一第一位元线；
复数条平行的字线，与该些位元线互相垂直，并包含设置在该第一位元线两侧的一第一字线与一第二字线；
复数条平行的选择线，与该些字线互相平行，并包含分别邻近该第一字线和该第二字线的一第一选择线与一第二选择线；
复数反熔丝元件，每一该反熔丝元件连接二该字线、二该选择线与一该位元线，每一该反熔丝元件包含：
四第一闸极介电层，沿着该第一位元线两两对称设置在一基底上；
一反熔丝闸极，设置于该些第一闸极介电层上，并使得该反熔丝闸极的四个角落分别与每一该第一闸极介电层最靠近该反熔丝闸极的一个角落重叠，且该反熔丝闸极的该四个角落分别形成至少一尖角，该反熔丝闸极连接至该第一位元线；
四第一离子掺杂区，分别设置在每一该第一闸极介电层一侧的该基底中，位于该第一位元线同侧的两该第一离子掺杂区分别连接至该第一选择线与该第二选择线；以及
四选择晶体管，邻近每一该第一离子掺杂区，每一该选择晶体管包括：
一第二闸极介电层，设置在该基底上；
一选择闸极，叠设于该第二闸极介电层上；及
一第二离子掺杂区，位于该第二闸极介电层远离每一该第一离子掺杂区的一侧的该基底中，该第二离子掺杂区与该些第一离子掺杂区掺杂同型的离子；
其中，位于该第一位元线同侧的两该选择晶体管的两该选择闸极分别连接至该第一字线和该第二字线，两该第二离子掺杂区分别连接至该第一选择线与该第二选择线。
9.根据权利要求8所述的小面积低电压反熔丝阵列，其特征在于，该基底为P型半导体基底，则该些离子掺杂区为N型掺杂区。
10.根据权利要求8所述的小面积低电压反熔丝阵列，其特征在于，该基底为N型半导体基底，则该些离子掺杂区为P型掺杂区。
11.根据权利要求8所述的小面积低电压反熔丝阵列，其特征在于，该尖角小于或等于90度。
12.根据权利要求8所述的小面积低电压反熔丝阵列，其特征在于，该反熔丝闸极的四个角落分别形成一延伸部，该延伸部具有两尖角。
13.根据权利要求8所述的小面积低电压反熔丝阵列，其特征在于，所述小面积低电压反熔丝阵列还包含一井区，设置于该基底内并位于该些第一离子掺杂区下方，该井区与该些第一离子掺杂区掺杂不同型的离子。
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