JPH1056086A - Ｎａｎｄセルアレイ及びその形成方法 - Google Patents
Ｎａｎｄセルアレイ及びその形成方法Info
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- JPH1056086A JPH1056086A JP14879797A JP14879797A JPH1056086A JP H1056086 A JPH1056086 A JP H1056086A JP 14879797 A JP14879797 A JP 14879797A JP 14879797 A JP14879797 A JP 14879797A JP H1056086 A JPH1056086 A JP H1056086A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】新しい配列形態を有するＮＡＮＤセルを提供し
て、素子の集積度を大きく向上させる。 【解決手段】ワードラインとアクティブ領域を、互いに
交差するＸ、Ｙ方向に配列する。そして、Ｘ方向のワー
ドラインに例えば動作電圧Ｖｃｃを印加し、Ｙ方向のワ
ードラインには逆電圧−Ｖｃｃを印加して、Ｙ方向ワー
ドラインの下にある全てのトランジスタをオフさせて電
流パスを遮断する。
て、素子の集積度を大きく向上させる。 【解決手段】ワードラインとアクティブ領域を、互いに
交差するＸ、Ｙ方向に配列する。そして、Ｘ方向のワー
ドラインに例えば動作電圧Ｖｃｃを印加し、Ｙ方向のワ
ードラインには逆電圧−Ｖｃｃを印加して、Ｙ方向ワー
ドラインの下にある全てのトランジスタをオフさせて電
流パスを遮断する。
Description
【発明の属する技術分野】本発明はＮＡＮＤセルアレイ
に係り、特に半導体のマスクＲＯＭの集積度を向上させ
ることができるようにレイアウトされたＮＡＮＤセルに
関する。
に係り、特に半導体のマスクＲＯＭの集積度を向上させ
ることができるようにレイアウトされたＮＡＮＤセルに
関する。
【従来の技術】従来のマスクＲＯＭ(Masked Read Only
Memory) は、一般には、デプレショントランジスタとエ
ンハンスメントトランジスタを用いたセル構造を有す
る。従来のマスクＲＯＭを示す図１において、ＲＯＭセ
ルアレイはアクティブ領域１５とフィールド領域１６が
ストリップ状に長く形成されており、ワードラインとし
てのゲート電極１７がアクティブ領域及びフィールド領
域１６と直交するように配列されている。そして、アク
ティブ領域にはゲート電極１７の両側にソース１１及び
ドレイン１２電極としての拡散領域が形成されるが、ゲ
ートの下にあるチャンネル部分１４のイオン注入状態に
応じてデプレショントランジスタ或いはエンハンスメン
トトランジスタになって、データが記憶されるようにな
っている。即ち、デプレショントランジスタでは、ゲー
トラインの下のチャンネルが常時導電状態になっていて
ソースとドレインとの間が常時オン状態になり、エンハ
ンスメントトランジスタは、ゲート電極に所定電圧が印
加されなければソースとドレインとの間がオンにならな
いように形成されたトランジスタである。このようなエ
ンハンスメントトランジスタとデプレショントランジス
タを組み合わせてＮＡＮＤゲートセルが構成される。従
来のＮＡＮＤセルは、平面図である図２に示すように、
アクティブ領域２１とフィールド領域２０が交互にスト
リップ状に形成され、アクティブ領域２１の２つのライ
ンの一端は互いに接続されている。即ち、コンタクトで
接続しても良いが、フィールド領域を形成しないことに
より２つのアクティブ領域が互いに一体となるようにな
っている。そして、ゲートライン２２−１，２２−２，
・・・２２−ｎがアクティブ領域２１と直交するように
形成され、アクティブ領域２１とフィールド領域２０に
平行にメタルラインが形成され、２つのアクティブ領域
２１の接続位置にコンタクトが形成されて、２つのＮＡ
ＮＤセル当たり一つのコンタクトが形成されている。デ
ータの書き込みを行うには、ゲートラインの下にあるア
クティブ領域５に不純物を注入（主にイオン注入工程で
形成）してデプレショントランジスタを形成する。この
不純物が注入されたアクティブ領域５がソース及びドレ
イン電極になる。次に従来のＮＡＮＤセルを作る工程に
ついて説明する。まず、フィールド領域を形成してアク
ティブ領域とフィールド領域とを区分し、しきい値電圧
調節用イオンを注入し、ゲートライン２２−１〜２２−
ｎを形成し、ゲートライン２２−１〜２２−ｎをマスク
としてイオン注入を行ってソース／ドレイン領域を形成
し、層間絶縁膜を形成した後コンタクトを形成し、配線
を形成する。この工程中のデプレショントランジスタを
形成するためのイオン注入はゲートラインを形成する前
に施されるか、或いはゲートラインの形成途中に施され
る。図３は、図２のＮＡＮＤゲートセルを回路記号(cir
cuit symbol)で等価的に示す回路図である。この図３に
示すように、一つのビットライン３１−１に２つのＮＡ
ＮＤセル２４−１，２４−２が接続される。このＮＡＮ
Ｄセルは、複数のトランジスタを直列に接続した２つの
ラインを一端でビットラインコンタクトを通じてビット
ライン３１に接続し、２つのラインの他端を電圧Ｖｓｓ
の電源又は接地に接続することにより構成されている。
１番目のゲートライン２２−１と２番目のゲートライン
２２−２とは一つのビットライン３１−１に接続された
２つのＮＡＮＤセルを選択するのに用いられる。従っ
て、ゲートライン２２−１に接続された第１ＮＡＮＤセ
ル２４−１のトランジスタ、及びゲートライン２２−２
に接続された第２ＮＡＮＤセル２４−２をデプレション
トランジスタにする。そして、ゲートライン２２−１に
ロー状態の信号電圧を印加し、且つ、ゲートライン２２
−２にハイ状態の信号を印加することにより、第１ＮＡ
ＮＤセルが選択される。その反対に、ゲートライン２２
−２にロー状態の信号電圧を印加し、且つ、ゲートライ
ン２２−１にハイ状態の信号を印加することにより、第
２ＮＡＮＤセルが選択される。次に、ゲートライン２２
−３〜ゲートライン２２−ｎには、ｎ−２個のＮＡＮＤ
ゲート信号が入力される。このようなＮＡＮＤゲート２
１−１〜２１−４がマトリックス状に接続されて、ＮＡ
ＮＤアレイを成す。次に、このように接続されたＮＡＮ
Ｄゲートの動作について説明する。ビットライン３１−
１とゲートライン２２−１及びゲートライン２２−２で
一つのＮＡＮＤセルが選択され、ｎ−２個のＮＡＮＤゲ
ート信号が全てハイ状態のときは、ＮＡＮＤゲートのト
ランジスタが全てオン状態になって接地されるので、ビ
ットライン３１−１に印加された電圧がロー状態とな
り、記憶されたデータは“０”として認識される。ま
た、ＮＡＮＤゲート信号のうちの一つでもロー状態の信
号があれば、ビットライン３１−１とＮＡＮＤゲートの
他端（接地側）が接続されないので、ハイ状態の電圧が
そのまま維持されて“１”に認識される。尚、“０”と
“１”との認識については周辺回路の状態に応じて逆に
することもできる。ここで、ＮＡＮＤセルが全てエンハ
ンスメントトランジスタによって構成されている場合
に、全てのゲートにハイ信号（ｎＭＯＳトランジスタの
場合）が印加されたとき、両側のＮＡＮＤセルが互いに
接続される。但し、注文者の要請によって製造過程中に
コーディングされてデータが書き込まれたときは、コー
ディングの状態に応じて、即ち、デプレショントランジ
スタの形成されたゲートラインに対してはハイ或いはロ
ー状態に関わらずオンしているので、接続される。
Memory) は、一般には、デプレショントランジスタとエ
ンハンスメントトランジスタを用いたセル構造を有す
る。従来のマスクＲＯＭを示す図１において、ＲＯＭセ
ルアレイはアクティブ領域１５とフィールド領域１６が
ストリップ状に長く形成されており、ワードラインとし
てのゲート電極１７がアクティブ領域及びフィールド領
域１６と直交するように配列されている。そして、アク
ティブ領域にはゲート電極１７の両側にソース１１及び
ドレイン１２電極としての拡散領域が形成されるが、ゲ
ートの下にあるチャンネル部分１４のイオン注入状態に
応じてデプレショントランジスタ或いはエンハンスメン
トトランジスタになって、データが記憶されるようにな
っている。即ち、デプレショントランジスタでは、ゲー
トラインの下のチャンネルが常時導電状態になっていて
ソースとドレインとの間が常時オン状態になり、エンハ
ンスメントトランジスタは、ゲート電極に所定電圧が印
加されなければソースとドレインとの間がオンにならな
いように形成されたトランジスタである。このようなエ
ンハンスメントトランジスタとデプレショントランジス
タを組み合わせてＮＡＮＤゲートセルが構成される。従
来のＮＡＮＤセルは、平面図である図２に示すように、
アクティブ領域２１とフィールド領域２０が交互にスト
リップ状に形成され、アクティブ領域２１の２つのライ
ンの一端は互いに接続されている。即ち、コンタクトで
接続しても良いが、フィールド領域を形成しないことに
より２つのアクティブ領域が互いに一体となるようにな
っている。そして、ゲートライン２２−１，２２−２，
・・・２２−ｎがアクティブ領域２１と直交するように
形成され、アクティブ領域２１とフィールド領域２０に
平行にメタルラインが形成され、２つのアクティブ領域
２１の接続位置にコンタクトが形成されて、２つのＮＡ
ＮＤセル当たり一つのコンタクトが形成されている。デ
ータの書き込みを行うには、ゲートラインの下にあるア
クティブ領域５に不純物を注入（主にイオン注入工程で
形成）してデプレショントランジスタを形成する。この
不純物が注入されたアクティブ領域５がソース及びドレ
イン電極になる。次に従来のＮＡＮＤセルを作る工程に
ついて説明する。まず、フィールド領域を形成してアク
ティブ領域とフィールド領域とを区分し、しきい値電圧
調節用イオンを注入し、ゲートライン２２−１〜２２−
ｎを形成し、ゲートライン２２−１〜２２−ｎをマスク
としてイオン注入を行ってソース／ドレイン領域を形成
し、層間絶縁膜を形成した後コンタクトを形成し、配線
を形成する。この工程中のデプレショントランジスタを
形成するためのイオン注入はゲートラインを形成する前
に施されるか、或いはゲートラインの形成途中に施され
る。図３は、図２のＮＡＮＤゲートセルを回路記号(cir
cuit symbol)で等価的に示す回路図である。この図３に
示すように、一つのビットライン３１−１に２つのＮＡ
ＮＤセル２４−１，２４−２が接続される。このＮＡＮ
Ｄセルは、複数のトランジスタを直列に接続した２つの
ラインを一端でビットラインコンタクトを通じてビット
ライン３１に接続し、２つのラインの他端を電圧Ｖｓｓ
の電源又は接地に接続することにより構成されている。
１番目のゲートライン２２−１と２番目のゲートライン
２２−２とは一つのビットライン３１−１に接続された
２つのＮＡＮＤセルを選択するのに用いられる。従っ
て、ゲートライン２２−１に接続された第１ＮＡＮＤセ
ル２４−１のトランジスタ、及びゲートライン２２−２
に接続された第２ＮＡＮＤセル２４−２をデプレション
トランジスタにする。そして、ゲートライン２２−１に
ロー状態の信号電圧を印加し、且つ、ゲートライン２２
−２にハイ状態の信号を印加することにより、第１ＮＡ
ＮＤセルが選択される。その反対に、ゲートライン２２
−２にロー状態の信号電圧を印加し、且つ、ゲートライ
ン２２−１にハイ状態の信号を印加することにより、第
２ＮＡＮＤセルが選択される。次に、ゲートライン２２
−３〜ゲートライン２２−ｎには、ｎ−２個のＮＡＮＤ
ゲート信号が入力される。このようなＮＡＮＤゲート２
１−１〜２１−４がマトリックス状に接続されて、ＮＡ
ＮＤアレイを成す。次に、このように接続されたＮＡＮ
Ｄゲートの動作について説明する。ビットライン３１−
１とゲートライン２２−１及びゲートライン２２−２で
一つのＮＡＮＤセルが選択され、ｎ−２個のＮＡＮＤゲ
ート信号が全てハイ状態のときは、ＮＡＮＤゲートのト
ランジスタが全てオン状態になって接地されるので、ビ
ットライン３１−１に印加された電圧がロー状態とな
り、記憶されたデータは“０”として認識される。ま
た、ＮＡＮＤゲート信号のうちの一つでもロー状態の信
号があれば、ビットライン３１−１とＮＡＮＤゲートの
他端（接地側）が接続されないので、ハイ状態の電圧が
そのまま維持されて“１”に認識される。尚、“０”と
“１”との認識については周辺回路の状態に応じて逆に
することもできる。ここで、ＮＡＮＤセルが全てエンハ
ンスメントトランジスタによって構成されている場合
に、全てのゲートにハイ信号（ｎＭＯＳトランジスタの
場合）が印加されたとき、両側のＮＡＮＤセルが互いに
接続される。但し、注文者の要請によって製造過程中に
コーディングされてデータが書き込まれたときは、コー
ディングの状態に応じて、即ち、デプレショントランジ
スタの形成されたゲートラインに対してはハイ或いはロ
ー状態に関わらずオンしているので、接続される。
【発明が解決しようとする課題】ところで、従来のＮＡ
ＮＤセルアレイでは、ゲートライン（ワードライン）２
２−１、２２−２が一つの方向にのみ並べられ、アクテ
ィブ領域もワードラインと交差する方向にのみ並べられ
て、ウェーハ面積のほぼ半分程度がフィールド領域にな
る。また、リソグラフィの解像度により、線幅を狭く形
成するには制限があり、半導体素子の集積度を高めるの
には限界がある。本発明はこのような従来の課題に鑑み
てなされたもので、集積度を向上させることが可能な新
しい配列形態を有するＮＡＮＤセル及びその形成方法を
提供することを目的とする。
ＮＤセルアレイでは、ゲートライン（ワードライン）２
２−１、２２−２が一つの方向にのみ並べられ、アクテ
ィブ領域もワードラインと交差する方向にのみ並べられ
て、ウェーハ面積のほぼ半分程度がフィールド領域にな
る。また、リソグラフィの解像度により、線幅を狭く形
成するには制限があり、半導体素子の集積度を高めるの
には限界がある。本発明はこのような従来の課題に鑑み
てなされたもので、集積度を向上させることが可能な新
しい配列形態を有するＮＡＮＤセル及びその形成方法を
提供することを目的とする。
【課題を解決するための手段】このため、請求項１の発
明にかかるＮＡＮＤセルアレイは、半導体メモリのＮＡ
ＮＤセルアレイにおいて、電界効果トランジスタがワー
ド数に応じて直列に接続された複数のＮＡＮＤセルを、
互いに交差する第１方向、第２方向に配列して構成され
ている。かかる構成によれば、複数のＮＡＮＤセルが互
いに交差するように配列されるので、アクティブ領域の
占有面積が大きくなり、集積度は高くなる。請求項２の
発明にかかるＮＡＮＤセルアレイでは、第１方向及び第
２方向に、隣接して配列された２つのＮＡＮＤセルを対
にして一つのビットラインに接続し、ビットライン側の
電界効果トランジスタをいずれか一方のＮＡＮＤセル選
択用として用いるように構成されている。かかる構成に
よれば、ＮＡＮＤセル選択用の電界効果トランジスタに
よりいずれか一方のＮＡＮＤセルが選択され、ビットラ
インでデータの読み出しが行われる。請求項３の発明に
かかるＮＡＮＤセルアレイでは、前記ＮＡＮＤセルを構
成するトランジスタは、コーディングに応じてＮＭＯＳ
エンハンスメントトランジスタ又はＮＭＯＳデプレショ
ントランジスタに設定され、交差する第１方向、第２方
向のうち、一方のＮＡＮＤセルが選択されたときは、も
う一方のすべてのトランジスタのゲートにＮＭＯＳデプ
レショントランジスタのしきい値電圧よりも低い電圧を
印加するように構成されている。かかる構成によれば、
第１方向及び第２方向のうち、一方のＮＡＮＤセルを選
択し、選択されたＮＡＮＤセルの各トランジスタのゲー
トに動作電圧を印加し、選択されなかったもう一方のＮ
ＡＮＤセルの各トランジスタのゲートにデプレショント
ランジスタのしきい値電圧よりも低い電圧を印加するこ
とにより、この方向のデプレショントランジスタを含め
てすべてのトランジスタがオフし、電流パスが遮断され
る。請求項４の発明にかかるＮＡＮＤセルアレイの形成
方法は、半導体メモリのＮＡＮＤセルアレイを形成する
方法において、第１方向及び第１方向と交差する第２方
向に、ストリップ状のアクティブ領域を、フィールド絶
縁膜を介して交差するように形成する第１段階と、デプ
レショントランジスタを形成する領域にしきい値電圧調
整用の不純物を注入する第２段階と、第１方向に第１ゲ
ートラインを形成する第３段階と、絶縁層を形成した
後、前記第２方向に第２ゲートラインを形成する第４段
階と、第１ゲートラインと第２ゲートラインの側面に位
置する全てのアクティブ領域に不純物を注入してソース
／ドレイン領域を形成する第５段階と、を含んでなる。
かかる構成によれば、第１方向及び第２方向に、ストリ
ップ状のアクティブ領域がフィールド絶縁膜を介して互
いに交差して配列され、デプレショントランジスタを形
成する領域にしきい値電圧調整用の不純物が注入され、
第１方向、第２方向に、夫々、第１ゲートライン、第２
ゲートラインが形成され、第１ゲートラインと第２ゲー
トラインの側面にソース／ドレイン領域が形成されてＮ
ＡＮＤセルアレイが形成される。請求項５の発明にかか
るＮＡＮＤセルアレイの形成方法では、前記第１段階
で、アクティブ領域の一端でフィールド絶縁膜を形成せ
ずに、２つのアクティブ領域を接続するようにした。か
かる構成によれば、２つのアクティブ領域が一端で接続
される。請求項６の発明にかかるＮＡＮＤセルアレイの
形成方法では、前記第２段階は、しきい値電圧調節用の
不純物イオン注入を行った後、デプレショントランジス
タ形成用の不純物をイオン注入する工程を含むようにし
た。かかる構成によれば、最初の不純物イオンの注入に
よりしきい値電圧が調整され、さらに不純物イオンが注
入される。請求項７の発明にかかるＮＡＮＤセルアレイ
の形成方法では、前記第２段階は、ＮＡＮＤセルへのデ
ータコーディング用のイオン注入工程を含むようにし
た。かかる構成によれば、ＮＡＮＤセルにデータが書き
込まれる。請求項８の発明にかかるＮＡＮＤセルアレイ
の形成方法では、前記第４段階は、第２ゲートラインを
形成した後、ＮＡＮＤセルへのデータコーディング用の
イオン注入工程を追加して実施するようにした。かかる
構成によれば、第２ゲートラインが形成された後、デー
タが書き込まれる。請求項９の発明にかかるＮＡＮＤセ
ルアレイの形成方法では、前記第４段階は、第２ゲート
ラインを形成した後、絶縁層を形成してコンタクトホー
ルを形成した後、導電物質を蒸着してパターニングする
ことにより配線を形成する段階を追加して実施するよう
にした。かかる構成によれば、第４段階で配線が形成さ
れる。請求項１０の発明にかかるＮＡＮＤセルアレイの
形成方法では、前記絶縁層をシリコン酸化膜で形成し、
導電物質にメタルを使用し、絶縁層を形成してコンタク
トホールを形成した後、熱導電層を形成してパターニン
グすることにより配線層を形成する過程を繰り返して複
数の配線層を形成するようにした。かかる構成によれ
ば、複数の配線層が形成される。
明にかかるＮＡＮＤセルアレイは、半導体メモリのＮＡ
ＮＤセルアレイにおいて、電界効果トランジスタがワー
ド数に応じて直列に接続された複数のＮＡＮＤセルを、
互いに交差する第１方向、第２方向に配列して構成され
ている。かかる構成によれば、複数のＮＡＮＤセルが互
いに交差するように配列されるので、アクティブ領域の
占有面積が大きくなり、集積度は高くなる。請求項２の
発明にかかるＮＡＮＤセルアレイでは、第１方向及び第
２方向に、隣接して配列された２つのＮＡＮＤセルを対
にして一つのビットラインに接続し、ビットライン側の
電界効果トランジスタをいずれか一方のＮＡＮＤセル選
択用として用いるように構成されている。かかる構成に
よれば、ＮＡＮＤセル選択用の電界効果トランジスタに
よりいずれか一方のＮＡＮＤセルが選択され、ビットラ
インでデータの読み出しが行われる。請求項３の発明に
かかるＮＡＮＤセルアレイでは、前記ＮＡＮＤセルを構
成するトランジスタは、コーディングに応じてＮＭＯＳ
エンハンスメントトランジスタ又はＮＭＯＳデプレショ
ントランジスタに設定され、交差する第１方向、第２方
向のうち、一方のＮＡＮＤセルが選択されたときは、も
う一方のすべてのトランジスタのゲートにＮＭＯＳデプ
レショントランジスタのしきい値電圧よりも低い電圧を
印加するように構成されている。かかる構成によれば、
第１方向及び第２方向のうち、一方のＮＡＮＤセルを選
択し、選択されたＮＡＮＤセルの各トランジスタのゲー
トに動作電圧を印加し、選択されなかったもう一方のＮ
ＡＮＤセルの各トランジスタのゲートにデプレショント
ランジスタのしきい値電圧よりも低い電圧を印加するこ
とにより、この方向のデプレショントランジスタを含め
てすべてのトランジスタがオフし、電流パスが遮断され
る。請求項４の発明にかかるＮＡＮＤセルアレイの形成
方法は、半導体メモリのＮＡＮＤセルアレイを形成する
方法において、第１方向及び第１方向と交差する第２方
向に、ストリップ状のアクティブ領域を、フィールド絶
縁膜を介して交差するように形成する第１段階と、デプ
レショントランジスタを形成する領域にしきい値電圧調
整用の不純物を注入する第２段階と、第１方向に第１ゲ
ートラインを形成する第３段階と、絶縁層を形成した
後、前記第２方向に第２ゲートラインを形成する第４段
階と、第１ゲートラインと第２ゲートラインの側面に位
置する全てのアクティブ領域に不純物を注入してソース
／ドレイン領域を形成する第５段階と、を含んでなる。
かかる構成によれば、第１方向及び第２方向に、ストリ
ップ状のアクティブ領域がフィールド絶縁膜を介して互
いに交差して配列され、デプレショントランジスタを形
成する領域にしきい値電圧調整用の不純物が注入され、
第１方向、第２方向に、夫々、第１ゲートライン、第２
ゲートラインが形成され、第１ゲートラインと第２ゲー
トラインの側面にソース／ドレイン領域が形成されてＮ
ＡＮＤセルアレイが形成される。請求項５の発明にかか
るＮＡＮＤセルアレイの形成方法では、前記第１段階
で、アクティブ領域の一端でフィールド絶縁膜を形成せ
ずに、２つのアクティブ領域を接続するようにした。か
かる構成によれば、２つのアクティブ領域が一端で接続
される。請求項６の発明にかかるＮＡＮＤセルアレイの
形成方法では、前記第２段階は、しきい値電圧調節用の
不純物イオン注入を行った後、デプレショントランジス
タ形成用の不純物をイオン注入する工程を含むようにし
た。かかる構成によれば、最初の不純物イオンの注入に
よりしきい値電圧が調整され、さらに不純物イオンが注
入される。請求項７の発明にかかるＮＡＮＤセルアレイ
の形成方法では、前記第２段階は、ＮＡＮＤセルへのデ
ータコーディング用のイオン注入工程を含むようにし
た。かかる構成によれば、ＮＡＮＤセルにデータが書き
込まれる。請求項８の発明にかかるＮＡＮＤセルアレイ
の形成方法では、前記第４段階は、第２ゲートラインを
形成した後、ＮＡＮＤセルへのデータコーディング用の
イオン注入工程を追加して実施するようにした。かかる
構成によれば、第２ゲートラインが形成された後、デー
タが書き込まれる。請求項９の発明にかかるＮＡＮＤセ
ルアレイの形成方法では、前記第４段階は、第２ゲート
ラインを形成した後、絶縁層を形成してコンタクトホー
ルを形成した後、導電物質を蒸着してパターニングする
ことにより配線を形成する段階を追加して実施するよう
にした。かかる構成によれば、第４段階で配線が形成さ
れる。請求項１０の発明にかかるＮＡＮＤセルアレイの
形成方法では、前記絶縁層をシリコン酸化膜で形成し、
導電物質にメタルを使用し、絶縁層を形成してコンタク
トホールを形成した後、熱導電層を形成してパターニン
グすることにより配線層を形成する過程を繰り返して複
数の配線層を形成するようにした。かかる構成によれ
ば、複数の配線層が形成される。
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。まず、本実施の形態のＮ
ＡＮＤセルアレイを形成する工程を、レイアウト図であ
る図１に基づいて説明する。まず、フィールド絶縁膜を
形成し、ストリップ状のアクティブ領域を略直交するＸ
方向（第２方向）とＹ方向（第１方向）に形成する。従
って、Ｘ方向のアクティブ領域４３とＹ方向のアクティ
ブ領域４２が互いに交差することになる。アクティブ領
域以外の部分は隔離領域４１となるようにフィールド絶
縁膜を形成する。次に、しきい値電圧調節用イオンの注
入を行い、デプレショントランジスタの形成のための不
純物イオンの注入を行う。尚、このデプレショントラン
ジスタの形成されるべき領域を一例として図中、点線で
表す。そして、第１ゲートライン（ワードライン）４４
（４４−１，４４−２，・・・４４−ｎ）を、Ｘ方向ア
クティブ領域４３と交差するようにＹ方向に形成する。
そして、層間絶縁膜を形成した後、第２ゲートライン
（ワードライン）４５（４５−１，４５−２，・・・４
５−ｎ）がＹ方向アクティブ領域４２と交差するように
Ｘ方向に形成する。これらの第１ゲートライン４４、第
２ゲートライン４５はフォトリソグラフィ工程における
パターニングで形成される。次に、ソース及びドレイン
領域の形成のために、第１ゲートライン４４、第２ゲー
トライン４５をマスクとして不純物イオンの注入を施
す。従って、第１ゲートライン４４、第２ゲートライン
４５によってマスクされない全てのアクティブ領域４
２、４３に不純物が注入されて導電領域になる。その
後、注文者の要求に応じてイオン注入を行い、ＲＯＭコ
ーディングを行う。この時にはフォトマスクを厚く形成
し、且つイオン注入の強さを強くして、第１ゲートライ
ン４４、第２ゲートライン４５の下のチャンネル領域に
まで不純物イオンが注入されるようにする。このコーデ
ィングのためのイオン注入を、しきい値電圧調節用イオ
ン注入後に直ちに実施しても良く、或いは第１ゲートラ
イン４４、第２ゲートライン４５を形成する途中に施し
ても良い。その後、層間絶縁膜を形成し、２列のＸ方向
アクティブ領域４３が互いに接続された領域にコンタク
トホール４６を形成した後、導電物質（例えば：メタ
ル）層を形成し、パターニングして第１ビットライン４
７（４７−１，４７−２，・・・４７−ｎ）を形成す
る。そして、層間絶縁膜を形成した後、２列のＹ方向ア
クティブ領域４２が互いに接続された領域にコンタクト
ホール４６を形成した後、導電物質層を形成し、パター
ニングして第２ビットライン４８（４８−１，４８−
２，・・・４８−ｎ）を形成する。層間絶縁膜はＨＬＤ
(High temperature Low pressure Dielectric)またはＢ
ＰＳＧ(Borophosphosilicate glass) を蒸着して形成さ
れるか、或いはＰＥＣＶＤ(plasma-enhanced chemical
vapor deposition) 酸化膜を蒸着して形成される。次
に、通常のパッシベーション工程、パッケージング工程
等を行う。このように製造されたＮＡＮＤセルの構成要
素の等価回路図を、位置を対応づけて図５に示す。この
図において、第１ビットライン４７−１には、２つのＸ
方向ＮＡＮＤセルが接続されている。このＮＡＮＤセル
は、夫々、直列に接続された複数のトランジスタによっ
て構成され、Ｘ方向のＮＡＮＤセルはビットラインコン
タクトを通じて第１ビットライン４７−１に接続され、
Ｙ方向のＮＡＮＤセルは接地に接続される。尚、構成に
よっては、電圧Ｖｓｓの電源に接続してもよい。第１ビ
ットライン４７−２〜４７−ｎについても同様に構成さ
れている。第１ゲートライン４４のゲートライン４４−
１とゲートライン４４−２は、２つのＸ方向ＮＡＮＤセ
ルのうちの一つを選択するのに用いられる。即ち、ゲー
トライン４４−１と交差する１番目のＸ方向ＮＡＮＤセ
ルのトランジスタをデプレショントランジスタで構成
し、ゲートライン４４−１と交差する２番目のＸ方向Ｎ
ＡＮＤセルのトランジスタをエンハンスメントトランジ
スタで構成し、ゲートライン４４−２と交差する１番目
のＸ方向ＮＡＮＤセルのトランジスタをエンハンスメン
トトランジスタで構成し、ゲートライン４４−２と交差
する２番目のＸ方向ＮＡＮＤセルのトランジスタをデプ
レショントランジスタで構成する。Ｘ方向ＮＡＮＤセル
の３番目からｎ番目まで、ｎ−２個の第１ゲートライン
４４−３〜４４−ｎには、夫々、ＮＡＮＤゲートの信号
が入力される。また、第２ビットライン４８−１には、
２つのＹ方向ＮＡＮＤセルが接続されている。このＮＡ
ＮＤセルは、夫々、直列に接続された複数のトランジス
タによって構成され、両ＮＡＮＤセルの一端はビットラ
インコンタクトを通じて第２ビットライン４８−１に接
続され、両ＮＡＮＤセルの他端は接地に接続される。
尚、構成によっては、電圧Ｖｓｓの電源に接続される。
第１ビットライン４７−２〜４７−ｎについても同様に
構成されている。第２ゲートライン４５のゲートライン
４５−１とゲートライン４５−２とは第２ビットライン
４８に接続された２つのＹ方向ＮＡＮＤセルのうちの一
つを選択するのに用いられる。即ち、ゲートライン４５
−１と交差する１番目のＹ方向ＮＡＮＤセルのトランジ
スタをデプレショントランジスタで構成し、ゲートライ
ン４５−１と交差する２番目のＹ方向ＮＡＮＤセルのト
ランジスタをエンハンスメントトランジスタで構成し、
ゲートライン４５−２と交差する１番目のＹ方向ＮＡＮ
Ｄセルのトランジスタをエンハンスメントトランジスタ
で構成し、ゲートライン４５−２と交差する２番目のＹ
方向ＮＡＮＤセルのトランジスタをデプレショントラン
ジスタで構成する。Ｙ方向ＮＡＮＤセルの３番目からｎ
番目まで、ｎ−２個の第２ゲートライン４５には、夫
々、ＮＡＮＤゲートを動作させるための信号が入力され
る。このように複数の第１ゲートライン４４、第２ゲー
トライン４５、第１ビットライン４７、第２ビットライ
ン４８、Ｘ方向ＮＡＮＤセル及びＹ方向ＮＡＮＤセルが
図１及び図２に示すようにマトリックス状に配列されて
アレイを成す。そして、このＮＡＮＤセルアレイを備え
た半導体メモリ装置には、図示しない電源回路が備えら
れ、この電源回路により、第１ゲートライン４４、第２
ゲートラインに電圧Ｖｃｃ又は逆電圧−Ｖｃｃが印加さ
れ、第１ビットライン４７、第２ビットラインに所定の
データ電圧が印加されて、このＮＡＮＤセルアレイが駆
動される。次に、このように構成されたＮＡＮＤセルア
レイの動作を説明する。第１ビットライン４７、第２ビ
ットライン４８にはデータ電圧が加えられ、ＮＡＮＤセ
ルの他端は接地される。そして、第１ビットライン４７
又は第２ビットライン４８、各ゲートに所定の電圧を印
加することにより、一つのＮＡＮＤセルが選択される。
選択されたＮＡＮＤセルからは、入力信号状態に応じて
“０”或いは“１”が出力される。即ち、ゲートライン
４４−１にロー状態の信号電圧を印加し、且つゲートラ
イン４４−２にハイ状態の電圧を印加したとき、１番目
のＸ方向ＮＡＮＤセルが選択される。その逆に、ゲート
ライン４４−１にハイ状態の信号電圧を印加し、且つゲ
ートライン４４−２にロー状態の電圧を印加したとき、
２番目のＸ方向ＮＡＮＤセルが選択される。この時、Ｘ
方向ＮＡＮＤセルを選択するために、第１ゲートライン
４４には動作電圧Ｖｃｃを印加し、且つ第２ゲートライ
ン４５には、Ｙ方向ＮＡＮＤセルを構成しているデプレ
ショントランジスタのしきい値電圧よりも低い電圧−Ｖ
ｃｃを印加する。ＮＡＮＤセルのデプレショントランジ
スタは通常オン状態になっているが、負の電圧が印加さ
れたときは、チャンネルが不導通状態に変わり、第１ビ
ットライン４７の電流がＹ方向ＮＡＮＤセルのデプレシ
ョントランジスタから接地に通電されるのを防止する。
尚、Ｙ方向ＮＡＮＤセルを選択するためには、その逆に
第２ゲートライン４５に動作電圧Ｖｃｃを印加し、且つ
第１ゲートライン４４に電圧−Ｖｃｃを印加して、第２
ビットライン４８の電流がＸ方向ＮＡＮＤセルのデプレ
ショントランジスタから接地に通電されるのを防止す
る。Ｘ方向またはＹ方向のＮＡＮＤセルが選択されたと
き、ｎ−２個のＮＡＮＤ入力が全てハイ状態の時には第
１ビットライン４７、第２ビットライン４８に印加され
た電圧によってＮＡＮＤゲートのトランジスタが全てオ
ン状態になって第１ビットライン４７、第２ビットライ
ン４８の電位が接地されるので、出力はローとなり、記
憶されたデータが“０”に認識される。一方、ＮＡＮＤ
入力のうちの一つでもロー状態の信号がある時には第１
ビットライン４７、第２ビットライン４８とＮＡＮＤゲ
ートが接地されないので、第１ビットライン４７、第２
ビットライン４８の電圧がそのまま維持されて“１”に
認識される。尚、“０”と“１”の認識に対しては周辺
回路の状態に応じてその反対にさせることもできる。こ
こで、ＮＡＮＤセルが全てエンハンスメントトランジス
タにより構成されている場合に、全てのゲートにハイ信
号（ｎＭＯＳトランジスタの場合）が印加されたとき
は、ＮＡＮＤセルが両端で導通状態となるが、ＮＡＮＤ
セルアレイは注文者の要請に応じて製造過程でコーディ
ングされ、コーディングされた状態に応じて、即ち、デ
プレショントランジスタはゲートラインにハイ、ロー、
いずれの状態の信号が入力されてもオンするので、ゲー
トラインの入力状態に応じて出力が変わる。かかる構成
によれば、従来のＮＡＮＤセルのフィールド領域までア
クティブ領域として使用することができ、集積度を向上
させることができる。また、ワードラインとアクティブ
領域をＸ方向及びＹ方向に配列して、Ｘ方向のワードラ
インに電圧Ｖｃｃを印加して動作させる時にはＹ方向の
ワードラインには電圧−Ｖｃｃを印加し、Ｙ方向ワード
ラインの下にある全てのチャンネルをオフさせて電流パ
スを遮断し、Ｙ方向のワードラインに電圧Ｖｃｃを印加
して動作させる時にはＸ方向のワードラインには電圧−
Ｖｃｃを印加して、Ｘ方向ワードラインの下にある全て
のチャンネルをオフさせて電流パスを遮断することによ
り、かかるＮＡＮＤセルアレイを動作させることができ
る。
及び図２に基づいて説明する。まず、本実施の形態のＮ
ＡＮＤセルアレイを形成する工程を、レイアウト図であ
る図１に基づいて説明する。まず、フィールド絶縁膜を
形成し、ストリップ状のアクティブ領域を略直交するＸ
方向（第２方向）とＹ方向（第１方向）に形成する。従
って、Ｘ方向のアクティブ領域４３とＹ方向のアクティ
ブ領域４２が互いに交差することになる。アクティブ領
域以外の部分は隔離領域４１となるようにフィールド絶
縁膜を形成する。次に、しきい値電圧調節用イオンの注
入を行い、デプレショントランジスタの形成のための不
純物イオンの注入を行う。尚、このデプレショントラン
ジスタの形成されるべき領域を一例として図中、点線で
表す。そして、第１ゲートライン（ワードライン）４４
（４４−１，４４−２，・・・４４−ｎ）を、Ｘ方向ア
クティブ領域４３と交差するようにＹ方向に形成する。
そして、層間絶縁膜を形成した後、第２ゲートライン
（ワードライン）４５（４５−１，４５−２，・・・４
５−ｎ）がＹ方向アクティブ領域４２と交差するように
Ｘ方向に形成する。これらの第１ゲートライン４４、第
２ゲートライン４５はフォトリソグラフィ工程における
パターニングで形成される。次に、ソース及びドレイン
領域の形成のために、第１ゲートライン４４、第２ゲー
トライン４５をマスクとして不純物イオンの注入を施
す。従って、第１ゲートライン４４、第２ゲートライン
４５によってマスクされない全てのアクティブ領域４
２、４３に不純物が注入されて導電領域になる。その
後、注文者の要求に応じてイオン注入を行い、ＲＯＭコ
ーディングを行う。この時にはフォトマスクを厚く形成
し、且つイオン注入の強さを強くして、第１ゲートライ
ン４４、第２ゲートライン４５の下のチャンネル領域に
まで不純物イオンが注入されるようにする。このコーデ
ィングのためのイオン注入を、しきい値電圧調節用イオ
ン注入後に直ちに実施しても良く、或いは第１ゲートラ
イン４４、第２ゲートライン４５を形成する途中に施し
ても良い。その後、層間絶縁膜を形成し、２列のＸ方向
アクティブ領域４３が互いに接続された領域にコンタク
トホール４６を形成した後、導電物質（例えば：メタ
ル）層を形成し、パターニングして第１ビットライン４
７（４７−１，４７−２，・・・４７−ｎ）を形成す
る。そして、層間絶縁膜を形成した後、２列のＹ方向ア
クティブ領域４２が互いに接続された領域にコンタクト
ホール４６を形成した後、導電物質層を形成し、パター
ニングして第２ビットライン４８（４８−１，４８−
２，・・・４８−ｎ）を形成する。層間絶縁膜はＨＬＤ
(High temperature Low pressure Dielectric)またはＢ
ＰＳＧ(Borophosphosilicate glass) を蒸着して形成さ
れるか、或いはＰＥＣＶＤ(plasma-enhanced chemical
vapor deposition) 酸化膜を蒸着して形成される。次
に、通常のパッシベーション工程、パッケージング工程
等を行う。このように製造されたＮＡＮＤセルの構成要
素の等価回路図を、位置を対応づけて図５に示す。この
図において、第１ビットライン４７−１には、２つのＸ
方向ＮＡＮＤセルが接続されている。このＮＡＮＤセル
は、夫々、直列に接続された複数のトランジスタによっ
て構成され、Ｘ方向のＮＡＮＤセルはビットラインコン
タクトを通じて第１ビットライン４７−１に接続され、
Ｙ方向のＮＡＮＤセルは接地に接続される。尚、構成に
よっては、電圧Ｖｓｓの電源に接続してもよい。第１ビ
ットライン４７−２〜４７−ｎについても同様に構成さ
れている。第１ゲートライン４４のゲートライン４４−
１とゲートライン４４−２は、２つのＸ方向ＮＡＮＤセ
ルのうちの一つを選択するのに用いられる。即ち、ゲー
トライン４４−１と交差する１番目のＸ方向ＮＡＮＤセ
ルのトランジスタをデプレショントランジスタで構成
し、ゲートライン４４−１と交差する２番目のＸ方向Ｎ
ＡＮＤセルのトランジスタをエンハンスメントトランジ
スタで構成し、ゲートライン４４−２と交差する１番目
のＸ方向ＮＡＮＤセルのトランジスタをエンハンスメン
トトランジスタで構成し、ゲートライン４４−２と交差
する２番目のＸ方向ＮＡＮＤセルのトランジスタをデプ
レショントランジスタで構成する。Ｘ方向ＮＡＮＤセル
の３番目からｎ番目まで、ｎ−２個の第１ゲートライン
４４−３〜４４−ｎには、夫々、ＮＡＮＤゲートの信号
が入力される。また、第２ビットライン４８−１には、
２つのＹ方向ＮＡＮＤセルが接続されている。このＮＡ
ＮＤセルは、夫々、直列に接続された複数のトランジス
タによって構成され、両ＮＡＮＤセルの一端はビットラ
インコンタクトを通じて第２ビットライン４８−１に接
続され、両ＮＡＮＤセルの他端は接地に接続される。
尚、構成によっては、電圧Ｖｓｓの電源に接続される。
第１ビットライン４７−２〜４７−ｎについても同様に
構成されている。第２ゲートライン４５のゲートライン
４５−１とゲートライン４５−２とは第２ビットライン
４８に接続された２つのＹ方向ＮＡＮＤセルのうちの一
つを選択するのに用いられる。即ち、ゲートライン４５
−１と交差する１番目のＹ方向ＮＡＮＤセルのトランジ
スタをデプレショントランジスタで構成し、ゲートライ
ン４５−１と交差する２番目のＹ方向ＮＡＮＤセルのト
ランジスタをエンハンスメントトランジスタで構成し、
ゲートライン４５−２と交差する１番目のＹ方向ＮＡＮ
Ｄセルのトランジスタをエンハンスメントトランジスタ
で構成し、ゲートライン４５−２と交差する２番目のＹ
方向ＮＡＮＤセルのトランジスタをデプレショントラン
ジスタで構成する。Ｙ方向ＮＡＮＤセルの３番目からｎ
番目まで、ｎ−２個の第２ゲートライン４５には、夫
々、ＮＡＮＤゲートを動作させるための信号が入力され
る。このように複数の第１ゲートライン４４、第２ゲー
トライン４５、第１ビットライン４７、第２ビットライ
ン４８、Ｘ方向ＮＡＮＤセル及びＹ方向ＮＡＮＤセルが
図１及び図２に示すようにマトリックス状に配列されて
アレイを成す。そして、このＮＡＮＤセルアレイを備え
た半導体メモリ装置には、図示しない電源回路が備えら
れ、この電源回路により、第１ゲートライン４４、第２
ゲートラインに電圧Ｖｃｃ又は逆電圧−Ｖｃｃが印加さ
れ、第１ビットライン４７、第２ビットラインに所定の
データ電圧が印加されて、このＮＡＮＤセルアレイが駆
動される。次に、このように構成されたＮＡＮＤセルア
レイの動作を説明する。第１ビットライン４７、第２ビ
ットライン４８にはデータ電圧が加えられ、ＮＡＮＤセ
ルの他端は接地される。そして、第１ビットライン４７
又は第２ビットライン４８、各ゲートに所定の電圧を印
加することにより、一つのＮＡＮＤセルが選択される。
選択されたＮＡＮＤセルからは、入力信号状態に応じて
“０”或いは“１”が出力される。即ち、ゲートライン
４４−１にロー状態の信号電圧を印加し、且つゲートラ
イン４４−２にハイ状態の電圧を印加したとき、１番目
のＸ方向ＮＡＮＤセルが選択される。その逆に、ゲート
ライン４４−１にハイ状態の信号電圧を印加し、且つゲ
ートライン４４−２にロー状態の電圧を印加したとき、
２番目のＸ方向ＮＡＮＤセルが選択される。この時、Ｘ
方向ＮＡＮＤセルを選択するために、第１ゲートライン
４４には動作電圧Ｖｃｃを印加し、且つ第２ゲートライ
ン４５には、Ｙ方向ＮＡＮＤセルを構成しているデプレ
ショントランジスタのしきい値電圧よりも低い電圧−Ｖ
ｃｃを印加する。ＮＡＮＤセルのデプレショントランジ
スタは通常オン状態になっているが、負の電圧が印加さ
れたときは、チャンネルが不導通状態に変わり、第１ビ
ットライン４７の電流がＹ方向ＮＡＮＤセルのデプレシ
ョントランジスタから接地に通電されるのを防止する。
尚、Ｙ方向ＮＡＮＤセルを選択するためには、その逆に
第２ゲートライン４５に動作電圧Ｖｃｃを印加し、且つ
第１ゲートライン４４に電圧−Ｖｃｃを印加して、第２
ビットライン４８の電流がＸ方向ＮＡＮＤセルのデプレ
ショントランジスタから接地に通電されるのを防止す
る。Ｘ方向またはＹ方向のＮＡＮＤセルが選択されたと
き、ｎ−２個のＮＡＮＤ入力が全てハイ状態の時には第
１ビットライン４７、第２ビットライン４８に印加され
た電圧によってＮＡＮＤゲートのトランジスタが全てオ
ン状態になって第１ビットライン４７、第２ビットライ
ン４８の電位が接地されるので、出力はローとなり、記
憶されたデータが“０”に認識される。一方、ＮＡＮＤ
入力のうちの一つでもロー状態の信号がある時には第１
ビットライン４７、第２ビットライン４８とＮＡＮＤゲ
ートが接地されないので、第１ビットライン４７、第２
ビットライン４８の電圧がそのまま維持されて“１”に
認識される。尚、“０”と“１”の認識に対しては周辺
回路の状態に応じてその反対にさせることもできる。こ
こで、ＮＡＮＤセルが全てエンハンスメントトランジス
タにより構成されている場合に、全てのゲートにハイ信
号（ｎＭＯＳトランジスタの場合）が印加されたとき
は、ＮＡＮＤセルが両端で導通状態となるが、ＮＡＮＤ
セルアレイは注文者の要請に応じて製造過程でコーディ
ングされ、コーディングされた状態に応じて、即ち、デ
プレショントランジスタはゲートラインにハイ、ロー、
いずれの状態の信号が入力されてもオンするので、ゲー
トラインの入力状態に応じて出力が変わる。かかる構成
によれば、従来のＮＡＮＤセルのフィールド領域までア
クティブ領域として使用することができ、集積度を向上
させることができる。また、ワードラインとアクティブ
領域をＸ方向及びＹ方向に配列して、Ｘ方向のワードラ
インに電圧Ｖｃｃを印加して動作させる時にはＹ方向の
ワードラインには電圧−Ｖｃｃを印加し、Ｙ方向ワード
ラインの下にある全てのチャンネルをオフさせて電流パ
スを遮断し、Ｙ方向のワードラインに電圧Ｖｃｃを印加
して動作させる時にはＸ方向のワードラインには電圧−
Ｖｃｃを印加して、Ｘ方向ワードラインの下にある全て
のチャンネルをオフさせて電流パスを遮断することによ
り、かかるＮＡＮＤセルアレイを動作させることができ
る。
【発明の効果】以上説明したように、請求項１の発明に
かかるＮＡＮＤセルアレイによれば、従来のＮＡＮＤセ
ルのフィールド領域までアクティブ領域として使用する
ことができ、集積度を向上させることができる。請求項
２の発明にかかるＮＡＮＤセルアレイによれば、１つの
ビットラインで２つのＮＡＮＤセルからデータの読み出
しを行うことができる。請求項３の発明にかかるＮＡＮ
Ｄセルアレイによれば、第１方向又は第２方向のうち、
一方のＮＡＮＤセルに動作電圧を印加しているときに、
もう一方では、デプレッショントランジスタを確実にオ
フさせて電流パスを遮断することができる。請求項４の
発明にかかるＮＡＮＤセルアレイの形成方法によれば、
新しい配列形態を有するものを形成することができる。
請求項５の発明にかかるＮＡＮＤセルアレイの形成方法
によれば、２つのアクティブ領域を接続することができ
る。請求項６の発明にかかるＮＡＮＤセルアレイの形成
方法によれば、最初の不純物イオンの注入によりしきい
値電圧を調整した後に、さらに不純物イオンを注入する
ことができる。請求項７の発明にかかるＮＡＮＤセルア
レイの形成方法によれば、ＮＡＮＤセルにデータを書き
込むことができる。請求項８の発明にかかるＮＡＮＤセ
ルアレイの形成方法によれば、第２ゲートラインが形成
された後にデータを書き込むことができる。請求項９の
発明にかかるＮＡＮＤセルアレイの形成方法によれば、
配線を形成することができる。請求項１０の発明にかか
るＮＡＮＤセルアレイの形成方法によれば、複数の配線
層を形成することができる。
かかるＮＡＮＤセルアレイによれば、従来のＮＡＮＤセ
ルのフィールド領域までアクティブ領域として使用する
ことができ、集積度を向上させることができる。請求項
２の発明にかかるＮＡＮＤセルアレイによれば、１つの
ビットラインで２つのＮＡＮＤセルからデータの読み出
しを行うことができる。請求項３の発明にかかるＮＡＮ
Ｄセルアレイによれば、第１方向又は第２方向のうち、
一方のＮＡＮＤセルに動作電圧を印加しているときに、
もう一方では、デプレッショントランジスタを確実にオ
フさせて電流パスを遮断することができる。請求項４の
発明にかかるＮＡＮＤセルアレイの形成方法によれば、
新しい配列形態を有するものを形成することができる。
請求項５の発明にかかるＮＡＮＤセルアレイの形成方法
によれば、２つのアクティブ領域を接続することができ
る。請求項６の発明にかかるＮＡＮＤセルアレイの形成
方法によれば、最初の不純物イオンの注入によりしきい
値電圧を調整した後に、さらに不純物イオンを注入する
ことができる。請求項７の発明にかかるＮＡＮＤセルア
レイの形成方法によれば、ＮＡＮＤセルにデータを書き
込むことができる。請求項８の発明にかかるＮＡＮＤセ
ルアレイの形成方法によれば、第２ゲートラインが形成
された後にデータを書き込むことができる。請求項９の
発明にかかるＮＡＮＤセルアレイの形成方法によれば、
配線を形成することができる。請求項１０の発明にかか
るＮＡＮＤセルアレイの形成方法によれば、複数の配線
層を形成することができる。
【図１】本発明のＮＡＮＤセルのレイアウト図。
【図２】図１の回路図。
【図３】従来のＮＡＮＤセルの一部を示す斜視図。
【図４】図３のレイアウト図。
【図５】図３の回路図。
４２ アクティブ領域（Ｙ方向） ４３ アクティブ領域（Ｘ方向） ４４ 第１ゲートライン（４４−１，４４−２，・・
・、４４−ｎ） ４５ 第２ゲートライン（４５−１，４５−２，・・
・、４５−ｎ） ４７ 第１ビットライン（４７−１，４７−２，・・
・、４７−ｎ） ４８ 第２ビットライン（４８−１，４８−２，・・
・、４８−ｎ）
・、４４−ｎ） ４５ 第２ゲートライン（４５−１，４５−２，・・
・、４５−ｎ） ４７ 第１ビットライン（４７−１，４７−２，・・
・、４７−ｎ） ４８ 第２ビットライン（４８−１，４８−２，・・
・、４８−ｎ）
Claims (10)
- 【請求項１】半導体メモリのＮＡＮＤセルアレイにおい
て、 電界効果トランジスタがワード数に応じて直列に接続さ
れた複数の第１方向、第２方向に配列したことを特徴と
するＮＡＮセルアレイ。 - 【請求項２】第１方向及び第２方向に、隣接して配列さ
れた２つのＮＡＮＤセルを対にして一つのビットライン
に接続し、ビットライン側の電界効果トランジスタをい
ずれか一方のＮＡＮＤセル選択用として用いるように構
成されたことを特徴とする請求項１記載のＮＡＮＤセル
アレイ。 - 【請求項３】前記ＮＡＮＤセルを構成するトランジスタ
は、コーディングに応じてＮＭＯＳエンハンスメントト
ランジスタ又はＮＭＯＳデプレショントランジスタに設
定され、交差する第１方向、第２方向のうち、一方のＮ
ＡＮＤセルが選択されたときは、もう一方のすべてのト
ランジスタのゲートにＮＭＯＳデプレショントランジス
タのしきい値電圧よりも低い電圧を印加するように構成
されたことを特徴とする請求項１又は請求項２記載のＮ
ＡＮＤセルアレイ。 - 【請求項４】半導体メモリのＮＡＮＤセルアレイを形成
する方法において、 第１方向及び第１方向と交差する第２方向に、ストリッ
プ状のアクティブ領域を、フィールド絶縁膜を介して交
差するように形成する第１段階と、 デプレショントランジスタを形成する領域にしきい値電
圧調整用の不純物を注入する第２段階と、 第１方向に第１ゲートラインを形成する第３段階と、 絶縁層を形成した後、前記第２方向に第２ゲートライン
を形成する第４段階と、 第１ゲートラインと第２ゲートラインの側面に位置する
全てのアクティブ領域に不純物を注入してソース／ドレ
イン領域を形成する第５段階と、を含んでなることを特
徴とするＮＡＮＤセルアレイの形成方法。 - 【請求項５】前記第１段階で、アクティブ領域の一端で
フィールド絶縁膜を形成せずに、２つのアクティブ領域
を接続することを特徴とする請求項４記載のＮＡＮＤセ
ルアレイの形成方法。 - 【請求項６】前記第２段階は、しきい値電圧調節用の不
純物イオン注入を行った後、デプレショントランジスタ
形成用の不純物をイオン注入する工程を含むことを特徴
とする請求項４又は請求項５記載のＮＡＮＤセルアレイ
の形成方法。 - 【請求項７】前記第２段階は、ＮＡＮＤセルへのデータ
コーディング用のイオン注入工程を含むことを特徴とす
る請求項６記載のＮＡＮＤセルアレイの形成方法。 - 【請求項８】前記第４段階は、第２ゲートラインを形成
した後、ＮＡＮＤセルへのデータコーディング用のイオ
ン注入工程を追加して実施することを特徴とする請求項
４〜請求項７のいずれか１つに記載のＮＡＮＤセルアレ
イの形成方法。 - 【請求項９】前記第４段階は、第２ゲートラインを形成
した後、絶縁層を形成してコンタクトホールを形成した
後、導電物質を蒸着してパターニングすることにより配
線を形成する段階を追加して実施することを特徴とする
請求項４〜請求項８のいずれか１つに記載のＮＡＮＤセ
ルアレイの形成方法。 - 【請求項１０】前記絶縁層をシリコン酸化膜で形成し、 導電物質にメタルを使用し、 絶縁層を形成してコンタクトホールを形成した後、熱導
電層を形成してパターニングすることにより配線層を形
成する過程を繰り返して複数の配線層を形成することを
特徴とする請求項９記載のＮＡＮＤセルアレイの形成方
法。
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