JP3537638B2 - Ｎａｎｄセルアレイ及びその形成方法 - Google Patents
Ｎａｎｄセルアレイ及びその形成方法Info
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- H10B20/00—Read-only memory [ROM] devices
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- G11C—STATIC STORES
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＮＡＮＤセルアレイ
及びその形成方法に係り、特に半導体のマスクＲＯＭの
集積度を向上させることができるようにレイアウトされ
たＮＡＮＤセルアレイ及びその形成方法に関する。
及びその形成方法に係り、特に半導体のマスクＲＯＭの
集積度を向上させることができるようにレイアウトされ
たＮＡＮＤセルアレイ及びその形成方法に関する。
【０００２】
【従来の技術】従来のマスクＲＯＭ(Masked Read Only
Memory) は、一般には、デプレッショントランジスタと
エンハンスメントトランジスタを用いたセル構造を有す
る。
Memory) は、一般には、デプレッショントランジスタと
エンハンスメントトランジスタを用いたセル構造を有す
る。
【０００３】従来のマスクＲＯＭを示す図３において、
ＲＯＭセルアレイはアクティブ領域１５とフィールド領
域１６がストライプ状に長く形成されており、ワードラ
インとしてのゲートライン１７がアクティブ領域１５及
びフィールド領域１６と直交するように配列されてい
る。
ＲＯＭセルアレイはアクティブ領域１５とフィールド領
域１６がストライプ状に長く形成されており、ワードラ
インとしてのゲートライン１７がアクティブ領域１５及
びフィールド領域１６と直交するように配列されてい
る。
【０００４】そして、アクティブ領域１５にはゲートラ
イン１７の両側にソース１１及びドレイン１２としての
拡散領域が形成されるが、ゲートライン１７の下にある
チャンネル１４部分のイオン注入状態に応じてデプレッ
ショントランジスタ或いはエンハンスメントトランジス
タになって、データが記憶されるようになっている。
イン１７の両側にソース１１及びドレイン１２としての
拡散領域が形成されるが、ゲートライン１７の下にある
チャンネル１４部分のイオン注入状態に応じてデプレッ
ショントランジスタ或いはエンハンスメントトランジス
タになって、データが記憶されるようになっている。
【０００５】即ち、デプレッショントランジスタでは、
ゲートライン１７の下のチャンネル１４が常時導電状態
になっていてソース１１とドレイン１２との間が常時オ
ン状態になり、エンハンスメントトランジスタは、ゲー
トライン１７に所定電圧が印加されなければソース１１
とドレイン１２との間がオンにならないように形成され
た電界効果トランジスタである。
ゲートライン１７の下のチャンネル１４が常時導電状態
になっていてソース１１とドレイン１２との間が常時オ
ン状態になり、エンハンスメントトランジスタは、ゲー
トライン１７に所定電圧が印加されなければソース１１
とドレイン１２との間がオンにならないように形成され
た電界効果トランジスタである。
【０００６】このようなエンハンスメントトランジスタ
とデプレッショントランジスタを組み合わせてＮＡＮＤ
セルが構成される。
とデプレッショントランジスタを組み合わせてＮＡＮＤ
セルが構成される。
【０００７】従来のＮＡＮＤセルアレイは、平面図であ
る図４に示すように、アクティブ領域２１（２１−１，
２１−２，・・・２１−６）とフィールド領域２０が交
互にストライプ状に形成され、隣接する二つのアクティ
ブ領域２１（２１−１と２１−２，２１−３と２１−
４，２１−５と２１−６）の一端は互いに接続されてい
る。この場合、コンタクトで接続しても良いが、フィー
ルド領域２０を形成しないことにより二つのアクティブ
領域２１が互いに一体となるように形成しても良い。ま
た、ゲートライン２２−１，２２−２，・・・２２−ｎ
がアクティブ領域２１と直交するように形成され、アク
ティブ領域２１とフィールド領域２０に平行にメタルラ
インが形成される。そして、このメタルラインは、隣接
する二つのアクティブ領域２１の接続位置に形成された
コンタクトを介して隣接する二つのＮＡＮＤセルに接続
されてビットライン３１−１，３１−２，３１−３とさ
れる。
る図４に示すように、アクティブ領域２１（２１−１，
２１−２，・・・２１−６）とフィールド領域２０が交
互にストライプ状に形成され、隣接する二つのアクティ
ブ領域２１（２１−１と２１−２，２１−３と２１−
４，２１−５と２１−６）の一端は互いに接続されてい
る。この場合、コンタクトで接続しても良いが、フィー
ルド領域２０を形成しないことにより二つのアクティブ
領域２１が互いに一体となるように形成しても良い。ま
た、ゲートライン２２−１，２２−２，・・・２２−ｎ
がアクティブ領域２１と直交するように形成され、アク
ティブ領域２１とフィールド領域２０に平行にメタルラ
インが形成される。そして、このメタルラインは、隣接
する二つのアクティブ領域２１の接続位置に形成された
コンタクトを介して隣接する二つのＮＡＮＤセルに接続
されてビットライン３１−１，３１−２，３１−３とさ
れる。
【０００８】データの書き込みを行うには、ゲートライ
ン２２−１，２２−２の下にあるアクティブ領域５に不
純物を注入（主にイオン注入工程で形成）してデプレッ
ショントランジスタを形成する。この不純物が注入され
たアクティブ領域５がソース１１及びドレイン１２にな
る。
ン２２−１，２２−２の下にあるアクティブ領域５に不
純物を注入（主にイオン注入工程で形成）してデプレッ
ショントランジスタを形成する。この不純物が注入され
たアクティブ領域５がソース１１及びドレイン１２にな
る。
【０００９】次に従来のＮＡＮＤセルアレイを作る工程
について説明する。まず、図４に示すようにストライプ
状のフィールド領域２０とアクティブ領域２１とを交互
に形成してアクティブ領域２１とフィールド領域２０と
を区分し、後に形成されるゲートライン２２−１，２２
−２の下に当たる部分で同図中に実線で四角形状に示す
アクティブ領域５にしきい値電圧調節用イオンを注入
し、アクティブ領域２１と交差させてゲートライン２２
−１〜２２−ｎを形成し、ゲートライン２２−１〜２２
−ｎをマスクとしてイオン注入を行ってゲートライン２
２−１〜２２−ｎの両側のアクティブ領域２１にソース
／ドレイン領域を形成し、少なくともアクティブ領域２
１及びゲートライン２２−１〜２２−ｎ上に層間絶縁膜
を形成した後、隣接する二つのアクティブ領域２１−１
と２１−２，２１−３と２１−４，２１−５と２１−６
の接続位置で層間絶縁膜にコンタクトを形成し、ビット
ライン３１−１〜３１−３の配線を形成する。
について説明する。まず、図４に示すようにストライプ
状のフィールド領域２０とアクティブ領域２１とを交互
に形成してアクティブ領域２１とフィールド領域２０と
を区分し、後に形成されるゲートライン２２−１，２２
−２の下に当たる部分で同図中に実線で四角形状に示す
アクティブ領域５にしきい値電圧調節用イオンを注入
し、アクティブ領域２１と交差させてゲートライン２２
−１〜２２−ｎを形成し、ゲートライン２２−１〜２２
−ｎをマスクとしてイオン注入を行ってゲートライン２
２−１〜２２−ｎの両側のアクティブ領域２１にソース
／ドレイン領域を形成し、少なくともアクティブ領域２
１及びゲートライン２２−１〜２２−ｎ上に層間絶縁膜
を形成した後、隣接する二つのアクティブ領域２１−１
と２１−２，２１−３と２１−４，２１−５と２１−６
の接続位置で層間絶縁膜にコンタクトを形成し、ビット
ライン３１−１〜３１−３の配線を形成する。
【００１０】この工程中のデプレッショントランジスタ
を形成するためのイオン注入はゲートライン２２−１〜
２２−ｎを形成する前に施されるか、或いはゲートライ
ン２２−１〜２２−ｎの形成途中に施される。
を形成するためのイオン注入はゲートライン２２−１〜
２２−ｎを形成する前に施されるか、或いはゲートライ
ン２２−１〜２２−ｎの形成途中に施される。
【００１１】図５は、図４のＮＡＮＤセルアレイを回路
記号(circuit symbol)で等価的に示す回路図である。こ
の図５に示すように、一つのビットライン３１−１（又
は３１−２）に二つのＮＡＮＤセル２４−１，２４−２
（又は２４−３，２４−４）が接続される。このＮＡＮ
Ｄセル２４−１〜２４−４は、それぞれ複数の電界効果
トランジスタを直列に接続して構成したものであり、隣
接する二つのＮＡＮＤセル２４−１，２４−２又は２４
−３，２４−４をそれぞれ一対として一端を、ビットラ
インコンタクトを通じてビットライン３１に接続し、他
端を電圧Ｖｃｃの電源又は接地に接続している。
記号(circuit symbol)で等価的に示す回路図である。こ
の図５に示すように、一つのビットライン３１−１（又
は３１−２）に二つのＮＡＮＤセル２４−１，２４−２
（又は２４−３，２４−４）が接続される。このＮＡＮ
Ｄセル２４−１〜２４−４は、それぞれ複数の電界効果
トランジスタを直列に接続して構成したものであり、隣
接する二つのＮＡＮＤセル２４−１，２４−２又は２４
−３，２４−４をそれぞれ一対として一端を、ビットラ
インコンタクトを通じてビットライン３１に接続し、他
端を電圧Ｖｃｃの電源又は接地に接続している。
【００１２】１番目のゲートライン２２−１と２番目の
ゲートライン２２−２とは一つのビットライン３１−１
に接続された二つのＮＡＮＤセル２４−１，２４−２を
選択するのに用いられる。従って、ゲートライン２２−
１に接続された第１ＮＡＮＤセル２４−１の電界効果ト
ランジスタ、及びゲートライン２２−２に接続された第
２ＮＡＮＤセル２４−２の電界効果トランジスタをデプ
レッショントランジスタにする。
ゲートライン２２−２とは一つのビットライン３１−１
に接続された二つのＮＡＮＤセル２４−１，２４−２を
選択するのに用いられる。従って、ゲートライン２２−
１に接続された第１ＮＡＮＤセル２４−１の電界効果ト
ランジスタ、及びゲートライン２２−２に接続された第
２ＮＡＮＤセル２４−２の電界効果トランジスタをデプ
レッショントランジスタにする。
【００１３】そして、ゲートライン２２−１にロー状態
の信号電圧を印加し、且つ、ゲートライン２２−２にハ
イ状態の信号電圧を印加することにより、第１ＮＡＮＤ
セル２４−１が選択される。
の信号電圧を印加し、且つ、ゲートライン２２−２にハ
イ状態の信号電圧を印加することにより、第１ＮＡＮＤ
セル２４−１が選択される。
【００１４】その反対に、ゲートライン２２−２にロー
状態の信号電圧を印加し、且つ、ゲートライン２２−１
にハイ状態の信号電圧を印加することにより、第２ＮＡ
ＮＤセル２４−２が選択される。
状態の信号電圧を印加し、且つ、ゲートライン２２−１
にハイ状態の信号電圧を印加することにより、第２ＮＡ
ＮＤセル２４−２が選択される。
【００１５】次に、ゲートライン２２−３〜２２−ｎに
は、ｎ−２個のＮＡＮＤゲート信号が入力される。この
ようなＮＡＮＤセル２４−１〜２４−４がマトリックス
状に接続されて、ＮＡＮＤセルアレイを成す。
は、ｎ−２個のＮＡＮＤゲート信号が入力される。この
ようなＮＡＮＤセル２４−１〜２４−４がマトリックス
状に接続されて、ＮＡＮＤセルアレイを成す。
【００１６】次に、このように接続されたＮＡＮＤセル
アレイの動作について説明する。例えば、ゲートライン
２２−１にロー及びゲートライン２２−２にハイ状態の
信号が印加され、一つのＮＡＮＤセル２４−１が選択さ
れた場合に、ゲートライン２２−３〜２２−ｎに対する
ｎ−２個のＮＡＮＤゲート信号が全てハイ状態のとき
は、ＮＡＮＤセル２４−１の電界効果トランジスタが全
てオン状態になって接地されるので、ビットライン３１
−１に印加されたデータ電圧がロー状態となり、記憶さ
れたデータは"０"として認識される。
アレイの動作について説明する。例えば、ゲートライン
２２−１にロー及びゲートライン２２−２にハイ状態の
信号が印加され、一つのＮＡＮＤセル２４−１が選択さ
れた場合に、ゲートライン２２−３〜２２−ｎに対する
ｎ−２個のＮＡＮＤゲート信号が全てハイ状態のとき
は、ＮＡＮＤセル２４−１の電界効果トランジスタが全
てオン状態になって接地されるので、ビットライン３１
−１に印加されたデータ電圧がロー状態となり、記憶さ
れたデータは"０"として認識される。
【００１７】また、ＮＡＮＤゲート信号のうちの一つで
もロー状態の信号があれば、ビットライン３１−１とＮ
ＡＮＤセル２４−１の他端（接地側）が接続されないの
で、ビットライン３１−１のハイ状態のデータ電圧がそ
のまま維持されて"１"に認識される。尚、"０"と"１"と
の認識については周辺回路の状態に応じて逆にすること
もできる。
もロー状態の信号があれば、ビットライン３１−１とＮ
ＡＮＤセル２４−１の他端（接地側）が接続されないの
で、ビットライン３１−１のハイ状態のデータ電圧がそ
のまま維持されて"１"に認識される。尚、"０"と"１"と
の認識については周辺回路の状態に応じて逆にすること
もできる。
【００１８】ここで、ＮＡＮＤセル２４−１〜２４−４
が全てエンハンスメントトランジスタによって構成され
ている場合に、全てのゲートライン２２−１〜２２−ｎ
にハイ信号（ＮＭＯＳトランジスタの場合）が印加され
たとき、ＮＡＮＤセルの両端が互いに接続される。
が全てエンハンスメントトランジスタによって構成され
ている場合に、全てのゲートライン２２−１〜２２−ｎ
にハイ信号（ＮＭＯＳトランジスタの場合）が印加され
たとき、ＮＡＮＤセルの両端が互いに接続される。
【００１９】但し、注文者の要請によって製造過程中に
コーディングされてデータが書き込まれたときは、コー
ディングの状態に応じて、即ち、デプレッショントラン
ジスタの形成されたゲートラインに対してはゲート信号
がハイ或いはロー状態に関わらずオンしているので、ソ
ース／ドレイン間が接続される。
コーディングされてデータが書き込まれたときは、コー
ディングの状態に応じて、即ち、デプレッショントラン
ジスタの形成されたゲートラインに対してはゲート信号
がハイ或いはロー状態に関わらずオンしているので、ソ
ース／ドレイン間が接続される。
【００２０】
【発明が解決しようとする課題】ところで、従来のＮＡ
ＮＤセルアレイでは、ゲートライン（ワードライン）２
２−１〜２２−ｎが一つの方向にのみ並べられ、アクテ
ィブ領域２１もワードラインと交差する方向にのみ並べ
られて、ウェーハ面積のほぼ半分程度がフィールド領域
２０になる。また、リソグラフィの解像度により、線幅
を狭く形成するには制限があり、半導体素子の集積度を
高めるのには限界がある。
ＮＤセルアレイでは、ゲートライン（ワードライン）２
２−１〜２２−ｎが一つの方向にのみ並べられ、アクテ
ィブ領域２１もワードラインと交差する方向にのみ並べ
られて、ウェーハ面積のほぼ半分程度がフィールド領域
２０になる。また、リソグラフィの解像度により、線幅
を狭く形成するには制限があり、半導体素子の集積度を
高めるのには限界がある。
【００２１】本発明はこのような従来の課題に鑑みてな
されたもので、集積度を向上させることが可能な新しい
配列形態を有するＮＡＮＤセルアレイ及びその形成方法
を提供することを目的とする。
されたもので、集積度を向上させることが可能な新しい
配列形態を有するＮＡＮＤセルアレイ及びその形成方法
を提供することを目的とする。
【００２２】
【課題を解決するための手段】このため、請求項１の発
明にかかるＮＡＮＤセルアレイは、電界効果トランジス
タをワード数に応じて直列に接続して形成したＮＡＮＤ
セルを複数並列して設けると共に、該並列したＮＡＮＤ
セルを互いに交差する第１方向及び第２方向に配列して
形成したＮＡＮＤセルアレイであって、前記第１方向及
び第２方向に複数並列したＮＡＮＤセルの各方向の一端
をそれぞれビットラインに接続して構成されている。
明にかかるＮＡＮＤセルアレイは、電界効果トランジス
タをワード数に応じて直列に接続して形成したＮＡＮＤ
セルを複数並列して設けると共に、該並列したＮＡＮＤ
セルを互いに交差する第１方向及び第２方向に配列して
形成したＮＡＮＤセルアレイであって、前記第１方向及
び第２方向に複数並列したＮＡＮＤセルの各方向の一端
をそれぞれビットラインに接続して構成されている。
【００２３】かかる構成によれば、第１方向及び第２方
向に複数並列したＮＡＮＤセルの各方向の一端にそれぞ
れビットラインを接続し、各方向のＮＡＮＤセルからそ
れぞれ個別にデータの読み出しを行う。
向に複数並列したＮＡＮＤセルの各方向の一端にそれぞ
れビットラインを接続し、各方向のＮＡＮＤセルからそ
れぞれ個別にデータの読み出しを行う。
【００２４】請求項２の発明にかかるＮＡＮＤセルアレ
イでは、前記並列したＮＡＮＤセルの隣接する二つのＮ
ＡＮＤセルを一対として一つのビットラインに接続し、
前記ＮＡＮＤセルのビットライン側の電界効果トランジ
スタを前記第１方向又は第２方向のいずれか一方のＮＡ
ＮＤセル選択用として用いるように構成している。
イでは、前記並列したＮＡＮＤセルの隣接する二つのＮ
ＡＮＤセルを一対として一つのビットラインに接続し、
前記ＮＡＮＤセルのビットライン側の電界効果トランジ
スタを前記第１方向又は第２方向のいずれか一方のＮＡ
ＮＤセル選択用として用いるように構成している。
【００２５】かかる構成によれば、ＮＡＮＤセル選択用
の電界効果トランジスタによりいずれか一方のＮＡＮＤ
セルを選択し、一つのビットラインで二つのＮＡＮＤセ
ルからデータの読み出しを行う。
の電界効果トランジスタによりいずれか一方のＮＡＮＤ
セルを選択し、一つのビットラインで二つのＮＡＮＤセ
ルからデータの読み出しを行う。
【００２６】請求項３の発明にかかるＮＡＮＤセルアレ
イでは、前記ＮＡＮＤセルを構成する電界効果トランジ
スタは、コーディングに応じてＮＭＯＳエンハンスメン
トトランジスタ又はＮＭＯＳデプレッショントランジス
タに設定され、交差する第１方向又は第２方向のうち、
一方のＮＡＮＤセルを選択するときは、他方のすべての
電界効果トランジスタのゲートにＮＭＯＳデプレッショ
ントランジスタのしきい値電圧よりも低い電圧を印加す
るように構成されている。
イでは、前記ＮＡＮＤセルを構成する電界効果トランジ
スタは、コーディングに応じてＮＭＯＳエンハンスメン
トトランジスタ又はＮＭＯＳデプレッショントランジス
タに設定され、交差する第１方向又は第２方向のうち、
一方のＮＡＮＤセルを選択するときは、他方のすべての
電界効果トランジスタのゲートにＮＭＯＳデプレッショ
ントランジスタのしきい値電圧よりも低い電圧を印加す
るように構成されている。
【００２７】かかる構成によれば、第１方向又は第２方
向のうち、一方のＮＡＮＤセルを選択するとき、選択し
ようとするＮＡＮＤセルの各トランジスタのゲートに動
作電圧を印加し、他方のＮＡＮＤセルの各トランジスタ
のゲートにデプレッショントランジスタのしきい値電圧
よりも低い電圧を印加することにより、この方向のデプ
レッショントランジスタを含めてすべての電界効果トラ
ンジスタをオフさせて電流パスを遮断し、一方のＮＡＮ
Ｄセルのみを選択する。
向のうち、一方のＮＡＮＤセルを選択するとき、選択し
ようとするＮＡＮＤセルの各トランジスタのゲートに動
作電圧を印加し、他方のＮＡＮＤセルの各トランジスタ
のゲートにデプレッショントランジスタのしきい値電圧
よりも低い電圧を印加することにより、この方向のデプ
レッショントランジスタを含めてすべての電界効果トラ
ンジスタをオフさせて電流パスを遮断し、一方のＮＡＮ
Ｄセルのみを選択する。
【００２８】請求項４の発明にかかるＮＡＮＤセルアレ
イの形成方法は、電界効果トランジスタをワード数に応
じて直列に接続して形成したＮＡＮＤセルを複数並列し
て設けると共に、該並列したＮＡＮＤセルを互いに交差
する第１方向及び第２方向に配列した構成のＮＡＮＤセ
ルアレイの形成方法において、前記第１方向及び第２方
向に、それぞれストライプ状のアクティブ領域を所定間
隔で複数形成すると共に、アクティブ領域以外の部分に
フィールド絶縁膜を形成する第１段階と、前記第１方向
及び第２方向のアクティブ領域の前記フィールド絶縁膜
に挟まれた位置にてデプレッショントランジスタを形成
する領域にしきい値電圧調整用不純物を注入する第２段
階と、前記第２方向のアクティブ領域と交差させ、前記
第１方向のフィールド絶縁膜上に第１ゲートラインを形
成する第３段階と、少なくとも前記各アクティブ領域及
び第１ゲートライン上に層間絶縁膜を形成した後、前記
第１方向のアクティブ領域と交差させ、前記第２方向の
フィールド絶縁膜上に第２ゲートラインを形成する第４
段階と、前記第１ゲートライン及び第２ゲートラインを
マスクとして全てのアクティブ領域に不純物を注入して
ソース／ドレイン領域を形成する第５段階と、を含んで
なる。
イの形成方法は、電界効果トランジスタをワード数に応
じて直列に接続して形成したＮＡＮＤセルを複数並列し
て設けると共に、該並列したＮＡＮＤセルを互いに交差
する第１方向及び第２方向に配列した構成のＮＡＮＤセ
ルアレイの形成方法において、前記第１方向及び第２方
向に、それぞれストライプ状のアクティブ領域を所定間
隔で複数形成すると共に、アクティブ領域以外の部分に
フィールド絶縁膜を形成する第１段階と、前記第１方向
及び第２方向のアクティブ領域の前記フィールド絶縁膜
に挟まれた位置にてデプレッショントランジスタを形成
する領域にしきい値電圧調整用不純物を注入する第２段
階と、前記第２方向のアクティブ領域と交差させ、前記
第１方向のフィールド絶縁膜上に第１ゲートラインを形
成する第３段階と、少なくとも前記各アクティブ領域及
び第１ゲートライン上に層間絶縁膜を形成した後、前記
第１方向のアクティブ領域と交差させ、前記第２方向の
フィールド絶縁膜上に第２ゲートラインを形成する第４
段階と、前記第１ゲートライン及び第２ゲートラインを
マスクとして全てのアクティブ領域に不純物を注入して
ソース／ドレイン領域を形成する第５段階と、を含んで
なる。
【００２９】かかる構成によれば、第１方向及び第２方
向に、ストライプ状のアクティブ領域がフィールド絶縁
膜を介して互いに交差して配列され、デプレッショント
ランジスタを形成する領域にしきい値電圧調整用の不純
物が注入され、第１方向及び第２方向に、夫々、第１ゲ
ートライン及び第２ゲートラインが形成され、第１ゲー
トライン及び第２ゲートラインのそれぞれ両側のアクテ
ィブ領域にソース／ドレイン領域が形成されてＮＡＮＤ
セルアレイが形成される。
向に、ストライプ状のアクティブ領域がフィールド絶縁
膜を介して互いに交差して配列され、デプレッショント
ランジスタを形成する領域にしきい値電圧調整用の不純
物が注入され、第１方向及び第２方向に、夫々、第１ゲ
ートライン及び第２ゲートラインが形成され、第１ゲー
トライン及び第２ゲートラインのそれぞれ両側のアクテ
ィブ領域にソース／ドレイン領域が形成されてＮＡＮＤ
セルアレイが形成される。
【００３０】請求項５の発明にかかるＮＡＮＤセルアレ
イの形成方法では、前記第１段階では、隣接する二つの
アクティブ領域の一端を互いに接続するようにした。か
かる構成によれば、二つのアクティブ領域が一端で互い
に接続される。
イの形成方法では、前記第１段階では、隣接する二つの
アクティブ領域の一端を互いに接続するようにした。か
かる構成によれば、二つのアクティブ領域が一端で互い
に接続される。
【００３１】請求項６の発明にかかるＮＡＮＤセルアレ
イの形成方法では、前記第２段階は、しきい値電圧調節
用の不純物イオン注入を行った後、さらにデプレッショ
ントランジスタ形成用の不純物をイオン注入する工程を
含むようにした。
イの形成方法では、前記第２段階は、しきい値電圧調節
用の不純物イオン注入を行った後、さらにデプレッショ
ントランジスタ形成用の不純物をイオン注入する工程を
含むようにした。
【００３２】かかる構成によれば、最初の不純物イオン
の注入によりしきい値電圧が調整され、さらに不純物イ
オンが注入される。
の注入によりしきい値電圧が調整され、さらに不純物イ
オンが注入される。
【００３３】請求項７の発明にかかるＮＡＮＤセルアレ
イの形成方法では、前記第２段階は、前記ＮＡＮＤセル
へのデータコーディング用のイオン注入工程を含むよう
にした。かかる構成によれば、ＮＡＮＤセルにデータが
書き込まれる。
イの形成方法では、前記第２段階は、前記ＮＡＮＤセル
へのデータコーディング用のイオン注入工程を含むよう
にした。かかる構成によれば、ＮＡＮＤセルにデータが
書き込まれる。
【００３４】請求項８の発明にかかるＮＡＮＤセルアレ
イの形成方法では、前記第４段階は、第２ゲートライン
を形成した後、前記ＮＡＮＤセルへのデータコーディン
グ用のイオン注入工程を追加して実施するようにした。
かかる構成によれば、第２ゲートラインが形成された
後、データが書き込まれる。
イの形成方法では、前記第４段階は、第２ゲートライン
を形成した後、前記ＮＡＮＤセルへのデータコーディン
グ用のイオン注入工程を追加して実施するようにした。
かかる構成によれば、第２ゲートラインが形成された
後、データが書き込まれる。
【００３５】請求項９の発明にかかるＮＡＮＤセルアレ
イの形成方法では、前記第４段階は、第２ゲートライン
を形成した後、層間絶縁膜を形成してコンタクトホール
を形成した後、導電物質を蒸着してパターニングするこ
とにより配線を形成する段階を追加して実施するように
した。かかる構成によれば、第４段階で配線が形成され
る。
イの形成方法では、前記第４段階は、第２ゲートライン
を形成した後、層間絶縁膜を形成してコンタクトホール
を形成した後、導電物質を蒸着してパターニングするこ
とにより配線を形成する段階を追加して実施するように
した。かかる構成によれば、第４段階で配線が形成され
る。
【００３６】請求項１０の発明にかかるＮＡＮＤセルア
レイの形成方法では、前記層間絶縁膜をシリコン酸化膜
で形成し、前記コンタクトホールを形成した後、メタル
の導電物質層を形成してパターニングすることにより配
線層を形成する過程を繰り返して複数の配線層を形成す
るようにした。かかる構成によれば、複数の配線層が形
成される。
レイの形成方法では、前記層間絶縁膜をシリコン酸化膜
で形成し、前記コンタクトホールを形成した後、メタル
の導電物質層を形成してパターニングすることにより配
線層を形成する過程を繰り返して複数の配線層を形成す
るようにした。かかる構成によれば、複数の配線層が形
成される。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。まず、本実施の形態のＮ
ＡＮＤセルアレイを形成する工程を、レイアウト図であ
る図１に基づいて説明する。
及び図２に基づいて説明する。まず、本実施の形態のＮ
ＡＮＤセルアレイを形成する工程を、レイアウト図であ
る図１に基づいて説明する。
【００３８】まず、ストライプ状のアクティブ領域４
２，４３を略直交するＸ方向（第２方向）とＹ方向（第
１方向）にそれぞれ所定間隔で複数形成する。従って、
Ｘ方向のアクティブ領域４３とＹ方向のアクティブ領域
４２が互いに交差することになる。アクティブ領域以外
の部分は隔離領域４１となるようにフィールド絶縁膜を
形成する。
２，４３を略直交するＸ方向（第２方向）とＹ方向（第
１方向）にそれぞれ所定間隔で複数形成する。従って、
Ｘ方向のアクティブ領域４３とＹ方向のアクティブ領域
４２が互いに交差することになる。アクティブ領域以外
の部分は隔離領域４１となるようにフィールド絶縁膜を
形成する。
【００３９】次に、Ｘ方向及びＹ方向のアクティブ領域
４２，４３の隔離領域４１に挟まれた位置にて、例えば
図１中に点線で示すデプレッショントランジスタを形成
する領域にしきい値電圧調整用不純物を注入する。
４２，４３の隔離領域４１に挟まれた位置にて、例えば
図１中に点線で示すデプレッショントランジスタを形成
する領域にしきい値電圧調整用不純物を注入する。
【００４０】そして、第１ゲートライン（ワードライ
ン）４４（４４−１，４４−２，・・・４４−ｎ）を、
Ｘ方向アクティブ領域４３と交差させ、Ｙ方向の隔離領
域４１上に形成する。
ン）４４（４４−１，４４−２，・・・４４−ｎ）を、
Ｘ方向アクティブ領域４３と交差させ、Ｙ方向の隔離領
域４１上に形成する。
【００４１】そして、少なくとも各アクティブ領域４
２，４３及び第１ゲートライン４４上に層間絶縁膜を形
成した後、第２ゲートライン（ワードライン）４５（４
５−１，４５−２，・・・４５−ｎ）をＹ方向アクティ
ブ領域４２と交差させ、Ｘ方向の隔離領域４１上に形成
する。これらの第１ゲートライン４４、第２ゲートライ
ン４５はフォトリソグラフィ工程におけるパターニング
で形成される。
２，４３及び第１ゲートライン４４上に層間絶縁膜を形
成した後、第２ゲートライン（ワードライン）４５（４
５−１，４５−２，・・・４５−ｎ）をＹ方向アクティ
ブ領域４２と交差させ、Ｘ方向の隔離領域４１上に形成
する。これらの第１ゲートライン４４、第２ゲートライ
ン４５はフォトリソグラフィ工程におけるパターニング
で形成される。
【００４２】次に、ソース及びドレイン領域の形成のた
めに、第１ゲートライン４４、第２ゲートライン４５を
マスクとして不純物イオンの注入を施す。従って、第１
ゲートライン４４、第２ゲートライン４５によってマス
クされない全てのアクティブ領域４２、４３に不純物が
注入されて導電領域になる。
めに、第１ゲートライン４４、第２ゲートライン４５を
マスクとして不純物イオンの注入を施す。従って、第１
ゲートライン４４、第２ゲートライン４５によってマス
クされない全てのアクティブ領域４２、４３に不純物が
注入されて導電領域になる。
【００４３】その後、注文者の要求に応じてイオン注入
を行い、ＲＯＭコーディングを行う。この時にはフォト
マスクを厚く形成し、且つイオン注入の強さを強くし
て、第１ゲートライン４４、第２ゲートライン４５の下
のチャンネル領域にまで不純物イオンが注入されるよう
にする。このコーディングのためのイオン注入を、しき
い値電圧調節用イオン注入後に直ちに実施しても良く、
或いは第１ゲートライン４４、第２ゲートライン４５を
形成する途中に施しても良い。
を行い、ＲＯＭコーディングを行う。この時にはフォト
マスクを厚く形成し、且つイオン注入の強さを強くし
て、第１ゲートライン４４、第２ゲートライン４５の下
のチャンネル領域にまで不純物イオンが注入されるよう
にする。このコーディングのためのイオン注入を、しき
い値電圧調節用イオン注入後に直ちに実施しても良く、
或いは第１ゲートライン４４、第２ゲートライン４５を
形成する途中に施しても良い。
【００４４】その後、少なくとも第２ゲートライン４５
上に層間絶縁膜を形成し、隣接する２列のＸ方向アクテ
ィブ領域４３が互いに接続された領域にコンタクトホー
ル４６を形成した後、導電物質（例えば：メタル）層を
形成し、パターニングして配線層としての第１ビットラ
イン４７（４７−１，４７−２，・・・４７−ｎ）を形
成する。そして、少なくとも第１ビットライン４７上に
層間絶縁膜を形成した後、隣接する２列のＹ方向アクテ
ィブ領域４２が互いに接続された領域にコンタクトホー
ル４６を形成した後、導電物質層を形成し、パターニン
グして配線層としての第２ビットライン４８（４８−
１，４８−２，・・・４８−ｎ）を形成する。
上に層間絶縁膜を形成し、隣接する２列のＸ方向アクテ
ィブ領域４３が互いに接続された領域にコンタクトホー
ル４６を形成した後、導電物質（例えば：メタル）層を
形成し、パターニングして配線層としての第１ビットラ
イン４７（４７−１，４７−２，・・・４７−ｎ）を形
成する。そして、少なくとも第１ビットライン４７上に
層間絶縁膜を形成した後、隣接する２列のＹ方向アクテ
ィブ領域４２が互いに接続された領域にコンタクトホー
ル４６を形成した後、導電物質層を形成し、パターニン
グして配線層としての第２ビットライン４８（４８−
１，４８−２，・・・４８−ｎ）を形成する。
【００４５】層間絶縁膜はＨＬＤ(High temperature Lo
w pressure Dielectric)又はＢＰＳＧ(Boronphospho si
licate glass) を蒸着して形成されるか、或いはＰＥＣ
ＶＤ(plasma-enhanced chemical vapor deposition) 酸
化膜を蒸着して形成される。次に、通常のパッシベーシ
ョン工程、パッケージング工程等を行う。
w pressure Dielectric)又はＢＰＳＧ(Boronphospho si
licate glass) を蒸着して形成されるか、或いはＰＥＣ
ＶＤ(plasma-enhanced chemical vapor deposition) 酸
化膜を蒸着して形成される。次に、通常のパッシベーシ
ョン工程、パッケージング工程等を行う。
【００４６】このように製造されたＮＡＮＤセルアレイ
の構成要素の等価回路図を、位置を対応づけて図２に示
す。この図において、第１ビットライン４７−１には、
隣接する二つのＸ方向ＮＡＮＤセルが一対として接続さ
れている。このＮＡＮＤセルは、夫々、直列に接続され
た複数の電界効果トランジスタによって構成され、両Ｎ
ＡＮＤセルの一端はコンタクトホール４６のビットライ
ンコンタクトを通じて第１ビットライン４７−１に接続
され、両ＮＡＮＤセルの他端は接地に接続される。尚、
構成によっては、電圧Ｖｃｃの電源に接続してもよい。
第１ビットライン４７−２〜４７−ｎについても同様に
構成されている。
の構成要素の等価回路図を、位置を対応づけて図２に示
す。この図において、第１ビットライン４７−１には、
隣接する二つのＸ方向ＮＡＮＤセルが一対として接続さ
れている。このＮＡＮＤセルは、夫々、直列に接続され
た複数の電界効果トランジスタによって構成され、両Ｎ
ＡＮＤセルの一端はコンタクトホール４６のビットライ
ンコンタクトを通じて第１ビットライン４７−１に接続
され、両ＮＡＮＤセルの他端は接地に接続される。尚、
構成によっては、電圧Ｖｃｃの電源に接続してもよい。
第１ビットライン４７−２〜４７−ｎについても同様に
構成されている。
【００４７】第１ゲートライン４４のゲートライン４４
−１とゲートライン４４−２は、二つのＸ方向ＮＡＮＤ
セルのうちの一つを選択するのに用いられる。
−１とゲートライン４４−２は、二つのＸ方向ＮＡＮＤ
セルのうちの一つを選択するのに用いられる。
【００４８】即ち、ゲートライン４４−１と交差する１
番目のＸ方向ＮＡＮＤセルの電界効果トランジスタをデ
プレッショントランジスタで構成し、ゲートライン４４
−１と交差する２番目のＸ方向ＮＡＮＤセルの電界効果
トランジスタをエンハンスメントトランジスタで構成
し、ゲートライン４４−２と交差する１番目のＸ方向Ｎ
ＡＮＤセルの電界効果トランジスタをエンハンスメント
トランジスタで構成し、ゲートライン４４−２と交差す
る２番目のＸ方向ＮＡＮＤセルの電界効果トランジスタ
をデプレッショントランジスタで構成する。
番目のＸ方向ＮＡＮＤセルの電界効果トランジスタをデ
プレッショントランジスタで構成し、ゲートライン４４
−１と交差する２番目のＸ方向ＮＡＮＤセルの電界効果
トランジスタをエンハンスメントトランジスタで構成
し、ゲートライン４４−２と交差する１番目のＸ方向Ｎ
ＡＮＤセルの電界効果トランジスタをエンハンスメント
トランジスタで構成し、ゲートライン４４−２と交差す
る２番目のＸ方向ＮＡＮＤセルの電界効果トランジスタ
をデプレッショントランジスタで構成する。
【００４９】Ｘ方向ＮＡＮＤセルの３番目からｎ番目ま
で、ｎ−２個の第１ゲートライン４４−３〜４４−ｎ
（ＮＡＮＤ入力）には、夫々、ＮＡＮＤゲート信号が入
力される。
で、ｎ−２個の第１ゲートライン４４−３〜４４−ｎ
（ＮＡＮＤ入力）には、夫々、ＮＡＮＤゲート信号が入
力される。
【００５０】また、第２ビットライン４８−１には、隣
接する二つのＹ方向ＮＡＮＤセルが一対として接続され
ている。このＮＡＮＤセルは、夫々、直列に接続された
複数の電界効果トランジスタによって構成され、両ＮＡ
ＮＤセルの一端はコンタクトホール４６のビットライン
コンタクトを通じて第２ビットライン４８−１に接続さ
れ、両ＮＡＮＤセルの他端は接地に接続される。尚、構
成によっては、電圧Ｖｃｃの電源に接続される。第１ビ
ットライン４７−２〜４７−ｎについても同様に構成さ
れている。
接する二つのＹ方向ＮＡＮＤセルが一対として接続され
ている。このＮＡＮＤセルは、夫々、直列に接続された
複数の電界効果トランジスタによって構成され、両ＮＡ
ＮＤセルの一端はコンタクトホール４６のビットライン
コンタクトを通じて第２ビットライン４８−１に接続さ
れ、両ＮＡＮＤセルの他端は接地に接続される。尚、構
成によっては、電圧Ｖｃｃの電源に接続される。第１ビ
ットライン４７−２〜４７−ｎについても同様に構成さ
れている。
【００５１】第２ゲートライン４５のゲートライン４５
−１とゲートライン４５−２とは第２ビットライン４８
に接続された二つのＹ方向ＮＡＮＤセルのうちの一つを
選択するのに用いられる。
−１とゲートライン４５−２とは第２ビットライン４８
に接続された二つのＹ方向ＮＡＮＤセルのうちの一つを
選択するのに用いられる。
【００５２】即ち、第２ゲートライン４５−１と交差す
る１番目のＹ方向ＮＡＮＤセルの電界効果トランジスタ
をデプレッショントランジスタで構成し、第２ゲートラ
イン４５−１と交差する２番目のＹ方向ＮＡＮＤセルの
電界効果トランジスタをエンハンスメントトランジスタ
で構成し、第２ゲートライン４５−２と交差する１番目
のＹ方向ＮＡＮＤセルの電界効果トランジスタをエンハ
ンスメントトランジスタで構成し、第２ゲートライン４
５−２と交差する２番目のＹ方向ＮＡＮＤセルの電界効
果トランジスタをデプレッショントランジスタで構成す
る。Ｙ方向ＮＡＮＤセルの３番目からｎ番目まで、ｎ−
２個の第２ゲートライン４５−３〜４５−ｎ（ＮＡＮＤ
入力）には、夫々、ＮＡＮＤセルを動作させるためのＮ
ＡＮＤゲート信号が入力される。
る１番目のＹ方向ＮＡＮＤセルの電界効果トランジスタ
をデプレッショントランジスタで構成し、第２ゲートラ
イン４５−１と交差する２番目のＹ方向ＮＡＮＤセルの
電界効果トランジスタをエンハンスメントトランジスタ
で構成し、第２ゲートライン４５−２と交差する１番目
のＹ方向ＮＡＮＤセルの電界効果トランジスタをエンハ
ンスメントトランジスタで構成し、第２ゲートライン４
５−２と交差する２番目のＹ方向ＮＡＮＤセルの電界効
果トランジスタをデプレッショントランジスタで構成す
る。Ｙ方向ＮＡＮＤセルの３番目からｎ番目まで、ｎ−
２個の第２ゲートライン４５−３〜４５−ｎ（ＮＡＮＤ
入力）には、夫々、ＮＡＮＤセルを動作させるためのＮ
ＡＮＤゲート信号が入力される。
【００５３】このように複数の第１ゲートライン４４、
第２ゲートライン４５、第１ビットライン４７、第２ビ
ットライン４８、Ｘ方向ＮＡＮＤセル及びＹ方向ＮＡＮ
Ｄセルが図１及び図２に示すようにマトリックス状に配
列されてＮＡＮＤセルアレイを成す。
第２ゲートライン４５、第１ビットライン４７、第２ビ
ットライン４８、Ｘ方向ＮＡＮＤセル及びＹ方向ＮＡＮ
Ｄセルが図１及び図２に示すようにマトリックス状に配
列されてＮＡＮＤセルアレイを成す。
【００５４】そして、このＮＡＮＤセルアレイを備えた
半導体メモリ装置には、図示しない電源回路が備えら
れ、この電源回路により、第１ゲートライン４４、第２
ゲートラインに電圧Ｖｃｃ又は逆電圧−Ｖｃｃが印加さ
れ、第１ビットライン４７、第２ビットラインに所定の
データ電圧が印加されて、このＮＡＮＤセルアレイが駆
動される。
半導体メモリ装置には、図示しない電源回路が備えら
れ、この電源回路により、第１ゲートライン４４、第２
ゲートラインに電圧Ｖｃｃ又は逆電圧−Ｖｃｃが印加さ
れ、第１ビットライン４７、第２ビットラインに所定の
データ電圧が印加されて、このＮＡＮＤセルアレイが駆
動される。
【００５５】次に、このように構成されたＮＡＮＤセル
アレイの動作を説明する。第１ビットライン４７、第２
ビットライン４８にはデータ電圧が加えられ、ＮＡＮＤ
セルの他端は接地される。そして、第１ビットライン４
７又は第２ビットライン４８、各ゲートに所定の電圧を
印加することにより、一つのＮＡＮＤセルが選択され
る。選択されたＮＡＮＤセルからは、ＮＡＮＤゲート信
号の入力状態に応じて"０"或いは"１"が出力される。
アレイの動作を説明する。第１ビットライン４７、第２
ビットライン４８にはデータ電圧が加えられ、ＮＡＮＤ
セルの他端は接地される。そして、第１ビットライン４
７又は第２ビットライン４８、各ゲートに所定の電圧を
印加することにより、一つのＮＡＮＤセルが選択され
る。選択されたＮＡＮＤセルからは、ＮＡＮＤゲート信
号の入力状態に応じて"０"或いは"１"が出力される。
【００５６】即ち、第１ゲートライン４４−１にロー状
態の信号電圧を印加し、且つ第１ゲートライン４４−２
にハイ状態の電圧を印加したとき、１番目のＸ方向ＮＡ
ＮＤセルが選択される。その逆に、第１ゲートライン４
４−１にハイ状態の信号電圧を印加し、且つ第１ゲート
ライン４４−２にロー状態の電圧を印加したとき、２番
目のＸ方向ＮＡＮＤセルが選択される。
態の信号電圧を印加し、且つ第１ゲートライン４４−２
にハイ状態の電圧を印加したとき、１番目のＸ方向ＮＡ
ＮＤセルが選択される。その逆に、第１ゲートライン４
４−１にハイ状態の信号電圧を印加し、且つ第１ゲート
ライン４４−２にロー状態の電圧を印加したとき、２番
目のＸ方向ＮＡＮＤセルが選択される。
【００５７】この時、Ｘ方向ＮＡＮＤセルを選択するた
めに、第１ゲートライン４４には上記信号電圧及びＮＡ
ＮＤゲート信号の動作電圧を印加し、且つ第２ゲートラ
イン４５には、Ｙ方向ＮＡＮＤセルを構成しているデプ
レッショントランジスタのしきい値電圧よりも低い電圧
−Ｖｃｃを印加する。ＮＡＮＤセルのデプレッショント
ランジスタは通常オン状態になっているが、負の電圧が
印加されたときは、チャンネルが不導通状態（オフ）に
変わる。同時に、Ｙ方向の他の電界効果トランジスタが
全てオフして第１ビットライン４７の電流がＹ方向ＮＡ
ＮＤセルのデプレッショントランジスタから接地に通電
されるのが防止され、Ｘ方向ＮＡＮＤセルが選択され
る。
めに、第１ゲートライン４４には上記信号電圧及びＮＡ
ＮＤゲート信号の動作電圧を印加し、且つ第２ゲートラ
イン４５には、Ｙ方向ＮＡＮＤセルを構成しているデプ
レッショントランジスタのしきい値電圧よりも低い電圧
−Ｖｃｃを印加する。ＮＡＮＤセルのデプレッショント
ランジスタは通常オン状態になっているが、負の電圧が
印加されたときは、チャンネルが不導通状態（オフ）に
変わる。同時に、Ｙ方向の他の電界効果トランジスタが
全てオフして第１ビットライン４７の電流がＹ方向ＮＡ
ＮＤセルのデプレッショントランジスタから接地に通電
されるのが防止され、Ｘ方向ＮＡＮＤセルが選択され
る。
【００５８】尚、Ｙ方向ＮＡＮＤセルを選択するために
は、その逆に第２ゲートライン４５に上記動作電圧を印
加し、且つ第１ゲートライン４４に電圧−Ｖｃｃを印加
して、第２ビットライン４８の電流がＸ方向ＮＡＮＤセ
ルのデプレッショントランジスタから接地に通電される
のを防止する。
は、その逆に第２ゲートライン４５に上記動作電圧を印
加し、且つ第１ゲートライン４４に電圧−Ｖｃｃを印加
して、第２ビットライン４８の電流がＸ方向ＮＡＮＤセ
ルのデプレッショントランジスタから接地に通電される
のを防止する。
【００５９】Ｘ方向又はＹ方向のＮＡＮＤセルが選択さ
れたとき、ｎ−２個のＮＡＮＤ入力が全てハイ状態の時
には、ＮＡＮＤセルのトランジスタが全てオン状態にな
って第１ビットライン４７又は第２ビットライン４８の
データ電圧が接地されるので、出力はローとなり、記憶
されたデータが"０"に認識される。
れたとき、ｎ−２個のＮＡＮＤ入力が全てハイ状態の時
には、ＮＡＮＤセルのトランジスタが全てオン状態にな
って第１ビットライン４７又は第２ビットライン４８の
データ電圧が接地されるので、出力はローとなり、記憶
されたデータが"０"に認識される。
【００６０】一方、ＮＡＮＤ入力のうちの一つでもロー
状態の信号がある時には第１ビットライン４７又は第２
ビットライン４８とＮＡＮＤセルが接地されないので、
第１ビットライン４７、第２ビットライン４８のデータ
電圧がそのまま維持されて"１"に認識される。尚、"０"
と"１"の認識に対しては周辺回路の状態に応じてその反
対にさせることもできる。
状態の信号がある時には第１ビットライン４７又は第２
ビットライン４８とＮＡＮＤセルが接地されないので、
第１ビットライン４７、第２ビットライン４８のデータ
電圧がそのまま維持されて"１"に認識される。尚、"０"
と"１"の認識に対しては周辺回路の状態に応じてその反
対にさせることもできる。
【００６１】ここで、ＮＡＮＤセルが全てエンハンスメ
ントトランジスタにより構成されている場合に、全ての
ゲートにハイ信号（ＮＭＯＳトランジスタの場合）が印
加されたときは、ＮＡＮＤセルが両端で導通状態となる
が、ＮＡＮＤセルアレイは注文者の要請に応じて製造過
程でコーディングされ、コーディングされた状態に応じ
て、即ち、デプレッショントランジスタはゲートライン
にハイ、ロー、いずれの状態の信号が入力されてもオン
するので、ゲートラインの入力状態に応じて出力が変わ
る。
ントトランジスタにより構成されている場合に、全ての
ゲートにハイ信号（ＮＭＯＳトランジスタの場合）が印
加されたときは、ＮＡＮＤセルが両端で導通状態となる
が、ＮＡＮＤセルアレイは注文者の要請に応じて製造過
程でコーディングされ、コーディングされた状態に応じ
て、即ち、デプレッショントランジスタはゲートライン
にハイ、ロー、いずれの状態の信号が入力されてもオン
するので、ゲートラインの入力状態に応じて出力が変わ
る。
【００６２】かかる構成によれば、従来のＮＡＮＤセル
のフィールド領域までアクティブ領域として使用するこ
とができ、集積度を向上させることができる。
のフィールド領域までアクティブ領域として使用するこ
とができ、集積度を向上させることができる。
【００６３】また、ワードライン（ゲートライン）とア
クティブ領域とをＸ方向及びＹ方向に配列して、Ｘ方向
のワードライン（第２ゲートライン）に動作電圧を印加
して動作させる時にはＹ方向のワードライン（第１ゲー
トライン）には電圧−Ｖｃｃを印加し、Ｙ方向ワードラ
イン（第１ゲートライン）の下にある全てのチャンネル
をオフさせて電流パスを遮断し、Ｙ方向のワードライン
（第１ゲートライン）に動作電圧を印加して動作させる
時にはＸ方向のワードライン（第２ゲートライン）には
電圧−Ｖｃｃを印加して、Ｘ方向ワードライン（第２ゲ
ートライン）の下にある全てのチャンネルをオフさせて
電流パスを遮断することにより、Ｘ方向又はＹ方向のＮ
ＡＮＤセルを選択してＮＡＮＤセルアレイを動作させる
ことができる。
クティブ領域とをＸ方向及びＹ方向に配列して、Ｘ方向
のワードライン（第２ゲートライン）に動作電圧を印加
して動作させる時にはＹ方向のワードライン（第１ゲー
トライン）には電圧−Ｖｃｃを印加し、Ｙ方向ワードラ
イン（第１ゲートライン）の下にある全てのチャンネル
をオフさせて電流パスを遮断し、Ｙ方向のワードライン
（第１ゲートライン）に動作電圧を印加して動作させる
時にはＸ方向のワードライン（第２ゲートライン）には
電圧−Ｖｃｃを印加して、Ｘ方向ワードライン（第２ゲ
ートライン）の下にある全てのチャンネルをオフさせて
電流パスを遮断することにより、Ｘ方向又はＹ方向のＮ
ＡＮＤセルを選択してＮＡＮＤセルアレイを動作させる
ことができる。
【００６４】
【発明の効果】以上説明したように、請求項１の発明に
かかるＮＡＮＤセルアレイによれば、従来のＮＡＮＤセ
ルのフィールド領域までアクティブ領域として使用する
ことができ、集積度を向上させることができる。また、
第１方向及び第２方向のＮＡＮＤセルからそれぞれ個別
にデータの読出しを行うことができる。
かかるＮＡＮＤセルアレイによれば、従来のＮＡＮＤセ
ルのフィールド領域までアクティブ領域として使用する
ことができ、集積度を向上させることができる。また、
第１方向及び第２方向のＮＡＮＤセルからそれぞれ個別
にデータの読出しを行うことができる。
【００６５】請求項２の発明にかかるＮＡＮＤセルアレ
イによれば、一つのビットラインで二つのＮＡＮＤセル
からデータの読み出しを行うことができる。
イによれば、一つのビットラインで二つのＮＡＮＤセル
からデータの読み出しを行うことができる。
【００６６】請求項３の発明にかかるＮＡＮＤセルアレ
イによれば、第１方向又は第２方向のうち、一方のＮＡ
ＮＤセルに動作電圧を印加しているときに、他方のデプ
レッショントランジスタを含む全ての電界効果トランジ
スタを確実にオフさせて電流パスを遮断し、一方のＮＡ
ＮＤセルのみを選択することができる。
イによれば、第１方向又は第２方向のうち、一方のＮＡ
ＮＤセルに動作電圧を印加しているときに、他方のデプ
レッショントランジスタを含む全ての電界効果トランジ
スタを確実にオフさせて電流パスを遮断し、一方のＮＡ
ＮＤセルのみを選択することができる。
【００６７】請求項４の発明にかかるＮＡＮＤセルアレ
イの形成方法によれば、新しい配列形態を有するものを
形成することができる。
イの形成方法によれば、新しい配列形態を有するものを
形成することができる。
【００６８】請求項５の発明にかかるＮＡＮＤセルアレ
イの形成方法によれば、二つのアクティブ領域を接続す
ることができる。
イの形成方法によれば、二つのアクティブ領域を接続す
ることができる。
【００６９】請求項６の発明にかかるＮＡＮＤセルアレ
イの形成方法によれば、最初の不純物イオンの注入によ
りしきい値電圧を調整した後に、さらに不純物イオンを
注入することができる。
イの形成方法によれば、最初の不純物イオンの注入によ
りしきい値電圧を調整した後に、さらに不純物イオンを
注入することができる。
【００７０】請求項７の発明にかかるＮＡＮＤセルアレ
イの形成方法によれば、ＮＡＮＤセルにデータを書き込
むことができる。
イの形成方法によれば、ＮＡＮＤセルにデータを書き込
むことができる。
【００７１】請求項８の発明にかかるＮＡＮＤセルアレ
イの形成方法によれば、第２ゲートラインが形成された
後にデータを書き込むことができる。
イの形成方法によれば、第２ゲートラインが形成された
後にデータを書き込むことができる。
【００７２】請求項９の発明にかかるＮＡＮＤセルアレ
イの形成方法によれば、配線を形成することができる。
イの形成方法によれば、配線を形成することができる。
【００７３】請求項１０の発明にかかるＮＡＮＤセルア
レイの形成方法によれば、複数の配線層を形成すること
ができる。
レイの形成方法によれば、複数の配線層を形成すること
ができる。
【図１】本発明のＮＡＮＤセルのレイアウト図。
【図２】図１の回路図。
【図３】従来のＮＡＮＤセルの一部を示す斜視図。
【図４】図３のレイアウト図。
【図５】図３の回路図。
４２ アクティブ領域（Ｙ方向）
４３ アクティブ領域（Ｘ方向）
４４ 第１ゲートライン（４４−１，４４−２，・・
・、４４−ｎ） ４５ 第２ゲートライン（４５−１，４５−２，・・
・、４５−ｎ） ４７ 第１ビットライン（４７−１，４７−２，・・
・、４７−ｎ） ４８ 第２ビットライン（４８−１，４８−２，・・
・、４８−ｎ）
・、４４−ｎ） ４５ 第２ゲートライン（４５−１，４５−２，・・
・、４５−ｎ） ４７ 第１ビットライン（４７−１，４７−２，・・
・、４７−ｎ） ４８ 第２ビットライン（４８−１，４８−２，・・
・、４８−ｎ）
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/112
H01L 21/8246
G11C 17/12
Claims (10)
- 【請求項１】電界効果トランジスタをワード数に応じて
直列に接続して形成したＮＡＮＤセルを複数並列して設
けると共に、該並列したＮＡＮＤセルを互いに交差する
第１方向及び第２方向に配列して形成したＮＡＮＤセル
アレイであって、 前記第１方向及び第２方向に複数並列したＮＡＮＤセル
の各方向の一端をそれぞれビットラインに接続 したこと
を特徴とするＮＡＮＤセルアレイ。 - 【請求項２】前記並列したＮＡＮＤセルの隣接する二つ
のＮＡＮＤセルを一対として一つのビットラインに接続
し、前記ＮＡＮＤセルのビットライン側の電界効果トラ
ンジスタを前記第１方向又は第２方向のいずれか一方の
ＮＡＮＤセル選択用として用いるように構成したことを
特徴とする請求項１記載のＮＡＮＤセルアレイ。 - 【請求項３】前記ＮＡＮＤセルを構成する電界効果トラ
ンジスタは、コーディングに応じてＮＭＯＳエンハンス
メントトランジスタ又はＮＭＯＳデプレッショントラン
ジスタに設定され、交差する第１方向又は第２方向のう
ち、一方のＮＡＮＤセルを選択するときは、他方のすべ
ての電界効果トランジスタのゲートにＮＭＯＳデプレッ
ショントランジスタのしきい値電圧よりも低い電圧を印
加するように構成されたことを特徴とする請求項１又は
請求項２記載のＮＡＮＤセルアレイ。 - 【請求項４】電界効果トランジスタをワード数に応じて
直列に接続して形成したＮＡＮＤセルを複数並列して設
けると共に、該並列したＮＡＮＤセルを互いに交差する
第１方向及び第２方向に配列した構成のＮＡＮＤセルア
レイの形成方法において、前記 第１方向及び第２方向に、それぞれストライプ状の
アクティブ領域を所定間隔で複数形成すると共に、アク
ティブ領域以外の部分にフィールド絶縁膜を形成する第
１段階と、前記第１方向及び第２方向のアクティブ領域の前記フィ
ールド絶縁膜に挟まれた位置にてデプレッション トラン
ジスタを形成する領域にしきい値電圧調整用不純物を注
入する第２段階と、前記第２方向のアクティブ領域と交差させ、前記第１方
向のフィールド絶縁膜上に 第１ゲートラインを形成する
第３段階と、少なくとも前記各アクティブ領域及び第１ゲートライン
上に層間絶縁膜 を形成した後、前記第１方向のアクティ
ブ領域と交差させ、前記第２方向のフィールド絶縁膜上
に第２ゲートラインを形成する第４段階と、前記第１ゲートライン及び第２ゲートラインをマスクと
して 全てのアクティブ領域に不純物を注入してソース／
ドレイン領域を形成する第５段階と、 を含んでなることを特徴とするＮＡＮＤセルアレイの形
成方法。 - 【請求項５】前記第１段階では、隣接する二つのアクテ
ィブ領域の一端を互いに接続することを特徴とする請求
項４記載のＮＡＮＤセルアレイの形成方法。 - 【請求項６】前記第２段階は、しきい値電圧調節用の不
純物イオン注入を行った後、さらにデプレッショントラ
ンジスタ形成用の不純物をイオン注入する工程を含むこ
とを特徴とする請求項４又は請求項５記載のＮＡＮＤセ
ルアレイの形成方法。 - 【請求項７】前記第２段階は、前記ＮＡＮＤセルへのデ
ータコーディング用のイオン注入工程を含むことを特徴
とする請求項６記載のＮＡＮＤセルアレイの形成方法。 - 【請求項８】前記第４段階は、第２ゲートラインを形成
した後、前記ＮＡＮＤセルへのデータコーディング用の
イオン注入工程を追加して実施することを特徴とする請
求項４〜請求項７のいずれか１項に記載のＮＡＮＤセル
アレイの形成方法。 - 【請求項９】前記第４段階は、第２ゲートラインを形成
した後、層間絶縁膜を形成してコンタクトホールを形成
した後、導電物質を蒸着してパターニングすることによ
り配線を形成する段階を追加して実施することを特徴と
する請求項４〜請求項８のいずれか１項に記載のＮＡＮ
Ｄセルアレイの形成方法。 - 【請求項１０】前記層間絶縁膜をシリコン酸化膜で形成
し、前記コンタクトホールを形成した後、メタルの導電
物質層を形成してパターニングすることにより配線層を
形成する過程を繰り返して複数の配線層を形成すること
を特徴とする請求項９記載のＮＡＮＤセルアレイの形成
方法。
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