JPH05211316A - 薄膜マスクｒｏｍ - Google Patents
薄膜マスクｒｏｍInfo
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- JPH05211316A JPH05211316A JP4163289A JP16328992A JPH05211316A JP H05211316 A JPH05211316 A JP H05211316A JP 4163289 A JP4163289 A JP 4163289A JP 16328992 A JP16328992 A JP 16328992A JP H05211316 A JPH05211316 A JP H05211316A
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Abstract
(57)【要約】
【目的】製造が簡単で低コスト化をはかることができる
ともに、大面積化も可能な薄膜マスクＲＯＭを提供す
る。 【構成】ロー・アドレスライン11と、カラム・アドレス
ライン13および接地ライン14との対向部分をそれぞれ１
ビット分の書込み領域Ａとし、各書込み領域Ａのうちの
所定の書込み領域に半導体膜15を形成して、この書込み
領域Ａに、ロー・アドレスライン11をゲート電極としカ
ラム・アドレスライン13および接地ライン14をソース，
ドレイン電極とするとともに半導体膜15をチャンネル領
域とする薄膜トランジスタＴを構成した。
ともに、大面積化も可能な薄膜マスクＲＯＭを提供す
る。 【構成】ロー・アドレスライン11と、カラム・アドレス
ライン13および接地ライン14との対向部分をそれぞれ１
ビット分の書込み領域Ａとし、各書込み領域Ａのうちの
所定の書込み領域に半導体膜15を形成して、この書込み
領域Ａに、ロー・アドレスライン11をゲート電極としカ
ラム・アドレスライン13および接地ライン14をソース，
ドレイン電極とするとともに半導体膜15をチャンネル領
域とする薄膜トランジスタＴを構成した。
Description
【０００１】
【産業上の利用分野】本発明は薄膜マスクＲＯＭに関す
るものである。
るものである。
【０００２】
【従来の技術】従来、製造段階で２値データーが書込ま
れた読出し専用のマスクＲＯＭは、Ｓi （シリコン）基
板上に多数のＭＯＳトランジスタを配列形成して構成さ
れており、各ＭＯＳトランジスタで構成された各ビット
の２値データ（“０”か“１”のデータ）は、各ＭＯＳ
トランジスタのゲート酸化膜厚の制御、またはイオン注
入によるＶthの制御、あるいはコンタクトの有無によっ
て書込まれている。
れた読出し専用のマスクＲＯＭは、Ｓi （シリコン）基
板上に多数のＭＯＳトランジスタを配列形成して構成さ
れており、各ＭＯＳトランジスタで構成された各ビット
の２値データ（“０”か“１”のデータ）は、各ＭＯＳ
トランジスタのゲート酸化膜厚の制御、またはイオン注
入によるＶthの制御、あるいはコンタクトの有無によっ
て書込まれている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のマスクＲＯＭは、Ｓi 基板上にＭＯＳトランジスタ
を形成したものであるために、その製造に多くの工程を
要するだけでなく、大面積化も難しいという問題をもっ
ていた。
来のマスクＲＯＭは、Ｓi 基板上にＭＯＳトランジスタ
を形成したものであるために、その製造に多くの工程を
要するだけでなく、大面積化も難しいという問題をもっ
ていた。
【０００４】本発明は上記のような実情にかんがみてな
されたものであって、その目的とするところは、製造が
簡単で低コスト化をはかることができるともに、大面積
化も可能な薄膜マスクＲＯＭを提供することにある。
されたものであって、その目的とするところは、製造が
簡単で低コスト化をはかることができるともに、大面積
化も可能な薄膜マスクＲＯＭを提供することにある。
【０００５】
【課題を解決するための手段】本発明の薄膜マスクＲＯ
Ｍは、絶縁基板上に、互いに平行な複数本のロー・アド
レスラインと、このロー・アドレスラインと直交しかつ
互いに隣り合う複数本のカラム・アドレスラインおよび
接地ラインとを、その間に絶縁膜をはさんで配列形成
し、前記ロー・アドレスラインと、隣り合うカラム・ア
ドレスラインおよび接地ラインとの対向部分をそれぞれ
１ビット分の書込み領域とするとともに、この各書込み
領域のうちの所定の書込み領域に、前記絶縁膜を介して
前記ロー・アドレスラインと対向しかつ両側部において
前記カラム・アドレスラインおよび接地ラインに接続さ
れた半導体膜を形成したことを特徴とするものである。
Ｍは、絶縁基板上に、互いに平行な複数本のロー・アド
レスラインと、このロー・アドレスラインと直交しかつ
互いに隣り合う複数本のカラム・アドレスラインおよび
接地ラインとを、その間に絶縁膜をはさんで配列形成
し、前記ロー・アドレスラインと、隣り合うカラム・ア
ドレスラインおよび接地ラインとの対向部分をそれぞれ
１ビット分の書込み領域とするとともに、この各書込み
領域のうちの所定の書込み領域に、前記絶縁膜を介して
前記ロー・アドレスラインと対向しかつ両側部において
前記カラム・アドレスラインおよび接地ラインに接続さ
れた半導体膜を形成したことを特徴とするものである。
【０００６】
【作用】すなわち、本発明の薄膜マスクＲＯＭは、ロー
・アドレスラインと、隣り合うカラム・アドレスライン
および接地ラインとの対向部分をそれぞれ１ビット分の
書込み領域とし、かつ、この各書込み領域のうちの所定
の書込み領域に半導体膜を形成して、この書込み領域
に、前記ロー・アドレスラインをゲート電極とし前記カ
ラム・アドレスラインおよび接地ラインをソース，ドレ
イン電極とするとともに半導体膜をチャンネル領域とす
る薄膜トランジスタを構成したものであり、各書込み領
域の書込みデータ（“０”か“１”の２値データ）は、
薄膜トランジスタの有無によって区別される。
・アドレスラインと、隣り合うカラム・アドレスライン
および接地ラインとの対向部分をそれぞれ１ビット分の
書込み領域とし、かつ、この各書込み領域のうちの所定
の書込み領域に半導体膜を形成して、この書込み領域
に、前記ロー・アドレスラインをゲート電極とし前記カ
ラム・アドレスラインおよび接地ラインをソース，ドレ
イン電極とするとともに半導体膜をチャンネル領域とす
る薄膜トランジスタを構成したものであり、各書込み領
域の書込みデータ（“０”か“１”の２値データ）は、
薄膜トランジスタの有無によって区別される。
【０００７】そして、この薄膜マスクＲＯＭは、絶縁基
板上に、ロー・アドレスライン、絶縁膜、カラム・アド
レスラインおよび接地ライン、半導体膜を形成すること
で製造することができるから、その製造は簡単で低コス
ト化をはかることができるし、また大面積化も可能であ
り、しかも、各書込み領域の書込みデータは、半導体膜
の形成パターンを変更するだけで任意に選択することが
できる。
板上に、ロー・アドレスライン、絶縁膜、カラム・アド
レスラインおよび接地ライン、半導体膜を形成すること
で製造することができるから、その製造は簡単で低コス
ト化をはかることができるし、また大面積化も可能であ
り、しかも、各書込み領域の書込みデータは、半導体膜
の形成パターンを変更するだけで任意に選択することが
できる。
【０００８】
【実施例】以下、本発明の薄膜マスクＲＯＭについてそ
の一実施例を説明する。
の一実施例を説明する。
【０００９】まず、図５に示した薄膜マスクＲＯＭの回
路について説明すると、この薄膜マスクＲＯＭの回路
は、従来のマスクＲＯＭと同様に、ロー・デコーダ部１
と、カラム・デコーダ部２と、メモリ・マトリックス部
３と、カラム・スイッチ部４とからなっており、これら
各部は同一の絶縁基板上に構成されている。
路について説明すると、この薄膜マスクＲＯＭの回路
は、従来のマスクＲＯＭと同様に、ロー・デコーダ部１
と、カラム・デコーダ部２と、メモリ・マトリックス部
３と、カラム・スイッチ部４とからなっており、これら
各部は同一の絶縁基板上に構成されている。
【００１０】この薄膜マスクＲＯＭの具体的な構成を説
明すると、図１〜図３は薄膜マスクＲＯＭのメモリ・マ
トリックス部３の一部分を示したもので、図中10は絶縁
基板であり、この基板10の上面には、多数本のロー・ア
ドレスライン11，11が互いに平行に配列形成されてお
り、さらにこの基板10面には、各ロー・アドレスライン
11，11を覆うＳi Ｎ等の絶縁膜12が基板面全体にわたっ
て形成されている。
明すると、図１〜図３は薄膜マスクＲＯＭのメモリ・マ
トリックス部３の一部分を示したもので、図中10は絶縁
基板であり、この基板10の上面には、多数本のロー・ア
ドレスライン11，11が互いに平行に配列形成されてお
り、さらにこの基板10面には、各ロー・アドレスライン
11，11を覆うＳi Ｎ等の絶縁膜12が基板面全体にわたっ
て形成されている。
【００１１】また、前記絶縁膜12の上には、多数本のカ
ラム・アドレスライン13，13と接地ライン14，14とが上
記各ロー・アドレスライン11，11と直交させて配列形成
されており、このカラム・アドレスライン13と接地ライ
ン14とは、互いに隣り合うように交互に配列されてい
る。
ラム・アドレスライン13，13と接地ライン14，14とが上
記各ロー・アドレスライン11，11と直交させて配列形成
されており、このカラム・アドレスライン13と接地ライ
ン14とは、互いに隣り合うように交互に配列されてい
る。
【００１２】そして、前記ロー・アドレスライン11と、
隣り合うカラム・アドレスライン13および接地ライン14
との対向部分は、それぞれ１ビット分の書込み領域Ａ，
Ａとされており、この各書込み領域のうちの所定の書込
み領域Ａには、前記絶縁膜12を介して前記ロー・アドレ
スライン11と対向しかつ両側部において前記カラム・ア
ドレスライン13および接地ライン14に接続されたａ−Ｓ
i （アモルファス−シリコン）半導体膜15が形成されて
いる。
隣り合うカラム・アドレスライン13および接地ライン14
との対向部分は、それぞれ１ビット分の書込み領域Ａ，
Ａとされており、この各書込み領域のうちの所定の書込
み領域Ａには、前記絶縁膜12を介して前記ロー・アドレ
スライン11と対向しかつ両側部において前記カラム・ア
ドレスライン13および接地ライン14に接続されたａ−Ｓ
i （アモルファス−シリコン）半導体膜15が形成されて
いる。
【００１３】この半導体膜15は、前記絶縁膜12の上に、
ロー・アドレスライン11とほぼ同幅でかつ隣り合うカラ
ム・アドレスライン13と接地ライン14の外側縁間の間隔
とほぼ等しい長さに形成されており、カラム・アドレス
ライン13と接地ライン14とは、この半導体膜15の両側部
上面にオーミック接続されている。
ロー・アドレスライン11とほぼ同幅でかつ隣り合うカラ
ム・アドレスライン13と接地ライン14の外側縁間の間隔
とほぼ等しい長さに形成されており、カラム・アドレス
ライン13と接地ライン14とは、この半導体膜15の両側部
上面にオーミック接続されている。
【００１４】すなわち、この薄膜マスクＲＯＭは、ロー
・アドレスライン11と、隣り合うカラム・アドレスライ
ン13および接地ライン14との対向部分をそれぞれ１ビッ
ト分の書込み領域Ａ，Ａとし、かつ、この各書込み領域
のうちの所定の書込み領域Ａに半導体膜15を形成して、
この書込み領域Ａに、前記ロー・アドレスライン11をゲ
ート電極とし、前記カラム・アドレスライン13および接
地ライン14のいずれか一方をソース電極、他方をドレイ
ン電極とするとともに、半導体膜15のカラム・アドレス
ライン13と接地ライン14間をチャンネル領域とする逆ス
タガー構造の薄膜トランジスタＴを構成したものであ
り、各書込み領域Ａ，Ａの書込みデータ（“０”か
“１”の２値データ）は、薄膜トランジスタＴの有無に
よって区別される。図４は上記薄膜マスクＲＯＭの製造
方法を工程順に示したもので、この薄膜マスクＲＯＭ
は、次のようにして製造される。
・アドレスライン11と、隣り合うカラム・アドレスライ
ン13および接地ライン14との対向部分をそれぞれ１ビッ
ト分の書込み領域Ａ，Ａとし、かつ、この各書込み領域
のうちの所定の書込み領域Ａに半導体膜15を形成して、
この書込み領域Ａに、前記ロー・アドレスライン11をゲ
ート電極とし、前記カラム・アドレスライン13および接
地ライン14のいずれか一方をソース電極、他方をドレイ
ン電極とするとともに、半導体膜15のカラム・アドレス
ライン13と接地ライン14間をチャンネル領域とする逆ス
タガー構造の薄膜トランジスタＴを構成したものであ
り、各書込み領域Ａ，Ａの書込みデータ（“０”か
“１”の２値データ）は、薄膜トランジスタＴの有無に
よって区別される。図４は上記薄膜マスクＲＯＭの製造
方法を工程順に示したもので、この薄膜マスクＲＯＭ
は、次のようにして製造される。
【００１５】まず図４（ａ）に示すように、絶縁基板10
の上面に多数本のロー・アドレスライン11を形成した
後、その上に基板全面にわたって絶縁膜12を形成し、さ
らにこの絶縁膜11上にその全面にわたってａ−Ｓi 半導
体膜15を形成する。
の上面に多数本のロー・アドレスライン11を形成した
後、その上に基板全面にわたって絶縁膜12を形成し、さ
らにこの絶縁膜11上にその全面にわたってａ−Ｓi 半導
体膜15を形成する。
【００１６】次に、上記半導体膜15の上にフォトレジス
トを塗布してこれを露光現像処理することにより、薄膜
トランジスタを形成する書込み領域に対応するパターン
のレジストマスク16を図４（ａ）に示すように形成し、
この状態で半導体膜15をエッチングして、図４（ｂ）に
示すように薄膜トランジスタを形成する書込み領域と対
応する部分のみに半導体膜15を残すとともにレジストマ
スク16を剥離する。
トを塗布してこれを露光現像処理することにより、薄膜
トランジスタを形成する書込み領域に対応するパターン
のレジストマスク16を図４（ａ）に示すように形成し、
この状態で半導体膜15をエッチングして、図４（ｂ）に
示すように薄膜トランジスタを形成する書込み領域と対
応する部分のみに半導体膜15を残すとともにレジストマ
スク16を剥離する。
【００１７】この後は、図４（ｃ）に示すように、パタ
ーニングした半導体膜15の上に、前記絶縁膜12のほぼ全
面にわたって導電性金属膜17を形成し、この金属膜17の
上にフォトレジストを塗布してこれを露光現像処理する
ことにより、カラム・アドレスラインおよび接地ライン
のパターンに対応するレジストマスク18を形成し、この
状態で金属膜17をエッチングして、図４（ｄ）に示すよ
うにカラム・アドレスライン13，13と接地ライン14，14
とを形成するとともに、この後レジストマスク18を剥離
すればよく、これにより、各書込み領域Ａ，Ａに薄膜ト
ランジスタＴの有無によって２値データを書込んだ薄膜
マスクＲＯＭが完成する。
ーニングした半導体膜15の上に、前記絶縁膜12のほぼ全
面にわたって導電性金属膜17を形成し、この金属膜17の
上にフォトレジストを塗布してこれを露光現像処理する
ことにより、カラム・アドレスラインおよび接地ライン
のパターンに対応するレジストマスク18を形成し、この
状態で金属膜17をエッチングして、図４（ｄ）に示すよ
うにカラム・アドレスライン13，13と接地ライン14，14
とを形成するとともに、この後レジストマスク18を剥離
すればよく、これにより、各書込み領域Ａ，Ａに薄膜ト
ランジスタＴの有無によって２値データを書込んだ薄膜
マスクＲＯＭが完成する。
【００１８】なお、ここでは、薄膜マスクＲＯＭのメモ
リ・マトリックス部３について説明したが、図５に示し
たロー・デコーダ部１、カラム・デコーダ部２、および
カラム・スイッチ部４も、上記メモリ・マトリックス部
３と同様な構成となっており、上記薄膜マスクＲＯＭ
は、上記製造方法によってロー・デコーダ部１、カラム
・デコーダ部２、メモリ・マトリックス部３およびカラ
ム・スイッチ部４を形成することによって製造される。
リ・マトリックス部３について説明したが、図５に示し
たロー・デコーダ部１、カラム・デコーダ部２、および
カラム・スイッチ部４も、上記メモリ・マトリックス部
３と同様な構成となっており、上記薄膜マスクＲＯＭ
は、上記製造方法によってロー・デコーダ部１、カラム
・デコーダ部２、メモリ・マトリックス部３およびカラ
ム・スイッチ部４を形成することによって製造される。
【００１９】次に、上記薄膜マスクＲＯＭの書込みデー
タの読出しを図５を参照して説明すると、この薄膜マス
クＲＯＭの書込みデータの読出しは、ロー・デコーダ部
１においてメモリ・マトリックス部３のロー・アドレス
ライン11を選択し、カラム・デコーダ部２により制御さ
れるカラム・スイッチ部４でメモリ・マトリックス部３
のカラム・アドレスライン13を選択することによって行
なわれるようになっており、ロー・アドレスライン11と
カラム・アドレスライン13の選択によって選択されたメ
モリ・マトリックス部３の書込み領域Ａの書込みデータ
は、カラム・スイッチ部４のＯＵＴ端子から出力され
る。
タの読出しを図５を参照して説明すると、この薄膜マス
クＲＯＭの書込みデータの読出しは、ロー・デコーダ部
１においてメモリ・マトリックス部３のロー・アドレス
ライン11を選択し、カラム・デコーダ部２により制御さ
れるカラム・スイッチ部４でメモリ・マトリックス部３
のカラム・アドレスライン13を選択することによって行
なわれるようになっており、ロー・アドレスライン11と
カラム・アドレスライン13の選択によって選択されたメ
モリ・マトリックス部３の書込み領域Ａの書込みデータ
は、カラム・スイッチ部４のＯＵＴ端子から出力され
る。
【００２０】そして、この実施例ではＮＯＲ型のマスク
ＲＯＭを形成しており、このメモリ・マトリックス部３
の薄膜トランジスタＴを形成した書込み領域Ａが選択さ
れると、この書込み領域ＡにはトランジスタＴがあり、
このトランジスタＴが接地ライン14に接続されているた
めに、ＯＵＴ端子出力は接地レベルとなる。また、薄膜
トランジスタＴを形成していない書込み領域Ａが選択さ
れると、この書込み領域Ａが選択されても、この書込み
領域ＡにはトランジスタＴがないために、ＯＵＴ端子出
力は、例えばプルアップでつりあげられたハイレベルと
なる。
ＲＯＭを形成しており、このメモリ・マトリックス部３
の薄膜トランジスタＴを形成した書込み領域Ａが選択さ
れると、この書込み領域ＡにはトランジスタＴがあり、
このトランジスタＴが接地ライン14に接続されているた
めに、ＯＵＴ端子出力は接地レベルとなる。また、薄膜
トランジスタＴを形成していない書込み領域Ａが選択さ
れると、この書込み領域Ａが選択されても、この書込み
領域ＡにはトランジスタＴがないために、ＯＵＴ端子出
力は、例えばプルアップでつりあげられたハイレベルと
なる。
【００２１】しかして、上記薄膜マスクＲＯＭにおいて
は、ロー・アドレスライン11と、隣り合うカラム・アド
レスライン13および接地ライン14との対向部分をそれぞ
れ１ビット分の書込み領域Ａ，Ａとし、かつ、この各書
込み領域のうちの所定の書込み領域Ａに半導体膜15を形
成して、この書込み領域Ａに、前記ロー・アドレスライ
ン11をゲート電極とし前記カラム・アドレスライン13お
よび接地ライン14をソース，ドレイン電極とするととも
に半導体膜15をチャンネル領域とする薄膜トランジスタ
Ｔを構成することによって、各書込み領域Ａ，Ａの書込
みデータを薄膜トランジスタＴの有無によって区別する
ようにしているから、この薄膜マスクＲＯＭは前述した
製造方法のように、絶縁基板11上に、ロー・アドレスラ
イン11、絶縁膜12、カラム・アドレスライン13および接
地ライン14、半導体膜15を形成することで製造すること
ができる。
は、ロー・アドレスライン11と、隣り合うカラム・アド
レスライン13および接地ライン14との対向部分をそれぞ
れ１ビット分の書込み領域Ａ，Ａとし、かつ、この各書
込み領域のうちの所定の書込み領域Ａに半導体膜15を形
成して、この書込み領域Ａに、前記ロー・アドレスライ
ン11をゲート電極とし前記カラム・アドレスライン13お
よび接地ライン14をソース，ドレイン電極とするととも
に半導体膜15をチャンネル領域とする薄膜トランジスタ
Ｔを構成することによって、各書込み領域Ａ，Ａの書込
みデータを薄膜トランジスタＴの有無によって区別する
ようにしているから、この薄膜マスクＲＯＭは前述した
製造方法のように、絶縁基板11上に、ロー・アドレスラ
イン11、絶縁膜12、カラム・アドレスライン13および接
地ライン14、半導体膜15を形成することで製造すること
ができる。
【００２２】したがって、この薄膜マスクＲＯＭは、そ
の製造が簡単で低コスト化をはかることができるし、ま
た基板10上に書込み領域Ａ，Ａを形成するものであるた
めに、大面積化も可能である。しかも、上記薄膜マスク
ＲＯＭによれば、各書込み領域Ａ，Ａの書込みデータ
を、半導体膜15の形成時にその形成パターンを変更する
だけで任意に選択することができるから、多種のマスク
ＲＯＭを同じ製造設備で製造することができる。
の製造が簡単で低コスト化をはかることができるし、ま
た基板10上に書込み領域Ａ，Ａを形成するものであるた
めに、大面積化も可能である。しかも、上記薄膜マスク
ＲＯＭによれば、各書込み領域Ａ，Ａの書込みデータ
を、半導体膜15の形成時にその形成パターンを変更する
だけで任意に選択することができるから、多種のマスク
ＲＯＭを同じ製造設備で製造することができる。
【００２３】なお、上記実施例では、カラム・アドレス
ライン13と接地ライン14を交互に配列して、カラム・ア
ドレスライン13と接地ライン14とを一対一で対応させて
いるが、このメモリ・マトリックスは、上述した構成に
限ることなく、カラム・アドレスラインと接地ラインと
を、カラム，接地，カラム，カラム，接地，カラム，カ
ラム，接地，カラム…カラム，接地，カラムの順序で配
列して、ロー・アドレスラインと接地ラインおよびカラ
ム・アドレスラインとが対向する部分に書込み領域を形
成するようにしてもよい。この場合、隣接する書込み領
域に形成される薄膜トランジスタは、１つの接地ライン
をソース電極またはドレイン電極として共用するので、
接地ライン数が減少し、かつ書込み領域の集積度が向上
する。
ライン13と接地ライン14を交互に配列して、カラム・ア
ドレスライン13と接地ライン14とを一対一で対応させて
いるが、このメモリ・マトリックスは、上述した構成に
限ることなく、カラム・アドレスラインと接地ラインと
を、カラム，接地，カラム，カラム，接地，カラム，カ
ラム，接地，カラム…カラム，接地，カラムの順序で配
列して、ロー・アドレスラインと接地ラインおよびカラ
ム・アドレスラインとが対向する部分に書込み領域を形
成するようにしてもよい。この場合、隣接する書込み領
域に形成される薄膜トランジスタは、１つの接地ライン
をソース電極またはドレイン電極として共用するので、
接地ライン数が減少し、かつ書込み領域の集積度が向上
する。
【００２４】また、上記実施例では、書込み領域Ａ，Ａ
に形成する薄膜トランジスタＴを逆スタガー構造として
いるが、この薄膜トランジスタＴはスタガー構造として
もよく、その場合も、絶縁基板10上にカラム・アドレス
ライン13および接地ライン14を形成し、その上に半導体
膜15を形成した後、その上に絶縁膜12を介してロー・ア
ドレスライン11を形成する方法によって薄膜マスクＲＯ
Ｍを簡単に製造することができる。
に形成する薄膜トランジスタＴを逆スタガー構造として
いるが、この薄膜トランジスタＴはスタガー構造として
もよく、その場合も、絶縁基板10上にカラム・アドレス
ライン13および接地ライン14を形成し、その上に半導体
膜15を形成した後、その上に絶縁膜12を介してロー・ア
ドレスライン11を形成する方法によって薄膜マスクＲＯ
Ｍを簡単に製造することができる。
【００２５】
【発明の効果】本発明の薄膜マスクＲＯＭは、ロー・ア
ドレスラインと、隣り合うカラム・アドレスラインおよ
び接地ラインとの対向部分をそれぞれ１ビット分の書込
み領域とし、かつ、この各書込み領域のうちの所定の書
込み領域に半導体膜を形成して、この書込み領域に、前
記ロー・アドレスラインをゲート電極とし前記カラム・
アドレスラインおよび接地ラインをソース，ドレイン電
極とするとともに半導体膜をチャンネル領域とする薄膜
トランジスタを構成することによって、各書込み領域の
書込みデータ（“０”か“１”の２値データ）を、薄膜
トランジスタの有無によって区別するようにしたもので
あり、この薄膜マスクＲＯＭは、絶縁基板上に、ロー・
アドレスライン、絶縁膜、カラム・アドレスラインおよ
び接地ライン、半導体膜を形成することで製造すること
ができるから、その製造は簡単で低コスト化をはかるこ
とができるし、また大面積化も可能であり、しかも、各
書込み領域の書込みデータは、半導体膜の形成パターン
を変更するだけで任意に選択することができる。
ドレスラインと、隣り合うカラム・アドレスラインおよ
び接地ラインとの対向部分をそれぞれ１ビット分の書込
み領域とし、かつ、この各書込み領域のうちの所定の書
込み領域に半導体膜を形成して、この書込み領域に、前
記ロー・アドレスラインをゲート電極とし前記カラム・
アドレスラインおよび接地ラインをソース，ドレイン電
極とするとともに半導体膜をチャンネル領域とする薄膜
トランジスタを構成することによって、各書込み領域の
書込みデータ（“０”か“１”の２値データ）を、薄膜
トランジスタの有無によって区別するようにしたもので
あり、この薄膜マスクＲＯＭは、絶縁基板上に、ロー・
アドレスライン、絶縁膜、カラム・アドレスラインおよ
び接地ライン、半導体膜を形成することで製造すること
ができるから、その製造は簡単で低コスト化をはかるこ
とができるし、また大面積化も可能であり、しかも、各
書込み領域の書込みデータは、半導体膜の形成パターン
を変更するだけで任意に選択することができる。
【図１】本発明の一実施例を示す薄膜マスクＲＯＭのメ
モリ・マトリックス部の一部分の平面図。
モリ・マトリックス部の一部分の平面図。
【図２】図１のII−II線に沿う断面図。
【図３】図１の III−III 線に沿う断面図。
【図４】薄膜マスクＲＯＭの製造工程図。
【図５】薄膜マスクＲＯＭの回路図。
10…絶縁基板、11…ロー・アドレスライン、12…絶縁
膜、13…カラム・アドレスライン、14…接地ライン、15
…半導体膜、Ａ…書込み領域、Ｔ…薄膜トランジスタ。
膜、13…カラム・アドレスライン、14…接地ライン、15
…半導体膜、Ａ…書込み領域、Ｔ…薄膜トランジスタ。
Claims (1)
- 【請求項１】絶縁基板上に、互いに平行な複数本のロー
・アドレスラインと、このロー・アドレスラインと直交
しかつ互いに隣り合う複数本のカラム・アドレスライン
および接地ラインとを、その間に絶縁膜をはさんで配列
形成し、前記ロー・アドレスラインと、隣り合うカラム
・アドレスラインおよび接地ラインとの対向部分をそれ
ぞれ１ビット分の書込み領域とするとともに、この各書
込み領域のうちの所定の書込み領域に、前記絶縁膜を介
して前記ロー・アドレスラインと対向しかつ両側部にお
いて前記カラム・アドレスラインおよび接地ラインに接
続された半導体膜を形成したことを特徴とする薄膜マス
クＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163289A JPH0760863B2 (ja) | 1992-06-23 | 1992-06-23 | 薄膜マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163289A JPH0760863B2 (ja) | 1992-06-23 | 1992-06-23 | 薄膜マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211316A true JPH05211316A (ja) | 1993-08-20 |
| JPH0760863B2 JPH0760863B2 (ja) | 1995-06-28 |
Family
ID=15770996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163289A Expired - Lifetime JPH0760863B2 (ja) | 1992-06-23 | 1992-06-23 | 薄膜マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760863B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5962903A (en) * | 1995-06-08 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarized plug-diode mask ROM structure |
| WO2017212972A1 (ja) * | 2016-06-06 | 2017-12-14 | 東レ株式会社 | メモリアレイ、メモリアレイの製造方法、メモリアレイシート、メモリアレイシートの製造方法および無線通信装置 |
-
1992
- 1992-06-23 JP JP4163289A patent/JPH0760863B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5962903A (en) * | 1995-06-08 | 1999-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarized plug-diode mask ROM structure |
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| JPWO2017212972A1 (ja) * | 2016-06-06 | 2018-06-14 | 東レ株式会社 | メモリアレイ、メモリアレイの製造方法、メモリアレイシート、メモリアレイシートの製造方法および無線通信装置 |
| CN109196636A (zh) * | 2016-06-06 | 2019-01-11 | 东丽株式会社 | 存储器阵列、存储器阵列的制造方法、存储器阵列片材、存储器阵列片材的制造方法及无线通信装置 |
| TWI664641B (zh) * | 2016-06-06 | 2019-07-01 | 日商東麗股份有限公司 | 記憶體陣列、記憶體陣列的製造方法、記憶體陣列片、記憶體陣列片的製造方法以及無線通信裝置 |
| EP3471133A4 (en) * | 2016-06-06 | 2020-01-22 | Toray Industries, Inc. | MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY FILM, AND WIRELESS COMMUNICATION DEVICE |
| US11171179B2 (en) | 2016-06-06 | 2021-11-09 | Toray Industries, Inc. | Memory array, method for manufacturing memory array, memory array sheet, method for manufacturing memory array sheet, and wireless communication apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760863B2 (ja) | 1995-06-28 |
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