JPH08139210A - 不揮発性半導体記憶装置のメモリセルの形成方法 - Google Patents
不揮発性半導体記憶装置のメモリセルの形成方法Info
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- JPH08139210A JPH08139210A JP6277455A JP27745594A JPH08139210A JP H08139210 A JPH08139210 A JP H08139210A JP 6277455 A JP6277455 A JP 6277455A JP 27745594 A JP27745594 A JP 27745594A JP H08139210 A JPH08139210 A JP H08139210A
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Abstract
(57)【要約】
【目的】 浮遊ゲートと制御ゲートの２層構造ゲートお
よび素子分離酸化膜下に埋め込み不純物拡散層により形
成したソース、ドレインを有するＭＯＳＦＥＴ構造から
なる不揮発性半導体記憶装置において、メモリ素子自身
が微細化した場合、素子の高集積化を容易にする。 【構成】 シリコン基板１上にゲート酸化膜４を介して
堆積させた浮遊ゲート用ポリシリコン膜をフォトレジス
ト膜６を用いたドライエッチングでゲート形状に加工す
る（図１（ａ））。シリコン基板１をドライエッチング
で彫り込み、シリコン基板１の側壁を露出させた後、不
純物をシリコン基板１に対して垂直にイオン注入し、シ
リコン基板１に埋め込み拡散層２を形成する（図１
（ｂ））。シリコン酸化膜８をシリコン基板１表面と浮
遊ゲート・ポリシリコン５の表面に形成した後、素子表
面に制御ゲート用ポリシリコン膜７を形成する（図１
（ｃ））。
よび素子分離酸化膜下に埋め込み不純物拡散層により形
成したソース、ドレインを有するＭＯＳＦＥＴ構造から
なる不揮発性半導体記憶装置において、メモリ素子自身
が微細化した場合、素子の高集積化を容易にする。 【構成】 シリコン基板１上にゲート酸化膜４を介して
堆積させた浮遊ゲート用ポリシリコン膜をフォトレジス
ト膜６を用いたドライエッチングでゲート形状に加工す
る（図１（ａ））。シリコン基板１をドライエッチング
で彫り込み、シリコン基板１の側壁を露出させた後、不
純物をシリコン基板１に対して垂直にイオン注入し、シ
リコン基板１に埋め込み拡散層２を形成する（図１
（ｂ））。シリコン酸化膜８をシリコン基板１表面と浮
遊ゲート・ポリシリコン５の表面に形成した後、素子表
面に制御ゲート用ポリシリコン膜７を形成する（図１
（ｃ））。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に仮想接地分割ゲートＥＰＲＯＭセルの形成
方法に関する。
に関し、特に仮想接地分割ゲートＥＰＲＯＭセルの形成
方法に関する。
【０００２】
【従来の技術】仮想接地分割ゲートＥＰＲＯＭセルは、
従来のＥＰＲＯＭの集積度および歩留まりを改善するた
めの手段として提案されている。この仮想接地分割ゲー
トＥＰＲＯＭセルは、埋め込みＮ+ ビットラインを使用
していること、各浮遊ゲートと関連して直列選択トラン
ジスタを設けると言った二つの重要な特長を有してい
る。埋め込みＮ+ ビットラインの使用は、メモリアレイ
において必要とされるコンタクトの数を著しく減少さ
せ、直接的に集積度と歩留まりを向上させる。また、各
浮遊ゲートと関連した直列選択トランジスタを設置する
ことで、選択されたビットラインに接続されている非選
択メモリセルの浮遊ゲートに、ビットライン電圧に起因
する電圧が印加され、その結果、非選択メモリセルが不
本意にターンオンされなくなる。このことは、ドレイン
書き込み電圧に関する拘束条件を著しく緩和する。
従来のＥＰＲＯＭの集積度および歩留まりを改善するた
めの手段として提案されている。この仮想接地分割ゲー
トＥＰＲＯＭセルは、埋め込みＮ+ ビットラインを使用
していること、各浮遊ゲートと関連して直列選択トラン
ジスタを設けると言った二つの重要な特長を有してい
る。埋め込みＮ+ ビットラインの使用は、メモリアレイ
において必要とされるコンタクトの数を著しく減少さ
せ、直接的に集積度と歩留まりを向上させる。また、各
浮遊ゲートと関連した直列選択トランジスタを設置する
ことで、選択されたビットラインに接続されている非選
択メモリセルの浮遊ゲートに、ビットライン電圧に起因
する電圧が印加され、その結果、非選択メモリセルが不
本意にターンオンされなくなる。このことは、ドレイン
書き込み電圧に関する拘束条件を著しく緩和する。
【０００３】このメモリセルの形成は、従来、図５に示
したメモリセル製造方法で実施される。まず、シリコン
基板１上に埋め込みＮ+ 拡散層の位置を規定するフォト
レジストマスクパターン３を形成し、このマスクパター
ン３を介して埋め込みＮ+ 拡散層を形成するための不純
物のイオン注入を行う（図５（ａ）参照）。次に、フォ
トレジストを除去した後、ゲート酸化膜４を介して堆積
させた浮遊ゲート用ポリシリコン膜をフォトレジストマ
スクパターン６を用いたドライエッチングでゲート形状
に加工する（図５（ｂ）参照）。さらに、ゲート間絶縁
膜８とその上にポリシリコン膜を順次形成した後、素子
表面に制御ゲート用ポリシリコン膜７を形成する（図５
（ｃ）参照）。その後、通常の配線形成工程等の後処理
を実施して不揮発性記憶素子を作製する。
したメモリセル製造方法で実施される。まず、シリコン
基板１上に埋め込みＮ+ 拡散層の位置を規定するフォト
レジストマスクパターン３を形成し、このマスクパター
ン３を介して埋め込みＮ+ 拡散層を形成するための不純
物のイオン注入を行う（図５（ａ）参照）。次に、フォ
トレジストを除去した後、ゲート酸化膜４を介して堆積
させた浮遊ゲート用ポリシリコン膜をフォトレジストマ
スクパターン６を用いたドライエッチングでゲート形状
に加工する（図５（ｂ）参照）。さらに、ゲート間絶縁
膜８とその上にポリシリコン膜を順次形成した後、素子
表面に制御ゲート用ポリシリコン膜７を形成する（図５
（ｃ）参照）。その後、通常の配線形成工程等の後処理
を実施して不揮発性記憶素子を作製する。
【０００４】この仮想接地分割ゲートＥＰＲＯＭは以下
の問題点を有している。第１に、直列選択トランジスタ
のチャネル長が埋め込みＮ+ 拡散層のマスキングによっ
て規定されるため、Ｎ+ 拡散層の浮遊ポリシリコンゲー
トに対するアライメントにより、直列選択トランジスタ
の電気特性が大きく変化する。第２に、埋め込みＮ+拡
散層領域の最終的な位置の不正確さに起因する埋め込み
ビットラインの直列抵抗の変動がセル特性をさらに変動
させる。第３に、埋め込みＮ+ ビットラインを低抵抗化
するための拡散層幅を、同拡散層位置が変動した場合で
も十分に確保できるように、必要とされる最小幅よりも
幅広に設計する必要があり、このことがセル全体の集積
度の低下を誘引する。
の問題点を有している。第１に、直列選択トランジスタ
のチャネル長が埋め込みＮ+ 拡散層のマスキングによっ
て規定されるため、Ｎ+ 拡散層の浮遊ポリシリコンゲー
トに対するアライメントにより、直列選択トランジスタ
の電気特性が大きく変化する。第２に、埋め込みＮ+拡
散層領域の最終的な位置の不正確さに起因する埋め込み
ビットラインの直列抵抗の変動がセル特性をさらに変動
させる。第３に、埋め込みＮ+ ビットラインを低抵抗化
するための拡散層幅を、同拡散層位置が変動した場合で
も十分に確保できるように、必要とされる最小幅よりも
幅広に設計する必要があり、このことがセル全体の集積
度の低下を誘引する。
【０００５】この問題を解決するため、特開平４−２３
３２７８号公報（マーチン エイチマンレイ、ナショナ
ル セミコンダクタ コーポレイション）で図６に示し
たメモリセル形成方法が提案されている。まず、シリコ
ン基板１上にゲート酸化膜４を介して堆積させた浮遊ゲ
ート用ポリシリコン膜をゲート形状に加工し、ゲート間
絶縁膜８とそのうえにポリシリコン膜を順次形成した
後、浮遊ゲート５の側壁にポリシリコン・サイドウォー
ル９をシリコン膜のエッチバック技術で形成した後、メ
モリセルのソース側のみのポリシリコン・サイドウォー
ル９を覆うようにフォトレジスト１０をパターンニング
する（図６（ａ）参照）。次に、このフォトレジスト１
０をマスクにしてメモリセルのドレイン側のポリシリコ
ン・サイドウォール９のみを除去し、フォトレジスト１
０を除去した後、埋め込み拡散層２を形成するための不
純物注入を行う（図６（ｂ）参照）。さらに、ポリシリ
コン・サイドウォール９と電気的に導通するように素子
表面に制御ゲート用ポリシリコン膜７を形成する（図６
（ｃ）参照）。その後、通常の配線形成工程等の後処理
を実施して不揮発性記憶素子を作製する。
３２７８号公報（マーチン エイチマンレイ、ナショナ
ル セミコンダクタ コーポレイション）で図６に示し
たメモリセル形成方法が提案されている。まず、シリコ
ン基板１上にゲート酸化膜４を介して堆積させた浮遊ゲ
ート用ポリシリコン膜をゲート形状に加工し、ゲート間
絶縁膜８とそのうえにポリシリコン膜を順次形成した
後、浮遊ゲート５の側壁にポリシリコン・サイドウォー
ル９をシリコン膜のエッチバック技術で形成した後、メ
モリセルのソース側のみのポリシリコン・サイドウォー
ル９を覆うようにフォトレジスト１０をパターンニング
する（図６（ａ）参照）。次に、このフォトレジスト１
０をマスクにしてメモリセルのドレイン側のポリシリコ
ン・サイドウォール９のみを除去し、フォトレジスト１
０を除去した後、埋め込み拡散層２を形成するための不
純物注入を行う（図６（ｂ）参照）。さらに、ポリシリ
コン・サイドウォール９と電気的に導通するように素子
表面に制御ゲート用ポリシリコン膜７を形成する（図６
（ｃ）参照）。その後、通常の配線形成工程等の後処理
を実施して不揮発性記憶素子を作製する。
【０００６】このメモリセルでは、埋め込み拡散層２は
浮遊ゲート５とポリシリコン・サイドウォール９をマス
クにしてセルフアラインで配置が規定されるので、前述
の問題点である、直列選択トランジスタのチャネル長
変動起因の直列選択トランジスタ電気特性の変動、埋
め込みビットラインの直列抵抗の変動、埋め込みＮ +
ビットライン低抵抗化のための拡散層幅増大といった問
題が解決できるとしている。
浮遊ゲート５とポリシリコン・サイドウォール９をマス
クにしてセルフアラインで配置が規定されるので、前述
の問題点である、直列選択トランジスタのチャネル長
変動起因の直列選択トランジスタ電気特性の変動、埋
め込みビットラインの直列抵抗の変動、埋め込みＮ +
ビットライン低抵抗化のための拡散層幅増大といった問
題が解決できるとしている。
【０００７】
【発明が解決しようとする課題】しかしながら、メモリ
セルのドレイン側のポリシリコン・サイドウォール９の
みを除去する工程で使用するフォトレジスト・マスク１
０は、メモリセルのソース側のみのポリシリコン・サイ
ドウォール９を覆い、ドレイン側のポリシリコン・サイ
ドウォール９は覆わないように形成する必要がある。そ
のため、メモリ素子間隔すなわち埋め込みＮ+ 拡散層幅
はフォトレジスト・マスク１０の位置ずれを考慮して十
分広くする必要がある。この結果、メモリ素子自身が微
細化しても素子間隔の縮小は困難であり高集積化が難し
い。
セルのドレイン側のポリシリコン・サイドウォール９の
みを除去する工程で使用するフォトレジスト・マスク１
０は、メモリセルのソース側のみのポリシリコン・サイ
ドウォール９を覆い、ドレイン側のポリシリコン・サイ
ドウォール９は覆わないように形成する必要がある。そ
のため、メモリ素子間隔すなわち埋め込みＮ+ 拡散層幅
はフォトレジスト・マスク１０の位置ずれを考慮して十
分広くする必要がある。この結果、メモリ素子自身が微
細化しても素子間隔の縮小は困難であり高集積化が難し
い。
【０００８】また、メモリセルのソース側のポリシリコ
ン・サイドウォール９の残量は、ポリシリコン膜のエッ
チバック条件に依存して変動するため、この残量で規定
される直列選択トランジスタのチャネル長も、やはり制
御が困難である。
ン・サイドウォール９の残量は、ポリシリコン膜のエッ
チバック条件に依存して変動するため、この残量で規定
される直列選択トランジスタのチャネル長も、やはり制
御が困難である。
【０００９】さらに、埋め込みＮ+ 拡散層は形成後の熱
処理による不純物の熱拡散によって広がるので、前述の
ポリシリコン・サイドウォール９の残量が少ないとソー
ス拡散層がメモリセルの浮遊ゲート端に到達し、直列選
択トランジスタが形成されない可能性が生じる。これを
防ぐためにはポリシリコン・サイドウォール９の残量を
十分多くする必要があるので、結局、素子の高集積化が
困難になる。
処理による不純物の熱拡散によって広がるので、前述の
ポリシリコン・サイドウォール９の残量が少ないとソー
ス拡散層がメモリセルの浮遊ゲート端に到達し、直列選
択トランジスタが形成されない可能性が生じる。これを
防ぐためにはポリシリコン・サイドウォール９の残量を
十分多くする必要があるので、結局、素子の高集積化が
困難になる。
【００１０】本発明の目的は、メモリ素子自身を微細化
しても素子の高集積化が容易な、不揮発性半導体記憶装
置のメモリセルの形成方法を提供することにある。
しても素子の高集積化が容易な、不揮発性半導体記憶装
置のメモリセルの形成方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の、不揮発性半導
体記憶装置のメモリセルの形成方法は、浮遊ゲートと制
御ゲートの２層構造ゲートおよび素子分離酸化膜下に埋
め込んだ不純物拡散層により形成されたソース、ドレイ
ンを有するＭＯＳＦＥＴ構造からなる不揮発性半導体記
憶装置において、２層構造ゲートを有するデータ記憶部
と、これと接続する制御ゲートと半導体基板露出部側壁
との間で形成された直列選択トランジスタでメモリセル
を形成する方法であって、前記浮遊ゲートを形成する多
結晶半導体膜とその下のゲート酸化膜をフォトレジスト
を用いたドライエッチングにより加工する段階と、半導
体基板を所定の深さ分だけドライエッチングで彫り込み
半導体基板の側壁を露出させた後、不純物を半導体基板
にイオン注入して前記不純物拡散層を形成する段階と、
制御ゲートを形成するゲート間絶縁膜および多結晶半導
体膜を堆積し加工する段階を含む。
体記憶装置のメモリセルの形成方法は、浮遊ゲートと制
御ゲートの２層構造ゲートおよび素子分離酸化膜下に埋
め込んだ不純物拡散層により形成されたソース、ドレイ
ンを有するＭＯＳＦＥＴ構造からなる不揮発性半導体記
憶装置において、２層構造ゲートを有するデータ記憶部
と、これと接続する制御ゲートと半導体基板露出部側壁
との間で形成された直列選択トランジスタでメモリセル
を形成する方法であって、前記浮遊ゲートを形成する多
結晶半導体膜とその下のゲート酸化膜をフォトレジスト
を用いたドライエッチングにより加工する段階と、半導
体基板を所定の深さ分だけドライエッチングで彫り込み
半導体基板の側壁を露出させた後、不純物を半導体基板
にイオン注入して前記不純物拡散層を形成する段階と、
制御ゲートを形成するゲート間絶縁膜および多結晶半導
体膜を堆積し加工する段階を含む。
【００１２】
【作用】本発明では、浮遊ゲート用ポリシリのパターン
ニングの際に、半導体基板もエッチングし、その後埋込
み拡散層用のイオン注入を行ない、酸化膜形成後、制御
ゲート用ポリシリと形成する。この場合、スプリット部
分は半導体基板側壁になる。
ニングの際に、半導体基板もエッチングし、その後埋込
み拡散層用のイオン注入を行ない、酸化膜形成後、制御
ゲート用ポリシリと形成する。この場合、スプリット部
分は半導体基板側壁になる。
【００１３】このように、メモリセルの不純物拡散層
が、浮遊ゲートに対してセルフアラインにイオン注入す
る工程で形成されるため、スプリット部分の寸法はドラ
イエッチング量のみで決定され、従来のようにドレイン
側のポリシリコン・サイドウォールを除去するためのフ
ォトレジスト・マスクの位置ずれを考慮して、メモリ素
子間隔すなわち埋め込みＮ+ 拡散層幅を広くする必要が
なく、この結果、メモリ素子自身が微細化した場合、素
子の高集積化が容易になり、フォトレジストも１回で済
む。
が、浮遊ゲートに対してセルフアラインにイオン注入す
る工程で形成されるため、スプリット部分の寸法はドラ
イエッチング量のみで決定され、従来のようにドレイン
側のポリシリコン・サイドウォールを除去するためのフ
ォトレジスト・マスクの位置ずれを考慮して、メモリ素
子間隔すなわち埋め込みＮ+ 拡散層幅を広くする必要が
なく、この結果、メモリ素子自身が微細化した場合、素
子の高集積化が容易になり、フォトレジストも１回で済
む。
【００１４】また、直列選択トランジスタのチャネル長
はシリコン基板の露出部側壁の深さ方向の長さで規定さ
れ、制御が容易になる。また、シリコン基板の露出部側
壁の深さ方向の長さで規定される直列選択トランジスタ
のチャネル長は、素子の高集積化をする際に問題となる
シリコン基板表面の占有面積増大とは無関係に設定でき
る。すなわち、メモリセルが微細化しても、素子の集積
度を低下させることなく必要十分な長さに直列選択トラ
ンジスタのチャネル長を設定できる。それゆえ、素子の
高集積化が容易である。
はシリコン基板の露出部側壁の深さ方向の長さで規定さ
れ、制御が容易になる。また、シリコン基板の露出部側
壁の深さ方向の長さで規定される直列選択トランジスタ
のチャネル長は、素子の高集積化をする際に問題となる
シリコン基板表面の占有面積増大とは無関係に設定でき
る。すなわち、メモリセルが微細化しても、素子の集積
度を低下させることなく必要十分な長さに直列選択トラ
ンジスタのチャネル長を設定できる。それゆえ、素子の
高集積化が容易である。
【００１５】
【実施例】次に、本発明の実施例を図面を参照して説明
する。本実施例のメモリセルでは、半導体膜としてシリ
コン膜、絶縁膜としてシリコン酸化膜、半導体基板とし
てシリコン基板を用いている。
する。本実施例のメモリセルでは、半導体膜としてシリ
コン膜、絶縁膜としてシリコン酸化膜、半導体基板とし
てシリコン基板を用いている。
【００１６】図１（ａ）〜（ｃ）は本発明の第１の実施
例のメモリセル形成方法を示す工程図である。
例のメモリセル形成方法を示す工程図である。
【００１７】まず、シリコン基板１上にゲート酸化膜４
を介して堆積させた浮遊ゲート用ポリシリコン膜をフォ
トレジスト膜６を用いたドライエッチングでゲート形状
に加工する（図１（ａ）参照）。次に、シリコン基板１
を０．５μｍの深さ分だけドライエッチングで彫り込
み、シリコン基板１の側壁を露出させた後、不純物をシ
リコン基板１に対して垂直にイオン注入し、シリコン基
板１に埋め込み拡散層２を形成する（図１（ｂ）参
照）。次に、ゲート間絶縁膜としてシリコン酸化膜８を
シリコン基板１表面と浮遊ゲート・ポリシリコン５の表
面に形成した後、素子表面に制御ゲート用ポリシリコン
膜７を形成する（図１（ｃ）参照）。その後、通常の配
線形成工程等の後処理を実施して不揮発性記憶素子を作
製する。
を介して堆積させた浮遊ゲート用ポリシリコン膜をフォ
トレジスト膜６を用いたドライエッチングでゲート形状
に加工する（図１（ａ）参照）。次に、シリコン基板１
を０．５μｍの深さ分だけドライエッチングで彫り込
み、シリコン基板１の側壁を露出させた後、不純物をシ
リコン基板１に対して垂直にイオン注入し、シリコン基
板１に埋め込み拡散層２を形成する（図１（ｂ）参
照）。次に、ゲート間絶縁膜としてシリコン酸化膜８を
シリコン基板１表面と浮遊ゲート・ポリシリコン５の表
面に形成した後、素子表面に制御ゲート用ポリシリコン
膜７を形成する（図１（ｃ）参照）。その後、通常の配
線形成工程等の後処理を実施して不揮発性記憶素子を作
製する。
【００１８】この形成方法を経て作製されるメモリセル
の等価回路の模式図を図２に示す。メモリセルは、浮遊
ゲート５と制御ゲート７で構成される２層構造ゲートを
有する１個のデータ記憶部２１と、ソース・ドレイン両
端に位置する制御ゲート７と前記シリコン基板露出部側
壁で形成される２個の直列選択トランジスタ２２で構成
される。このメモリセルの直列選択トランジスタ２２の
チャネル長はシリコン基板１の露出部側壁の深さ方向の
長さで規定される。
の等価回路の模式図を図２に示す。メモリセルは、浮遊
ゲート５と制御ゲート７で構成される２層構造ゲートを
有する１個のデータ記憶部２１と、ソース・ドレイン両
端に位置する制御ゲート７と前記シリコン基板露出部側
壁で形成される２個の直列選択トランジスタ２２で構成
される。このメモリセルの直列選択トランジスタ２２の
チャネル長はシリコン基板１の露出部側壁の深さ方向の
長さで規定される。
【００１９】この不揮発性半導体装置の動作状態は以下
のとおりである。
のとおりである。
【００２０】まず、データ書き込みでは、選択したメモ
リセルの制御ゲート７に１２Ｖ、埋め込み拡散層２で構
成されるソース・ドレインに６Ｖと言った正の高電圧を
印加する。その結果、ソース・ドレイン両端に位置する
２個の直列選択トランジスタ２２ともチャネルは電気的
に導通しているので２層ゲート構造を有するデータ記憶
部２１にはチャネル電流が流れるようになり、この電流
により発生するチャネル・ホット・エレクトロンが浮遊
ゲート５に注入されて、データ記憶部２１のしきい値電
圧は例えば５Ｖ以上に高くなる。
リセルの制御ゲート７に１２Ｖ、埋め込み拡散層２で構
成されるソース・ドレインに６Ｖと言った正の高電圧を
印加する。その結果、ソース・ドレイン両端に位置する
２個の直列選択トランジスタ２２ともチャネルは電気的
に導通しているので２層ゲート構造を有するデータ記憶
部２１にはチャネル電流が流れるようになり、この電流
により発生するチャネル・ホット・エレクトロンが浮遊
ゲート５に注入されて、データ記憶部２１のしきい値電
圧は例えば５Ｖ以上に高くなる。
【００２１】データ消去時には制御ゲート７に−２０Ｖ
と言った負の高電圧を印加するか、シリコン基板１に２
０Ｖと言った正の高電圧を印加するかの手段を用いてメ
モリセルの浮遊ゲート５に蓄積された電子を排出して、
データ記憶部２１のしきい値電圧を例えば５Ｖ以下に低
くする。
と言った負の高電圧を印加するか、シリコン基板１に２
０Ｖと言った正の高電圧を印加するかの手段を用いてメ
モリセルの浮遊ゲート５に蓄積された電子を排出して、
データ記憶部２１のしきい値電圧を例えば５Ｖ以下に低
くする。
【００２２】データ読み出しは、選択したメモリセルの
制御ゲート７に５Ｖ、埋め込み拡散層２で構成されるド
レインに１Ｖと言った正の電圧を印加し、ソースは接地
する。この状態では、ソース・ドレイン両端に位置する
２個の直列選択トランジスタ２２ともチャネルは電気的
に導通している。しかしながら、２層ゲート構造を有す
るデータ記憶部２１ではデータが書き込まれていない場
合にのみチャネル表面が反転する。すなわち、データの
書き込みの有無により、メモリセルのドレイン・ソース
間のチャネルのオン／オフが制御され、データの読み出
しが可能となる。
制御ゲート７に５Ｖ、埋め込み拡散層２で構成されるド
レインに１Ｖと言った正の電圧を印加し、ソースは接地
する。この状態では、ソース・ドレイン両端に位置する
２個の直列選択トランジスタ２２ともチャネルは電気的
に導通している。しかしながら、２層ゲート構造を有す
るデータ記憶部２１ではデータが書き込まれていない場
合にのみチャネル表面が反転する。すなわち、データの
書き込みの有無により、メモリセルのドレイン・ソース
間のチャネルのオン／オフが制御され、データの読み出
しが可能となる。
【００２３】図３（ａ）〜（ｃ）は本発明の第２の実施
例のメモリセル形成工程を示す図である。
例のメモリセル形成工程を示す図である。
【００２４】まず、シリコン基板１上にゲート酸化膜４
を介して堆積させた浮遊ゲート用ポリシリコン膜をフォ
トレジスト膜６を用いたドライエッチングでゲート形状
に加工する（図３（ａ）参照）。次に、シリコン基板１
を０．５μｍの深さ分だけドライエッチングで彫り込
み、シリコン基板１の側壁を露出させた後、不純物をシ
リコン基板１に対して斜め方向からイオン注入し、シリ
コン基板１に埋め込み拡散層２を形成する（図３（ｂ）
参照）。次に、ゲート間絶縁膜としてシリコン酸化膜８
をシリコン基板１表面と浮遊ゲート・ポリシリコン５の
表面に形成した後、素子表面に制御ゲート用ポリシリコ
ン膜７を形成する（図３（ｃ）参照）。その後、通常の
配線形成工程等の後処理を実施して不揮発性記憶素子を
作製する。
を介して堆積させた浮遊ゲート用ポリシリコン膜をフォ
トレジスト膜６を用いたドライエッチングでゲート形状
に加工する（図３（ａ）参照）。次に、シリコン基板１
を０．５μｍの深さ分だけドライエッチングで彫り込
み、シリコン基板１の側壁を露出させた後、不純物をシ
リコン基板１に対して斜め方向からイオン注入し、シリ
コン基板１に埋め込み拡散層２を形成する（図３（ｂ）
参照）。次に、ゲート間絶縁膜としてシリコン酸化膜８
をシリコン基板１表面と浮遊ゲート・ポリシリコン５の
表面に形成した後、素子表面に制御ゲート用ポリシリコ
ン膜７を形成する（図３（ｃ）参照）。その後、通常の
配線形成工程等の後処理を実施して不揮発性記憶素子を
作製する。
【００２５】この形成方法を経て作製されるメモリセル
の等価回路の模式図を図４に示す。メモリセルは、浮遊
ゲート５と制御ゲート７で構成される２層構造ゲートを
有する１個のデータ記憶部２１個と、ソース端に位置す
る制御ゲート７と前記シリコン基板露出部側壁で形成さ
れる直列選択トランジスタ２２で構成される。このメモ
リセルの直列選択トランジスタ２２のチャネル長はシリ
コン基板１の露出部側壁の深さ方向の長さで規定され
る。
の等価回路の模式図を図４に示す。メモリセルは、浮遊
ゲート５と制御ゲート７で構成される２層構造ゲートを
有する１個のデータ記憶部２１個と、ソース端に位置す
る制御ゲート７と前記シリコン基板露出部側壁で形成さ
れる直列選択トランジスタ２２で構成される。このメモ
リセルの直列選択トランジスタ２２のチャネル長はシリ
コン基板１の露出部側壁の深さ方向の長さで規定され
る。
【００２６】この不揮発性半導体装置の動作状態は以下
のとおりである。
のとおりである。
【００２７】まず、データ書き込みでは、選択したメモ
リセルの制御ゲート７に１２Ｖ、埋め込み拡散層２で構
成されるソース・ドレインに６Ｖと言った正の高電圧を
印加する。その結果、ソース端に位置する直列選択トラ
ンジスタ２２ともチャネルは電気的に導通しているので
２層ゲート構造を有するデータ記憶部２１にはチャネル
電流が流れるようになり、この電流により発生するチャ
ネル・ホット・エレクトロンが浮遊ゲート５に注入され
てデータ記憶部２１のしきい値電圧は例えば５Ｖ以上に
高くなる。
リセルの制御ゲート７に１２Ｖ、埋め込み拡散層２で構
成されるソース・ドレインに６Ｖと言った正の高電圧を
印加する。その結果、ソース端に位置する直列選択トラ
ンジスタ２２ともチャネルは電気的に導通しているので
２層ゲート構造を有するデータ記憶部２１にはチャネル
電流が流れるようになり、この電流により発生するチャ
ネル・ホット・エレクトロンが浮遊ゲート５に注入され
てデータ記憶部２１のしきい値電圧は例えば５Ｖ以上に
高くなる。
【００２８】データ消去時には制御ゲート７に−２０Ｖ
と言った負の高電圧を印加するか、シリコン基板１に２
０Ｖと言った正の高電圧を印加するかの手段を用いてメ
モリセルの浮遊ゲート５に蓄積された電子を排出して、
データ記憶部２１のしきい値電圧を例えば５Ｖ以下に低
くする。
と言った負の高電圧を印加するか、シリコン基板１に２
０Ｖと言った正の高電圧を印加するかの手段を用いてメ
モリセルの浮遊ゲート５に蓄積された電子を排出して、
データ記憶部２１のしきい値電圧を例えば５Ｖ以下に低
くする。
【００２９】データ読み出しは、選択したメモリセルの
制御ゲート７に５Ｖ、埋め込み拡散層２で構成されるド
レインに１Ｖと言った正の電圧を印加し、ソースは接地
する。この状態では、ソース端に位置する直列選択トラ
ンジスタ２２のチャネル表面は反転している。しかしな
がら、２層ゲート構造を有するデータ記憶部２１ではデ
ータが書き込まれていない場合にのみチャネルが電気的
に導通する。すなわち、データの書き込みの有無によ
り、メモリセルのドレイン・ソース間のチャネルのオン
／オフが制御され、データの読み出しが可能となる。
制御ゲート７に５Ｖ、埋め込み拡散層２で構成されるド
レインに１Ｖと言った正の電圧を印加し、ソースは接地
する。この状態では、ソース端に位置する直列選択トラ
ンジスタ２２のチャネル表面は反転している。しかしな
がら、２層ゲート構造を有するデータ記憶部２１ではデ
ータが書き込まれていない場合にのみチャネルが電気的
に導通する。すなわち、データの書き込みの有無によ
り、メモリセルのドレイン・ソース間のチャネルのオン
／オフが制御され、データの読み出しが可能となる。
【００３０】本発明の第１および第２の実施例において
は、メモリセルを構成する半導体膜としてシリコン膜、
絶縁膜としてシリコン酸化膜、半導体基板としてシリコ
ン基板、配線材料としてアルミニウムを用いたが、他の
種類の半導体膜、他の種類の絶縁膜、他の種類の半導体
基板、他の種類の配線材料を用いてもよい。また、正の
高電位，低電位として１２Ｖ，６Ｖをデータ書き込み状
態としてしきい値電圧が５Ｖ以上の状態を用いたが、他
の適した電位，書き込み状態を用いてもかまわない。
は、メモリセルを構成する半導体膜としてシリコン膜、
絶縁膜としてシリコン酸化膜、半導体基板としてシリコ
ン基板、配線材料としてアルミニウムを用いたが、他の
種類の半導体膜、他の種類の絶縁膜、他の種類の半導体
基板、他の種類の配線材料を用いてもよい。また、正の
高電位，低電位として１２Ｖ，６Ｖをデータ書き込み状
態としてしきい値電圧が５Ｖ以上の状態を用いたが、他
の適した電位，書き込み状態を用いてもかまわない。
【００３１】
【発明の効果】以上説明したように本発明は、メモリセ
ルの埋め込み拡散層を浮遊ゲートに対してセルフアライ
ンにイオン注入する工程で形成することにより、メモリ
素子自身が微細化した場合、素子の高集積化が容易にな
り、また、メモリセルが微細化しても、素子の集積度を
低下させることなく必要十分な長さに直列選択トランジ
スタのチャネル長を設定でき、素子の高集積化が容易で
あるという効果がある。
ルの埋め込み拡散層を浮遊ゲートに対してセルフアライ
ンにイオン注入する工程で形成することにより、メモリ
素子自身が微細化した場合、素子の高集積化が容易にな
り、また、メモリセルが微細化しても、素子の集積度を
低下させることなく必要十分な長さに直列選択トランジ
スタのチャネル長を設定でき、素子の高集積化が容易で
あるという効果がある。
【図１】本発明の第１の実施例のメモリセル形成方法を
示す工程図である。
示す工程図である。
【図２】第１の実施例で作製されるメモリセルの等価回
路図である。
路図である。
【図３】本発明の第２の実施例のメモリセル形成方法を
示す工程図である。
示す工程図である。
【図４】第２の実施例で作製されるメモリセルの等価回
路図である。
路図である。
【図５】従来のメモリセル形成工程を示す図である。
【図６】従来のメモリセル形成工程を示す図である。
１ シリコン基板 ２ 埋め込み拡散層 ３，６，１０ フォトレジストマスクパターン ４ ゲート酸化膜 ５ 浮遊ゲートポリシリコン電極 ７ 制御ゲートポリシリコン電極 ８ シリコン酸化膜（ゲート間絶縁膜） ９ ポリシリコン・サイドウォール ２１ データ記憶部 ２２ 選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 浮遊ゲートと制御ゲートの２層構造ゲー
トおよび素子分離酸化膜下に埋め込まれた不純物拡散層
により形成されたソース、ドレインを有するＭＯＳＦＥ
Ｔ構造からなる不揮発性半導体記憶装置において、前記
２層構造ゲートを有するデータ記憶部と、これに接続す
る前記制御ゲートと半導体基板露出部側壁との間で形成
された直列選択トランジスタでメモリセルを形成する方
法であって、 前記浮遊ゲートを形成する多結晶半導体膜とその下のゲ
ート酸化膜をフォトレジストを用いたドライエッチング
により加工する段階と、 前記半導体基板を所定の深さ分だけドライエッチングで
彫り込み該半導体基板の側壁を露出させた後、不純物を
前記半導体基板にイオン注入して前記不純物拡散層を形
成する段階と、 前記制御ゲートを形成するゲート間絶縁膜および多結晶
半導体膜を堆積し加工する段階を含む、不揮発性半導体
記憶装置のメモリセルの形成方法。 - 【請求項２】 前記不純物拡散層を形成する不純物を前
記半導体基板に垂直にイオン注入することで、２層構造
ゲートを有するデータ記憶部１個と、前記半導体基板露
出部側壁に形成された直列選択トランジスタ２個で構成
される１個のメモリセルを形成する請求項１記載の不揮
発性半導体記憶装置のメモリセルの形成方法。 - 【請求項３】 前記不純物拡散層を形成する不純物を前
記半導体基板に対して斜めにイオン注入することで、２
層構造ゲートを有するデータ記憶部１個と、前記半導体
基板露出部側壁に形成された直列選択トランジスタ２個
で構成される１個のメモリセルを形成する請求項１記載
の不揮発性半導体記憶装置のメモリセルの形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277455A JP2601226B2 (ja) | 1994-11-11 | 1994-11-11 | 不揮発性半導体記憶装置のメモリセルの形成方法 |
| KR1019950040573A KR100196594B1 (ko) | 1994-11-11 | 1995-11-10 | 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법 |
| US08/887,408 US6017793A (en) | 1994-11-11 | 1997-07-02 | Method of forming a memory cell of a nonvolatile semiconductor memory device |
| US08/919,681 US5880499A (en) | 1994-11-11 | 1997-08-28 | Memory cell of a nonvolatile semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6277455A JP2601226B2 (ja) | 1994-11-11 | 1994-11-11 | 不揮発性半導体記憶装置のメモリセルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139210A true JPH08139210A (ja) | 1996-05-31 |
| JP2601226B2 JP2601226B2 (ja) | 1997-04-16 |
Family
ID=17583829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6277455A Expired - Fee Related JP2601226B2 (ja) | 1994-11-11 | 1994-11-11 | 不揮発性半導体記憶装置のメモリセルの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6017793A (ja) |
| JP (1) | JP2601226B2 (ja) |
| KR (1) | KR100196594B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013552A (en) * | 1997-06-04 | 2000-01-11 | Nec Corporation | Method of manufacturing a split-gate flash memory cell |
| CN104051544A (zh) * | 2013-03-12 | 2014-09-17 | 旺宏电子股份有限公司 | 非易失性存储器结构及其制造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6936887B2 (en) * | 2001-05-18 | 2005-08-30 | Sandisk Corporation | Non-volatile memory cells utilizing substrate trenches |
| US6624025B2 (en) * | 2001-08-27 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method with trench source to increase the coupling of source to floating gate in split gate flash |
| US7524719B2 (en) * | 2006-08-31 | 2009-04-28 | Freescale Semiconductor, Inc. | Method of making self-aligned split gate memory cell |
| WO2008057371A2 (en) * | 2006-11-01 | 2008-05-15 | Gumbo Logic, Inc | Trap-charge non-volatile switch connector for programmable logic |
| US7838363B2 (en) * | 2007-10-31 | 2010-11-23 | Freescale Semiconductor, Inc. | Method of forming a split gate non-volatile memory cell |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0463511B1 (en) * | 1990-06-28 | 1999-03-24 | National Semiconductor Corporation | Method of producing a split gate EPROM cell using polysilicon spacers |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| US5382534A (en) * | 1994-06-06 | 1995-01-17 | United Microelectronics Corporation | Field effect transistor with recessed buried source and drain regions |
-
1994
- 1994-11-11 JP JP6277455A patent/JP2601226B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-10 KR KR1019950040573A patent/KR100196594B1/ko not_active IP Right Cessation
-
1997
- 1997-07-02 US US08/887,408 patent/US6017793A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013552A (en) * | 1997-06-04 | 2000-01-11 | Nec Corporation | Method of manufacturing a split-gate flash memory cell |
| CN104051544A (zh) * | 2013-03-12 | 2014-09-17 | 旺宏电子股份有限公司 | 非易失性存储器结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601226B2 (ja) | 1997-04-16 |
| KR100196594B1 (ko) | 1999-06-15 |
| US6017793A (en) | 2000-01-25 |
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|---|---|---|---|
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