KR100196594B1 - 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법 - Google Patents

불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법 Download PDF

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오야마겐이치
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

2층 구조 게이트를 갖는 데이타 메모리 부분과 상기 데이타 메모리 부분에 접속된 제어 게이트와 반도체 기판의 노출된 측벽간에 형성된 직렬 선택 트랜지스터로부터 MOSFET 형상을 갖는 불휘발성 반도체 기억 장치의 메모리 셀을 형성하는 방법을 제공한다. 상기 방법에 따라, 부동 게이트 및 그 위의 게이트 산화막을 형성하는 다결정 반도체 막이 포토레지스트를 이용한 건식 에칭에 의해 처리된다. 다음에, 반도체 기판을 반도체 기판의 측벽을 노출시키기 위해 건식 에칭에 의해 소정의 깊이로 자르고, 반도체 기판에 불순물 확산층을 형성하기 위해 불순물을 이온 주입시킨다. 끝으로, 제어 게이트와 다결정 반도체 막을 형성하는 게이트간 절연막이 퇴적되고 처리된다.

Description

불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법
제1(a)도 내지 제1(c)도는 종래 기술에 따라 메모리 셀의 일련의 제조 방법을 예시한 도면.
제2(a)도 내지 제2(c)도는 종래 기술에 따른 또다른 메모리 셀의 일련의 제조 방법을 예시한 도면.
제3(a)도 내지 제3(c)도는 본 발명의 제1실시예에 따른 메모리 셀의 일련의 제조 방법을 예시한 도면.
제4도는 제1실시예에 따라 생산된 메모리 셀의 등가 회로의 회로도.
제5(a)도 내지 제5(c)도는 본 발명의 제2실시예에 따른 메모리 셀의 일련의 제조 방법을 예시한 도면.
제6도는 제2실시예에 따라 생산된 메모리 셀의 등가회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 매입 확산층
3,6 : 포토레지스트 마스크 패턴 4 : 게이트 산화막
5,7 : 폴리실리콘 막 8 : 게이트간 절연막
9 : 폴리실리콘 측벽 10 : 포토레지스트
[발명의 배경]
[발명의 분야]
본 발명은 불휘발성 반도체 기억 장치, 특히 가상 접지 분할 게이트(virtual-ground split-gate) 소거가능 피롬(erasable programmable read memory : EPROM) 셀의 형성방법에 관한다.
[관련 기술의 설명]
가장 접지 분할 게이트 EPROM 셀은 종래 기술의 EPROM의 기록 밀도 및 생산 득률(yield)를 개선시키는 수단으로 제안되었다. 상기 가상 접지 분할 게이트 EPROM 셀은 매입 N+비트 라인(buried N+bit lines)의 사용과 부동 게이트와 관련된 직렬 부동 게이트의 제공이라는 두가지 중요한 잇점을 제공한다. 매입 N+비트 라인의 사용은 메모리 배열에 필요한 접점(contact)의 수를 현저히 줄이고 기록 밀도 및 생산 득률을 직접적으로 개선시킨다. 게다가, 각 부동 게이트에 관련된 직렬 선택 트랜지스터를 제공하므로 비트 라인 전압에서의 전압 상승이 선택 비트 라인에 접속된 비선택 메모리 셀의 부동 게이트에 영향을 미치고, 그로 인해 비선택 메모리 셀이 본의 아니게 턴온되지 않고 드레인 기록 전압의 제한 조건(constraints)을 크게 완화시킨다.
상기 유형의 메모리 셀은 종래 제1도에 도시한 메모리 셀 제조 처리에 의해 형성되었다. 매입 N+확산층의 위치를 한정하는 포토레지스트 마스크 패턴(3)이 먼저, 실리콘 기판(1)상에 형성되고, 상기 마스크 패턴(3)의 방법으로 매입 N+확산층을 형성하기위해 불순물의 이온 주입이 실행된다(제1(a)도 참고). 포토레지스트의 제거 후, 게이트 산화막(4)으로 퇴적된 부동 게이트용 폴리실리콘 막(5)을 포토레지스트 마스크 패턴(6)을 이용하해 건식 에칭으로 게이트 형상으로 처리한다(제1(b)도 참고). 게이트간 절연막(8) 및 그위에 폴리실리콘 막(7)을 차례로 형성한 후, 소자의 표면상에 제어 게이트용 폴리실리콘 막(7)이 형성된다(제1(c)도 참고). 상기 처리후, 통상의 배선 처리와 같은 일련의 단계를 실시한 후 불휘발성 기억 소자가 생산된다.
상기 가상 접지 분할 게이트 EPROM은 몇가지 결점을 갖고 있다. 첫째, 직렬 선택 트랜지스터의 채널 길이가 매입 N+확산층의 마스킹에 따라 한정되기 때문에, 직렬 선택 트랜지스터의 전기적 특성이 부품 부동 폴리실리콘 게이트에 대한 N+확산층의 얼라인먼트(alignment)에 크게 영향받는다. 둘째, 셀 특성은 매입 N+확산층 영역의 최종적 위치의 미스얼라인먼트(misalignment)에서 기인하는 매입 비트 라인의 직렬 저항의 진동에 역시 영향받는다. 셋째, 총 기록 밀도는 상기 확산층의 미스얼라인먼트에도 불구하고 매입 N+비트라인의 충분히 낮은 저항인 확산층을 확보하기 위해 필요한 최소의 폭보다 넓은 폭의 확산층을 설계할 필요성에 의해 감소되는 경향이 있다.
상기 문제점을 해결하기 위해, 제2도에 도시된 메모리 셀의 형성방법이 일본 특허 공개 92-233278(Martin H. Manley, National Semiconductor Corporation)에 제안되었다. 먼저, 부동 게이트용 폴리실리콘 막을 실리콘 기판(1)상의 게이트 산화막상에 퇴적시키고 게이트 형으로 처리한다. 게이트간 절연막(8) 및 그위에 폴리실리콘 막이 계속해서 형성되고, 폴리실리콘 측벽(9)이 부동 게이트(5)의 측벽상에 실리콘 막 에치백(etch-back) 기술에 의해 형성된다. 포토레지스트(10)는 메모리 셀의 단지 소스측 상의 폴리실리콘 측벽(9)을 덮기 위해 패턴된다(제2(a)도 참고). 다음에, 상기 포토레지스트(10)는 단지 메모리 셀 드레인축상의 폴리실리콘 측벽(9)을 제거하는 마스크로 이용되고, 포토레지스트(10)를 제거한 후, 매입 확산층(2)을 형성하기 위해 불순물이 주입된다(제2(b)도 참고). 끝으로, 제어 게이트용 폴리실리콘 막(7)은 폴리실리콘 측벽(9)에 전기적으로 접속되는 소자 표면상에 형성된다. 불휘발성 메모리 소자는 통상의 배선 과정과 같은 일련의 단계를 실행함으로써 생산될 수 있다.
상기 메모리 셀에서, 매입 확산층(2)은 부동 게이트(5) 및 폴리실리콘 측벽(9)을 마스크로 이용해서 셀프 얼라인(self-aligned)되고, 따라서 앞에서 기술한 결점, 즉, (1) 직렬 선택 트랜지스터의 채널 길이의 변화에서 기인한 직렬 선택 트랜지스터의 전기적 특성에서의 변화, (2) 매입 비트 라인의 직렬 저항에서의 변화, 및 (3) 매입 N+비트 라인의 저항을 낮추기 위한 확산층의 폭의 증가와 같은 결점들을 해결한다.
그러나, 메모리 셀 드레인측상의 단지 폴리실리콘 측벽(9)을 제거하는 처리에 이용되는 포토레지스트 마스크(10)는 단지 메모리 셀 소스측 상의 폴리실리콘 측벽(9)을 덮고 드레인측상의 폴리실리콘 측벽(9)을 덮지 않기 위해 형성되어야 한다. 그 결과, 메모리 소자간의 면적, 즉 매입 N+확산층의 폭은 포토레지스트 마스크(10)의 미스얼라인먼트를 보충하기에 충분히 넓어야 한다. 그러므로, 소자간의 간격을 축소하는 어려움에 따라, 메모리 소자의 소형화에도 불구하고 고기록 밀도를 이루기가 어렵다.
게다가, 직렬 선택 트랜지스터의 채널 길이도, 채널 길이를 한정하는 메모리 셀 소스측 상의 폴리실리콘 측벽(9)의 나머지 양이 폴리실리콘 막의 에치-백의 조건에 따라 변하기 때문에 제어하기 어렵다.
또한, 매입 N+확산층의 불순물이 층의 형성에 이온 열처리의 열확산에 의해 퍼지기 때문에, 상기 기술한 폴리실리콘 측벽(9)의 적은 나머지 양이 메모리 셀의 부동 게이트의 가장자리까지 소스 확산층이 확산하게 하고 따라서, 직렬 선택 트랜지스터의 형성을 방지할 수 있다. 상기 가능성을 방지하기 위해, 폴리실리콘 측벽(9)의 나머지 양은 충분히 증가되어야만 하고, 따라서 소자의 기록 밀도를 제한한다.
[발명의 개요]
본 발명의 목적은 메모리 소자가 소형화될 때 고기록 밀도를 촉진하는 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법을 제공하는 것이다.
본 발명에 따라, 불휘발성 반도체 기억 장치의 메모리 셀을 형성하는 방법은;
소자 분리 산화막 밑의 확산 불순물 층으로부터 형성된 소스 및 드레인과 부동 게이트 및 제어 게이트를 포함하는 2층 구조의 게이트를 갖는 MOSFET 형상의 불휘발성 반도체 기억 장치에서;
2층 구조 게이트를 갖는 데이타 메모리 부분과 상기 데이타 메모리 부분과 반도체 기판의 노출된 부분의 측벽간에 형성된 직렬 선택 트랜지스터로부터 메모리 셀을 형성하는 방법으로;
상기 방법은,
상기 부동 게이트를 형성하는 다결정 반도체 막과 그밑에 게이트 산화막을 포토레지스트를 이용해서 건식 에칭에 의해 처리하는 단계;
반도체 기판을 건식 에칭으로 소정의 깊이로 끼워 넣고 반도체 기판의 측벽을 노출시킨 후, 불순물을 반도체 기판에 이온 주입시켜 불순물 확산층을 형성하는 단계; 및
제어 게이트 및 다결정 반도체 막을 형성하는 게이트간 절연막을 퇴적 및 처리하는 단계를 포함한다.
본 발명에 따라, 부동 게이트용 폴리실리콘을 패턴할 때, 반도체 기판 역시 에칭되고, 그후 매입 확산층을 형성하기 위한 이온 주입이 행해진다. 산화막을 형성한 후, 제어 게이트용 폴리실리콘 막이 형성된다. 이상의 경우에서, 분리 부분은 반도체 기판의 측벽이다.
상기 방법에서, 메모리 셀의 불순물 확산층은 부동 게이트에 관해서 셀프 얼라인되는 이온 주입 처리에 의해 형성되고, 그 결과, 스플릿 부분의 길이는 단지 에칭의 양만으로 결정된다. 종래 기술과 다르게, 소자간 간격, 즉, 매입 N+확산층의 폭을 드레인측상의 폴리실리콘 측벽을 제거하는데 이용되는 포토레지스트 마스크의 미스얼리인먼트를 보충하기 위해 증가시킬 필요가 없고, 그 결과, 메모리 소자의 고기록 밀도는 메모리 소자가 소형화될 때 이용해지고, 또한, 단지 한번의 포토레지스트 처리가 요구된다.
또한, 직렬 선택 트랜지스터의 채널 길이는 실리콘 기판의 노출된 측벽 부분의 깊이의 방향의 길이에 의해 결정되고, 따라서 채널 길이의 제어가 용이해진다. 또한, 실리콘 기판의 노출된 측벽 부분의 깊이의 방향의 길이에 의해 결정되는, 직렬 선택 트랜지스터의 채널 길이는 실리콘 기판 표면상의 점유 면적의 양에 무관하게 조정될 수 있고, 따라서 소자의 고기록 밀도를 증가시킬 때 직면하는 문제를 피할 수 있다. 다시 말하면, 메모리 셀을 소형화할 때 직렬 선택 트랜지스터의 채널 길이는 소자의 기록 밀도의 감소 없이 충분한 길이로 설정될 수 있다.
본 발명의 상기 및 다른 목적, 특징, 및 잇점은 본 발명의 예증적 보기인 동반한 도면을 참고로 한 이하의 설명으로부터 명백해질 것이다.
[양호한 실시예의 상세한 설명]
이하 본원에서 설명하는 실시예의 메모리 셀에서, 반도체 막으로는 실리콘막을 사용하고, 절연체 막으로는 실리콘 산화막을 사용하며, 반도체 기판으로는 실리콘 기판을 사용한다.
본 발명에 따른 제1실시예에 따른 메모리 셀 형성 방법을 먼저 제3도를 참고로 설명한다.
먼저, 실리콘 기판(1)상의 게이트 산화막(4)상에 퇴적된 부동 게이트용 폴리실리콘 막(5)이 포토레지스트 막(6)을 이용한 건식 에칭에 의해 처리된다(제3(a)도 참고). 다음, 실리콘 기판(1)이 건식 에칭에 의해 정확히 0.5㎛의 깊이로 제거된다. 실리콘 기판(1)의 측벽을 노출시킨 후, 불순물을 실리콘 기판(1)에 수직으로 이온 주입시키고, 매입 확산층(2)을 실리콘 기판(1)상에 형성한다(제3(b)도 참고). 다음, 실리콘 산화막(4)이 실리콘 기판(1)의 표면상에 형성되고 게이트간 절연막으로서의 부동 게이트용 폴리실리콘 막(5)에 이어 제어 게이트용 폴리실리콘 막(7)이 소자 표면상에 형성된다(제3(c)도 참고). 불휘발성 메모리 소자는 통상의 배선 과정 등의 일련의 처리를 행하므로써 제작될 수 있다.
본 제작 방법에 따라 제작된 메모리 셀의 등가 회로의 개략도가 제4도에 도시되었다. 여기서, 각 메모리 셀은 부동 게이트(5) 및 제어 게이트(7)로 만들어진 2층 구조 게이트를 갖는 하나의 데이타 메모리 부분(21)과, 소스 및 드레인 양단에 위치한 제어 게이트(7) 및 실리콘 기판(1)의 노출된 측벽 부분에 형성된 두 직렬 선택 트랜지스터(22)로 구성되었다. 상기 메모리 셀의 직렬 선택 트랜지스터(22)의 채널 길이는 실리콘 기판(1)의 노출된 측벽 부분의 깊이의 방향의 길이에 따라 결정된다.
상기 불휘발성 반도체 기억 장치의 작동 상태는 이하와 같다.
먼저, 데이타를 기록할 때, 12V 및 6V의 양전위의 고전압을, 선택 메모리 셀의 제어 게이트(7) 및 매입 확산층(2)으로 구성된 소스와 드레인에 각각 인가한다. 그 결과, 소스 및 드레인의 양단에 위치한 두 직렬 선택 트랜지스터(22)의 채널은 전기적으로 접속하고, 채널 전류는 2층 구조 게이트를 갖는 데이타 메모리 부분(21)으로 흐르기 시작한다. 상기 전류에 의해 생성된 채널 핫 전자는 부동 게이트(5)로 주입되고, 데이타 메모리 부분(21)의 임계치 전압은, 예를 들어, 5V 이상으로 상승한다.
데이타를 소거할 때, 메모리 셀의 부동 게이트(5)에 저장된 전자는, 제어 게이트(7)에 -20V의 음전위의 고전압이 인가되거나 실리콘 기판(1)에 20V의 양전위의 고전압이 인가되는 단계를 통해 방전되고, 데이타 메모리 부분(21)의 임계치 전압은, 예를 들어, 5V 이하로 하강한다.
데이타를 기록할 때, 5V 및 1V의 양전위 전압이, 선택 메모리 셀의 제어 게이트(7) 및 매입 확산층(2)으로 구성된 드레인에 각각 인가되고, 소스는 접지된다. 상기 상태에서 소스 및 드레인의 양단에 위치한 두 직렬 선택 트랜지스터(22)의 채널은 전기적으로 접속한다. 그러나, 2층 구조 게이트를 갖는 데이타 메모리 부분(21)에서, 채널 표면은 데이타가 기록되지 않은 경우에서 반전된다. 즉, 기록된 데이타의 유묻에 따라, 메모리 셀의 드레인 및 소스간의 채널이 온/오프 제어되고, 데이타 기록이 가능해진다.
본 발명의 제2실시예에 따른 메모리 셀의 형성 방법은 제5도를 참고로 이하에 설명한다.
먼저, 실리콘 기판(1)상에 게이트 산화막(4)상에 퇴적된 부동 게이트용 폴리실리콘 막을 포토레지스트 막(6)을 이용해서 건식 에칭 처리로써 게이형으로 처리한다(제5(a)도 참고). 다음에, 실리콘 기판(1)을 건식 에칭으로 정확히 0.5㎛의 깊이로 절단하고, 따라서, 실리콘 기판(1)의 측벽을 노출시킨다. 다음에 불순물을 실리콘 기판(1)에 경사진 각도로 이온 주입하면, 실리콘 기판(1)에 매입 확산층(2)이 생성된다(제5(b)도 참고). 다음에, 실리콘 산화막(8)이 실리콘 기판(1)의 표면 및 부동 게이트 폴리실리콘(5)의 표면상에 게이트간 절연막으로 형성되고, 이어서 제어 게이트용 폴리실리콘 막(7)이 소자 표면상에 형성된다(제5(c)도 참고). 불휘발성 메모리 소자는 통상의 배선 형성 공정 등의 처리를 계속해서 실행하므로써 제작될 수 있다.
상기 제작 방법에 따라 제작된 메모리 셀의 등가 회로의 개략도가 제6도에 도시되었다. 여기서, 각 메모리 셀은 부동 게이트(5) 및 제어 게이트(7)로 만들어진 2층 구조 게이트를 갖는 하나의 데이타 메모리 부분(21)과, 소스 끝과 실리콘 기판의 노출된 측벽 부분에 위치한 제어 게이트(7)에 의해 형성된 직렬 선택 트랜지스터(22)로 구성된다. 상기 메모리 셀의 직렬 선택 트랜지스터의 채널 길이는 실리콘 기판(1)의 노출된 측벽 부분의 깊이의 방향에서의 길이에 따라 결정된다.
상기 불휘발성 반도체 기억 장치의 작동 상태는 이하와 같다. 먼저, 데이타를 기록할 때, 12V 및 6V의 양전위의 고전압을, 선택 메모리 셀의 제어 게이트(7) 및 매입 확산층(2)으로 구성된 소스와 드레인에 각각 인가한다. 그 결과, 소스의 끝에 위치한 직렬 선택 트랜지스터(22)의 채널은 채널 전류가 2층 구조 게이트를 갖는 데이타 메모리 부분(21)에 흐르는 등의 전기적으로 접속한다. 상기 전류에 기인해 발생하는 채널 핫 전자는 부동 게이트(5)에 주입되고, 데이타 메모리 부분(21)의 임계 전압은, 예를 들어, 5V 싱으로 상승한다.
데이타를 소거할 때, 메모리 셀의 부동 게이트(5)에 저장된 전자는 제어 게이트(7)에 -20V의 음전위의 고전압을 인가하거나 실리콘 기판(1)에 20V의 양전위의 고전압을 인가하는 단계로 방전되고, 따라서 데이타 메모리 부분(21)의 임계 전압이 예를 들어, 5V 이하로 하강하게 된다.
데이타를 기록할 때, 5V 및 1V의 양전위 전압을 선택 메모리 셀의 제어 게이트(7)와 매입 확산층(2)으로 구성된 드레인에 각각 인가하고, 소스는 접지된다. 상기 상태에서, 소스의 끝에 위치한 직렬 선택 트랜지스터(22)의 채널 표면이 전환된다. 그러나, 채널은 2층 구조 게이트를 갖는 데이타 메모리 부분(21)에 데이타가 기록되지 않았을 경우에만 전기적으로 접속된다. 즉, 기록 데이타의 유무에 따라 메모리 셀의 드레인 및 소스간의 채널이 온/오프 제어되고, 데이타 기록이 가능해진다.
제1 및 제2실시예에서, 반도체 막 용으로 실리콘 막이, 절연막용으로 실리콘 산화막이, 반도체 기판용으로 실리콘 기판이, 배선 재료로 알루미늄이 사용되어 메모리 셀을 제작하였으나, 다른 형의 반도체 막, 다른 형의 절연막, 다른 형의 반도체 기판, 다른 형의 배선 재료도 역시 이용가능하다. 또, 비록 12V 및 6V가 양전위의 고전압 및 저전위로 사용되고 데이타 기록 상태로 임계 전압이 5V 이상인 상태가 사용되었으나, 다른 적합한 전위 및 기록 상태도 역시 사용가능하다.
예시적 목적만을 위한 설명등의 특정한 용어를 사용해서 본 발명의 양호한 실시예를 기술하였지만, 이하의 청구범위의 정신 및 관점으로부터 떨어지지 않는 변경 및 변화가 가능함은 이해될 것이다.

Claims (3)

  1. 불휘발성 반도체 기억 장치의 메모리 셀을 형성하는 방법에 있어서, 소자 분리 산화막 밑의 확산 불순물 층으로부터 형성된 소스 및 드레인과 부동 게이트 및 제어 게이트를 포함하는 2층 구조의 게이트를 갖는 MOSFET 형상의 불휘발성 반도체 기억 장치에서; 상기 방법은 2층 구조 게이트를 갖는 데이타 메모리 부분과 상기 데이타 메모리 부분과 반도체 기판의 노출된 부분의 측벽간에 형성된 직렬 선택 트랜지스터로부터 메모리 셀을 형성하는 방법으로; 상기 방법이 상기 부동 게이트를 형성하는 다결정 반도체 막과 그 밑에 게이트 산화막을 포토레지스트를 이용해서 건식 에칭에 의해 처리하는 단계; 반도체 기판을 건식 에칭으로 소정의 깊이로 자르고 반도체 기판의 측벽을 노출시킨 후, 불순물을 반도체 기판에 이온 주입시켜 불순물 확산층을 형성하는 단계; 및 제어 게이트 및 다결정 반도체 막을 형성하는 게이트간 절연막을 퇴적 및 처리하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법.
  2. 제1항에 있어서, 상기 불순물 확산층을 형성하는 불순물이 상기 반도체 기판에 수직으로 이온 주입되고, 하나의 메모리 셀이 2층 구조 게이트를 갖는 하나의 데이타 메모리와 상기 반도체 기판의 상기 노출된 측벽 부분에 형성된 두 개의 직렬 선택 트랜지스터로 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법.
  3. 제1항에 있어서, 상기 불순물 확산층을 만드는 불순물이 상기 반도체 기판에 경사진 각도로 이온 주입되고, 하나의 메모리 셀이 2층 구조 게이트를 갖는 하나의 데이타 메모리와 상기 반도체 기판의 상기 노출된 측벽 부분에 형성된 두 개의 직렬 선택 트랜지스터로 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 메모리 셀의 형성 방법.
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