JP3171735B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、マスクプログラマブル
ＲＯＭ部を有する半導体装置の製造方法に関し、特にＲ
ＯＭ部におけるデータの書き込み工程を、製造工程の後
期に設定することによって納期の短縮化を可能とした半
導体装置の製造方法に関するものである。
ＲＯＭ部を有する半導体装置の製造方法に関し、特にＲ
ＯＭ部におけるデータの書き込み工程を、製造工程の後
期に設定することによって納期の短縮化を可能とした半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】マスクプログラマブルＲＯＭのデータ記
憶用のＭＯＳトランジスタのしきい値は、データ書き込
み前はすべて同一である。よって、書き込みデータに応
じて選択されたメモリトランジスタにイオン（例えばボ
ロンなど）を注入し、しきい値を変化させることによっ
てデータを記憶させることができる。従って、このデー
タ書き込みを半導体製造工程の後期に設定するほど、納
期の短縮化を図ることができる。
憶用のＭＯＳトランジスタのしきい値は、データ書き込
み前はすべて同一である。よって、書き込みデータに応
じて選択されたメモリトランジスタにイオン（例えばボ
ロンなど）を注入し、しきい値を変化させることによっ
てデータを記憶させることができる。従って、このデー
タ書き込みを半導体製造工程の後期に設定するほど、納
期の短縮化を図ることができる。
【０００３】そこで、特開昭６２−１２１５２号公報
に、トランジスタ、層間絶縁膜、金属配線、保護膜形成
した後に、メモリトランジスタエリア上のゲート電極上
の絶縁体薄膜（ＳｉＮ／ＳｉＯ2 ）を残し、その上の層
間絶縁膜及び保護膜を除去することによって電気的特性
の劣化を押さえ、所望のトランジスタにデータを書き込
む方法が提案されている。
に、トランジスタ、層間絶縁膜、金属配線、保護膜形成
した後に、メモリトランジスタエリア上のゲート電極上
の絶縁体薄膜（ＳｉＮ／ＳｉＯ2 ）を残し、その上の層
間絶縁膜及び保護膜を除去することによって電気的特性
の劣化を押さえ、所望のトランジスタにデータを書き込
む方法が提案されている。
【０００４】
【発明が解決しようとする課題】しかし、上記の従来方
法においては、メモリトランジスタのデータ書き込みを
行うには、あらかじめ、すべてのメモリトランジスタエ
リア上の保護膜や層間絶縁膜を取り除いておいてから、
所望のトランジスタにデータを書き込むので、メモリセ
ル上に金属配線を形成することができず、金属配線を必
要とするような構成の場合には使用できない。従って、
レイアウトの自由度が制限され、チップサイズが増大す
るという課題があった。なお、特開昭６２−１２１５２
号公報には、メモリセル上に金属配線を形成することが
示されているが、この場合の金属配線は、エッチングス
トッパーとして使用されており、データを書き込む前に
この金属配線は除去されている。また、金属配線を行う
には、別個に金属配線の間隔を十分に取る必要があり、
大容量ＲＯＭの微細化には対応が困難である。
法においては、メモリトランジスタのデータ書き込みを
行うには、あらかじめ、すべてのメモリトランジスタエ
リア上の保護膜や層間絶縁膜を取り除いておいてから、
所望のトランジスタにデータを書き込むので、メモリセ
ル上に金属配線を形成することができず、金属配線を必
要とするような構成の場合には使用できない。従って、
レイアウトの自由度が制限され、チップサイズが増大す
るという課題があった。なお、特開昭６２−１２１５２
号公報には、メモリセル上に金属配線を形成することが
示されているが、この場合の金属配線は、エッチングス
トッパーとして使用されており、データを書き込む前に
この金属配線は除去されている。また、金属配線を行う
には、別個に金属配線の間隔を十分に取る必要があり、
大容量ＲＯＭの微細化には対応が困難である。
【０００５】そこで、書き込むデータに応じてメモリト
ランジスタのゲート電極上のみに穴を開口し、イオン注
入によりデータを固定する方法が提案されている（特開
昭５９−１３２６５２号公報）。しかし、この方法によ
れば、データ書き込みを行うトランジスタを選択した後
に、データを書き込むための絶縁膜のエッチング工程が
必要となり、納期を十分に短縮できないという課題があ
った。
ランジスタのゲート電極上のみに穴を開口し、イオン注
入によりデータを固定する方法が提案されている（特開
昭５９−１３２６５２号公報）。しかし、この方法によ
れば、データ書き込みを行うトランジスタを選択した後
に、データを書き込むための絶縁膜のエッチング工程が
必要となり、納期を十分に短縮できないという課題があ
った。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法によれば、（ｉ）ソース／ドレイン及びゲート電
極から構成されるトランジスタが形成された半導体基板
上に、層間絶縁膜及び配線層を順次形成した後、(ii)メ
モリセルとなる前記全トランジスタのチャネル領域上の
ゲート電極上のみの層間絶縁膜に、前記ゲート電極に至
る窓を開口し、該窓を含む半導体基板上全面に保護膜を
形成し、(iii) データの固定をおこなうために選択され
たトランジスタのみに、前記窓から前記保護膜及びゲー
ト電極を通してイオン注入する半導体装置の製造方法が
提供される。
造方法によれば、（ｉ）ソース／ドレイン及びゲート電
極から構成されるトランジスタが形成された半導体基板
上に、層間絶縁膜及び配線層を順次形成した後、(ii)メ
モリセルとなる前記全トランジスタのチャネル領域上の
ゲート電極上のみの層間絶縁膜に、前記ゲート電極に至
る窓を開口し、該窓を含む半導体基板上全面に保護膜を
形成し、(iii) データの固定をおこなうために選択され
たトランジスタのみに、前記窓から前記保護膜及びゲー
ト電極を通してイオン注入する半導体装置の製造方法が
提供される。
【０００７】本発明において使用される半導体基板は、
通常基板として用いられるものであれば特に限定される
ものではないが、シリコン基板が好ましい。また、半導
体基板上に形成されるトランジスタは、通常ＲＯＭに用
いられるトランジスタであり、公知の方法によって形成
することができる。例えば、シリコン基板上に、熱酸化
法等により膜厚５０〜２５０Å程度のＳｉＯ2 膜を形成
したのち、膜厚３０００〜５０００Å程度のポリシリコ
ンを積層し、フォトリソグラフィ工程によるパターニン
グでゲート電極を形成する。その後、ゲート電極をマス
クとしてイオン注入を行い、ソース／ドレイン領域を形
成する。この際のイオン注入は、Ａｓ、Ｐ又はボロン等
を１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2 、３０〜８
０ＫｅＶ程度で注入することが好ましい。なお、予めソ
ース／ドレイン領域を形成したのち、このソース／ドレ
イン領域に、垂直に交わるようにゲート電極を形成して
もよい。このように、トランジスタが形成された半導体
基板に層間絶縁膜として、例えば、ＢＰＳＧ又はＳｉＯ
2 等を、ＣＶＤ等の公知の方法で、膜厚５０００〜９０
００Å程度で形成する。さらに、この層間絶縁膜上には
配線層として、シリコン、Ａｌ、Ｔｉ、Ｗ等、通常電極
として用いられる材料の配線層を、スパッタリング法、
蒸着法等で形成する。
通常基板として用いられるものであれば特に限定される
ものではないが、シリコン基板が好ましい。また、半導
体基板上に形成されるトランジスタは、通常ＲＯＭに用
いられるトランジスタであり、公知の方法によって形成
することができる。例えば、シリコン基板上に、熱酸化
法等により膜厚５０〜２５０Å程度のＳｉＯ2 膜を形成
したのち、膜厚３０００〜５０００Å程度のポリシリコ
ンを積層し、フォトリソグラフィ工程によるパターニン
グでゲート電極を形成する。その後、ゲート電極をマス
クとしてイオン注入を行い、ソース／ドレイン領域を形
成する。この際のイオン注入は、Ａｓ、Ｐ又はボロン等
を１×１０15〜１×１０16ｉｏｎｓ／ｃｍ2 、３０〜８
０ＫｅＶ程度で注入することが好ましい。なお、予めソ
ース／ドレイン領域を形成したのち、このソース／ドレ
イン領域に、垂直に交わるようにゲート電極を形成して
もよい。このように、トランジスタが形成された半導体
基板に層間絶縁膜として、例えば、ＢＰＳＧ又はＳｉＯ
2 等を、ＣＶＤ等の公知の方法で、膜厚５０００〜９０
００Å程度で形成する。さらに、この層間絶縁膜上には
配線層として、シリコン、Ａｌ、Ｔｉ、Ｗ等、通常電極
として用いられる材料の配線層を、スパッタリング法、
蒸着法等で形成する。
【０００８】また、本発明においては、メモリセルとな
るすべてのトランジスタのゲート電極上のみの層間絶縁
膜に、ゲート電極に至る窓を開口する。この窓の開口
は、公知の方法、例えばフォトリソグラフィ工程及び異
方性ドライエッチング等により行うことができる。この
際、開口窓の大きさは、特に限定されるものではない
が、層間絶縁膜の厚さに対応した深さ及び０．５〜２μ
ｍ程度の径を有しているものである。この窓の開口によ
り、この窓を通して、トランジスタのチャネル領域にし
きい値電圧を制御するためのイオン注入を行うものであ
る。また、窓を開口したのち、Ｐ−ＳｉＮ（プラズマナ
イトライド）膜、Ｐ−ＳｉＯ膜等の保護膜を、開口窓を
含む半導体基板上全面に、プラズマＣＶＤ法により形成
する。この際の膜厚は５００〜６０００Å程度が好まし
い。
るすべてのトランジスタのゲート電極上のみの層間絶縁
膜に、ゲート電極に至る窓を開口する。この窓の開口
は、公知の方法、例えばフォトリソグラフィ工程及び異
方性ドライエッチング等により行うことができる。この
際、開口窓の大きさは、特に限定されるものではない
が、層間絶縁膜の厚さに対応した深さ及び０．５〜２μ
ｍ程度の径を有しているものである。この窓の開口によ
り、この窓を通して、トランジスタのチャネル領域にし
きい値電圧を制御するためのイオン注入を行うものであ
る。また、窓を開口したのち、Ｐ−ＳｉＮ（プラズマナ
イトライド）膜、Ｐ−ＳｉＯ膜等の保護膜を、開口窓を
含む半導体基板上全面に、プラズマＣＶＤ法により形成
する。この際の膜厚は５００〜６０００Å程度が好まし
い。
【０００９】さらに、データの固定化のためのイオン注
入は、保護膜及びゲート電極を通して行うものであり、
ボロンを用いる場合には１５０〜３５０ＫｅＶ、リンを
用いる場合には４００〜６００ＫｅＶ程度の注入エネル
ギーで行うことが好ましい。そして、これら工程の後
に、公知の工程、例えば、熱処理、アセンブリ等を行う
ことによって、半導体装置を完成するものである。
入は、保護膜及びゲート電極を通して行うものであり、
ボロンを用いる場合には１５０〜３５０ＫｅＶ、リンを
用いる場合には４００〜６００ＫｅＶ程度の注入エネル
ギーで行うことが好ましい。そして、これら工程の後
に、公知の工程、例えば、熱処理、アセンブリ等を行う
ことによって、半導体装置を完成するものである。
【００１０】なお、本発明においては縦型ＲＯＭ及び横
型ＲＯＭのいずれの場合においても適用することができ
る。
型ＲＯＭのいずれの場合においても適用することができ
る。
【００１１】
【作用】本発明の半導体装置の製造方法においては、ソ
ース／ドレイン及びゲート電極から構成されるトランジ
スタが形成された半導体基板上に、層間絶縁膜及び配線
層を順次形成した後、メモリセルとなる前記全トランジ
スタのチャネル領域上のゲート電極上のみの層間絶縁膜
に、前記ゲート電極に至る窓を開口し、該窓を含む半導
体基板上全面に保護膜を形成し、データの固定を行うた
めに選択されたトランジスタのみに、前記窓から前記保
護膜及びゲート電極を通してイオン注入するので、予
め、全てのトランジスタで、ゲート電極上のみ、層間絶
縁膜等が除去されることとなり、データ固定化のための
工程のみで半導体装置が完成し、より納期が短縮される
こととなる。また、ゲート電極上のみ、つまり、最小限
の面積で窓を形成するので、配線層等のレイアウトの自
由度が増加する。さらに、イオン注入は、保護膜及びゲ
ート電極のみを通して行われることとなるので、イオン
注入のエネルギーも低く抑えられる。
ース／ドレイン及びゲート電極から構成されるトランジ
スタが形成された半導体基板上に、層間絶縁膜及び配線
層を順次形成した後、メモリセルとなる前記全トランジ
スタのチャネル領域上のゲート電極上のみの層間絶縁膜
に、前記ゲート電極に至る窓を開口し、該窓を含む半導
体基板上全面に保護膜を形成し、データの固定を行うた
めに選択されたトランジスタのみに、前記窓から前記保
護膜及びゲート電極を通してイオン注入するので、予
め、全てのトランジスタで、ゲート電極上のみ、層間絶
縁膜等が除去されることとなり、データ固定化のための
工程のみで半導体装置が完成し、より納期が短縮される
こととなる。また、ゲート電極上のみ、つまり、最小限
の面積で窓を形成するので、配線層等のレイアウトの自
由度が増加する。さらに、イオン注入は、保護膜及びゲ
ート電極のみを通して行われることとなるので、イオン
注入のエネルギーも低く抑えられる。
【００１２】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。まず、図１及び図２に示し
たように、Ｐ型単結晶シリコン基板１上に、帯状のソー
ス／ドレイン領域２を平行に複数配置する。次にゲート
酸化膜３を介して、ソース／ドレイン領域２と直行する
ように、帯状のゲート電極４を所定間隔で複数形成す
る。次いで、横型ＲＯＭの場合にはメモリトランジスタ
全てを均一にエンハンスメント型にするため、メモリト
ランジスタに、例えばＢ+ のイオン注入により、チャネ
ルドープを行う（図示せず）。ゲート電極４を含むシリ
コン基板１上全面に、層間絶縁膜５を形成したのち、金
属配線６を形成する。
を図面に基づいて説明する。まず、図１及び図２に示し
たように、Ｐ型単結晶シリコン基板１上に、帯状のソー
ス／ドレイン領域２を平行に複数配置する。次にゲート
酸化膜３を介して、ソース／ドレイン領域２と直行する
ように、帯状のゲート電極４を所定間隔で複数形成す
る。次いで、横型ＲＯＭの場合にはメモリトランジスタ
全てを均一にエンハンスメント型にするため、メモリト
ランジスタに、例えばＢ+ のイオン注入により、チャネ
ルドープを行う（図示せず）。ゲート電極４を含むシリ
コン基板１上全面に、層間絶縁膜５を形成したのち、金
属配線６を形成する。
【００１３】次いで、図３に示したように、メモリトラ
ンジスタを構成するすべてのゲート電極４上にある層間
絶縁膜５を、高精度の異方性ドライエッチング技術によ
りエッチング除去する。この後、金属配線６保護のため
に、金属配線６を含むシリコン基板１上全面にＰ−Ｓｉ
Ｎ（プラズマ窒化シリコン）８をＣＶＤにより約５００
〜６０００Å堆積させる（Ｐ−ＳｉＮの代わりにＰ−Ｓ
ｉＯでも可）。
ンジスタを構成するすべてのゲート電極４上にある層間
絶縁膜５を、高精度の異方性ドライエッチング技術によ
りエッチング除去する。この後、金属配線６保護のため
に、金属配線６を含むシリコン基板１上全面にＰ−Ｓｉ
Ｎ（プラズマ窒化シリコン）８をＣＶＤにより約５００
〜６０００Å堆積させる（Ｐ−ＳｉＮの代わりにＰ−Ｓ
ｉＯでも可）。
【００１４】その後、図４に示すように、書き込みデー
タに対応した所望のトランジスタに対して、データ固定
化を行うため、レジストマスク１０を形成し、イオン注
入９を行う。このデータ固定のためのイオン注入は、ゲ
ート電極４を通して、シリコン基板１に注入するため、
例えばＢ+ の場合には、１５０〜３５０ＫｅＶ程度の高
いエネルギーでの注入を行う必要がある。これによりし
きい値電圧を変化させてデータの０，１の区別を行う。
タに対応した所望のトランジスタに対して、データ固定
化を行うため、レジストマスク１０を形成し、イオン注
入９を行う。このデータ固定のためのイオン注入は、ゲ
ート電極４を通して、シリコン基板１に注入するため、
例えばＢ+ の場合には、１５０〜３５０ＫｅＶ程度の高
いエネルギーでの注入を行う必要がある。これによりし
きい値電圧を変化させてデータの０，１の区別を行う。
【００１５】本発明に係る半導体装置の製造方法の他の
実施例を図５に基づいて説明する。図５に示したよう
な、シリコン基板１上に、ゲート絶縁膜３を介してゲー
ト電極４を形成したのち、ソース／ドレイン領域２を形
成するタイプのトランジスタにおいても同じく、上記と
同様にデータの固定を行うことができる。つまり、トラ
ンジスタ形成後、層間絶縁膜５及び金属配線６及び保護
膜１１を形成する。そして、ゲート電極４上の保護膜１
１及び層間絶縁膜５をエッチング除去した後、Ｐ−Ｓｉ
Ｎ膜（保護膜）８を形成し、ゲート電極４を通してデー
タ固定のためのイオン注入を行う。また、縦型ＲＯＭ
（メモリトランジスタにデプレッション型トランジスタ
を使用）の場合においても、データ固定のためにＰ+ を
４００〜６００ＫｅＶで注入することによって、同様に
作成することができる。
実施例を図５に基づいて説明する。図５に示したよう
な、シリコン基板１上に、ゲート絶縁膜３を介してゲー
ト電極４を形成したのち、ソース／ドレイン領域２を形
成するタイプのトランジスタにおいても同じく、上記と
同様にデータの固定を行うことができる。つまり、トラ
ンジスタ形成後、層間絶縁膜５及び金属配線６及び保護
膜１１を形成する。そして、ゲート電極４上の保護膜１
１及び層間絶縁膜５をエッチング除去した後、Ｐ−Ｓｉ
Ｎ膜（保護膜）８を形成し、ゲート電極４を通してデー
タ固定のためのイオン注入を行う。また、縦型ＲＯＭ
（メモリトランジスタにデプレッション型トランジスタ
を使用）の場合においても、データ固定のためにＰ+ を
４００〜６００ＫｅＶで注入することによって、同様に
作成することができる。
【００１６】
【発明の効果】本発明の半導体装置の製造方法において
は、ソース／ドレイン及びゲート電極から構成されるト
ランジスタが形成された半導体基板上に、層間絶縁膜及
び配線層を順次形成した後、メモリセルとなる前記全ト
ランジスタのチャネル領域上のゲート電極上のみの層間
絶縁膜に、前記ゲート電極に至る窓を開口し、該窓を含
む半導体基板上全面に保護膜を形成し、データの固定を
行うために選択されたトランジスタのみに、前記窓から
前記保護膜及びゲート電極を通してイオン注入するの
で、予め、全てのトランジスタで、ゲート電極上のみ、
層間絶縁膜等が除去されることとなり、データ固定化の
ための工程のみで半導体装置を完成することができ、よ
り納期を短縮することができる。また、メモリセルトラ
ンジスタのチャネル領域上のゲート電極上のみ、つま
り、最小限の面積で窓を形成するので、配線層等のレイ
アウトの自由度を増加させることができ、チップのさら
なる微細化に有効なものとなる。さらに、イオン注入
は、保護膜及びゲート電極のみを通して行われることと
なるので、イオン注入のエネルギーも低く抑えることが
でき、注入エネルギーによる素子の欠陥が抑制され、信
頼性の高い半導体装置を製造することが可能となる。
は、ソース／ドレイン及びゲート電極から構成されるト
ランジスタが形成された半導体基板上に、層間絶縁膜及
び配線層を順次形成した後、メモリセルとなる前記全ト
ランジスタのチャネル領域上のゲート電極上のみの層間
絶縁膜に、前記ゲート電極に至る窓を開口し、該窓を含
む半導体基板上全面に保護膜を形成し、データの固定を
行うために選択されたトランジスタのみに、前記窓から
前記保護膜及びゲート電極を通してイオン注入するの
で、予め、全てのトランジスタで、ゲート電極上のみ、
層間絶縁膜等が除去されることとなり、データ固定化の
ための工程のみで半導体装置を完成することができ、よ
り納期を短縮することができる。また、メモリセルトラ
ンジスタのチャネル領域上のゲート電極上のみ、つま
り、最小限の面積で窓を形成するので、配線層等のレイ
アウトの自由度を増加させることができ、チップのさら
なる微細化に有効なものとなる。さらに、イオン注入
は、保護膜及びゲート電極のみを通して行われることと
なるので、イオン注入のエネルギーも低く抑えることが
でき、注入エネルギーによる素子の欠陥が抑制され、信
頼性の高い半導体装置を製造することが可能となる。
【図１】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
す要部の概略断面図である。
【図２】図１におけるゲート電極とソース／ドレイン領
域との配置を示す平面図である。
域との配置を示す平面図である。
【図３】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
す要部の概略断面図である。
【図４】本発明の半導体装置の製造方法の製造工程を示
す要部の概略断面図である。
す要部の概略断面図である。
【図５】本発明の半導体装置の製造方法の別の実施例を
説明するための要部の概略断面図である。
説明するための要部の概略断面図である。
１ 半導体基板（シリコン基板） ２ ソース／ドレイン領域 ３ ゲート酸化膜 ４ ゲート電極 ５ 層間絶縁膜 ６ 配線層（金属配線） ８ プラズマ窒化シリコン（保護膜） ９ 注入イオン １０ フォトレジスト １１ 保護膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112
Claims (1)
- 【請求項１】 （ｉ）ソース／ドレイン及びゲート電極
から構成されるトランジスタが形成された半導体基板上
に、層間絶縁膜及び配線層を順次形成した後、 (ii)メモリセルとなる前記全トランジスタのチャネル領
域上のゲート電極上のみの層間絶縁膜に、前記ゲート電
極に至る窓を開口し、該窓を含む半導体基板上全面に保
護膜を形成し、 (iii) データの固定を行うために選択されたトランジス
タのみに、前記窓から前記保護膜及びゲート電極を通し
てイオン注入することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23956293A JP3171735B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23956293A JP3171735B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794602A JPH0794602A (ja) | 1995-04-07 |
| JP3171735B2 true JP3171735B2 (ja) | 2001-06-04 |
Family
ID=17046651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23956293A Expired - Fee Related JP3171735B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171735B2 (ja) |
-
1993
- 1993-09-27 JP JP23956293A patent/JP3171735B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0794602A (ja) | 1995-04-07 |
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