JPH065807A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH065807A JPH065807A JP4185961A JP18596192A JPH065807A JP H065807 A JPH065807 A JP H065807A JP 4185961 A JP4185961 A JP 4185961A JP 18596192 A JP18596192 A JP 18596192A JP H065807 A JPH065807 A JP H065807A
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- diffusion layer
- transistor
- memory cell
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Abstract
(57)【要約】
【目的】 トランジスタの拡散層と半導体基板との間の
接合リークを少なくして、メモリセルのデータ保持特性
を向上させる。 【構成】 フィールド酸化膜であるＳｉＯ2 膜１４のう
ちで、メモリセルを構成するキャパシタ１８に接続され
ているトランジスタ１６の一方の拡散層１７を囲むバー
ズビーク部が除去されている。このため、バーズビーク
部とＳｉ基板１１との界面における応力集中部がなく、
拡散層１７を囲む部分の界面準位の密度が低い。従っ
て、この部分における発生・再結合中心の密度も低く、
発生・再結合中心を介した拡散層１７とＳｉ基板１１と
の間の接合リークが少ない。
接合リークを少なくして、メモリセルのデータ保持特性
を向上させる。 【構成】 フィールド酸化膜であるＳｉＯ2 膜１４のう
ちで、メモリセルを構成するキャパシタ１８に接続され
ているトランジスタ１６の一方の拡散層１７を囲むバー
ズビーク部が除去されている。このため、バーズビーク
部とＳｉ基板１１との界面における応力集中部がなく、
拡散層１７を囲む部分の界面準位の密度が低い。従っ
て、この部分における発生・再結合中心の密度も低く、
発生・再結合中心を介した拡散層１７とＳｉ基板１１と
の間の接合リークが少ない。
Description
【０００１】
【産業上の利用分野】本発明は、フィールド酸化膜によ
って素子分離が行われておりＤＲＡＭと称されている半
導体記憶装置に関するものである。
って素子分離が行われておりＤＲＡＭと称されている半
導体記憶装置に関するものである。
【０００２】
【従来の技術】素子分離の方法には大別してＰＮ接合分
離と誘電体分離とがあるが、ＰＮ接合分離よりも誘電体
分離の方が多く用いられる様になってきており、誘電体
分離の中でも、選択酸化（ＬＯＣＯＳ）法で形成したフ
ィールド酸化膜による酸化膜分離が最も一般的に用いら
れている。
離と誘電体分離とがあるが、ＰＮ接合分離よりも誘電体
分離の方が多く用いられる様になってきており、誘電体
分離の中でも、選択酸化（ＬＯＣＯＳ）法で形成したフ
ィールド酸化膜による酸化膜分離が最も一般的に用いら
れている。
【０００３】図８は、この様にＬＯＣＯＳ法で形成した
フィールド酸化膜で素子分離を行っているＤＲＡＭの一
従来例を製造するための工程を示している。この一従来
例を製造するためには、図８（ａ）に示す様に、Ｐ型の
Ｓｉ基板１１の素子活性領域の表面にＳｉＮ膜１２を形
成し、このＳｉＮ膜１２をマスクにしてＢ+ かＢＦ2 +
をＳｉ基板１１にイオン注入して、チャネルストップ層
としてのＰ+ 型の拡散１３を形成する。そして、ＳｉＮ
膜１２を酸化防止膜とするＬＯＣＯＳ法で、素子分離領
域の表面にＳｉＯ2 膜１４を形成する。
フィールド酸化膜で素子分離を行っているＤＲＡＭの一
従来例を製造するための工程を示している。この一従来
例を製造するためには、図８（ａ）に示す様に、Ｐ型の
Ｓｉ基板１１の素子活性領域の表面にＳｉＮ膜１２を形
成し、このＳｉＮ膜１２をマスクにしてＢ+ かＢＦ2 +
をＳｉ基板１１にイオン注入して、チャネルストップ層
としてのＰ+ 型の拡散１３を形成する。そして、ＳｉＮ
膜１２を酸化防止膜とするＬＯＣＯＳ法で、素子分離領
域の表面にＳｉＯ2 膜１４を形成する。
【０００４】次に、図８（ｂ）に示す様に、ＳｉＮ膜１
２を除去し、素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１５を形成した後、ゲート電極としてのワ
ード線（図示せず）を形成する。そして、このワード線
とＳｉＯ2 膜１４とをマスクにして、Ｐｈｏｓ+ をＳｉ
基板１１にイオン注入して、メモリセルを構成するトラ
ンジスタ１６のＮ- 型の拡散層１７等を形成する。その
後、メモリセルを構成するキャパシタ１８を拡散層１７
に接続し、更に従来公知の工程を経て、この一従来例を
完成させる。
２を除去し、素子活性領域の表面にゲート酸化膜として
のＳｉＯ2 膜１５を形成した後、ゲート電極としてのワ
ード線（図示せず）を形成する。そして、このワード線
とＳｉＯ2 膜１４とをマスクにして、Ｐｈｏｓ+ をＳｉ
基板１１にイオン注入して、メモリセルを構成するトラ
ンジスタ１６のＮ- 型の拡散層１７等を形成する。その
後、メモリセルを構成するキャパシタ１８を拡散層１７
に接続し、更に従来公知の工程を経て、この一従来例を
完成させる。
【０００５】
【発明が解決しようとする課題】ところが、図８（ａ）
に示す様に、ＬＯＣＯＳ法で形成したＳｉＯ2 膜１４の
バーズビーク部１４ａには、応力集中部２１が発生して
いる。そして、応力集中部２１では、Ｓｉ−Ｏ結合の切
断による不飽和結合が生じており、この不飽和結合に起
因する界面準位の密度が高くなっている。この結果、図
８（ｂ）に示す様に、発生・再結合中心２２の密度も高
くなっており、発生したキャリアが空乏層２３で加速さ
れ、Ｓｉ基板１１と拡散層１７との間のＰＮ接合をリー
ク電流が流れる。
に示す様に、ＬＯＣＯＳ法で形成したＳｉＯ2 膜１４の
バーズビーク部１４ａには、応力集中部２１が発生して
いる。そして、応力集中部２１では、Ｓｉ−Ｏ結合の切
断による不飽和結合が生じており、この不飽和結合に起
因する界面準位の密度が高くなっている。この結果、図
８（ｂ）に示す様に、発生・再結合中心２２の密度も高
くなっており、発生したキャリアが空乏層２３で加速さ
れ、Ｓｉ基板１１と拡散層１７との間のＰＮ接合をリー
ク電流が流れる。
【０００６】つまり、記憶情報としてキャパシタ１８に
蓄積されている電荷が拡散層１７を介してＳｉ基板１１
へ流れるので、この一従来例ではメモリセルのデータ保
持特性が良くなかった。また、この様にメモリセルのデ
ータ保持特性が良くないので、リフレッシュサイクルを
長くして消費電力を低減させることもできなかった。
蓄積されている電荷が拡散層１７を介してＳｉ基板１１
へ流れるので、この一従来例ではメモリセルのデータ保
持特性が良くなかった。また、この様にメモリセルのデ
ータ保持特性が良くないので、リフレッシュサイクルを
長くして消費電力を低減させることもできなかった。
【０００７】
【課題を解決するための手段】請求項１の半導体記憶装
置は、トランジスタ１６とキャパシタ１８とでメモリセ
ルが構成されている半導体記憶装置において、前記トラ
ンジスタ１６の拡散層１７を囲んでいるフィールド酸化
膜１４のうちで少なくともバーズビーク部１４ａが除去
されていることを特徴としている。
置は、トランジスタ１６とキャパシタ１８とでメモリセ
ルが構成されている半導体記憶装置において、前記トラ
ンジスタ１６の拡散層１７を囲んでいるフィールド酸化
膜１４のうちで少なくともバーズビーク部１４ａが除去
されていることを特徴としている。
【０００８】請求項２の半導体記憶装置は、前記フィー
ルド酸化膜１４のうちで前記キャパシタ１８に接続され
ている前記トランジスタ１６の一方の前記拡散層１７を
囲んでいる部分の前記バーズビーク部１４ａのみが除去
されていることを特徴としている。
ルド酸化膜１４のうちで前記キャパシタ１８に接続され
ている前記トランジスタ１６の一方の前記拡散層１７を
囲んでいる部分の前記バーズビーク部１４ａのみが除去
されていることを特徴としている。
【０００９】
【作用】本発明による半導体記憶装置では、フィールド
酸化膜１４のバーズビーク部１４ａが除去されているの
で、フィールド酸化膜１４と半導体基板１１との界面に
応力集中部２１がなく、メモリセルを構成しているトラ
ンジスタ１６の拡散層１７を囲む部分の界面準位の密度
が低い。
酸化膜１４のバーズビーク部１４ａが除去されているの
で、フィールド酸化膜１４と半導体基板１１との界面に
応力集中部２１がなく、メモリセルを構成しているトラ
ンジスタ１６の拡散層１７を囲む部分の界面準位の密度
が低い。
【００１０】
【実施例】以下、積層キャパシタ型ＤＲＡＭに適用した
本発明の第１及び第２実施例を、図１〜７を参照しなが
ら説明する。なお、図８に示した一従来例と同一の構成
部分には、同一の符号を付してある。
本発明の第１及び第２実施例を、図１〜７を参照しなが
ら説明する。なお、図８に示した一従来例と同一の構成
部分には、同一の符号を付してある。
【００１１】図１、２が第１実施例を示しており、図
３、４がこの第１実施例を製造するための工程を示して
いる。この第１実施例の製造に際しても、図２、図３
（ａ）、図４（ａ）に示す様に、Ｗ−ポリサイド膜２４
等でワード線を形成し、Ｎ- 型の拡散層１７を形成する
ための不純物２５として、Ｐｈｏｓ+ をＰ型のＳｉ基板
１１に数十ｋｅＶの加速エネルギで１０12〜１０13ｃｍ
-2のドーズ量にイオン注入するまでは、一従来例を製造
するための図８の場合と実質的に同様の工程を実行す
る。
３、４がこの第１実施例を製造するための工程を示して
いる。この第１実施例の製造に際しても、図２、図３
（ａ）、図４（ａ）に示す様に、Ｗ−ポリサイド膜２４
等でワード線を形成し、Ｎ- 型の拡散層１７を形成する
ための不純物２５として、Ｐｈｏｓ+ をＰ型のＳｉ基板
１１に数十ｋｅＶの加速エネルギで１０12〜１０13ｃｍ
-2のドーズ量にイオン注入するまでは、一従来例を製造
するための図８の場合と実質的に同様の工程を実行す
る。
【００１２】次に、図３（ｂ）、図４（ｂ）に示す様
に、膜厚が数百ｎｍのＳｉＯ2 膜２６をＣＶＤ法で堆積
させ、このＳｉＯ2 膜２６の全面を異方性エッチングし
て、ＳｉＯ2 膜２６から成る側壁をＷ−ポリサイド膜２
４の側部に形成する。そして、この側壁をＬＤＤスペー
サにして、周辺回路部のトランジスタ（図示せず）にＮ
+ 型とＰ+ 型との拡散層を形成して、このトランジスタ
をＬＤＤ構造にする。
に、膜厚が数百ｎｍのＳｉＯ2 膜２６をＣＶＤ法で堆積
させ、このＳｉＯ2 膜２６の全面を異方性エッチングし
て、ＳｉＯ2 膜２６から成る側壁をＷ−ポリサイド膜２
４の側部に形成する。そして、この側壁をＬＤＤスペー
サにして、周辺回路部のトランジスタ（図示せず）にＮ
+ 型とＰ+ 型との拡散層を形成して、このトランジスタ
をＬＤＤ構造にする。
【００１３】次に、図２、図３（ｃ）、図４（ｃ）に示
す様に、ＳｉＯ2 膜１４のうちで後に形成するキャパシ
タ１８に接続される拡散層１７を囲んでいる部分のみを
露出させると共にメモリセルアレイ部の残りと周辺回路
部（図示せず）の全体とを覆うパターンのレジスト２７
とＷ−ポリサイド膜２４とをマスクにして、ＳｉＯ2膜
１４を異方性エッチングして完全に除去する。そして、
引き続き、レジスト２７とＷ−ポリサイド膜２４とをマ
スクにして、Ｐｈｏｓ+ である不純物２８をＳｉ基板１
１に１０12〜１０14ｃｍ-2程度のドーズ量にイオン注入
する。
す様に、ＳｉＯ2 膜１４のうちで後に形成するキャパシ
タ１８に接続される拡散層１７を囲んでいる部分のみを
露出させると共にメモリセルアレイ部の残りと周辺回路
部（図示せず）の全体とを覆うパターンのレジスト２７
とＷ−ポリサイド膜２４とをマスクにして、ＳｉＯ2膜
１４を異方性エッチングして完全に除去する。そして、
引き続き、レジスト２７とＷ−ポリサイド膜２４とをマ
スクにして、Ｐｈｏｓ+ である不純物２８をＳｉ基板１
１に１０12〜１０14ｃｍ-2程度のドーズ量にイオン注入
する。
【００１４】なお、レジスト２７のパターンは、周辺回
路部のみを覆うだけで、メモリセルアレイ部の全体を露
出させていてもよいが、メモリセルのデータ保持特性に
影響を与えるのはキャパシタ１８に接続される拡散層１
７であり、しかもＳｉ基板１１の表面がレジスト２７に
覆われている方が、異方性エッチングによってＳｉ基板
１１の受ける損傷が少ない。
路部のみを覆うだけで、メモリセルアレイ部の全体を露
出させていてもよいが、メモリセルのデータ保持特性に
影響を与えるのはキャパシタ１８に接続される拡散層１
７であり、しかもＳｉ基板１１の表面がレジスト２７に
覆われている方が、異方性エッチングによってＳｉ基板
１１の受ける損傷が少ない。
【００１５】また、レジスト２７等をマスクにしたＳｉ
Ｏ2 膜１４に対する異方性エッチングは、ＳｉＯ2 膜１
４を完全に除去するまで行うのではなく、ＳｉＯ2 膜１
４のバーズビーク部１４ａにおける発生・再結合中心２
２（図８（ｂ））が露出した時点で停止してもよい。
Ｏ2 膜１４に対する異方性エッチングは、ＳｉＯ2 膜１
４を完全に除去するまで行うのではなく、ＳｉＯ2 膜１
４のバーズビーク部１４ａにおける発生・再結合中心２
２（図８（ｂ））が露出した時点で停止してもよい。
【００１６】不純物２５、２８によって、図３（ｄ）、
図４（ｄ）に示す様に、拡散層１７が形成されて、トラ
ンジスタ１６が完成するが、図４（ｄ）からも明らかな
様に、ＳｉＯ2 膜１４が除去された部分ではメモリセル
の素子分離はＰＮ接合によって行われる。その後、レジ
スト２７を剥離してから、不純物を含まないＳｉＯ
2膜、ＰＳＧ膜、ＳｉＮ膜またはこれらの組み合わせで
ある層間絶縁膜３１をＣＶＤ法で数百ｎｍの膜厚に堆積
させ、キャパシタ１８の記憶ノード電極を拡散層１７に
コンタクトさせるためのコンタクト孔３２を層間絶縁膜
３１に開孔する。
図４（ｄ）に示す様に、拡散層１７が形成されて、トラ
ンジスタ１６が完成するが、図４（ｄ）からも明らかな
様に、ＳｉＯ2 膜１４が除去された部分ではメモリセル
の素子分離はＰＮ接合によって行われる。その後、レジ
スト２７を剥離してから、不純物を含まないＳｉＯ
2膜、ＰＳＧ膜、ＳｉＮ膜またはこれらの組み合わせで
ある層間絶縁膜３１をＣＶＤ法で数百ｎｍの膜厚に堆積
させ、キャパシタ１８の記憶ノード電極を拡散層１７に
コンタクトさせるためのコンタクト孔３２を層間絶縁膜
３１に開孔する。
【００１７】その後、図２、図３（ｄ）、図４（ｄ）に
示す様に、ＰｈｏｓまたはＡｓを１０19ｃｍ-3以上の濃
度で含み膜厚が数百ｎｍである多結晶Ｓｉ膜３３をパタ
ーニングして、コンタクト孔３２を介して拡散層１７に
コンタクトする記憶ノード電極を形成する。
示す様に、ＰｈｏｓまたはＡｓを１０19ｃｍ-3以上の濃
度で含み膜厚が数百ｎｍである多結晶Ｓｉ膜３３をパタ
ーニングして、コンタクト孔３２を介して拡散層１７に
コンタクトする記憶ノード電極を形成する。
【００１８】そして、膜厚が数〜数十ｎｍのＳｉＯ
2 膜、ＳｉＮ膜、Ｔａ2 Ｏ5 膜またはこれらの組み合わ
せである誘電体膜３４をＣＶＤ法かスパッタリング法で
堆積させ、ＰｈｏｓまたはＡｓを１０19ｃｍ-3以上の濃
度で含み膜厚が数十〜数百ｎｍである多結晶Ｓｉ膜３５
をプレート電極のパターンに加工して、キャパシタ１８
を完成させる。
2 膜、ＳｉＮ膜、Ｔａ2 Ｏ5 膜またはこれらの組み合わ
せである誘電体膜３４をＣＶＤ法かスパッタリング法で
堆積させ、ＰｈｏｓまたはＡｓを１０19ｃｍ-3以上の濃
度で含み膜厚が数十〜数百ｎｍである多結晶Ｓｉ膜３５
をプレート電極のパターンに加工して、キャパシタ１８
を完成させる。
【００１９】その後、不純物を含まないＳｉＯ2 膜、Ｐ
ＳＧ膜、ＢＰＳＧ膜またはこれらの組み合わせで膜厚が
数百ｎｍの層間絶縁膜３６を形成し、必要に応じてＢＰ
ＳＧ膜をフローさせた後、ビット線を拡散層１７にコン
タクトさせるためのコンタクト孔３７を層間絶縁膜３６
等に開孔する。そして、Ｗ−ポリサイド膜３８等をパタ
ーニングして、コンタクト孔３７を介して拡散層１７に
コンタクトするビット線を形成する。
ＳＧ膜、ＢＰＳＧ膜またはこれらの組み合わせで膜厚が
数百ｎｍの層間絶縁膜３６を形成し、必要に応じてＢＰ
ＳＧ膜をフローさせた後、ビット線を拡散層１７にコン
タクトさせるためのコンタクト孔３７を層間絶縁膜３６
等に開孔する。そして、Ｗ−ポリサイド膜３８等をパタ
ーニングして、コンタクト孔３７を介して拡散層１７に
コンタクトするビット線を形成する。
【００２０】その後、図１に示した様に、ＢＰＳＧ膜４
１等でＷ−ポリサイド膜３８上を平坦化し、Ａｌ配線用
のコンタクト孔（図示せず）を周辺回路部に開孔し、Ａ
ｌのスパッタリング及びパターニングでＡｌ配線４２を
形成し、膜厚が数百ｎｍのＰ−ＳｉＮ膜等である表面保
護膜４３を堆積させて、この第１実施例を完成させる。
１等でＷ−ポリサイド膜３８上を平坦化し、Ａｌ配線用
のコンタクト孔（図示せず）を周辺回路部に開孔し、Ａ
ｌのスパッタリング及びパターニングでＡｌ配線４２を
形成し、膜厚が数百ｎｍのＰ−ＳｉＮ膜等である表面保
護膜４３を堆積させて、この第１実施例を完成させる。
【００２１】図５が、第２実施例を示しており、図６、
７がこの第２実施例を製造するための工程を示してい
る。なお、この第２実施例の平面的なパターンは、上述
の第１実施例と実質的に同じである。この第２実施例の
製造に際しても、図６（ａ）、図７（ａ）に示す様に、
不純物２５をＳｉ基板１１にイオン注入するまでは、上
述の第１実施例を製造するための図３、４の場合と実質
的に同様の工程を実行する。
７がこの第２実施例を製造するための工程を示してい
る。なお、この第２実施例の平面的なパターンは、上述
の第１実施例と実質的に同じである。この第２実施例の
製造に際しても、図６（ａ）、図７（ａ）に示す様に、
不純物２５をＳｉ基板１１にイオン注入するまでは、上
述の第１実施例を製造するための図３、４の場合と実質
的に同様の工程を実行する。
【００２２】なお、不純物２５のイオン注入に際して、
Ｗ−ポリサイド膜２４をパターニングするためのマスク
であるレジスト４４を残存させておいても剥離しておい
てもよく、レジスト４４を剥離した後に周辺回路部のみ
を覆うレジスト（図示せず）を再びパターニングしても
よい。
Ｗ−ポリサイド膜２４をパターニングするためのマスク
であるレジスト４４を残存させておいても剥離しておい
てもよく、レジスト４４を剥離した後に周辺回路部のみ
を覆うレジスト（図示せず）を再びパターニングしても
よい。
【００２３】次に、図６（ｂ）、図７（ｂ）に示す様
に、少なくともＷ−ポリサイド膜２４をマスクにしてＳ
ｉＯ2 膜１４を異方性エッチングして、ＳｉＯ2 膜１４
のバーズビーク部１４ａにおける発生・再結合中心２２
（図８（ｂ））を露出させる。
に、少なくともＷ−ポリサイド膜２４をマスクにしてＳ
ｉＯ2 膜１４を異方性エッチングして、ＳｉＯ2 膜１４
のバーズビーク部１４ａにおける発生・再結合中心２２
（図８（ｂ））を露出させる。
【００２４】但し、この場合も、上述の第１実施例を製
造する場合の様に、Ｗ−ポリサイド膜２４下以外の部分
のＳｉＯ2 膜１４を完全に除去してもよく、またレジス
ト２７や周辺回路部のみを覆うレジストをマスクにして
もよい。しかし、少なくともＷ−ポリサイド膜２４下に
は厚いＳｉＯ2 膜１４を残しているので、寄生ＭＯＳト
ランジスタの動作は抑制される。
造する場合の様に、Ｗ−ポリサイド膜２４下以外の部分
のＳｉＯ2 膜１４を完全に除去してもよく、またレジス
ト２７や周辺回路部のみを覆うレジストをマスクにして
もよい。しかし、少なくともＷ−ポリサイド膜２４下に
は厚いＳｉＯ2 膜１４を残しているので、寄生ＭＯＳト
ランジスタの動作は抑制される。
【００２５】次に、図６（ｃ）、図７（ｃ）に示す様
に、ＳｉＯ2 膜２６から成る側壁をＷ−ポリサイド膜２
４の側部に形成する。そして、この側壁をＬＤＤスペー
サにして、周辺回路部のトランジスタ（図示せず）にＮ
+ 型とＰ+ 型との拡散層を形成して、このトランジスタ
をＬＤＤ構造にする。その後、図６（ｄ）、図７（ｄ）
にも示す様に、上述の第１実施例を製造する場合と同様
の工程を経て、図５に示した第２実施例を完成させる。
に、ＳｉＯ2 膜２６から成る側壁をＷ−ポリサイド膜２
４の側部に形成する。そして、この側壁をＬＤＤスペー
サにして、周辺回路部のトランジスタ（図示せず）にＮ
+ 型とＰ+ 型との拡散層を形成して、このトランジスタ
をＬＤＤ構造にする。その後、図６（ｄ）、図７（ｄ）
にも示す様に、上述の第１実施例を製造する場合と同様
の工程を経て、図５に示した第２実施例を完成させる。
【００２６】
【発明の効果】本発明による半導体記憶装置では、メモ
リセルを構成しているトランジスタの拡散層を囲む部分
の界面準位の密度が低いので、この部分における発生・
再結合中心の密度も低い。このため、この発生・再結合
中心を介したトランジスタの拡散層と半導体基板との間
の接合リークが少なく、メモリセルのデータ保持特性が
優れている。また、この様にメモリセルのデータ保持特
性が優れているので、リフレッシュサイクルを長くして
消費電力を低減させることもできる。
リセルを構成しているトランジスタの拡散層を囲む部分
の界面準位の密度が低いので、この部分における発生・
再結合中心の密度も低い。このため、この発生・再結合
中心を介したトランジスタの拡散層と半導体基板との間
の接合リークが少なく、メモリセルのデータ保持特性が
優れている。また、この様にメモリセルのデータ保持特
性が優れているので、リフレッシュサイクルを長くして
消費電力を低減させることもできる。
【図１】本発明の第１実施例を示しており、図２のＩ−
Ｉ線に沿う位置における側断面図である。
Ｉ線に沿う位置における側断面図である。
【図２】第１実施例の平面図である。
【図３】第１実施例の製造工程を順次に示しており、図
１と同じ位置における側断面図である。
１と同じ位置における側断面図である。
【図４】第１実施例の製造工程を順次に示しており、図
２のＩＶ−ＩＶ線に沿う位置における側断面図である。
２のＩＶ−ＩＶ線に沿う位置における側断面図である。
【図５】本発明の第２実施例を示しており、図１に対応
する側断面図である。
する側断面図である。
【図６】第２実施例の製造工程を順次に示しており、図
３に対応する側断面図である。
３に対応する側断面図である。
【図７】第２実施例の製造工程を順次に示しており、図
４に対応する側断面図である。
４に対応する側断面図である。
【図８】本発明の一従来例の製造工程を順次に示すと共
にこの一従来例で生ずる課題を説明するための側断面図
である。
にこの一従来例で生ずる課題を説明するための側断面図
である。
１４ ＳｉＯ2 膜 １４ａ バーズビーク部 １６ トランジスタ １８ キャパシタ
Claims (2)
- 【請求項１】 トランジスタとキャパシタとでメモリセ
ルが構成されている半導体記憶装置において、 前記トランジスタの拡散層を囲んでいるフィールド酸化
膜のうちで少なくともバーズビーク部が除去されている
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記フィールド酸化膜のうちで前記キャ
パシタに接続されている前記トランジスタの一方の前記
拡散層を囲んでいる部分の前記バーズビーク部のみが除
去されていることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185961A JPH065807A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185961A JPH065807A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065807A true JPH065807A (ja) | 1994-01-14 |
Family
ID=16179910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185961A Pending JPH065807A (ja) | 1992-06-19 | 1992-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE45645E1 (en) | 2007-09-14 | 2015-08-04 | Murata Manufacturing Co., Ltd. | Multilayer coil component and method for manufacturing the same |
-
1992
- 1992-06-19 JP JP4185961A patent/JPH065807A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE45645E1 (en) | 2007-09-14 | 2015-08-04 | Murata Manufacturing Co., Ltd. | Multilayer coil component and method for manufacturing the same |
| USRE46353E1 (en) | 2007-09-14 | 2017-03-28 | Murata Manufacturing Co., Ltd. | Multilayer coil component and method for manufacturing the same |
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