JP3850104B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、周辺回路部を有するＤＲＡＭ等の半導体メモリに適用して好適なものである。
【０００２】
【従来の技術】
従来、半導体装置の好適な素子分離法としては、ＬＯＣＯＳ法やフィールドシールド法、トレンチ分離法等が挙げられる。これらの素子分離法は、それぞれ長所と短所を持っており、半導体装置の種類やデザインルール、用いられる半導体製造装置に応じて選択される。
【０００３】
例えば、最も多用されているＬＯＣＯＳ法について説明すると、図６に示すように、先ず、シリコン半導体基板１０１上に熱酸化膜及びシリコン窒化膜（不図示）を順次形成し、フォトレジストをマスクとしてシリコン窒化膜を素子分離領域に残すようにパターニングする。続いて、全面を酸化してシリコン窒化膜の存しない熱酸化膜が露出した部位に選択的にフィールド酸化膜１０２を形成する。しかる後、シリコン窒化膜及び熱酸化膜を除去する。
【０００４】
次に、フィールドシールド法について説明すると、図７に示すように、先ず、シリコン半導体基板２０１上に熱酸化膜２０２を形成し、この熱酸化膜２０２上に多結晶シリコン膜２０３を例えばＰＨ3 ガスを流してＰ（リン）を添加しながら形成し、更にこの多結晶シリコン膜２０３上にシリコン酸化膜２０４を形成する。続いて、フォトレジストをマスクとしてシリコン酸化膜２０４及び多結晶シリコン膜２０３を素子分離領域に残すようにパターニングする。しかる後、全面にシリコン酸化膜２０５を形成し、このシリコン酸化膜２０５の全面を異方性エッチングして、多結晶シリコン膜２０３及びシリコン酸化膜２０４の側面のみにシリコン酸化膜２０５を残してサイドウォールを形成し、フィールドシールド素子分離構造を完成させる。
【０００５】
【発明が解決しようとする課題】
上述のＬＯＣＯＳ法は、形成されるフィールド酸化膜１０２が極めて安定に素子分離を行うことができるとともに、比較的処理工程数が少ないという利点を有する反面、フィールド酸化膜１０２の端部１０３にバーズビークが形成されるため、狭チャネル効果によるしきい値電圧の変動に起因する動作不良が発生しがちであるという欠点を有する。従って、このＬＯＣＯＳ法は、半導体素子の高速動作化には適しているものの、微細なデザインルールには適さない。
【０００６】
一方、上述のフィールドシールド法は、狭チャネル効果の発生が抑止されるために安定な動作が得られるという利点を有する反面、下部のシリコン半導体基板部位の電位を固定して素子分離を行うために回路設計上複雑となることに加え、段差が大きいことや容量成分の増加等の欠点を有する。従って、このフィールドシールド法は、ＬＯＣＯＳ法とは逆に、微細なデザインルールには適しているものの、半導体素子の高速動作化には適さない。
【０００７】
例えば、特開平２−３２５７号公報には、同一基板上に、ＬＯＣＯＳ法によるフィールド酸化膜とフィールドシールド法によるフィールドシールド素子分離構造とが形成された半導体装置が例示されている。この半導体装置の製造方法の概要を以下に示す。先ず、半導体基板上に、ＳｉＯ2 層、Ｓｉ3 Ｎ4 層、多結晶シリコン層及びＳｉ3 Ｎ4 層を順次形成する。続いて、上層のＳｉ3 Ｎ4 層をパターニングしてマスク層を形成し、ＬＯＣＯＳ法によりマスク層の両側の多結晶シリコン層を熱酸化して厚いＳｉＯ2 層を形成し、マスク層及び厚いＳｉＯ2 層を除去する。このとき、厚いＳｉＯ2 層にはバーズビークが形成されるため、このＳｉＯ2 層を除去した後には、残った多結晶シリコン膜は側面がテーパ状となる。そして、下層のＳｉ3 Ｎ4 層をパターニングして所定部位を除去した後、多結晶シリコン膜の表面及び露出した最下層のＳｉＯ2 層下の半導体基板を熱酸化して、フィールドシールド素子分離構造を完成させるとともに、フィールド酸化膜を形成する。
【０００８】
この特開平２−３２５７号公報の技術によれば、フィールドシールド素子分離構造の段差の低減が図られ、しかもフィールドシールド素子分離構造のゲート絶縁膜とフィールド酸化膜を形成する際に用いるマスク層を同一のＳｉ3 Ｎ4 層を利用するため、製造工程の短縮化が実現される。しかしながら、この技術においては、上述のようにＬＯＣＯＳ法による熱酸化工程を２度行うことが必要であるため、その分製造工程の増加を来し、上述の効果が相殺され、更には却って製造工程の煩雑化を招くおそれがある。
【０００９】
そこで、本発明の目的は、ＬＯＣＯＳ法によるフィールド酸化膜とフィールドシールド法によるフィールドシールド素子分離構造とを同一基板上に形成し、両者の長所を同一チップで実現させ、しかも製造工程を局所的のみならず全体として短縮化することを可能とする半導体装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に、第１の絶縁膜を介して、耐酸化性の第２の絶縁膜、導電膜及び第３の絶縁膜を順次形成する第１の工程と、前記第３の絶縁膜及び前記導電膜をパターニングし、前記半導体基板上の第１の素子活性領域を囲むシールドプレート電極となる部位に前記第３の絶縁膜及び前記導電膜を残す第２の工程と、前記第２の絶縁膜をパターニングし、第２の素子活性領域となる部位を囲む形状に前記第２の絶縁膜を除去する第３の工程と、少なくとも前記導電膜の露出した側面及び前記第２の絶縁膜の露出した側面に耐酸化性の第４の絶縁膜を形成する第４の工程と、前記第２の絶縁膜及び前記第４の絶縁膜をマスクとし、前記半導体基板を酸化して、前記半導体基板上に前記第２の素子活性領域を区画するフィールド酸化膜を選択的に形成する第５の工程と、少なくとも前記導電膜の側面及び底面に残るように、前記第１の絶縁膜、前記第２の絶縁膜及び前記第４の絶縁膜を除去し、前記半導体基板上に前記第１の素子活性領域を区画するフィールドシールド素子分離構造を形成する第６の工程とを有する。
【００１６】
本発明の半導体装置の製造方法の一態様例は、前記第１の工程の前に、前記第１の絶縁膜を介して前記半導体基板の表面領域にしきい値制御用の不純物を導入する第７の工程を更に有する。
【００１７】
本発明の半導体装置の製造方法の一態様例は、前記第３の工程の後、前記第４の工程の前に、露出した前記第１の絶縁膜を介して前記半導体基板の表面領域にチャネルストッパー用の不純物を導入する第８の工程を更に有する。
【００１８】
本発明の半導体装置の製造方法の一態様例においては、前記第２の絶縁膜及び前記第４の絶縁膜をシリコン窒化膜とする。
【００１９】
本発明の半導体装置の製造方法の一態様例は、前記第６の工程の後に、前記第１の素子活性領域にはメモリセル部を、前記第２の素子活性領域には前記メモリセル部の周辺回路部をそれぞれ形成する第９の工程を更に有する。
【００２０】
本発明の半導体装置の製造方法の一態様例は、前記第９の工程において、前記メモリセル部を選択トランジスタ及びメモリキャパシタから構成する。
【００２１】
【作用】
本発明の半導体装置の製造方法においては、第１の素子分離構造であるフィールドシールド素子分離構造のシールドプレート電極となる導電膜のゲート絶縁膜を第１の絶縁膜と耐酸化性の第２の絶縁膜との２層構造膜とし、この２層構造膜を第２の素子分離構造となるフィールド酸化膜の形成に利用する。即ち、導電膜とそのキャップ絶縁膜となる第３の絶縁膜をパターン形成した後、フィールド酸化膜の形成部位の第２の絶縁膜を除去し、導電膜の露出した側面及び第２の絶縁膜の露出した側面に耐酸化性の第４の絶縁膜を形成し、ＬＯＣＯＳ法によりフィールド酸化膜を形成する。このとき、導電膜は第２の絶縁膜、第３の絶縁膜及び第４の絶縁膜により囲まれているためにＬＯＣＯＳ法による酸化の影響が抑止されるとともに、第４の絶縁膜の存在によりフィールド酸化膜のバーズビークの発生が抑止される。しかる後、導電膜の下部のみに残るように第１及び第２の絶縁膜を除去することにより、第１の素子活性領域を区画するフィールドシールド素子分離構造と第２の素子活性領域を区画するフィールド酸化膜を完成させる。このように、本発明の半導体装置の製造方法によれば、製造工程を増加させることなく、同一基板上に容易且つ確実にフィールドシールド素子分離構造及びフィールド酸化膜が形成されることになる。
【００２２】
ここで、フィールドシールド素子分離構造は、半導体素子の高速動作化には若干劣るものの、微細なデザインルールには適しており、フィールド酸化膜は、半導体素子の微細化には若干劣るものの、高速動作化には適している。従って、フィールドシールド素子分離構造で区画される第１の素子活性領域には、高速動作化よりも素子面積の縮小化による利益が大きい半導体素子、例えばメモリセル部を配し、フィールド酸化膜で区画される第２の素子活性領域には、素子面積の縮小化よりも高速動作化による利益が大きい半導体素子、例えば前記メモリセル部の周辺回路部を配することにより、フィールドシールド素子分離構造及びフィールド酸化膜の各長所を十分に生かした総合的な高信頼性を備えてなる半導体装置が実現される。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を参照しながら詳細に説明する。本実施形態においては、半導体装置の記憶メモリとして有用なＤＲＡＭを例示し、このＤＲＡＭの構成を製造方法とともに説明する。図１は、本実施形態のＤＲＡＭのメモリセル部及びその周辺回路部の主要構成を示す概略平面図であり、図２〜図５は本実施形態のＤＲＡＭの製造方法を工程順に示しており、それぞれ図１中の一点鎖線Ａ−Ａ’に沿った断面に対応した概略断面図である。
【００２４】
先ず、図２（ａ）に示すように、ｐ型のシリコン半導体基板１にイオン注入によりｐ型ウェル及びｎ型ウェル（不図示）を形成し、ツインウェル構造とする。なお、本実施形態においては、図示の如くツインウェル構造のうちｐ型ウェル２上のみの領域を示す。続いて、シリコン半導体基板１の表面を熱酸化してシリコン酸化膜３を膜厚２０ｎｍ程度に形成し、後に形成される各トランジスタのしきい値を制御するためにシリコン酸化膜３を介してシリコン半導体基板１の表面領域の全面にｐ型の不純物を導入する。具体的には、例えばホウ素（Ｂ）を加速エネルギーが６０〜８０（ｋｅＶ）、ドーズ量が２×１０12（１／ｃｍ2 ）の条件でイオン注入する。イオン注入がなされた部位を破線２１で示す。
【００２５】
次に、図２（ｂ）に示すように、低圧ＣＶＤ法等により、シリコン酸化膜３上に耐酸化性（耐熱性）に優れた絶縁膜、ここではシリコン窒化膜４を膜厚５０ｎｍ程度に堆積形成する。続いて、低圧ＣＶＤ法等により、シリコン窒化膜４上に多結晶シリコン膜５を膜厚３００ｎｍ程度に堆積形成する。このとき、多結晶シリコン膜５の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。なお、先ずノンドープの多結晶シリコン膜を形成した後に、イオン注入によりリンを添加してもよい。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜５上にシリコン酸化膜６を比較的厚めに、例えば膜厚４００ｎｍ程度に堆積形成する。
【００２６】
次に、図２（ｃ）に示すように、シリコン酸化膜６上にフォトレジスト１１を塗布し、フォトリソグラフィーにより電極形状にフォトレジスト１１を加工する。続いて、フォトレジスト１１をマスクとしてシリコン酸化膜６及び多結晶シリコン膜５をドライエッチングして、フォトレジスト１１に倣って第１の素子活性領域となる部位を囲む形状となるようにシリコン酸化膜６及び多結晶シリコン膜５を残す。
【００２７】
次に、図２（ｄ）に示すように、フォトレジスト１１を灰化処理等により除去した後、低圧ＣＶＤ法等により、シリコン酸化膜６及び多結晶シリコン膜５を覆うようにフォトレジスト１２を塗布し、フォトリソグラフィーによりフォトレジスト１２を加工する。続いて、フォトレジスト１２をマスクとしてシリコン窒化膜４をドライエッチングし、フォトレジスト１２に倣って第２の素子活性領域となる部位を囲む形状となるようにシリコン窒化膜４を除去して開口４ａを形成し、下層のシリコン酸化膜３を露出させる。
【００２８】
次に、図３（ａ）に示すように、フォトレジスト１２をマスクとし、シリコン酸化膜３を介してシリコン半導体基板１の表面領域にチャネルストッパーとなるｐ型の不純物を導入する。具体的には、例えばホウ素（Ｂ）を加速エネルギーが５０（ｋｅＶ）、ドーズ量が２×１０13（１／ｃｍ2 ）の条件でイオン注入する。イオン注入がなされた部位を破線２２で示す。
【００２９】
次に、図３（ｂ）に示すように、フォトレジスト１２を灰化処理等により除去した後、多結晶シリコン膜５及びシリコン酸化膜６を覆うように全面に耐酸化性（耐熱性）に優れた絶縁膜、ここではシリコン窒化膜７を膜厚４００ｎｍ程度に堆積形成する。
【００３０】
次に、図３（ｃ）に示すように、シリコン窒化膜７の全面を異方性ドライエッチングし、多結晶シリコン膜５及びシリコン酸化膜６の側面及びシリコン窒化膜４に形成された開口４ａの露出した側面のみにシリコン窒化膜７を残して、サイドウォール１３，１４を形成する。
【００３１】
次に、図３（ｄ）に示すように、ＬＯＣＯＳ法により、シリコン半導体基板１を例えば温度が１０００℃の条件で熱酸化し、シリコン半導体基板１の開口４ａから露出したシリコン酸化膜３の下部の部位に選択的に膜厚５５０ｎｍ程度のフィールド酸化膜８を形成し、第２の素子活性領域Ａ２が区画される。なお、フィールド酸化膜８の下部を覆うように、上述した破線２２で示すイオン注入による薄いチャネルストッパー層１０が形成される。このとき、多結晶シリコン膜５は耐酸化性のシリコン窒化膜４、厚いシリコン酸化膜６及び耐酸化性のシリコン窒化膜７からなるサイドウォール１３により囲まれているため、ＬＯＣＯＳ法による酸化の影響が抑止されるとともに、開口４ａの露出した側面に形成されたシリコン窒化膜７からなるサイドウォール１４の存在によりフィールド酸化膜８のバーズビークの発生が抑止される。
【００３２】
続いて、シリコン窒化膜４及びサイドウォール１４の表面に形成されたシリコン酸化膜（不図示）を除去した後、続いて例えばリン酸を用いてシリコン窒化膜４及びサイドウォール１４を除去する。このとき、シリコン窒化膜４の露出部位及び開口４ａの露出した側面に形成されたサイドウォール１４は膜厚が薄いために完全に除去されるが、多結晶シリコン膜５及びシリコン酸化膜６の側面に形成されたサイドウォール１３は膜厚が厚いために残存し、更に、多結晶シリコン膜５の存在によりその下層のシリコン窒化膜４も残存する。ここで、シリコン酸化膜３及びシリコン窒化膜４からなる２層構造膜をゲート絶縁膜とし、多結晶シリコン膜５からなるシールドプレート電極がキャップ絶縁膜であるシリコン酸化膜６とサイドウォール１３より囲まれてなるフィールドシールド素子分離構造９が完成し、第１の素子活性領域Ａ１が区画される。
【００３３】
以上説明したように、この時点で、シリコン半導体基板１上において、フィールドシールド素子分離構造９により第１の素子活性領域Ａ１が、フィールド酸化膜８により第２の素子活性領域Ａ２がそれぞれ画定される。ここで、フィールドシールド素子分離構造９は、半導体素子の高速動作化には若干劣るものの、微細なデザインルールには適しており、フィールド酸化膜８は、半導体素子の微細化には若干劣るものの、高速動作化には適している。従って、フィールドシールド素子分離構造９で区画される第１の素子活性領域Ａ１には、高速動作化よりも素子面積の縮小化による利益が大きい半導体素子、例えばメモリセル部を配することが好適であり、フィールド酸化膜８で区画される第２の素子活性領域Ａ２には、素子面積の縮小化よりも高速動作化による利益が大きい半導体素子、例えば前記メモリセル部の周辺回路部を配することが好適である。そこで、本実施形態においては、以下に示すように、第１の素子活性領域Ａ１にはＤＲＡＭのメモリセル部を、第２の素子活性領域Ａ２にはその周辺回路用トランジスタをそれぞれ形成する。
【００３４】
即ち、先ず図４（ａ）に示すように、シリコン酸化膜６（及びその側面のサイドウォール１３）の上部を異方性エッチングにより膜厚５０ｎｍ程度分だけ除去する。このとき、第１及び第２の素子活性領域Ａ１，Ａ２において露出したシリコン酸化膜３も除去されることになる。ここで、シリコン酸化膜３が除かれて露出したシリコン半導体基板１の表面部位は主に異方性エッチングにより損傷を受けており、この損傷を取り除くために、この表面部位を熱酸化して犠牲酸化膜（不図示）を形成する。
【００３５】
次に、この犠牲酸化膜を除去した後、再び露出したシリコン半導体基板１の表面領域を熱酸化して、第１及び第２の素子活性領域Ａ１，Ａ２上に膜厚５〜１２ｎｍ程度のゲート酸化膜３１を形成する。このゲート酸化膜３１は、上述した損傷を含まないために高品質のものである。従って、ゲート酸化膜に発生しがちなピンホール等の不良発生率が大幅に低減される。
【００３６】
次に、図４（ｂ）に示すように、低圧ＣＶＤ法等により、全面に多結晶シリコン膜３２を膜厚４００ｎｍ程度に堆積形成する。このとき、多結晶シリコン膜３２の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。なお、先ずノンドープの多結晶シリコン膜を形成した後に、イオン注入によりリンを添加してもよい。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜３２上にシリコン酸化膜３３を膜厚２００ｎｍ程度に堆積形成する。
【００３７】
次に、図４（ｃ）に示すように、シリコン酸化膜３３及び多結晶シリコン膜３２にフォトリソグラフィー及びそれに続くドライエッチングを施して、第１及び第２の素子活性領域Ａ１，Ａ２にそれぞれ多結晶シリコン膜３２からなるゲート電極３４及びシリコン酸化膜３３からなるキャップ絶縁膜３５をパターン形成する。このとき、各ゲート電極３４はフィールド酸化膜８或いはフィールドシールド素子分離構造９を跨いで延在する帯状に形成され、図示の例ではゲート電極３４がフィールド酸化膜８上を跨ぐ様子が示されている。
【００３８】
次に、図５（ａ）に示すように、第１及び第２の素子活性領域Ａ１，Ａ２にソース３９及びドレイン４０をそれぞれ形成する。本実施形態では、トランジスタの耐圧の向上を考慮して、以下に示すように、いわゆるＬＤＤ構造のソース３９及びドレイン４０を形成する。
【００３９】
先ず、キャップ絶縁膜３５上に形成されたフォトレジスト（不図示）をマスクとして、第１及び第２の素子活性領域Ａ１，Ａ２におけるゲート電極３４の両側のシリコン半導体基板１の表面領域にｎ型の不純物を導入する。具体的には、例えばリン（Ｐ）を加速エネルギーが７０（ｋｅＶ）、ドーズ量が１×１０13（１／ｃｍ2 ）の条件でイオン注入し、比較的低濃度の第１の拡散層３６を形成する。
【００４０】
次に、フォトレジストを灰化処理等により除去した後、低圧ＣＶＤ法等により、ゲート電極３４及びキャップ絶縁膜３５を覆うように全面にシリコン酸化膜（不図示）を膜厚３００ｎｍ程度に堆積形成する。続いて、このシリコン酸化膜の全面を異方性ドライエッチングして、ゲート電極３４及びキャップ絶縁膜３５の側面のみにシリコン酸化膜を残し、サイドウォール３７を形成する。
【００４１】
しかる後、キャップ絶縁膜３５及びサイドウォール３７をマスクとして、第１及び第２の素子活性領域Ａ１，Ａ２におけるサイドウォール３７の両側のシリコン半導体基板１の表面領域にゲート酸化膜３１を介してｎ型の不純物を導入する。具体的には、例えば砒素（Ａｓ）を加速エネルギーが５０〜８０（ｋｅＶ）、ドーズ量が５×１０14〜１×１０16（１／ｃｍ2 ）の条件でイオン注入し、所定の熱処理を施すことにより、比較的高濃度の第２の拡散層３８を形成する。このとき、サイドウォール３７の下部に残存する第１の拡散層３６と第２の拡散層３８が接合され、ソース３９及びドレイン４０が形成される。ここで、第１及び第２の素子活性領域Ａ１には、ソース３９及びドレイン４０と、そのチャネル上にゲート酸化膜３１を介してゲート電極３４とから構成されるＭＯＳトランジスタがそれぞれ完成し、第１の素子活性領域Ａ１ではメモリセル部の選択トランジスタ４１となり、第２の素子活性領域Ａ２ではメモリセル部の周辺回路用トランジスタ４２となる。
【００４２】
次に、図５（ｂ）に示すように、第１の素子活性領域Ａ１におけるゲート電極３４とフィールドシールド電極９との間に、ストレージノード電極５１上に誘電体膜５２を介してセルプレート電極５３が積層されてなるメモリキャパシタ４３を形成する。
【００４３】
具体的には、先ず、ゲート電極３４の両側のゲート酸化膜３１を除去してシリコン半導体基板１の表面を露出させた後、低圧ＣＶＤ法等により、全面に多結晶シリコン膜を膜厚が１００ｎｍ程度に形成し、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、第１の素子活性領域Ａ１のキャップ絶縁膜３５上から隣接するフィールドシールド素子分離構造９上にかけて覆い、ソース３９と接続されてなるストレージノード電極５１を形成する。
【００４４】
続いて、ストレージノード電極５１を覆うように、膜厚５ｎｍ程度のシリコン窒化膜を形成した後、熱酸化法により前記シリコン窒化膜の一部を酸化して、誘電体膜（ＯＮＯ膜）５２を形成する。
【００４５】
しかる後、誘電体膜５２上を含む全面に膜厚が１００ｎｍ程度の多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングして、ストレージノード電極５１を誘電体膜５２を介して覆う所定形状のセルプレート電極５３を形成し、メモリキャパシタ４３を完成させる。
【００４６】
次に、図５（ｃ）に示すように、低圧ＣＶＤ法等により、メモリキャパシタ４３上を含むシリコン半導体基板１の全面を覆うように膜厚が５００ｎｍ程度の例えばＢＰＳＧ（Boron-Phospho Silicate Glass）膜を形成し、リフロー処理を施して表面を平坦化して層間絶縁膜５４を形成する。
【００４７】
続いて、層間絶縁膜５４にフォトリソグラフィー及びそれに続くドライエッチングを施して、第１の素子活性領域Ａ１においては、ドレイン４０の表面の一部を露出させるコンタクト孔５５や、セルプレート電極５３の表面の一部を露出させるコンタクト孔５６、選択トランジスタ４１のキャップ絶縁膜３５を穿ってゲート電極３４の表面の一部を露出させるコンタクト孔５７をそれぞれ形成し、第２の素子活性領域Ａ２においては、周辺回路用トランジスタ４２のソース３９及びドレイン４０の表面の一部を露出させるコンタクト孔５８，５９や、図示の例ではフィールド酸化膜８上を跨ぐ周辺回路用トランジスタ４２のキャップ絶縁膜３５を穿ってゲート電極３４の表面の一部を露出させるコンタクト孔６０をそれぞれ形成する。
【００４８】
続いて、スパッタ法により、コンタクト孔５５〜６０内を含む全面にアルミニウム合金膜を形成し、このアルミニウム合金膜にフォトリソグラフィー及びそれに続くドライエッチングを施す。このとき、コンタクト孔５５〜６０をそれぞれ充填し、層間絶縁膜５４上で所定の帯状に延在する各配線層６１〜６６を形成する。
【００４９】
続いて、各配線層６１〜６６を覆うように層間絶縁膜５４の全面に膜厚が５００ｎｍ程度の例えばＢＰＳＧ（Boron-Phospho Silicate Glass）膜を形成し、リフロー処理を施して表面を平坦化して層間絶縁膜６７を形成する。
【００５０】
しかる後、層間絶縁膜６７上に各種の配線層７１〜７４を形成する等の諸工程を経て、第１の素子活性領域Ａ１にメモリセル部を、第２の素子活性領域Ａ２にメモリセル部の周辺回路部を備えたＤＲＡＭを完成させる。
【００５１】
以上説明したように、本実施形態によれば、ＬＯＣＯＳ法によるフィールド酸化膜８とフィールドシールド法によるフィールドシールド素子分離構造９とを同一基板１上に形成し、両者の長所を同一チップで実現させ、しかも製造工程を局所的のみならず全体的に短縮化することが可能となる。
【００５２】
なお、本実施形態では、揮発性の半導体メモリであるＤＲＡＭについて例示したが、本発明はこれに限定されるものではない。例えば、ＥＥＰＲＯＭ等の不揮発性の半導体メモリなどのように、ＬＯＣＯＳ法とフィールドシールド法の各々の長所が生かされ得る半導体装置全般に適用可能である。
【００５３】
【発明の効果】
本発明によれば、ＬＯＣＯＳ法によるフィールド酸化膜とフィールドシールド法によるフィールドシールド素子分離構造とを同一基板上に形成し、両者の長所を同一チップで実現させ、しかも製造工程を局所的のみならず全体的に短縮化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態のＤＲＡＭの主要構成を示す概略平面図である。
【図２】本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】半導体装置における素子分離法の１つであるＬＯＣＯＳ法で形成されたフィールド酸化膜を示す概略断面図である。
【図７】半導体装置における素子分離法の１つであるフィールドシールド法で形成されたフィールドシールド素子分離構造を示す概略断面図である。
【符号の説明】
１ シリコン半導体基板
２ ｐ型ウェル
３，６ シリコン酸化膜
４，７，３３ シリコン窒化膜
４ａ 開口
５，３２ 多結晶シリコン膜
８ フィールド酸化膜
９ フィールドシールド素子分離構造
１１，１２ フォトレジスト
１３，１４ （シリコン窒化膜からなる）サイドウォール
２１，２２ 破線
３１ ゲート酸化膜
３４ ゲート電極
３５ キャップ絶縁膜
３６ 第１の拡散層
３７ （シリコン酸化膜からなる）サイドウォール
３８ 第２の拡散層
３９ ソース
４０ ドレイン
４１ 選択トランジスタ
４２ 周辺回路用トランジスタ
４３ メモリキャパシタ
５１ ストレージノード電極
５２ 誘電体膜
５３ セルプレート電極
５４，６７ 層間絶縁膜
５５〜６０ コンタクト孔
６１〜６６，７１〜７４ 配線
Ａ１ 第１の素子活性領域
Ａ２ 第２の素子活性領域
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、周辺回路部を有するＤＲＡＭ等の半導体メモリに適用して好適なものである。
【０００２】
【従来の技術】
従来、半導体装置の好適な素子分離法としては、ＬＯＣＯＳ法やフィールドシールド法、トレンチ分離法等が挙げられる。これらの素子分離法は、それぞれ長所と短所を持っており、半導体装置の種類やデザインルール、用いられる半導体製造装置に応じて選択される。
【０００３】
例えば、最も多用されているＬＯＣＯＳ法について説明すると、図６に示すように、先ず、シリコン半導体基板１０１上に熱酸化膜及びシリコン窒化膜（不図示）を順次形成し、フォトレジストをマスクとしてシリコン窒化膜を素子分離領域に残すようにパターニングする。続いて、全面を酸化してシリコン窒化膜の存しない熱酸化膜が露出した部位に選択的にフィールド酸化膜１０２を形成する。しかる後、シリコン窒化膜及び熱酸化膜を除去する。
【０００４】
次に、フィールドシールド法について説明すると、図７に示すように、先ず、シリコン半導体基板２０１上に熱酸化膜２０２を形成し、この熱酸化膜２０２上に多結晶シリコン膜２０３を例えばＰＨ3 ガスを流してＰ（リン）を添加しながら形成し、更にこの多結晶シリコン膜２０３上にシリコン酸化膜２０４を形成する。続いて、フォトレジストをマスクとしてシリコン酸化膜２０４及び多結晶シリコン膜２０３を素子分離領域に残すようにパターニングする。しかる後、全面にシリコン酸化膜２０５を形成し、このシリコン酸化膜２０５の全面を異方性エッチングして、多結晶シリコン膜２０３及びシリコン酸化膜２０４の側面のみにシリコン酸化膜２０５を残してサイドウォールを形成し、フィールドシールド素子分離構造を完成させる。
【０００５】
【発明が解決しようとする課題】
上述のＬＯＣＯＳ法は、形成されるフィールド酸化膜１０２が極めて安定に素子分離を行うことができるとともに、比較的処理工程数が少ないという利点を有する反面、フィールド酸化膜１０２の端部１０３にバーズビークが形成されるため、狭チャネル効果によるしきい値電圧の変動に起因する動作不良が発生しがちであるという欠点を有する。従って、このＬＯＣＯＳ法は、半導体素子の高速動作化には適しているものの、微細なデザインルールには適さない。
【０００６】
一方、上述のフィールドシールド法は、狭チャネル効果の発生が抑止されるために安定な動作が得られるという利点を有する反面、下部のシリコン半導体基板部位の電位を固定して素子分離を行うために回路設計上複雑となることに加え、段差が大きいことや容量成分の増加等の欠点を有する。従って、このフィールドシールド法は、ＬＯＣＯＳ法とは逆に、微細なデザインルールには適しているものの、半導体素子の高速動作化には適さない。
【０００７】
例えば、特開平２−３２５７号公報には、同一基板上に、ＬＯＣＯＳ法によるフィールド酸化膜とフィールドシールド法によるフィールドシールド素子分離構造とが形成された半導体装置が例示されている。この半導体装置の製造方法の概要を以下に示す。先ず、半導体基板上に、ＳｉＯ2 層、Ｓｉ3 Ｎ4 層、多結晶シリコン層及びＳｉ3 Ｎ4 層を順次形成する。続いて、上層のＳｉ3 Ｎ4 層をパターニングしてマスク層を形成し、ＬＯＣＯＳ法によりマスク層の両側の多結晶シリコン層を熱酸化して厚いＳｉＯ2 層を形成し、マスク層及び厚いＳｉＯ2 層を除去する。このとき、厚いＳｉＯ2 層にはバーズビークが形成されるため、このＳｉＯ2 層を除去した後には、残った多結晶シリコン膜は側面がテーパ状となる。そして、下層のＳｉ3 Ｎ4 層をパターニングして所定部位を除去した後、多結晶シリコン膜の表面及び露出した最下層のＳｉＯ2 層下の半導体基板を熱酸化して、フィールドシールド素子分離構造を完成させるとともに、フィールド酸化膜を形成する。
【０００８】
この特開平２−３２５７号公報の技術によれば、フィールドシールド素子分離構造の段差の低減が図られ、しかもフィールドシールド素子分離構造のゲート絶縁膜とフィールド酸化膜を形成する際に用いるマスク層を同一のＳｉ3 Ｎ4 層を利用するため、製造工程の短縮化が実現される。しかしながら、この技術においては、上述のようにＬＯＣＯＳ法による熱酸化工程を２度行うことが必要であるため、その分製造工程の増加を来し、上述の効果が相殺され、更には却って製造工程の煩雑化を招くおそれがある。
【０００９】
そこで、本発明の目的は、ＬＯＣＯＳ法によるフィールド酸化膜とフィールドシールド法によるフィールドシールド素子分離構造とを同一基板上に形成し、両者の長所を同一チップで実現させ、しかも製造工程を局所的のみならず全体として短縮化することを可能とする半導体装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に、第１の絶縁膜を介して、耐酸化性の第２の絶縁膜、導電膜及び第３の絶縁膜を順次形成する第１の工程と、前記第３の絶縁膜及び前記導電膜をパターニングし、前記半導体基板上の第１の素子活性領域を囲むシールドプレート電極となる部位に前記第３の絶縁膜及び前記導電膜を残す第２の工程と、前記第２の絶縁膜をパターニングし、第２の素子活性領域となる部位を囲む形状に前記第２の絶縁膜を除去する第３の工程と、少なくとも前記導電膜の露出した側面及び前記第２の絶縁膜の露出した側面に耐酸化性の第４の絶縁膜を形成する第４の工程と、前記第２の絶縁膜及び前記第４の絶縁膜をマスクとし、前記半導体基板を酸化して、前記半導体基板上に前記第２の素子活性領域を区画するフィールド酸化膜を選択的に形成する第５の工程と、少なくとも前記導電膜の側面及び底面に残るように、前記第１の絶縁膜、前記第２の絶縁膜及び前記第４の絶縁膜を除去し、前記半導体基板上に前記第１の素子活性領域を区画するフィールドシールド素子分離構造を形成する第６の工程とを有する。
【００１６】
本発明の半導体装置の製造方法の一態様例は、前記第１の工程の前に、前記第１の絶縁膜を介して前記半導体基板の表面領域にしきい値制御用の不純物を導入する第７の工程を更に有する。
【００１７】
本発明の半導体装置の製造方法の一態様例は、前記第３の工程の後、前記第４の工程の前に、露出した前記第１の絶縁膜を介して前記半導体基板の表面領域にチャネルストッパー用の不純物を導入する第８の工程を更に有する。
【００１８】
本発明の半導体装置の製造方法の一態様例においては、前記第２の絶縁膜及び前記第４の絶縁膜をシリコン窒化膜とする。
【００１９】
本発明の半導体装置の製造方法の一態様例は、前記第６の工程の後に、前記第１の素子活性領域にはメモリセル部を、前記第２の素子活性領域には前記メモリセル部の周辺回路部をそれぞれ形成する第９の工程を更に有する。
【００２０】
本発明の半導体装置の製造方法の一態様例は、前記第９の工程において、前記メモリセル部を選択トランジスタ及びメモリキャパシタから構成する。
【００２１】
【作用】
本発明の半導体装置の製造方法においては、第１の素子分離構造であるフィールドシールド素子分離構造のシールドプレート電極となる導電膜のゲート絶縁膜を第１の絶縁膜と耐酸化性の第２の絶縁膜との２層構造膜とし、この２層構造膜を第２の素子分離構造となるフィールド酸化膜の形成に利用する。即ち、導電膜とそのキャップ絶縁膜となる第３の絶縁膜をパターン形成した後、フィールド酸化膜の形成部位の第２の絶縁膜を除去し、導電膜の露出した側面及び第２の絶縁膜の露出した側面に耐酸化性の第４の絶縁膜を形成し、ＬＯＣＯＳ法によりフィールド酸化膜を形成する。このとき、導電膜は第２の絶縁膜、第３の絶縁膜及び第４の絶縁膜により囲まれているためにＬＯＣＯＳ法による酸化の影響が抑止されるとともに、第４の絶縁膜の存在によりフィールド酸化膜のバーズビークの発生が抑止される。しかる後、導電膜の下部のみに残るように第１及び第２の絶縁膜を除去することにより、第１の素子活性領域を区画するフィールドシールド素子分離構造と第２の素子活性領域を区画するフィールド酸化膜を完成させる。このように、本発明の半導体装置の製造方法によれば、製造工程を増加させることなく、同一基板上に容易且つ確実にフィールドシールド素子分離構造及びフィールド酸化膜が形成されることになる。
【００２２】
ここで、フィールドシールド素子分離構造は、半導体素子の高速動作化には若干劣るものの、微細なデザインルールには適しており、フィールド酸化膜は、半導体素子の微細化には若干劣るものの、高速動作化には適している。従って、フィールドシールド素子分離構造で区画される第１の素子活性領域には、高速動作化よりも素子面積の縮小化による利益が大きい半導体素子、例えばメモリセル部を配し、フィールド酸化膜で区画される第２の素子活性領域には、素子面積の縮小化よりも高速動作化による利益が大きい半導体素子、例えば前記メモリセル部の周辺回路部を配することにより、フィールドシールド素子分離構造及びフィールド酸化膜の各長所を十分に生かした総合的な高信頼性を備えてなる半導体装置が実現される。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を参照しながら詳細に説明する。本実施形態においては、半導体装置の記憶メモリとして有用なＤＲＡＭを例示し、このＤＲＡＭの構成を製造方法とともに説明する。図１は、本実施形態のＤＲＡＭのメモリセル部及びその周辺回路部の主要構成を示す概略平面図であり、図２〜図５は本実施形態のＤＲＡＭの製造方法を工程順に示しており、それぞれ図１中の一点鎖線Ａ−Ａ’に沿った断面に対応した概略断面図である。
【００２４】
先ず、図２（ａ）に示すように、ｐ型のシリコン半導体基板１にイオン注入によりｐ型ウェル及びｎ型ウェル（不図示）を形成し、ツインウェル構造とする。なお、本実施形態においては、図示の如くツインウェル構造のうちｐ型ウェル２上のみの領域を示す。続いて、シリコン半導体基板１の表面を熱酸化してシリコン酸化膜３を膜厚２０ｎｍ程度に形成し、後に形成される各トランジスタのしきい値を制御するためにシリコン酸化膜３を介してシリコン半導体基板１の表面領域の全面にｐ型の不純物を導入する。具体的には、例えばホウ素（Ｂ）を加速エネルギーが６０〜８０（ｋｅＶ）、ドーズ量が２×１０12（１／ｃｍ2 ）の条件でイオン注入する。イオン注入がなされた部位を破線２１で示す。
【００２５】
次に、図２（ｂ）に示すように、低圧ＣＶＤ法等により、シリコン酸化膜３上に耐酸化性（耐熱性）に優れた絶縁膜、ここではシリコン窒化膜４を膜厚５０ｎｍ程度に堆積形成する。続いて、低圧ＣＶＤ法等により、シリコン窒化膜４上に多結晶シリコン膜５を膜厚３００ｎｍ程度に堆積形成する。このとき、多結晶シリコン膜５の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。なお、先ずノンドープの多結晶シリコン膜を形成した後に、イオン注入によりリンを添加してもよい。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜５上にシリコン酸化膜６を比較的厚めに、例えば膜厚４００ｎｍ程度に堆積形成する。
【００２６】
次に、図２（ｃ）に示すように、シリコン酸化膜６上にフォトレジスト１１を塗布し、フォトリソグラフィーにより電極形状にフォトレジスト１１を加工する。続いて、フォトレジスト１１をマスクとしてシリコン酸化膜６及び多結晶シリコン膜５をドライエッチングして、フォトレジスト１１に倣って第１の素子活性領域となる部位を囲む形状となるようにシリコン酸化膜６及び多結晶シリコン膜５を残す。
【００２７】
次に、図２（ｄ）に示すように、フォトレジスト１１を灰化処理等により除去した後、低圧ＣＶＤ法等により、シリコン酸化膜６及び多結晶シリコン膜５を覆うようにフォトレジスト１２を塗布し、フォトリソグラフィーによりフォトレジスト１２を加工する。続いて、フォトレジスト１２をマスクとしてシリコン窒化膜４をドライエッチングし、フォトレジスト１２に倣って第２の素子活性領域となる部位を囲む形状となるようにシリコン窒化膜４を除去して開口４ａを形成し、下層のシリコン酸化膜３を露出させる。
【００２８】
次に、図３（ａ）に示すように、フォトレジスト１２をマスクとし、シリコン酸化膜３を介してシリコン半導体基板１の表面領域にチャネルストッパーとなるｐ型の不純物を導入する。具体的には、例えばホウ素（Ｂ）を加速エネルギーが５０（ｋｅＶ）、ドーズ量が２×１０13（１／ｃｍ2 ）の条件でイオン注入する。イオン注入がなされた部位を破線２２で示す。
【００２９】
次に、図３（ｂ）に示すように、フォトレジスト１２を灰化処理等により除去した後、多結晶シリコン膜５及びシリコン酸化膜６を覆うように全面に耐酸化性（耐熱性）に優れた絶縁膜、ここではシリコン窒化膜７を膜厚４００ｎｍ程度に堆積形成する。
【００３０】
次に、図３（ｃ）に示すように、シリコン窒化膜７の全面を異方性ドライエッチングし、多結晶シリコン膜５及びシリコン酸化膜６の側面及びシリコン窒化膜４に形成された開口４ａの露出した側面のみにシリコン窒化膜７を残して、サイドウォール１３，１４を形成する。
【００３１】
次に、図３（ｄ）に示すように、ＬＯＣＯＳ法により、シリコン半導体基板１を例えば温度が１０００℃の条件で熱酸化し、シリコン半導体基板１の開口４ａから露出したシリコン酸化膜３の下部の部位に選択的に膜厚５５０ｎｍ程度のフィールド酸化膜８を形成し、第２の素子活性領域Ａ２が区画される。なお、フィールド酸化膜８の下部を覆うように、上述した破線２２で示すイオン注入による薄いチャネルストッパー層１０が形成される。このとき、多結晶シリコン膜５は耐酸化性のシリコン窒化膜４、厚いシリコン酸化膜６及び耐酸化性のシリコン窒化膜７からなるサイドウォール１３により囲まれているため、ＬＯＣＯＳ法による酸化の影響が抑止されるとともに、開口４ａの露出した側面に形成されたシリコン窒化膜７からなるサイドウォール１４の存在によりフィールド酸化膜８のバーズビークの発生が抑止される。
【００３２】
続いて、シリコン窒化膜４及びサイドウォール１４の表面に形成されたシリコン酸化膜（不図示）を除去した後、続いて例えばリン酸を用いてシリコン窒化膜４及びサイドウォール１４を除去する。このとき、シリコン窒化膜４の露出部位及び開口４ａの露出した側面に形成されたサイドウォール１４は膜厚が薄いために完全に除去されるが、多結晶シリコン膜５及びシリコン酸化膜６の側面に形成されたサイドウォール１３は膜厚が厚いために残存し、更に、多結晶シリコン膜５の存在によりその下層のシリコン窒化膜４も残存する。ここで、シリコン酸化膜３及びシリコン窒化膜４からなる２層構造膜をゲート絶縁膜とし、多結晶シリコン膜５からなるシールドプレート電極がキャップ絶縁膜であるシリコン酸化膜６とサイドウォール１３より囲まれてなるフィールドシールド素子分離構造９が完成し、第１の素子活性領域Ａ１が区画される。
【００３３】
以上説明したように、この時点で、シリコン半導体基板１上において、フィールドシールド素子分離構造９により第１の素子活性領域Ａ１が、フィールド酸化膜８により第２の素子活性領域Ａ２がそれぞれ画定される。ここで、フィールドシールド素子分離構造９は、半導体素子の高速動作化には若干劣るものの、微細なデザインルールには適しており、フィールド酸化膜８は、半導体素子の微細化には若干劣るものの、高速動作化には適している。従って、フィールドシールド素子分離構造９で区画される第１の素子活性領域Ａ１には、高速動作化よりも素子面積の縮小化による利益が大きい半導体素子、例えばメモリセル部を配することが好適であり、フィールド酸化膜８で区画される第２の素子活性領域Ａ２には、素子面積の縮小化よりも高速動作化による利益が大きい半導体素子、例えば前記メモリセル部の周辺回路部を配することが好適である。そこで、本実施形態においては、以下に示すように、第１の素子活性領域Ａ１にはＤＲＡＭのメモリセル部を、第２の素子活性領域Ａ２にはその周辺回路用トランジスタをそれぞれ形成する。
【００３４】
即ち、先ず図４（ａ）に示すように、シリコン酸化膜６（及びその側面のサイドウォール１３）の上部を異方性エッチングにより膜厚５０ｎｍ程度分だけ除去する。このとき、第１及び第２の素子活性領域Ａ１，Ａ２において露出したシリコン酸化膜３も除去されることになる。ここで、シリコン酸化膜３が除かれて露出したシリコン半導体基板１の表面部位は主に異方性エッチングにより損傷を受けており、この損傷を取り除くために、この表面部位を熱酸化して犠牲酸化膜（不図示）を形成する。
【００３５】
次に、この犠牲酸化膜を除去した後、再び露出したシリコン半導体基板１の表面領域を熱酸化して、第１及び第２の素子活性領域Ａ１，Ａ２上に膜厚５〜１２ｎｍ程度のゲート酸化膜３１を形成する。このゲート酸化膜３１は、上述した損傷を含まないために高品質のものである。従って、ゲート酸化膜に発生しがちなピンホール等の不良発生率が大幅に低減される。
【００３６】
次に、図４（ｂ）に示すように、低圧ＣＶＤ法等により、全面に多結晶シリコン膜３２を膜厚４００ｎｍ程度に堆積形成する。このとき、多結晶シリコン膜３２の導電性を向上させるために、成膜中にＰＨ3 ガスを流しながらノンドープの多結晶シリコン膜を形成してリン（Ｐ）を添加する。なお、先ずノンドープの多結晶シリコン膜を形成した後に、イオン注入によりリンを添加してもよい。続いて、低圧ＣＶＤ法等により、多結晶シリコン膜３２上にシリコン酸化膜３３を膜厚２００ｎｍ程度に堆積形成する。
【００３７】
次に、図４（ｃ）に示すように、シリコン酸化膜３３及び多結晶シリコン膜３２にフォトリソグラフィー及びそれに続くドライエッチングを施して、第１及び第２の素子活性領域Ａ１，Ａ２にそれぞれ多結晶シリコン膜３２からなるゲート電極３４及びシリコン酸化膜３３からなるキャップ絶縁膜３５をパターン形成する。このとき、各ゲート電極３４はフィールド酸化膜８或いはフィールドシールド素子分離構造９を跨いで延在する帯状に形成され、図示の例ではゲート電極３４がフィールド酸化膜８上を跨ぐ様子が示されている。
【００３８】
次に、図５（ａ）に示すように、第１及び第２の素子活性領域Ａ１，Ａ２にソース３９及びドレイン４０をそれぞれ形成する。本実施形態では、トランジスタの耐圧の向上を考慮して、以下に示すように、いわゆるＬＤＤ構造のソース３９及びドレイン４０を形成する。
【００３９】
先ず、キャップ絶縁膜３５上に形成されたフォトレジスト（不図示）をマスクとして、第１及び第２の素子活性領域Ａ１，Ａ２におけるゲート電極３４の両側のシリコン半導体基板１の表面領域にｎ型の不純物を導入する。具体的には、例えばリン（Ｐ）を加速エネルギーが７０（ｋｅＶ）、ドーズ量が１×１０13（１／ｃｍ2 ）の条件でイオン注入し、比較的低濃度の第１の拡散層３６を形成する。
【００４０】
次に、フォトレジストを灰化処理等により除去した後、低圧ＣＶＤ法等により、ゲート電極３４及びキャップ絶縁膜３５を覆うように全面にシリコン酸化膜（不図示）を膜厚３００ｎｍ程度に堆積形成する。続いて、このシリコン酸化膜の全面を異方性ドライエッチングして、ゲート電極３４及びキャップ絶縁膜３５の側面のみにシリコン酸化膜を残し、サイドウォール３７を形成する。
【００４１】
しかる後、キャップ絶縁膜３５及びサイドウォール３７をマスクとして、第１及び第２の素子活性領域Ａ１，Ａ２におけるサイドウォール３７の両側のシリコン半導体基板１の表面領域にゲート酸化膜３１を介してｎ型の不純物を導入する。具体的には、例えば砒素（Ａｓ）を加速エネルギーが５０〜８０（ｋｅＶ）、ドーズ量が５×１０14〜１×１０16（１／ｃｍ2 ）の条件でイオン注入し、所定の熱処理を施すことにより、比較的高濃度の第２の拡散層３８を形成する。このとき、サイドウォール３７の下部に残存する第１の拡散層３６と第２の拡散層３８が接合され、ソース３９及びドレイン４０が形成される。ここで、第１及び第２の素子活性領域Ａ１には、ソース３９及びドレイン４０と、そのチャネル上にゲート酸化膜３１を介してゲート電極３４とから構成されるＭＯＳトランジスタがそれぞれ完成し、第１の素子活性領域Ａ１ではメモリセル部の選択トランジスタ４１となり、第２の素子活性領域Ａ２ではメモリセル部の周辺回路用トランジスタ４２となる。
【００４２】
次に、図５（ｂ）に示すように、第１の素子活性領域Ａ１におけるゲート電極３４とフィールドシールド電極９との間に、ストレージノード電極５１上に誘電体膜５２を介してセルプレート電極５３が積層されてなるメモリキャパシタ４３を形成する。
【００４３】
具体的には、先ず、ゲート電極３４の両側のゲート酸化膜３１を除去してシリコン半導体基板１の表面を露出させた後、低圧ＣＶＤ法等により、全面に多結晶シリコン膜を膜厚が１００ｎｍ程度に形成し、この多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、第１の素子活性領域Ａ１のキャップ絶縁膜３５上から隣接するフィールドシールド素子分離構造９上にかけて覆い、ソース３９と接続されてなるストレージノード電極５１を形成する。
【００４４】
続いて、ストレージノード電極５１を覆うように、膜厚５ｎｍ程度のシリコン窒化膜を形成した後、熱酸化法により前記シリコン窒化膜の一部を酸化して、誘電体膜（ＯＮＯ膜）５２を形成する。
【００４５】
しかる後、誘電体膜５２上を含む全面に膜厚が１００ｎｍ程度の多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングして、ストレージノード電極５１を誘電体膜５２を介して覆う所定形状のセルプレート電極５３を形成し、メモリキャパシタ４３を完成させる。
【００４６】
次に、図５（ｃ）に示すように、低圧ＣＶＤ法等により、メモリキャパシタ４３上を含むシリコン半導体基板１の全面を覆うように膜厚が５００ｎｍ程度の例えばＢＰＳＧ（Boron-Phospho Silicate Glass）膜を形成し、リフロー処理を施して表面を平坦化して層間絶縁膜５４を形成する。
【００４７】
続いて、層間絶縁膜５４にフォトリソグラフィー及びそれに続くドライエッチングを施して、第１の素子活性領域Ａ１においては、ドレイン４０の表面の一部を露出させるコンタクト孔５５や、セルプレート電極５３の表面の一部を露出させるコンタクト孔５６、選択トランジスタ４１のキャップ絶縁膜３５を穿ってゲート電極３４の表面の一部を露出させるコンタクト孔５７をそれぞれ形成し、第２の素子活性領域Ａ２においては、周辺回路用トランジスタ４２のソース３９及びドレイン４０の表面の一部を露出させるコンタクト孔５８，５９や、図示の例ではフィールド酸化膜８上を跨ぐ周辺回路用トランジスタ４２のキャップ絶縁膜３５を穿ってゲート電極３４の表面の一部を露出させるコンタクト孔６０をそれぞれ形成する。
【００４８】
続いて、スパッタ法により、コンタクト孔５５〜６０内を含む全面にアルミニウム合金膜を形成し、このアルミニウム合金膜にフォトリソグラフィー及びそれに続くドライエッチングを施す。このとき、コンタクト孔５５〜６０をそれぞれ充填し、層間絶縁膜５４上で所定の帯状に延在する各配線層６１〜６６を形成する。
【００４９】
続いて、各配線層６１〜６６を覆うように層間絶縁膜５４の全面に膜厚が５００ｎｍ程度の例えばＢＰＳＧ（Boron-Phospho Silicate Glass）膜を形成し、リフロー処理を施して表面を平坦化して層間絶縁膜６７を形成する。
【００５０】
しかる後、層間絶縁膜６７上に各種の配線層７１〜７４を形成する等の諸工程を経て、第１の素子活性領域Ａ１にメモリセル部を、第２の素子活性領域Ａ２にメモリセル部の周辺回路部を備えたＤＲＡＭを完成させる。
【００５１】
以上説明したように、本実施形態によれば、ＬＯＣＯＳ法によるフィールド酸化膜８とフィールドシールド法によるフィールドシールド素子分離構造９とを同一基板１上に形成し、両者の長所を同一チップで実現させ、しかも製造工程を局所的のみならず全体的に短縮化することが可能となる。
【００５２】
なお、本実施形態では、揮発性の半導体メモリであるＤＲＡＭについて例示したが、本発明はこれに限定されるものではない。例えば、ＥＥＰＲＯＭ等の不揮発性の半導体メモリなどのように、ＬＯＣＯＳ法とフィールドシールド法の各々の長所が生かされ得る半導体装置全般に適用可能である。
【００５３】
【発明の効果】
本発明によれば、ＬＯＣＯＳ法によるフィールド酸化膜とフィールドシールド法によるフィールドシールド素子分離構造とを同一基板上に形成し、両者の長所を同一チップで実現させ、しかも製造工程を局所的のみならず全体的に短縮化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態のＤＲＡＭの主要構成を示す概略平面図である。
【図２】本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本発明の実施形態のＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】半導体装置における素子分離法の１つであるＬＯＣＯＳ法で形成されたフィールド酸化膜を示す概略断面図である。
【図７】半導体装置における素子分離法の１つであるフィールドシールド法で形成されたフィールドシールド素子分離構造を示す概略断面図である。
【符号の説明】
１ シリコン半導体基板
２ ｐ型ウェル
３，６ シリコン酸化膜
４，７，３３ シリコン窒化膜
４ａ 開口
５，３２ 多結晶シリコン膜
８ フィールド酸化膜
９ フィールドシールド素子分離構造
１１，１２ フォトレジスト
１３，１４ （シリコン窒化膜からなる）サイドウォール
２１，２２ 破線
３１ ゲート酸化膜
３４ ゲート電極
３５ キャップ絶縁膜
３６ 第１の拡散層
３７ （シリコン酸化膜からなる）サイドウォール
３８ 第２の拡散層
３９ ソース
４０ ドレイン
４１ 選択トランジスタ
４２ 周辺回路用トランジスタ
４３ メモリキャパシタ
５１ ストレージノード電極
５２ 誘電体膜
５３ セルプレート電極
５４，６７ 層間絶縁膜
５５〜６０ コンタクト孔
６１〜６６，７１〜７４ 配線
Ａ１ 第１の素子活性領域
Ａ２ 第２の素子活性領域
Claims (6)
- 半導体基板上に、第１の絶縁膜を介して、耐酸化性の第２の絶縁膜、導電膜及び第３の絶縁膜を順次形成する第１の工程と、
前記第３の絶縁膜及び前記導電膜をパターニングし、前記半導体基板上の第１の素子活性領域を囲むシールドプレート電極となる部位に前記第３の絶縁膜及び前記導電膜を残す第２の工程と、
前記第２の絶縁膜をパターニングし、第２の素子活性領域となる部位を囲む形状に前記第２の絶縁膜を除去する第３の工程と、
少なくとも前記導電膜の露出した側面及び前記第２の絶縁膜の露出した側面に耐酸化性の第４の絶縁膜を形成する第４の工程と、
前記第２の絶縁膜及び前記第４の絶縁膜をマスクとし、前記半導体基板を酸化して、前記半導体基板上に前記第２の素子活性領域を区画するフィールド酸化膜を選択的に形成する第５の工程と、
少なくとも前記導電膜の側面及び底面に残るように、前記第１の絶縁膜、前記第２の絶縁膜及び前記第４の絶縁膜を除去し、前記半導体基板上に前記第１の素子活性領域を区画するフィールドシールド素子分離構造を形成する第６の工程とを有することを特徴とする半導体装置の製造方法。 - 前記第１の工程の前に、前記第１の絶縁膜を介して前記半導体基板の表面領域にしきい値制御用の不純物を導入する第７の工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第３の工程の後、前記第４の工程の前に、露出した前記第１の絶縁膜を介して前記半導体基板の表面領域にチャネルストッパー用の不純物を導入する第８の工程を更に有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第２の絶縁膜及び前記第４の絶縁膜をシリコン窒化膜とすることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記第６の工程の後に、前記第１の素子活性領域にはメモリセル部を、前記第２の素子活性領域には前記メモリセル部の周辺回路部をそれぞれ形成する第９の工程を更に有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記第９の工程において、前記メモリセル部を選択トランジスタ及びメモリキャパシタから構成することを特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| JPH10326826A JPH10326826A (ja) | 1998-12-08 |
| JP3850104B2 true JP3850104B2 (ja) | 2006-11-29 |
Family
ID=15489345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15009297A Expired - Lifetime JP3850104B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3850104B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2013088806A1 (ja) * | 2011-12-13 | 2013-06-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 医用画像を検索する方法、装置及びコンピュータプログラム |
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| Publication number | Publication date |
|---|---|
| JPH10326826A (ja) | 1998-12-08 |
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