JP3516616B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Description
方法及び半導体装置に関し、より詳細には、メモリセル
部と周辺回路部とからなる半導体装置におけるメモリセ
ル部のトランジスタのゲートにシングルサイドウォール
スペーサを、周辺回路部のトランジスタのゲートにデュ
アルサイドウォールスペーサを有する半導体装置の製造
方法及び半導体装置に関する。
ICやLSIなどの半導体装置の高集積化は著しく、高
度な微細化技術が必要になっている。例えば、半導体メ
モリなどに多様化されるMOS型構造の半導体装置は、
1つのウエル上に複数のゲート電極が配置している。よ
って、これらゲート電極間は、半導体装置の微細化によ
って、ますます狭くなってきている。
高電界によるホットキャリアが生じ、このホットキャリ
アが半導体装置のゲート酸化膜中に注入されるため、ト
ランジスタ特性の劣化が問題になっている。これに対し
て、ゲート酸化膜上のポリシリコンゲート側壁にサイド
ウォールを設け、このサイドウォール下部のドレイン近
傍にLDD(Lightly Doped Drain)構造を設け、この
領域における電界緩和により、ホットキャリアによる特
性の劣化を防止する方法が提案されている。ところで、
半導体メモリとして、随時に書き込み及び読み出しがで
きる不揮発性のフラッシュ・メモリがある。
リセル部及び図4(b)の周辺回路部に示したように、
p型のシリコン基板1上のメモリセル部及び周辺回路部
にそれぞれトランジスタが形成されており、このトラン
ジスタが上層に形成された配線層と、コンタクトプラグ
を介して接続されて構成されている。
よるドレイン領域及びコントロールゲート7に高電界を
かけ、トンネル酸化膜5を通してフローティングゲート
6に電荷を注入することにより書き込みを行い、n+層
11及びn-層12によるソース領域にポジティブ、コ
ントロールゲート7にネガティブの電界をかけて電荷を
ソース領域側へ引き抜くことにより、消去が行われる。
よって、このようなフラッシュ・メモリなどの不揮発性
半導体記憶装置においては、メモリセル部では高集積化
及び微細化を実現するとともに、周辺回路部ではトラン
ジスタの厳しい耐圧仕様を確保しなければならない。
略化するなどの観点から、一般に周辺回路部のトランジ
スタとメモリセル部のトランジスタを同時に形成する方
法が採られている。これに伴って、それらのゲート側壁
のサイドウォールも同時に形成することとなり、耐圧仕
様の厳しい周辺回路部のトランジスタのサイドウォール
の厚膜化に支配されて、メモリセル部におけるトランジ
スタのサイドウォールも同様に厚膜で形成されることと
なる。
タのゲートのサイドウォールの厚膜化は、ますます高集
積化され、ゲート間の間隔が狭くなった場合に、図4
(a)に示したように、コンタクトプラグとトランジス
タのソース/ドレイン領域とのコンタクトの確保を困難
にする。このため、半導体装置の微細化及び高集積化と
コンタクトの確保との両立を図ることが要求されてい
る。
あり、新たなマスク工程を増やすことなく、耐圧仕様の
厳しい周辺回路部におけるトランジスタのサイドウォー
ルに比較して、メモリセル部におけるトランジスタのサ
イドウォールを薄膜化することができる半導体装置の製
造方法及び半導体装置を提供することを目的とする。
導体基板上のメモリセル部と周辺回路部とにそれぞれ複
数のトランジスタを備える半導体装置の製造に際して、
(a)前記周辺回路部にトランジスタのゲートを形成
し、(b)該ゲート側壁に第1サイドウォールスペーサ
を形成し、(c)前記メモリセル部にトランジスタのゲ
ートを形成し、(d)前記周辺回路部及びメモリセル部
におけるゲート側壁に第2サイドウォールスペーサを形
成することにより、前記周辺回路部のトランジスタには
デュアルサイドウォールスペーサを、前記メモリセル部
のトランジスタにはシングルサイドウォールスペーサを
それぞれ形成する半導体装置の製造方法が提供される。
おいては、まず、同一半導体基板上に、メモリセル部と
周辺回路部をと規定し、少なくとも1つの不純物領域
(ウェル)、素子分離膜、酸化膜等を形成する。
する。半導体基板に形成される不純物領域は、公知の方
法、例えば、イオン注入、熱拡散法等により、p型又は
n型の所望の不純物濃度で形成することができる。素子
分離膜は、公知の方法、例えば、LOCOS法、トレン
チ素子分離法等を適宜選択して形成することができる。
酸化膜は、公知の方法、例えば、熱酸化、CVD法等に
より、比較的薄膜状に、すなわちメモリセル部における
トランジスタのゲート酸化膜又はトンネル酸化膜として
利用できる薄膜状に形成することが好ましい。
体基板上の周辺回路部におけるトランジスタのゲートを
形成する。ゲートは、通常半導体装置のゲート電極の形
成に使用される材料、膜厚等であれば特に限定されるも
のではない。例えば、ポリシリコンの単層、ポリシリコ
ンとチタン、タングステン等の高融点金属とのシリサイ
ド、これらの複数層等により形成することができる。膜
厚は、例えば、1500〜3500Å程度が挙げられ
る。ゲートは、通常、まず半導体基板上全面に上記材料
膜をスパッタ法、CVD法、蒸着法等により形成し、次
いでフォトリソグラフィ及びエッチング工程により所望
の形状にパターニングすることにより形成することがで
きる。
メモリセル部においてもゲート材料膜が形成されるが、
周辺回路部のゲート材料膜をパターニングする際のマス
クで、メモリセル部のゲート材料膜を被覆することによ
り、メモリセル部全面にゲート材料膜を残すことがで
き、このゲート材料膜は、後工程において、メモリセル
部におけるトランジスタのゲート材料として用いること
ができる。
ジスタのゲート側壁に第1サイドウォールスペーサを形
成する。サイドウォールスペーサは、まずゲートが形成
された半導体基板上の全面に絶縁膜を形成し、次いで全
面をエッチバックすることにより形成することができ
る。サイドウォールスペーサを構成する絶縁膜として
は、例えば、シリコン酸化膜、シリコン窒化膜、これら
の積層膜等が挙げられる。絶縁膜の膜厚は、第1サイド
ウォールスペーサと後述する工程(d)における第2サ
イドウォールスペーサとの合計幅が、動作電圧で周辺回
路部の耐圧を確保することができるように決定すること
が必要である。例えば、工程(d)での第2サイドウォ
ールスペーサを形成する際の絶縁膜の膜厚にもよるが、
1500〜2000Å程度が挙げられる。これにより、
半導体基板上において、1000〜1500Å程度の幅
を有するサイドウォールスペーサを形成することができ
る。
ための絶縁膜は、メモリセル部においても形成される
が、メモリセル部ではゲート材料膜が全面に形成され、
その表面がメモリセル部内全体にわたって平坦であるた
め、絶縁膜の全面エッチバックにより、全面の絶縁膜を
除去することができ、周辺回路部のゲート側壁にのみサ
イドウォールスペーサを形成することができる。
トを形成する。ここでのゲートの形成は、工程(a)に
おいて形成され、メモリセル部に残存するゲート材料膜
をそのまま用い、同様の方法により所望の形状にパター
ニングすることにより形成することができる。なお、メ
モリセル部において、このゲート材料膜のみをゲートと
してパターニングしてもよいが、工程(a)の前に、あ
らかじめフローティングゲート用の材料膜を所望の形状
で形成し、さらに、この材料膜上に絶縁膜を形成してお
くことにより、フラッシュメモリセル構造のゲートとし
てパターニングすることが好ましい。ここで、あらかじ
めフローティングゲート用の材料膜としては、工程
(a)におけるゲート材料膜のなかから、適宜選択して
使用することができる。このフローティングゲート用の
材料膜の膜厚は、例えば、1000〜1500Å程度が
挙げられる。また、この材料膜上の絶縁膜としては、例
えばシリコン酸化膜、シリコン窒化膜又はこれらの積層
膜を、100〜200Å程度の膜厚で形成することが好
ましい。フローティングゲート用の材料膜は、半導体基
板上全面に形成し、次いで所望のマスクパターンを用い
て周辺回路部上に存在するフローティングゲート用材料
を除去するとともに、メモリセル部上においては、所望
の形状にパターニングしておくことが好ましい。これに
より、この工程(c)において、フローティングゲート
上に絶縁膜を介してコントロールゲートが配置するフラ
ッシュメモリセル構造のゲートを形成することができ
る。
リセル部におけるゲート側壁に第2サイドウォールスペ
ーサを形成する。ここでの周辺回路部のゲート側壁に
は、すでに第1のサイドウォールスペーサが形成されて
いるので、この工程において、第1のサイドウォールス
ペーサ上に第2のサイドウォールスペーサが形成され、
デュアルサイドウォールスペーサ構造とすることができ
る。また、メモリセル部におけるフローティングゲート
及びコントロールゲートの側壁は、第2のサイドウォー
ルスペーサのみが形成されることとなる。サイドウォー
ルスペーサを形成するための絶縁膜は、シリコン酸化
膜、シリコン窒化膜又はこれらの積層膜等が挙げられる
が、シリコン窒化膜であることが好ましい。絶縁膜の膜
厚は、メモリセル部の集積度、つまり、ゲート間距離及
び配線層と半導体基板とのコンタクト面積又はコンタク
ト抵抗等を考慮して適宜調整することができ、例えば、
500〜1000Å程度が挙げられる。なお、第2サイ
ドウォールスペーサの形成は、工程(b)における方法
と同様に形成することができる。
各工程の前、中、後の任意の工程において、メモリセル
部のソース/ドレイン領域、周辺回路部のソース/ドレ
イン領域、層間絶縁膜、コンタクトホール、コンタクト
プラグ又は配線層等の形成を適宜組み合わせて行うこと
により、半導体装置を製造することができる。なお、メ
モリセル部及び周辺回路部のソース/ドレイン領域は、
LDD構造、DDD構造、非対称のLDD又はDDD構
造等として形成してもよい。これらの形成は、半導体装
置の製造方法によって行われる公知の方法を適宜選択し
て行うことができる。
この方法によって製造された半導体装置の実施例を図1
及び図2に基づいて説明する。なお、図1(a)〜図2
(i)はメモリセル部、図1(a')〜図2(i')は周
辺回路部を示す。まず、図1(a)及び(a')に示した
ように、周辺回路部Aにおいて素子分離領域4、メモリ
セル部M及び周辺回路部Aにおいて膜厚100Å程度の
トンネル酸化膜5が形成されたp型シリコン基板1に、
所定のマスクパターンを用いて、p型及びn型の不純物
をそれぞれ注入することにより、シリコン基板1表面
に、p-ウェル2及びn-ウェル3を形成する。その後、
シリコン基板1上全面に1200〜1500Å程度の膜
厚のポリシリコン膜を形成し、所定のマスクパターンを
用いて、ポリシリコン膜をパターニングし、メモリセル
部Mのトンネル酸化膜5上にフローティングゲート6a
を形成する。
うに、メモリセル部Mのフローティングゲート6a上に
膜厚40Å/70Å/70Å程度のONO膜8を形成す
るとともに、周辺回路部Aにゲート酸化膜9を形成す
る。続いて、ONO膜8及びゲート酸化膜9上全面に、
2000〜3000Å程度の膜厚のポリシリコン膜7a
を形成する。続いて、図1(c)及び(c')に示した
ように、周辺回路部Aにおいてのみ、ポリシリコン膜7
aをパターニングして、ゲート電極7bを形成する。
ように、シリコン基板1上全面に膜厚1500〜200
0Å程度のHTO膜を形成し、異方性エッチングにより
エッチバックを行うことにより、周辺回路部Aにおける
ゲート電極7bの側壁にサイドウォールスペーサ10を
形成する。この際のサイドウォールスペーサ10のシリ
コン基板1上での幅は1000〜1500Å程度であ
る。
ように、メモリセル部Mにおいてのみ、トンネル酸化膜
5、フローティングゲート6a、ONO膜8及びポリシ
リコン膜7aを連続的にパターニングして、フローティ
ングゲート6とコントロールゲート7を形成する。
うに、周辺回路部A及びメモリセル部のドレイン領域を
レジスト(図示せず)によりマスクして、メモリセル部
Mのソース領域にn-層12を形成し、周辺回路部Aを
レジストによりマスクして、n+層11を形成すること
により、ソース領域側にn-層12及びn+層11の2重
拡散層と、ドレイン領域側にn+層11とを形成する。
ように、メモリセル部M及び周辺回路部Aのn-ウエル
3をレジスト(図示せず)によりマスクして、周辺回路
部Aのp-ウェル2にn-層14を、メモリセル部M及び
周辺回路部Aのp-ウエル2をレジストによりマスクし
てn-ウェル3にp-層13をそれぞれ形成する。
ように、シリコン基板1上全面に膜厚1000〜150
0Å程度のSiN膜を形成し、異方性エッチングにより
エッチバックを行うことによって、メモリセル部Mにお
いては、フローティングゲート6及びコントロールゲー
ト7の側壁にサイドウォールスペーサ15を形成し、周
辺回路部Aにおいては、ゲート電極7bの側壁にHTO
膜によるサイドウォールスペーサ10とSiN膜による
サイドウォールスペーサ15とからなるデュアルサイド
ウォールを形成する。この際のSiN膜でのサイドウォ
ールスペーサのシリコン基板1上での幅は500〜10
00Å程度である。
うに、メモリセル部M及び周辺回路部Aのn-ウエル3
をレジスト(図示せず)によりマスクして、周辺回路部
Aのp-ウェル2にn+層17を、メモリセル部M及び周
辺回路部Aのp-ウエル2をレジストによりマスクして
n-ウェル3にp+層16をそれぞれ形成することによ
り、LDD構造のソース/ドレイン領域を形成する。
において、コントロールゲート7、ゲート電極7b、ソ
ース/ドレイン領域上にチタンシリサイド18を形成
し、続いて、層間絶縁膜19、コンタクトホール、コン
タクトプラグ20、配線層21等の形成を行い、さら
に、これらの形成を繰り返すことにより、図3(a)及
び(b)に示すような不揮発性半導体装置を完成する。
おいては、周辺回路部Aのトランジスタに対して、サイ
ドウォールスペーサを非常に薄くすることができるた
め、メモリセル部Mにおけるトランジスタと配線層21
とのコンタクトの間隔を狭くすることができ、セル面積
を小さくすることが可能になる。また、本実施例では、
第1サイドウォールスペーサ形成のためのHTO膜の形
成とエッチバックの工程が増えるだけで、周辺回路部A
を特別にマスクする必要はなく、従来と比較して使用マ
スク枚数の増加はない。
ば、マスク工程を特に増大させることなく周辺回路部の
トランジスタとメモリセル部のトランジスタを同時に形
成することができ、しかも、耐圧仕様の厳しい周辺回路
部のトランジスタのサイドウォールを厚膜化に形成して
耐圧仕様を確保できるとともに、メモリセル部の高集積
化及び微細化を実現することができる。また、第2のサ
イドウォールスペーサとしてシリコン窒化膜を使用した
場合には、層間絶縁膜19形成後のメモリセル部のコン
タクト開口の時に、酸化膜のサイドウォールスペーサの
場合にはゲート側部が露出する可能性があるが、シリコ
ン窒化膜の場合には確実にゲート側部を保護することが
できる。
するための要部の概略断面製造工程図である。
するための要部の概略断面製造工程図である。
れた半導体装置の要部の概略断面図である。
るための要部の概略断面製造工程図である。
ト) 7 コントロールゲート(メモリセル部のゲート) 7a ポリシリコン膜 7b ゲート電極(周辺回路部のゲート) 8 ONO膜 9 ゲート酸化膜 10 サイドウォールスペーサ(第1のサイドウォール
スペーサ) 11 n+層 12 n-層 13 p-層 14 n-層 15 サイドウォールスペーサ(第2のサイドウォール
スペーサ) 16 p+層 17 n+層 18 チタンシリサイド 19 層間絶縁膜 20 配線層 21 コンタクトプラグ
Claims (4)
- 【請求項1】 同一半導体基板上のメモリセル部と周辺
回路部とにそれぞれ複数のトランジスタを備える半導体
装置の製造に際して、 (a)前記周辺回路部にトランジスタのゲートを形成
し、 (b)該ゲート側壁に第1サイドウォールスペーサを形
成し、 (c)前記メモリセル部にトランジスタのゲートを形成
し、 (d)前記周辺回路部及びメモリセル部におけるゲート
側壁に第2サイドウォールスペーサを形成することによ
り、前記周辺回路部のトランジスタにはデュアルサイド
ウォールスペーサを、前記メモリセル部のトランジスタ
にはシングルサイドウォールスペーサをそれぞれ形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項2】 第2サイドウォールスペーサを、窒化シ
リコン膜で形成する請求項1に記載の方法。 - 【請求項3】 同一半導体基板上のメモリセル部と周辺
回路部とにそれぞれ複数のトランジスタを備え、前記周
辺回路部のトランジスタのゲートは、第1のサイドウォ
ールスペーサと第2のサイドウォールスペーサとからな
るデュアルサイドウォールスペーサを有し、前記メモリ
セル部のトランジスタのゲートは、第2のサイドウォー
ルスペーサのみからなるシングルサイドウォールスペー
サを有し、 第1のサイドウォールスペーサの膜厚は1000〜15
00Åであり、第2のサイドウォールスペーサの膜厚は
500〜1000Åである ことを特徴とする半導体装
置。 - 【請求項4】 第2のサイドウォールスペーサは、窒化
シリコン膜である請求項3に記載の半導体装置。
Priority Applications (4)
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