JP3390319B2

JP3390319B2 - 半導体装置及びその製造方法

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Publication number: JP3390319B2
Application number: JP02077197A
Authority: JP
Inventors: 仁志青木; 正知樋口; 桂史寺山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-02-03
Filing date: 1997-02-03
Publication date: 2003-03-24
Anticipated expiration: 2017-02-03
Also published as: JPH10223781A; TW400545B; KR19980070198A; KR100260974B1; US6008093A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ダブルポリゲート電
極を用いた高密度のマスクプログラマブルＲＯＭ部を有
する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】マスク
ＲＯＭのメモリセル方式としては、直列接続されたセル
トランジスタに対し、エンハンスメント型のトランジス
タとデプレッション型のトランジスタを選択することに
よりＲＯＭデータを書き込むＮＡＮＤ型ＲＯＭと、並列
に接続されたセルトランジスタに対して、選択的に閾値
電圧を電源電圧以上に設定してＲＯＭデータを書き込む
ＮＯＲ型ＲＯＭがある。一般にＮＡＮＤ型ＲＯＭは高集
積化に優れ、ＮＯＲ型ＲＯＭは高速化に優れているが、
それぞれ逆は劣っているとう特長がある。

【０００３】そこで、これら両方の利点を持ち合わせた
高密度ＮＯＲ型ＲＯＭメモリセルが提案されている。こ
の装置は、図１７に示したように、半導体基板５１上の
素子分離絶縁膜のないメモリセル領域に、セルトランジ
スタａ、ｂ、ｃのソース／ドレイン領域かつビットライ
ン配線となる高濃度拡散領域５５が複数本平行に形成さ
れており、さらに、ゲート絶縁膜５２を介して、高濃度
拡散領域５５に対し直交して、ゲート電極（ワードライ
ン）５３が複数本平行に形成されている。また、ゲート
電極５３及び高濃度拡散領域５５が形成されていない領
域には、ソース／ドレイン領域とは異なる導電型を有す
る不純物がイオン注入されて素子分離領域５７が形成さ
れている。

【０００４】これによれば、素子分離絶縁膜の段差が無
いので、高濃度拡散領域５５及びゲート電極５３の加工
において、通常用いられる加工限界以下の加工ピッチを
用いることにより、メモリセル領域の高集積化を図るこ
とができる。また、素子分離には素子分離絶縁膜を使わ
ず、ゲート電極５３形成後、セルフアラインでイオン注
入により行うので、高集積化に効果を発揮する。

【０００５】また、上記のような高密度ＮＯＲ型ＲＯＭ
メモリセル等において、ゲート電極を多層（マルチゲー
ト）構造にして、さらにメモリセルの高密度化を図る装
置が提案されている。例えば、特開昭５３−４１１８８
号にはＮＡＮＤ型ＲＯＭに対して、特開昭６３−１３１
５６８号には高密度ＮＯＲ型ＲＯＭに対して多層構造の
ゲート電極を用いているメモリセルが記載されている。

【０００６】しかし、多層構造を用いた高密度ＮＯＲ型
ＲＯＭメモリセルでは、メモリの素子分離が問題とな
る。つまり、従来の１層構造のゲート電極を用いたメモ
リセルの場合は、ゲート電極の形成後に、基板と同一導
電型のイオン注入を行い、ゲート電極が配置していない
領域の不純物濃度を上げて素子分離しているが、２層構
造のゲート電極を用いたメモリセルの場合は、２層のゲ
ート電極を形成した後に、１層構造の場合と同様の方法
で素子分離を行うと、１層目ゲート電極と２層目ゲート
電極間の重なり合った領域に、イオン注入ができず、結
果としてメモリセルのリーク電流が増加し、動作不良を
生じるという問題があった。

【０００７】これに対して、１層目ゲート電極と２層目
ゲート電極間の重なり合った領域に素子分離領域を形成
する方法が、特開平２−２９６３３９号及び特開平２−
２９６３６６号に提案されている。特開平２−２９６３
３９号では、まず、レジストマスク６２を用いて半導体
基板６１中にソース／ドレイン領域６３を形成し（図１
８（ａ））、ゲート絶縁膜６４を介して基板６１上に、
ソース／ドレイン領域６３に直交するように１層目ゲー
ト電極６５を形成した（図１８（ｂ））後、この１層目
ゲート電極６５をマスクとして基板６１全面にイオン注
入６６を行い、さらに１層目ゲート電極６５にサイドウ
ォールスペーサ６７を形成する（図１８（ｃ））。その
後、１層目ゲート電極６５とサイドウォールスペーサ６
７とをマスクとして、基板１表面をエッチングしてイオ
ン注入６６された部分を除去し（図１８（ｄ））、続い
てゲート絶縁膜６８、２層目ゲート電極６９及び層間絶
縁膜７０を形成する（図１８（ｅ））。

【０００８】しかし、この方法では、２層目ゲート電極
６９の加工時の下地段差が、基板１をエッチングした分
さらに大きくなり、加工が困難になるという問題があ
る。また、２層目ゲート電極６９のチャネル部がエッチ
ングされることとなるので、エッチングダメージによる
ゲート絶縁膜６８の劣化又はエッチング量のばらつきに
よるチャネル濃度のばらつきを生じ、ひいてはトランジ
スタ特性のばらつきが大きくなり、デバイス動作に悪影
響を及ぼすという問題がある。

【０００９】また、特開平２−２９６３６６号では、ま
ず、レジストマスク７２を用いて半導体基板７１中にソ
ース／ドレイン領域７３を形成し（図１９（ａ））、ゲ
ート絶縁膜７４を介して基板７１上に、ソース／ドレイ
ン領域７３に直交するように１層目ゲート電極７５を形
成し、続いてサイドウォールスペーサ７６を形成し、第
２ゲート絶縁膜７７を形成する（図１９（ｂ））。その
後、基板１上全面に２層目ゲート電極材料を積層し、エ
ッチバックして２層ゲート電極７８を１層目ゲート電極
７５間に形成し（図１９（ｃ））、続いてサイドウォー
ルスペーサ７６をウェットエッチングで除去し、１層目
ゲート電極７５と２層目ゲート電極７８との間の基板７
１表面にセルフアラインで素子分離注入７９を行い（図
１９（ｄ））、その上に層間絶縁膜８０を形成する（図
１９（ｅ））。

【００１０】しかし、この方法では、１層目ゲート電極
７５と２層目ゲート電極７８との間のサイドウォールス
ペーサ７６のウエットエッチングの制御が困難で、ゲー
ト絶縁膜７４、７７までエッチングしてしまう危険があ
り、ゲート耐圧に問題が生じる。また、１層目ゲート電
極７５と２層目ゲート電極７８との間のサイドウォール
スペーサ７６の残膜厚がばらつくため、基板に入る素子
分離注入量がばらつき、素子分離特性が不安定となると
いう問題もある。

【００１１】このように、メモリセルの高度の集積化と
素子分離との双方を確実に満足させる半導体装置及びそ
の製造方法は実現されていないのが現状である。

【００１２】

【課題を解決するための手段】本発明によれば、(i) 半
導体基板に、複数の第２導電型の高濃度拡散層を形成
し、(ii)前記半導体基板上に、第１ゲート絶縁膜を介し
て、前記第２導電型の高濃度拡散層に直交して、複数の
第１ゲート電極を形成し、(iii) 前記第１ゲート電極を
マスクとして、前記半導体基板に第１導電型の素子分離
イオン注入を行い、(iv)前記第１ゲート電極にサイドウ
ォールスペーサを形成し、(v-i) 前記複数の第１ゲート
電極とサイドウォールスペーサをマスクとして、前記半
導体基板上に第２導電型のチャネルイオン注入を行い、
(vi-i)前記第１ゲート電極間であって、かつ前記チャネ
ルイオン注入された領域上に第２ゲート電極を形成し、
(vii) 前記第１ゲート電極及び第２ゲート電極をマスク
として、前記半導体基板上に再度第１導電型の素子分離
イオン注入を行う工程を含む半導体装置の製造方法が提
供される。

【００１３】また、上記工程(i) 〜(v-i) を行い、(v-i
i)少なくとも第１ゲート電極又は後工程で形成する第２
ゲート電極に対するＲＯＭデータの書き込みを行う領域
と素子分離領域を形成する領域とに開口部を有するマス
クを形成し、該マスクを用いてＲＯＭデータ書き込みイ
オン注入と前記半導体基板への第１導電型の素子分離イ
オン注入とを行い、工程(vi-i)を行う工程を含む半導体
装置の製造方法が提供される。

【００１４】さらに、上記工程(i) 〜(vi-i)を行い、(v
i-ii) 少なくとも第１ゲート電極又は第２ゲート電極に
対するＲＯＭデータの書き込みを行う領域と素子分離領
域を形成する領域とに開口部を有するマスクを形成し、
該マスクを用いてＲＯＭデータ書き込みイオン注入と前
記半導体基板への第１導電型の素子分離イオン注入とを
行う工程を含む半導体装置の製造方法が提供される。

【００１５】

【００１６】さらに、半導体基板に互いに平行に形成さ
れた複数の第２導電型の高濃度拡散層と、前記半導体基
板上であって、前記第２導電型の高濃度拡散層に直交
し、第１ゲート絶縁膜を介して互いに平行に形成された
複数の第１ゲート電極と、該第１ゲート電極間に、第２
ゲート絶縁膜を介して形成された複数の第２ゲート電極
を有する半導体装置であって、前記高濃度拡散層の周辺
でかつ該高濃度拡散層が形成されていない半導体基板上
が前記第１又は第２ゲート電極で被覆されており、か
つ、前記高濃度拡散層の端部に書き込み注入を利用した
素子分離注入がなされている上記方法により形成されて
なる半導体装置が提供される。

【００１７】

【発明の実施の形態】本発明の半導体装置の製造方法に
おいては、(i) 半導体基板に、複数の第２導電型の高濃
度拡散層を形成する。ここで用いられる半導体基板とし
ては、通常半導体装置が形成される基板であれば特に限
定されるものではなく、種々の半導体基板を使用するこ
とができる。また、半導体基板は、その全面に渡って第
１導電型の不純物がドーピングされたものでも良いし、
特定の領域に第１導電型又は第２導電型の領域（ウェ
ル）が少なくとも１つ以上形成されたものでもよい。ま
た、この半導体基板上には、本発明の半導体装置を形成
するのみならず、その他のメモリ、周辺回路等の所望の
回路等が併設されるものであってもよい。さらに、この
半導体基板上の所望の領域に、素子分離のためのＬＯＣ
ＯＳ膜が形成されていてもよい。

【００１８】この複数の第２導電型の高濃度拡散層は、
公知の方法により、所望の開口を有するマスクを形成
し、そのマスクを用いて半導体基板又は半導体基板のウ
ェルとは逆の導電型のイオンを注入して形成することが
できる。例えば砒素又はリンイオンを１×１０¹⁵〜５×
１０¹⁵ｃｍ^-2のドーズ、１０〜１００ｋｅＶ程度の注入
エネルギーで注入することができる。また、このような
イオン注入後に、任意に熱処理等を行ってもよい。

【００１９】また、(ii)上記第２導電型の高濃度拡散層
に直交するように、第１絶縁膜を介して第１ゲート電極
を形成する。まず、第１絶縁膜としてＳｉＯ₂、ＳｉＮ
等の絶縁膜を所望の膜厚で形成し、次いで基板全面にゲ
ート電極材料を堆積する。このゲート電極材料を、所望
の形状にパターニングして、互いに平行な第１ゲート電
極を形成する。ゲート電極材料としては、例えば膜厚２
０００〜３０００Å程度のＮ⁺ポリシリコン、又はＴ
ａ、Ｔｉ、Ｗ等の高融点金属とのシリサイド、あるいは
これらのポリサイド等により形成することができる。こ
れらゲート電極材料は、公知の方法、例えばＣＶＤ法等
により堆積することができる。

【００２０】さらに、(iii) この第１ゲート電極をマス
クとして、半導体基板に素子分離イオン注入を行う。こ
の際のイオン注入は、ゲート電極をマスクとするのみな
らず、素子分離注入を行う必要のない領域にレジスト等
によりマスクパターンを形成し、このマスクパターンを
マスクとして用いてもよい。この際のイオンは、先に形
成した高濃度拡散層とは逆導電型のイオンであり、例え
ばボロンイオンを１０ ¹²〜１０¹⁴ｃｍ^-2台のドーズ、１
０〜５０ｋｅＶ程度の注入エネルギーで注入することが
できる。

【００２１】(iv)第１ゲート電極にサイドウォールスペ
ーサを形成する。サイドウォールスペーサは、公知の方
法、例えば絶縁膜を半導体基板全面に積層したのち、異
方性エッチングによって形成することができる。また、
(ii)の工程において、第１ゲート電極上に絶縁膜を形成
しておいてもよい。このような絶縁膜は、例えば、後工
程で形成する第２ゲート電極との絶縁性を確保するとと
もに、イオン注入やエッチングの際のマスクとして機能
する。

【００２２】さらに、(v-i) 第１ゲート電極とサイドウ
ォールスペーサとをマスクとして用いて、半導体基板に
第２導電型のチャネルイオン注入を行う。このチャネル
イオン注入は、後の工程で形成される第２ゲート電極が
配置される領域をチャネル領域として機能させるため
に、先に注入された素子分離用のイオンを相殺するもの
であり、ドーズや注入エネルギー等は適宜調整すること
ができる。例えば、上述の素子分離用イオン注入が行わ
れた場合には、逆導電型のイオンを、１０¹²〜１０¹⁴ｃ
ｍ^-2台程度のドーズ、１０〜５０ｋｅＶ程度の注入エネ
ルギーで注入することができる。このチャネルイオン注
入により、半導体基板表面であってサイドウォールスペ
ーサ直下にのみ素子分離耐圧が十分となる不純物を含有
することになる。なお、この際のイオンは、所望の領域
のみに注入するために別にマスクを形成してもよいが、
マスクなしで基板上全面に注入してもよい。

【００２３】(vi-i)第２ゲート電極を形成する。例え
ば、通常のフォトリソグラフィ工程及びドライエッチン
グ方法の他に、予め半導体基板全面に第２ゲート絶縁膜
を形成し、その上全面に第２ゲート電極材料を堆積し、
エッチバックする方法等が挙げられる。なお、第２ゲー
ト絶縁膜及び第２ゲート電極材料は、第１ゲート絶縁膜
及び第１ゲート電極材料と同様に形成することができ
る。また、本発明の半導体装置においては、以降の工程
でＲＯＭデータの書き込みを第１ゲート電極及び第２ゲ
ート電極に対して同時に行うことを考慮して、両者のイ
オン注入阻止能が同一になるように材料、膜厚等を選択
することが好ましい。

【００２４】(vii) 第１及び第２ゲート電極をマスクと
して、半導体基板上に再度素子分離イオン注入を行う。
この際のイオン注入は、上述した素子分離イオン注入と
同様の方法により行うことができる。また、このイオン
注入の場合も、第１及び第２ゲート電極をマスクとして
用いるのみならず、素子分離注入を行う必要のない領域
にレジスト等によりマスクパターンを形成し、このマス
クパターンをマスクとして用いてもよい。

【００２５】なお、上記(i) 、(ii)、(iii) 、(iv)、(v
-i) 、(vi-i)及び(vii) の工程を行った後、公知の方法
により層間絶縁膜の形成、コンタクトホールの形成、金
属配線の形成、保護膜形成工程等を行うことにより、半
導体装置を完成させることができる。また上記各工程
で、任意にトランジスタのＶｔｈコントロール注入、周
辺回路部の素子分離工程、マスクＲＯＭデータの書き込
み工程等を行ってもよく、ＣＭＯＳ構造を有する半導体
装置が形成される場合には、ウェル形成工程、逆タイプ
のトランジスタ形成工程等を行ってもよい。また、上記
(i) 〜(vii) の工程及びその他の半導体装置完成のため
の工程は、必ずしも上述の順序で行う必要はなく、適宜
順序を入れ換えたり、同一の工程で行うことができる複
数の工程を同時に行ってもよい。

【００２６】例えば、第１ゲート電極を形成した後、第
２ゲート電極を形成する前に、素子分離工程とマスクＲ
ＯＭデータの書き込む工程を同一の工程で行ってもよ
い。この場合は、上記(i) 、(ii)、(iii) 、(iv)、(v-
i) を同様に行い、工程(v-ii)において、第１ゲート電
極又は後工程で形成する第２ゲート電極に対してＲＯＭ
データを書き込むとともに、素子分離注入を行う。この
際には、まず第１ゲート電極のデータを書き込む領域
と素子分離領域形成領域とに開口を有するマスクか、
第２ゲート電極のデータを書き込む領域と素子分離領域
形成領域とに開口を有するマスクか、第１及び第２ゲ
ート電極のデータを書き込む領域と素子分離領域形成領
域とに開口を有するマスクのいずれかを、レジスト等を
用いて形成し、これを用いてデータ書き込み及び素子分
離のためのイオン注入を行う。第１ゲート電極にデー
タを書き込む領域と素子分離領域形成領域とに開口を有
するマスク又は第１及び第２ゲート電極のデータを書
き込む領域と素子分離領域形成領域とに開口を有するマ
スクを用いる場合には、同一のマスクを用いて注入エネ
ルギーを異ならせたイオン注入を２回行うことが好まし
い。例えば、イオンとしてボロン、ＢＦ²⁺等を用いるこ
とができ、一方のイオン注入は、基板表面にイオン注入
する。この際のドーズは、例えば１０¹²〜１０¹⁴ｃｍ^-2
台程度が挙げられ、注入エネルギーは１０〜５０ｋｅＶ
程度が挙げられる。また、他方の注入は、第１ゲート電
極を貫通させて基板表面にイオン注入する。この際のド
ーズは、例えば１０¹³〜１０¹⁴ｃｍ^-2台程度が挙げら
れ、注入エネルギーは、第１ゲート電極を貫通し、基板
表面にイオン注入することができる注入エネルギー、例
えば１００〜２００ｋｅＶ程度で行うことが好ましい。
なお、この２回のイオン注入は、いずれのイオン注入を
先に行ってもよい。また、第２ゲート電極のデータを
書き込む領域と素子分離領域形成領域とに開口を有する
マスクを用いる場合には、同一のマスクを用いて１回の
イオン注入で行うことができる。例えば、イオンとして
ボロン、ＢＦ²⁺等を用いることができ、上述の一方のイ
オン注入と同条件で行うことができる。

【００２７】さらに、第１及び第２ゲート電極を形成し
た後、素子分離工程とマスクＲＯＭデータの書き込む工
程を同一の工程で行ってもよい。この場合は、上記(i)
、(ii)、(iii) 、(iv)、(v-i) 、(vi-i)を同様に行
い、工程(vi -ii)において、第１ゲート電極及び第２ゲ
ート電極に対してＲＯＭデータを書き込むとともに、素
子分離注入を行う。この際には、上記と同様に第１ゲ
ート電極のデータを書き込む領域と素子分離領域形成領
域とに開口を有するマスクか、第２ゲート電極のデー
タを書き込む領域と素子分離領域形成領域とに開口を有
するマスクか、第１及び第２ゲート電極のデータを書
き込む領域と素子分離領域形成領域とに開口を有するマ
スクのいずれかを形成し、これを用いてデータ書き込み
及び素子分離のためのイオン注入を行う。これら〜
のマスクを用いる場合には、上記したように、同一のマ
スクを用いて注入エネルギーを異ならせたイオン注入を
２回行ってもよい。なお、さらに半導体装置の短納期化
を実現するために、このようなデータ書き込みのイオン
注入を、層間絶縁膜形成後、コンタクトホール形成後、
金属配線形成後等に行うこともできる。

【００２８】また、本発明の半導体装置は、半導体基板
に互いに平行に形成された複数の第２導電型の高濃度拡
散層と、半導体基板上であって、第２導電型の高濃度拡
散層に直交し、第１ゲート絶縁膜を介して互いに平行に
形成された複数の第１ゲート電極と、第１ゲート電極間
に、第２ゲート絶縁膜を介して形成された複数の第２ゲ
ート電極を有する半導体装置であって、半導体基板上
に、第１ゲート電極又は第２ゲート電極からなり、素子
間の導通を防止する素子分離用ゲート電極が形成されて
いる。この素子分離用ゲート電極は、この位置に形成さ
れる寄生トランジスタが常時ＯＦＦする電位に設定され
ていることにより、素子分離機能を果たすものであり、
例えば本発明の半導体装置がメモリ部とメモリ部の特定
のトランジスタを選択するための選択部とから構成され
ている場合には、メモリセルブロック内部における素子
分離、すなわちメモリセル部と選択部との間の領域にお
ける素子分離用ゲート電極であることが好ましい。ま
た、この他にも、例えば１つのメモリセルブロックと他
のメモリセルブロックの間、すなわち選択部と他の選択
部との間の領域における素子分離ゲート電極であっても
よく、さらにメモリセル部と周辺回路との境界、すなわ
ちメモリセル部の最外周領域における素子分離ゲート電
極であってもよい。なお、この素子分離用ゲート電極
は、周辺回路においてメモリセル部と同様の構成のトラ
ンジスタが形成されている場合には、周辺回路内におい
ても適用することもできる。要するに、この素子分離用
ゲート電極は、上述する場合の１つ以上の任意の組み合
わせにおいて使用してもよい。

【００２９】さらに、本発明の半導体装置は、選択ゲー
トが配置している領域下の素子分離が必要な適当な領域
であって、高濃度拡散層の端部に隣接する領域全てに素
子分離領域が形成されている。なお、この場合の素子分
離領域としては、データ書き込み時のイオン注入を利用
した素子分離注入又はロコス絶縁膜により形成されてい
ることが好ましい。

【００３０】本発明の半導体装置の製造方法及び半導体
装置においては、ゲート電極を第１第２ゲート電極と２
層用いる場合について説明しているが、３層以上のゲー
ト電極を有する半導体装置に応用することができる。以
下、本発明の半導体装置及びその製造方法の実施例を図
面に基づいて説明する。なお、本発明は、これらの実施
例によって限定されるものではない。

【００３１】実施例１本実施例の半導体装置は、図１の平面図に示したよう
に、半導体基板１中に互いに平行に形成された複数のｎ
型の高濃度拡散層としてソース／ドレイン領域４と、こ
のソース／ドレイン領域４にほぼ直交するように半導体
基板１上に互いに平行かつ一定間隔を有して形成された
複数の第１ゲート電極６と、これら第１ゲート電極６間
に形成された複数の第２のゲート電極１４とを主として
有するメモリセルからなる。

【００３２】以下に上記半導体装置の製造方法を図２〜
図８に基づいて説明する。なお図２〜８は、図１におけ
るＡ−Ａ′線又はＢ−Ｂ′線断面図である。まず、図２
に示したように、表面に絶縁膜２を有したｐ型半導体基
板１に、所望の形状をしたレジストパターン３を形成
し、このレジストパターン３をマスクとして、例えば、
砒素イオンを１０¹⁵ｃｍ^-2台の注入量、４０ｋｅＶの注
入エネルギーでイオン注入し、高濃度拡散層であるソー
ス／ドレイン領域４を形成する。

【００３３】次に、図３（ａ）及び（ｂ）に示したよう
に、絶縁膜２を除去した後、半導体基板１上に膜厚５０
〜３００Å程度の第１ゲート絶縁膜５を形成し、このゲ
ート絶縁膜５上に、ソース／ドレイン領域４とほぼ直交
するように、２０００Å〜３０００Å厚のＮ⁺ポリシリ
コンによる第１ゲート電極６を複数本、並列に配設す
る。なお、この第１ゲート電極６上には、後工程で形成
される第２ゲート電極との層間絶縁膜として機能する絶
縁膜７を形成しておく。

【００３４】続いて、図４に示したように、メモリセル
の素子分離注入マスクとしてレジストパターン８を形成
し、このレジストパターン８をマスクとして用いて、半
導体基板１と同一導電型のイオンとして、例えば、ＢＦ
²⁺イオンを１０¹²〜１０¹³ｃｍ^-2台の注入量、３０ｋｅ
Ｖの注入エネルギーでイオン注入し、半導体基板１上
に、基板不純物濃度を上げた素子分離領域９を形成す
る。

【００３５】その後、図５に示したように、第１ゲート
電極６及び絶縁膜７の側壁にサイドウォールスペーサ１
０を形成する。このサイドウォールスペーサ１０も後工
程で形成される第２ゲート電極との層間絶縁膜として機
能する。次いで、図６に示したように、メモリセルのチ
ャネル注入マスクとしてレジストパターン１１を形成
し、このレジストパターン１１をマスクとして用いて、
半導体基板１と逆導電型のイオンとして、例えば、Ｐ⁺
イオンを１０¹²〜１０¹³ｃｍ^-2台の注入量、３０ｋｅＶ
の注入エネルギーで、後工程で形成される第２ゲート電
極直下のチャネル領域となる領域１２にカウンター注入
する。このカウンター注入により、チャネル領域となる
領域１２の不純物が、先の工程で素子分離領域９に注入
した不純物と相殺され、この領域の不純物濃度が調整さ
れることとなる。また、サイドウォールスペーサ１０直
下の領域のみに、素子分離耐圧が十分あるような不純物
濃度が高い状態に設定される。

【００３６】さらに、図７に示したように、チャネル領
域となる領域１２表面に、第２ゲート絶縁膜１３を形成
し、続いて、第１ゲート電極６間に、２０００Å〜３０
００Å厚のＮ⁺ポリシリコンによる第２ゲート電極１４
を形成する。なお、この第２ゲート電極１４上には、後
工程で形成される金属配線等との層間絶縁膜として機能
する絶縁膜１５を形成しておく。

【００３７】次に、２回目の素子分離注入を行う。つま
り、図８に示したように、再度メモリセルの素子分離注
入マスクとしてレジストパターン１６を形成し、このレ
ジストパターン１６をマスクとして用いて、半導体基板
１と同一導電型のイオンとして、例えば、ＢＦ²⁺イオン
を１０¹²〜１０¹³ｃｍ^-2台の注入量、３０ｋｅＶの注入
エネルギーでイオン注入し、半導体基板１上に、基板不
純物濃度を上げた素子分離領域１７を形成する。

【００３８】続いて、層間絶縁膜の形成、コンタクトホ
ールの形成、金属配線の形成、保護膜形成工程等を経
て、半導体装置の前半工程が完了し、更に、後半工程の
アセンブリ工程を行って、半導体装置を完成させる。

【００３９】実施例２本発明の半導体装置をマスクＲＯＭに適用した例を説明
する。この実施例は、図８で示した２回目のセル素子分
離注入工程を、第１のＲＯＭデータ書き込み注入工程と
一部兼ねることで省略し、製造工程の簡略化を図ったも
のである。図６に示した工程の後、図９に示したよう
に、第２ゲート電極形成前に、第１ゲート電極側のセル
トランジスタにＲＯＭデータ書き込み注入を行うととも
に、２回目のセル素子分離注入を行う。具体的には、第
１ゲート電極側のセルトランジスタのＲＯＭデータ書き
込み注入とセル素子分離注入のためのパターンが開口さ
れたレジストパターン１８を形成し、続いて、このレジ
ストパターン１８をマスクとして用いて、第１ゲート電
極６に対するＲＯＭデータ書き込みイオン注入を行う。
この際、Ｂ⁺イオンを、第１ゲート電極６下のチャネル
部に、ゲート電極を通過する比較的高い注入エネルギ
ー、例えば１２０ｋｅＶ、１０¹³〜１０¹⁴ｃｍ^-2台の注
入量で注入し、ＲＯＭデータ書き込み１９を行う。続い
て、ＢＦ²⁺イオンを、素子分離領域となる領域に、第１
ゲート電極６を通過しない比較的低い注入エネルギー、
例えば３０ｋｅＶ、１０¹²〜１０¹³ｃｍ^-2台の注入量で
注入し、素子分離領域２０を形成する。

【００４０】これにより、フォトリソグラフィー工程が
１回削減できる。次に、実施例１と同様に、図７に示し
たように第２ゲート電極１４を形成し、続いて、層間絶
縁膜の形成、コンタクトホールの形成、金属配線の形
成、保護膜形成工程等を経て、半導体装置の前半工程が
完了し、更に、後半工程のアセンブリ工程を行って、半
導体装置を完成させる。

【００４１】実施例３本発明の半導体装置をマスクＲＯＭに適用した例を説明
する。この実施例は、図８で示した２回目のセル素子分
離注入工程を、第２のＲＯＭデータ書き込み注入工程と
一部兼ねることで省略し、製造工程の簡略化を図ったも
のである。

【００４２】図６に示した工程の後、図１０に示したよ
うに、第２ゲート電極形成前に、第２ゲート電極側のセ
ルトランジスタにＲＯＭデータ書き込み注入を行うと同
時に２回目のセル素子分離注入を行う。具体的には、第
２ゲート電極側のセルトランジスタのＲＯＭデータ書き
込み注入とセル素子分離注入パターンが開口されたレジ
ストパターン２１を形成し、このレジストパターン２１
をマスクとして用いて、第２ゲート電極に対するＲＯＭ
データ書き込みイオン注入を行う。この際、Ｂ ⁺イオン
を、第２ゲート電極が形成される領域下のチャネル部
に、ゲート電極を通過しない比較的低い注入エネルギ
ー、例えば２０ｋｅＶ、１０¹³〜１０¹⁴ｃｍ ^-2台の注入
量で注入し、ＲＯＭデータ書き込み２２を行う。また、
同時に、素子分離領域にも、同じ注入イオン２２が注入
される。

【００４３】これにより、実施例２と同様にフォトリソ
グラフィー工程が１回削減できるとともに、実施例２よ
りもイオン注入工程が１回削減出来ることとなる。以
降、実施例１と同様に、図７に示したように第２ゲート
電極１４を形成し、続いて、層間絶縁膜の形成、コンタ
クトホールの形成、金属配線の形成、保護膜形成工程等
を経て、半導体装置の前半工程が完了し、更に、後半工
程のアセンブリ工程を行って、半導体装置を完成させ
る。

【００４４】実施例４本発明の半導体装置をマスクＲＯＭに適用した例を説明
する。この実施例は、図８で示した２回目のセル素子分
離注入工程を、第１及び第２のＲＯＭデータ書き込み注
入工程と一部兼ねることで省略し、製造工程の簡略化を
図ったものである。

【００４５】図６に示した工程の後、図１１に示したよ
うに、第２ゲート電極形成前に、第１及び第２ゲート電
極側のセルトランジスタにＲＯＭデータ書き込み注入を
行うとともに、２回目のセル素子分離注入を行う。具体
的には、第１及び第２ゲート電極側のセルトランジスタ
のＲＯＭデータ書き込み注入とセル素子分離注入のため
のパターンが開口されたレジストパターン２３を形成
し、続いて、このレジストパターン２３をマスクとして
用いて、第１ゲート電極６及び第２ゲート電極に対する
ＲＯＭデータ書き込みイオン注入を行う。この際、Ｂ⁺
イオンを、第１ゲート電極６下のチャネル部に、ゲート
電極を通過する比較的高い注入エネルギー、例えば１２
０ｋｅＶ、１０¹³〜１０¹⁴ｃｍ^-2台の注入量で注入し、
ＲＯＭデータ書き込み２４を行う。続いて、Ｂ⁺イオン
を、第２ゲート電極が形成される領域下のチャネル及び
素子分離領域となる領域に、第１ゲート電極６を通過し
ない比較的低い注入エネルギー、例えば２０ｋｅＶ、１
０¹³〜１０¹⁴ｃｍ^-2台の注入量で注入し、ＲＯＭデータ
書き込み２５を行うとともに、同時に素子分離領域２５
を形成する。なお、比較的高い注入エネルギーで注入し
たイオンのうち、ゲート電極を経ないで注入されたイオ
ンは、基板の比較的深いところに注入されるため、基板
表面近傍にチャネルが形成されるトランジスタには特に
影響はない。

【００４６】これにより、実施例３よりもさらにフォト
リソグラフィー工程が１回削減できる。次に、実施例１
と同様に、図７に示したように第２ゲート電極１４を形
成し、続いて、層間絶縁膜の形成、コンタクトホールの
形成、金属配線の形成、保護膜形成工程等を経て、半導
体装置の前半工程が完了し、更に、後半工程のアセンブ
リ工程を行って、半導体装置を完成させる。

【００４７】実施例５本発明の半導体装置をマスクＲＯＭに適用した例を説明
する。この実施例は、図８で示した２回目のセル素子分
離注入工程を、第１のＲＯＭデータ書き込み注入工程と
一部兼ねることで省略し、製造工程の簡略化を図るとと
もに、更にＲＯＭデータ書き込み注入工程を、後の工程
にして短納期化を図ったものである。

【００４８】図７に示した工程の後、図１２に示したよ
うに、第２ゲート電極形成後に、第１ゲート電極側のセ
ルトランジスタにＲＯＭデータ書き込み注入を行うとと
もに、２回目のセル素子分離注入を行う。具体的には、
第１ゲート電極側のセルトランジスタのＲＯＭデータ書
き込み注入とセル素子分離注入のためのパターンが開口
されたレジストパターン２６を形成し、続いて、このレ
ジストパターン２６をマスクとして用いて、第１ゲート
電極６に対するＲＯＭデータ書き込みイオン注入を行
う。この際、Ｂ⁺イオンを、第１ゲート電極６下のチャ
ネル部に、ゲート電極を通過する比較的高い注入エネル
ギー、例えば１２０ｋｅＶ、１０¹³〜１０ ¹⁴ｃｍ^-2台の
注入量で注入し、ＲＯＭデータ書き込み２７を行う。続
いて、ＢＦ ²⁺イオンを、素子分離領域となる領域に、第
１ゲート電極６及び第２ゲート電極１４を通過しない比
較的低い注入エネルギー、例えば３０ｋｅＶ、１０¹²〜
１０ ¹³ｃｍ^-2台の注入量で注入し、素子分離領域２８を
形成する。これにより、ゲート電極の線幅のばらつき、
アライメントずれ等で、第１ゲート電極６と第２ゲート
電極１４間に間隔ができる場合でも、この間隔にセルフ
アラインで素子分離イオン２８が注入されるので、素子
分離耐圧は問題無い。また、フォトリソグラフィー工程
が１回削減できる。以降、実施例１と同様に、半導体装
置を完成させる。

【００４９】実施例６本発明の半導体装置をマスクＲＯＭに適用した例を説明
する。この実施例は、図８で示した２回目のセル素子分
離注入工程を、第２のＲＯＭデータ書き込み注入工程と
一部兼ねることで省略し、製造工程の簡略化を図ったも
のである。

【００５０】図７に示した工程の後、図１３に示したよ
うに、第２ゲート電極形成後に、第２ゲート電極側のセ
ルトランジスタにＲＯＭデータ書き込み注入を行うと同
時に２回目のセル素子分離注入を行う。具体的には、第
２ゲート電極側のセルトランジスタのＲＯＭデータ書き
込み注入とセル素子分離注入パターンが開口されたレジ
ストパターン２９を形成し、このレジストパターン２９
をマスクとして用いて、第２ゲート電極１４に対するＲ
ＯＭデータ書き込みイオン注入を行う。この際、Ｂ⁺イ
オンを、第２ゲート電極１４下のチャネル部に、ゲート
電極を通過する比較的高い注入エネルギー、例えば１２
０ｋｅＶ、１０¹³〜１０¹⁴ｃｍ^-2台の注入量で注入し、
ＲＯＭデータ書き込み３０を行う。続いて、ＢＦ²⁺イオ
ンを、素子分離領域となる領域に、第１ゲート電極６及
び第２ゲート電極１４を通過しない比較的低い注入エネ
ルギー、例えば３０ｋｅＶ、１０¹²〜１０¹³ｃｍ^-2台の
注入量で注入し、素子分離領域３１を形成する。

【００５１】これにより、ゲート電極の線幅のばらつ
き、アライメントずれ等で、第１ゲート電極６と第２ゲ
ート電極１４間に間隔ができる場合でも、この間隔にセ
ルフアラインで素子分離イオン３１が注入されるので、
素子分離耐圧は問題無いとともに、フォトリソグラフィ
ー工程が１回削減できる。以降、実施例１と同様に、半
導体装置を完成させる。

【００５２】実施例７本発明の半導体装置をマスクＲＯＭに適用した例を説明
する。この実施例は、図８で示した２回目のセル素子分
離注入工程を、第１及び第２のＲＯＭデータ書き込み注
入工程と一部兼ねることで省略し、製造工程の簡略化を
図ったものである。

【００５３】図７に示した工程の後、図１４に示したよ
うに、第２ゲート電極形成後に、第１及び第２ゲート電
極側のセルトランジスタにＲＯＭデータ書き込み注入を
行うとともに、２回目のセル素子分離注入を行う。具体
的には、第１及び第２ゲート電極側のセルトランジスタ
のＲＯＭデータ書き込み注入とセル素子分離注入のため
のパターンが開口されたレジストパターン３２を形成
し、続いて、このレジストパターン３２をマスクとして
用いて、第１ゲート電極６及び第２ゲート電極１４に対
するＲＯＭデータ書き込みイオン注入を行う。この際、
Ｂ⁺イオンを、第１ゲート電極６下のチャネル部及び第
２ゲート電極１４下のチャネル部に、ゲート電極を通過
する比較的高い注入エネルギー、例えば１２０ｋｅＶ、
１０¹³〜１０¹⁴ｃｍ^-2台の注入量で注入し、ＲＯＭデー
タ書き込み３３を行う。続いて、ＢＦ²⁺イオンを、素子
分離領域となる領域に、第１ゲート電極６及び第２ゲー
ト電極１４を通過しない比較的低い注入エネルギー、例
えば３０ｋｅＶ、１０¹²〜１０¹³ｃｍ^-2台の注入量で注
入し、素子分離領域３４を形成する。

【００５４】これにより、ゲート電極の線幅のばらつ
き、アライメントずれ等で、第１ゲート電極６と第２ゲ
ート電極１４間に間隔ができる場合でも、この間隔にセ
ルフアラインで素子分離イオン２８が注入されるので、
素子分離耐圧は問題無いとともに、実施例５及び６と比
較してさらにフォトリソグラフィー工程が１回削減でき
る。

【００５５】次に、実施例１と同様に、半導体装置を完
成させる。なお、さらに短納期とするため、層間絶縁膜
形成後、コンタクトホール形成後、金属配線形成後等に
上記工程を行っても良い。

【００５６】実施例８本発明の半導体装置をさらに他の構成に適用した例を説
明する。図１５の平面図に示したように、メモリセル領
域内部は、メモリセルのワード線及び選択線となる１層
目ゲート電極６と２層目ゲート電極１４がすき間無く交
互に配置しており、また、副ビットラインとして用いら
れるソース／ドレイン領域４がワード線に直交して形成
されている。ソース／ドレイン領域４の端部は１層目ゲ
ート電極６ａあるいは２層目ゲート電極１４ａからなる
素子分離のためのダミーワード線に覆われており、ゲー
ト電極のない領域には形成されない。このダミーワード
線６ａあるいは１４ａは寄生トランジスタが常時ＯＦＦ
する電位に設定されている。また、マスクＲＯＭの場合
は、電位を固定させずに使用される選択線６ｃ、１４ｃ
に対し、ＯＦＦトランジスタを選択的に形成するＲＯＭ
データ書き込み注入を、選択線下の素子分離領域３５、
３６にも注入するようにしていてもよい。

【００５７】この構成を使用することにより、同様に２
回目のメモリセル素子分離注入工程を削減することがで
きる。なお素子分離領域を通常のロコス絶縁膜で形成し
てもよいが、平坦性を上げ、加工を容易にするためには
上記の方法が望ましい。

【００５８】実施例９本発明の半導体装置をさらに他の構成に適用した例を説
明する。図１６の平面図に示したように、メモリセル領
域内部は、メモリセルのワード線及び選択線となる１層
目ゲート電極６と２層目ゲート電極１４がすき間なく交
互に配置しており、また、副ビットラインとして用いら
れるソース／ドレイン領域４がワード線に直交して形成
されている。ソース／ドレイン領域４の端部は１層目ゲ
ート電極６ｂ、６ｃあるいは２層目ゲート電極１４ｂ、
１４ｃからなるワード線又は選択線に覆われており、ゲ
ート電極のない領域には形成されない。このワード線６
ｂ、１４ｂあるいは選択線６ｃ、１４ｃにおいて、寄生
トランジスタ領域が常時ＯＦＦするように、ＯＦＦトラ
ンジスタを選択的に形成するＲＯＭデータ書き込み注入
時に、この素子分離領域３５及び３６に注入される。

【００５９】この構成を使用することにより、同様に２
回目のメモリセル素子分離注入工程を削減することがで
きる。なお、この場合も、素子分離領域を通常のロコス
絶縁膜で形成してもよいが、平坦性を上げ、加工を容易
にするためには上記の方法が望ましい。

【００６０】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、２層以上のマルチゲート電極を用いた新規のメモリ
セル構造を有する高集積半導体装置において、メモリセ
ルの素子分離特性を向上させることができる。また、第
２ゲート電極の加工が容易になり、ゲート絶縁膜の信頼
性が増大するとともに、メモリセル特性、セル素子分離
特性の安定性を向上させることができる。

【００６１】また、上記半導体装置の製造方法におい
て、ＲＯＭデータ等の書込みの注入を利用して、所望の
領域に素子分離注入を行うことにより、製造工程の短縮
化、つまり、マスク工程及びフォトリソグラフィ工程を
削減でき、製造コストの抑制を実現することができる。
さらに、この際の注入エネルギーを適宜調節することに
より、半導体装置の短納期化を図ることができる。

【００６２】さらに、本発明の半導体装置によれば、２
層以上のゲート電極構造を用いた、高密度ＮＯＲ型ＲＯ
Ｍメモリセルにおいて、メモリセルの素子分離を確実に
行うことができ、大容量ＲＯＭの創出やチップサイズの
縮小によるコスト低減に非常に効果がある。また、従来
の方法に比べて、加工の容易さ、ゲート絶縁膜の信頼性
向上、メモリセル特性の安定性向上、製造工程の簡略
化、マスクＲＯＭの短納期化等に優れており、半導体装
置の信頼性、低コスト化、製造の効率化に、より一層の
向上が図れる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法により形成され
る半導体装置の一実施例を示す要部の概略平面図であ
る。

【図２】図１の半導体装置の一製造方法を説明するため
のＡ−Ａ’線概略断面図である。

【図３】図１の半導体装置の一製造方法を説明するため
のＡ−Ａ’線及びＢ−Ｂ’線概略断面図である。

【図４】図１の半導体装置の一製造方法を説明するため
のＢ−Ｂ’線概略断面図である。

【図５】図１の半導体装置の一製造方法を説明するため
のＢ−Ｂ’線概略断面図である。

【図６】図１の半導体装置の一製造方法を説明するため
のＢ−Ｂ’線概略断面図である。

【図７】図１の半導体装置の一製造方法を説明するため
のＢ−Ｂ’線概略断面図である。

【図８】図１の半導体装置の一製造方法を説明するため
のＢ−Ｂ’線概略断面図である。

【図９】図１の半導体装置の別の製造方法を説明するた
めのＢ−Ｂ’線概略断面図である。

【図１０】図１の半導体装置のさらに別の製造方法を説
明するためのＢ−Ｂ’線概略断面図である。

【図１１】図１の半導体装置のさらに別の製造方法を説
明するためのＢ−Ｂ’線概略断面図である。

【図１２】図１の半導体装置のさらに別の製造方法を説
明するためのＢ−Ｂ’線概略断面図である。

【図１３】図１の半導体装置のさらに別の製造方法を説
明するためのＢ−Ｂ’線概略断面図である。

【図１４】図１の半導体装置のさらに別の製造方法を説
明するためのＢ−Ｂ’線概略断面図である。

【図１５】本発明の半導体装置の別の実施例を示す概略
平面図である。

【図１６】本発明の半導体装置のさらに別の実施例を示
す概略断面図である。

【図１７】従来の半導体装置を示す概略平面図及び概略
断面図である。

【図１８】従来の半導体装置の製造方法を説明するため
の概略工程図である。

【図１９】従来の半導体装置の別の製造方法を説明する
ための概略工程図である。

【符号の説明】

１半導体基板２絶縁膜３，８，１１，１６，１８，２１，２３，２６，２９，
３２レジストパターン４高濃度拡散層（ソース／ドレイン領域）５第１ゲート絶縁膜６、６ｂ、６ｃ第１ゲート電極６ａ第１ゲート電極（ダミーワード線）７絶縁膜９メモリセル素子分離注入イオン１０サイドウォールスペーサ１２第２ゲート電極セルトランジスタチャネル注入イ
オン１３第２ゲート絶縁膜１４、１４ｂ、１４ｃ第２ゲート電極１４ａ第２ゲート電極（ダミーワード線）１５絶縁膜１７，２０，２８，３１，３４．第２のメモリセル素子
分離注入イオン１９，２２，２４，２５，２７，３０，３３．ＲＯＭデ
ータ書き込み注入イオン３５素子分離領域（６、６ｃ、６ｂ、６ｃの下の領
域）３６素子分離領域（１４、１４ｃ、１４ｂ、１４ｃの
下の領域）

フロントページの続き (56)参考文献特開平４−291758（ＪＰ，Ａ) 特開平４−337665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8246 H01L 27/112 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】 (i) 半導体基板に、複数の第２導電型の
高濃度拡散層を形成し、 (ii)前記半導体基板上に、第１ゲート絶縁膜を介して、
前記第２導電型の高濃度拡散層に直交して、複数の第１
ゲート電極を形成し、 (iii) 前記第１ゲート電極をマスクとして、前記半導体
基板に第１導電型の素子分離イオン注入を行い、 (iv)前記第１ゲート電極にサイドウォールスペーサを形
成し、 (v-i) 前記複数の第１ゲート電極とサイドウォールスペ
ーサをマスクとして、前記半導体基板上に第２導電型の
チャネルイオン注入を行い、 (vi-i)前記第１ゲート電極間であって、かつ前記チャネ
ルイオン注入された領域上に第２ゲート電極を形成し、 (vii) 前記第１ゲート電極及び第２ゲート電極をマスク
として、前記半導体基板上に再度第１導電型の素子分離
イオン注入を行う工程を含むことを特徴とする半導体装
置の製造方法。
【請求項２】 (i) 半導体基板に、複数の第２導電型の
高濃度拡散層を形成し、 (ii)前記半導体基板上に、第１ゲート絶縁膜を介して、
前記第２導電型の高濃度拡散層に直交して、複数の第１
ゲート電極を形成し、 (iii) 前記第１ゲート電極をマスクとして、前記半導体
基板に第１導電型の素子分離イオン注入を行い、 (iv)前記第１ゲート電極にサイドウォールスペーサを形
成し、 (v-i) 前記複数の第１ゲート電極とサイドウォールスペ
ーサをマスクとして、前記半導体基板上に第２導電型の
チャネルイオン注入を行い、 (v-ii)少なくとも第１ゲート電極又は後工程で形成する
第２ゲート電極に対するＲＯＭデータの書き込みを行う
領域と素子分離領域を形成する領域とに開口部を有する
マスクを形成し、該マスクを用いてＲＯＭデータ書き込
みイオン注入と前記半導体基板への第１導電型の素子分
離イオン注入とを行い、 (vi-i)前記第１ゲート電極間であって、かつ前記チャネ
ルイオン注入された領域上に第２ゲート電極を形成する
工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】工程(v-ii)において、後工程で形成する
第２ゲート電極に対するＲＯＭデータの書き込みを行う
領域と素子分離領域を形成する領域とに開口部を有する
マスクを用いて、第１ゲート電極を通過しない注入エネ
ルギーで、前記マスクの開口部における半導体基板表面
にＲＯＭデータ書き込みイオン注入と素子分離イオン注
入とを同時に行う請求項２記載の半導体装置の製造方
法。
【請求項４】工程(v-ii)において、少なくとも第１ゲ
ート電極に対するＲＯＭデータの書き込みを行う領域と
素子分離領域とを形成する領域とに開口部を有するマス
クを用いて、第１ゲート電極を通過する注入エネルギー
で、第１ゲート電極直下にＲＯＭデータ書き込みイオン
注入を行い、さらに、第１ゲート電極を通過しない注入
エネルギーで、前記マスクの開口部における半導体基板
表面に素子分離イオン注入を行う請求項２記載の半導体
装置の製造方法。
【請求項５】 (i) 半導体基板上に、複数の第２導電型
の高濃度拡散層を形成し、 (ii)前記半導体基板上に、第１ゲート絶縁膜を介して、
前記第２導電型の高濃度拡散層に直交して、複数の第１
ゲート電極を形成し、 (iii) 前記第１ゲート電極をマスクとして、前記半導体
基板に第１導電型の素子分離イオン注入を行い、 (iv)前記第１ゲート電極にサイドウォールスペーサを形
成し、 (v-i) 前記複数の第１ゲート電極とサイドウォールスペ
ーサをマスクとして、前記半導体基板上に第２導電型の
チャネルイオン注入を行い、 (vi-i)前記第１ゲート電極間であって、かつ前記チャネ
ルイオン注入された領域上に第２ゲート電極を形成し、 (vi-ii) 少なくとも第１ゲート電極又は第２ゲート電極
に対するＲＯＭデータの書き込みを行う領域と素子分離
領域を形成する領域とに開口部を有するマスクを形成
し、該マスクを用いてＲＯＭデータ書き込みイオン注入
と前記半導体基板への第１導電型の素子分離イオン注入
とを行う工程を含むことを特徴とする半導体装置の製造
方法。
【請求項６】工程(vi-ii) において、マスクを用い
て、第１ゲート電極又は第２ゲート電極を通過する注入
エネルギーで、第１ゲート電極又は第２ゲート電極直下
にＲＯＭデータ書き込みイオン注入を行い、さらに、第
１ゲート電極及び第２ゲート電極を通過しない注入エネ
ルギーで、前記マスクの開口部における半導体基板表面
に素子分離イオン注入を行う請求項５記載の半導体装置
の製造方法。
【請求項７】半導体基板に互いに平行に形成された複
数の第２導電型の高濃度拡散層と、前記半導体基板上で
あって、前記第２導電型の高濃度拡散層に直交し、第１
ゲート絶縁膜を介して互いに平行に形成された複数の第
１ゲート電極と、該第１ゲート電極間に、第２ゲート絶
縁膜を介して形成された複数の第２ゲート電極を有する
半導体装置であって、前記高濃度拡散層の周辺でかつ該高濃度拡散層が形成さ
れていない半導体基板上が前記第１又は第２ゲート電極
で被覆されており、かつ、前記高濃度拡散層の端部に書
き込み注入を利用した素子分離注入がなされていること
を特徴とする請求項１〜６のいずれか１つの方法により
形成されてなる半導体装置。
【請求項８】第１ゲート電極の側壁にサイドウォール
スペーサが形成されており、第１及び第２ゲート電極と
前記サイドウォールスペーサとで覆われている半導体基
板表面のうち、前記サイドウォールスペーサの下部のみ
が素子分離されてなる請求項７に記載の半導体装置。