JPH053304A - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- JPH053304A JPH053304A JP3180141A JP18014191A JPH053304A JP H053304 A JPH053304 A JP H053304A JP 3180141 A JP3180141 A JP 3180141A JP 18014191 A JP18014191 A JP 18014191A JP H053304 A JPH053304 A JP H053304A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【目的】 ＮＡＮＤ型マスクＲＯＭにおいて、ターンア
ラウンドタイムの短縮を図り、しかもフィールド絶縁膜
の下側の部分での隣接メモリセル間のパンチスルーの発
生を抑える。 【構成】 レジストパターンをマスクとして多結晶Si膜
をパターニングすることによりワード線を形成した後、
これらのレジストパターン及びワード線をマスクとして
半導体基板１中にＢをフィールド絶縁膜２を貫通してイ
オン注入する。次に、プログラムを行うために、レジス
トパターン６をマスクとして、選択されたＭＩＳトラン
ジスタのチャネル領域中にＰをワード線を貫通してイオ
ン注入する。
ラウンドタイムの短縮を図り、しかもフィールド絶縁膜
の下側の部分での隣接メモリセル間のパンチスルーの発
生を抑える。 【構成】 レジストパターンをマスクとして多結晶Si膜
をパターニングすることによりワード線を形成した後、
これらのレジストパターン及びワード線をマスクとして
半導体基板１中にＢをフィールド絶縁膜２を貫通してイ
オン注入する。次に、プログラムを行うために、レジス
トパターン６をマスクとして、選択されたＭＩＳトラン
ジスタのチャネル領域中にＰをワード線を貫通してイオ
ン注入する。
Description
【０００１】
【産業上の利用分野】この発明は、マスクＲＯＭの製造
方法に関し、特に、ＮＡＮＤ型マスクＲＯＭの製造に適
用して好適なものである。
方法に関し、特に、ＮＡＮＤ型マスクＲＯＭの製造に適
用して好適なものである。
【０００２】
【従来の技術】マスクＲＯＭはその製造工程においてプ
ログラム（情報の書き込み）を行うＲＯＭであり、その
メモリセルはＭＩＳトランジスタにより構成される。こ
のマスクＲＯＭには、大別してＮＯＲ型のものとＮＡＮ
Ｄ型のものとがある。このうちＮＡＮＤ型マスクＲＯＭ
は、直列接続された複数のＭＩＳトランジスタ（メモリ
セル）から成る複数のＭＩＳトランジスタ列（メモリセ
ル列）により構成され、メモリセルの集積密度の点でＮ
ＯＲ型マスクＲＯＭよりも有利であるため、大容量のマ
スクＲＯＭを構成する場合に適している。
ログラム（情報の書き込み）を行うＲＯＭであり、その
メモリセルはＭＩＳトランジスタにより構成される。こ
のマスクＲＯＭには、大別してＮＯＲ型のものとＮＡＮ
Ｄ型のものとがある。このうちＮＡＮＤ型マスクＲＯＭ
は、直列接続された複数のＭＩＳトランジスタ（メモリ
セル）から成る複数のＭＩＳトランジスタ列（メモリセ
ル列）により構成され、メモリセルの集積密度の点でＮ
ＯＲ型マスクＲＯＭよりも有利であるため、大容量のマ
スクＲＯＭを構成する場合に適している。
【０００３】このＮＡＮＤ型マスクＲＯＭのプログラム
は、不純物のイオン注入（チャネルドーピング）を行っ
てメモリセルを構成するＭＩＳトランジスタのしきい値
電圧を制御することにより行われる。従来、このプログ
ラムのためのイオン注入は、ゲート絶縁膜の形成前後の
工程で行われていた。しかし、このようにゲート絶縁膜
の形成前後の工程でプログラムを行うＮＡＮＤ型マスク
ＲＯＭは、プログラムを行ってからその完成に至るまで
に多くの工程が必要であるため、プログラムが行われた
マスクＲＯＭの完成に至る時間、すなわちターンアラウ
ンドタイム（Turn Around Time) が長いという問題があ
った。
は、不純物のイオン注入（チャネルドーピング）を行っ
てメモリセルを構成するＭＩＳトランジスタのしきい値
電圧を制御することにより行われる。従来、このプログ
ラムのためのイオン注入は、ゲート絶縁膜の形成前後の
工程で行われていた。しかし、このようにゲート絶縁膜
の形成前後の工程でプログラムを行うＮＡＮＤ型マスク
ＲＯＭは、プログラムを行ってからその完成に至るまで
に多くの工程が必要であるため、プログラムが行われた
マスクＲＯＭの完成に至る時間、すなわちターンアラウ
ンドタイム（Turn Around Time) が長いという問題があ
った。
【０００４】そこで、このターンアラウンドタイムの短
縮を図るために、プログラムのためのイオン注入を、ゲ
ート電極形成後にこのゲート電極を貫通するような高エ
ネルギーで行うようにしたＮＡＮＤ型マスクＲＯＭが提
案されている。その一例を図１３〜図１７に示す。ここ
で、図１３は平面図、図１４、図１５、図１６及び図１
７はそれぞれ図１３の１４−１４線、１５−１５線、１
６−１６線及び１７−１７線に沿っての断面図である。
縮を図るために、プログラムのためのイオン注入を、ゲ
ート電極形成後にこのゲート電極を貫通するような高エ
ネルギーで行うようにしたＮＡＮＤ型マスクＲＯＭが提
案されている。その一例を図１３〜図１７に示す。ここ
で、図１３は平面図、図１４、図１５、図１６及び図１
７はそれぞれ図１３の１４−１４線、１５−１５線、１
６−１６線及び１７−１７線に沿っての断面図である。
【０００５】図１３〜図１７に示すように、このＮＡＮ
Ｄ型マスクＲＯＭにおいては、ｐ型シリコン（Si）基板
１０１の表面にフィールド絶縁膜１０２をストライプ状
に形成して素子間分離を行う。このフィールド絶縁膜１
０２の形成の際には、素子間分離領域となる部分のｐ型
Si基板１０１中にあらかじめイオン注入されてあったｐ
型不純物であるホウ素（Ｂ）が拡散して、このフィール
ド絶縁膜１０２の下側にｐ+ 型のチャネルストップ領域
１０３が形成される。
Ｄ型マスクＲＯＭにおいては、ｐ型シリコン（Si）基板
１０１の表面にフィールド絶縁膜１０２をストライプ状
に形成して素子間分離を行う。このフィールド絶縁膜１
０２の形成の際には、素子間分離領域となる部分のｐ型
Si基板１０１中にあらかじめイオン注入されてあったｐ
型不純物であるホウ素（Ｂ）が拡散して、このフィール
ド絶縁膜１０２の下側にｐ+ 型のチャネルストップ領域
１０３が形成される。
【０００６】次に、このフィールド絶縁膜１０２に囲ま
れたストライプ状の活性領域の表面にゲート絶縁膜１０
４を形成する。この場合、このゲート絶縁膜１０４の形
成前後の工程においてＢをチャネル領域中にイオン注入
し、全てのメモリセルを構成するＭＩＳトランジスタを
あらかじめエンハンスメント型化しておく。次に、スト
ライプ状の活性領域の長手方向と直交する方向に延びる
ワード線ＷＬ1 ´、ＷＬ2 ´、ＷＬ3 ´、…を形成した
後、プログラムに応じた所定部分に開口１０５ａを有す
るレジストパターン１０５を形成する。
れたストライプ状の活性領域の表面にゲート絶縁膜１０
４を形成する。この場合、このゲート絶縁膜１０４の形
成前後の工程においてＢをチャネル領域中にイオン注入
し、全てのメモリセルを構成するＭＩＳトランジスタを
あらかじめエンハンスメント型化しておく。次に、スト
ライプ状の活性領域の長手方向と直交する方向に延びる
ワード線ＷＬ1 ´、ＷＬ2 ´、ＷＬ3 ´、…を形成した
後、プログラムに応じた所定部分に開口１０５ａを有す
るレジストパターン１０５を形成する。
【０００７】次に、このレジストパターン１０５をマス
クとしてｎ型不純物であるリン（Ｐ）を高エネルギー
（例えば、数百ｋｅＶ程度）でワード線ＷＬ1´、ＷＬ
2 ´、ＷＬ3 ´、…を貫通してチャネル領域中にイオン
注入する。これによって、レジストパターン１０５の開
口１０５ａを通じてＰがイオン注入されたＭＩＳトラン
ジスタはディプリーション型化され、目的とするプログ
ラムが行われる。
クとしてｎ型不純物であるリン（Ｐ）を高エネルギー
（例えば、数百ｋｅＶ程度）でワード線ＷＬ1´、ＷＬ
2 ´、ＷＬ3 ´、…を貫通してチャネル領域中にイオン
注入する。これによって、レジストパターン１０５の開
口１０５ａを通じてＰがイオン注入されたＭＩＳトラン
ジスタはディプリーション型化され、目的とするプログ
ラムが行われる。
【０００８】なお、特開昭６４−４６９６７号公報にお
いては、ＮＡＮＤ型マスクＲＯＭにおいて、メモリセル
を構成するＭＯＳトランジスタを全てあらかじめディプ
リーション型に構成しておき、選択されたＭＯＳトラン
ジスタのみ、ゲート電極形成後にこのゲート電極を貫通
してＢをチャネル領域中にイオン注入してエンハンスメ
ント型化することにより、プログラムのためのイオン注
入のエネルギーを２００ｋｅＶ程度に下げる方法が提案
されている。
いては、ＮＡＮＤ型マスクＲＯＭにおいて、メモリセル
を構成するＭＯＳトランジスタを全てあらかじめディプ
リーション型に構成しておき、選択されたＭＯＳトラン
ジスタのみ、ゲート電極形成後にこのゲート電極を貫通
してＢをチャネル領域中にイオン注入してエンハンスメ
ント型化することにより、プログラムのためのイオン注
入のエネルギーを２００ｋｅＶ程度に下げる方法が提案
されている。
【０００９】
【発明が解決しようとする課題】上述の図１３〜図１７
に示す従来のＮＡＮＤ型マスクＲＯＭにおいては、プロ
グラムのためのＰのイオン注入を高エネルギーで行って
いることにより、次のような問題が発生する。すなわ
ち、レジストパターン１０５をマスクとしてワード線Ｗ
Ｌ1 ´、ＷＬ2 ´、ＷＬ3 ´、…を貫通するような高エ
ネルギーでＰをイオン注入した場合、このＰはレジスト
パターン１０５の開口１０５ａの部分のフィールド絶縁
膜１０２をも突き抜けてしまい、図１４及び図１７に示
すようにこのフィールド絶縁膜１０２の下側の部分にＰ
が注入される（図１４〜図１７において、注入されたＰ
を破線で示す）。この結果、フィールド絶縁膜１０２の
下側のチャネルストップ領域１０３の不純物濃度が低下
してしまう。このため、プログラムのためのイオン注入
が行われたメモリセルと、これに隣接するメモリセルと
の間でパンチスルーが生じやすいという問題があった。
に示す従来のＮＡＮＤ型マスクＲＯＭにおいては、プロ
グラムのためのＰのイオン注入を高エネルギーで行って
いることにより、次のような問題が発生する。すなわ
ち、レジストパターン１０５をマスクとしてワード線Ｗ
Ｌ1 ´、ＷＬ2 ´、ＷＬ3 ´、…を貫通するような高エ
ネルギーでＰをイオン注入した場合、このＰはレジスト
パターン１０５の開口１０５ａの部分のフィールド絶縁
膜１０２をも突き抜けてしまい、図１４及び図１７に示
すようにこのフィールド絶縁膜１０２の下側の部分にＰ
が注入される（図１４〜図１７において、注入されたＰ
を破線で示す）。この結果、フィールド絶縁膜１０２の
下側のチャネルストップ領域１０３の不純物濃度が低下
してしまう。このため、プログラムのためのイオン注入
が行われたメモリセルと、これに隣接するメモリセルと
の間でパンチスルーが生じやすいという問題があった。
【００１０】この問題を解決するために、プログラムの
ためのイオン注入を行う領域を規定するレジストパター
ン１０５の開口１０５ａを小さくしてイオン注入領域を
活性領域上にのみ制限する方法が考えられる。このため
には、リソグラフィーの精度として０．５μｍ程度が要
求されるが、これはリソグラフィー工程におけるマスク
合わせずれ等により実際には困難であり、従ってこの方
法は現実的な方法とは言えない。
ためのイオン注入を行う領域を規定するレジストパター
ン１０５の開口１０５ａを小さくしてイオン注入領域を
活性領域上にのみ制限する方法が考えられる。このため
には、リソグラフィーの精度として０．５μｍ程度が要
求されるが、これはリソグラフィー工程におけるマスク
合わせずれ等により実際には困難であり、従ってこの方
法は現実的な方法とは言えない。
【００１１】従って、この発明の目的は、プログラムの
ためのイオン注入をゲート電極形成後に行うことにより
ターンアラウンドタイムの短縮を図ることができ、しか
もフィールド絶縁膜の下側の部分での隣接メモリセル間
のパンチスルーの発生を抑えることができるマスクＲＯ
Ｍの製造方法を提供することにある。
ためのイオン注入をゲート電極形成後に行うことにより
ターンアラウンドタイムの短縮を図ることができ、しか
もフィールド絶縁膜の下側の部分での隣接メモリセル間
のパンチスルーの発生を抑えることができるマスクＲＯ
Ｍの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、直列接続された複数の第１導電型チャ
ネルのＭＩＳトランジスタから成るメモリセル列を有
し、選択されたＭＩＳトランジスタのしきい値電圧をイ
オン注入により制御してプログラムを行うようにしたマ
スクＲＯＭの製造方法において、レジストパターン
（５）をマスクとして導電膜をパターニングすることに
よりワード線（ＷＬ1 、ＷＬ2 、ＷＬ3 、…）を形成し
た後、レジストパターン（５）及びワード線（ＷＬ1 、
ＷＬ2 、ＷＬ3 、…）をマスクとして半導体基板（１）
中に第２導電型の不純物をフィールド絶縁膜（２）を貫
通してイオン注入する工程と、プログラムを行うため
に、選択されたＭＩＳトランジスタのチャネル領域中に
第１導電型の不純物をワード線（ＷＬ1 、ＷＬ2 、ＷＬ
3 、…）を貫通してイオン注入する工程とを具備するも
のである。
に、この発明は、直列接続された複数の第１導電型チャ
ネルのＭＩＳトランジスタから成るメモリセル列を有
し、選択されたＭＩＳトランジスタのしきい値電圧をイ
オン注入により制御してプログラムを行うようにしたマ
スクＲＯＭの製造方法において、レジストパターン
（５）をマスクとして導電膜をパターニングすることに
よりワード線（ＷＬ1 、ＷＬ2 、ＷＬ3 、…）を形成し
た後、レジストパターン（５）及びワード線（ＷＬ1 、
ＷＬ2 、ＷＬ3 、…）をマスクとして半導体基板（１）
中に第２導電型の不純物をフィールド絶縁膜（２）を貫
通してイオン注入する工程と、プログラムを行うため
に、選択されたＭＩＳトランジスタのチャネル領域中に
第１導電型の不純物をワード線（ＷＬ1 、ＷＬ2 、ＷＬ
3 、…）を貫通してイオン注入する工程とを具備するも
のである。
【００１３】
【作用】上述のように構成されたこの発明のマスクＲＯ
Ｍの製造方法によれば、ワード線（ＷＬ1 、ＷＬ2 、Ｗ
Ｌ3 、…）を形成した後にこれらを貫通してプログラム
のための第１導電型の不純物のイオン注入を行った場合
に、この第１導電型の不純物がフィールド絶縁膜（２）
を突き抜けてその下側に注入されても、この部分にはレ
ジストパターン（５）及びワード線（ＷＬ1 、ＷＬ2 、
ＷＬ3 、…）をマスクとして第２導電型の不純物があら
かじめイオン注入されているので、フィールド絶縁膜
（２）の下側のチャネルストップ領域（３）の不純物濃
度の減少を防止することができる。これによって、フィ
ールド絶縁膜（２）の下側の部分での隣接メモリセル間
のパンチスルーの発生を抑えることができる。
Ｍの製造方法によれば、ワード線（ＷＬ1 、ＷＬ2 、Ｗ
Ｌ3 、…）を形成した後にこれらを貫通してプログラム
のための第１導電型の不純物のイオン注入を行った場合
に、この第１導電型の不純物がフィールド絶縁膜（２）
を突き抜けてその下側に注入されても、この部分にはレ
ジストパターン（５）及びワード線（ＷＬ1 、ＷＬ2 、
ＷＬ3 、…）をマスクとして第２導電型の不純物があら
かじめイオン注入されているので、フィールド絶縁膜
（２）の下側のチャネルストップ領域（３）の不純物濃
度の減少を防止することができる。これによって、フィ
ールド絶縁膜（２）の下側の部分での隣接メモリセル間
のパンチスルーの発生を抑えることができる。
【００１４】以上により、プログラムのためのイオン注
入をゲート電極形成後に行うことによりターンアラウン
ドタイムの短縮を図ることができ、しかもフィールド絶
縁膜の下側の部分での隣接メモリセル間のパンチスルー
の発生を抑えることができる。
入をゲート電極形成後に行うことによりターンアラウン
ドタイムの短縮を図ることができ、しかもフィールド絶
縁膜の下側の部分での隣接メモリセル間のパンチスルー
の発生を抑えることができる。
【００１５】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。この実施例によるＮＡＮＤ型マス
クＲＯＭの製造方法においては、図１〜図５に示すよう
に、まず例えばｐ型Si基板１の表面にSiＯ2 膜のような
フィールド絶縁膜２を例えばＬＯＣＯＳ法によりストラ
イプ状に形成する。この際、このフィールド絶縁膜２の
下側にｐ+ 型のチャネルストップ領域３が形成される。
照しながら説明する。この実施例によるＮＡＮＤ型マス
クＲＯＭの製造方法においては、図１〜図５に示すよう
に、まず例えばｐ型Si基板１の表面にSiＯ2 膜のような
フィールド絶縁膜２を例えばＬＯＣＯＳ法によりストラ
イプ状に形成する。この際、このフィールド絶縁膜２の
下側にｐ+ 型のチャネルストップ領域３が形成される。
【００１６】次に、このフィールド絶縁膜２に囲まれた
ストライプ状の活性領域の表面に熱酸化法によりSiＯ2
膜のようなゲート絶縁膜４を形成する。この場合、この
ゲート絶縁膜４の形成前後の工程においてチャネル領域
中にＢをイオン注入することにより、全てのメモリセル
を構成するＭＩＳトランジスタをあらかじめエンハンス
メント型化しておく。
ストライプ状の活性領域の表面に熱酸化法によりSiＯ2
膜のようなゲート絶縁膜４を形成する。この場合、この
ゲート絶縁膜４の形成前後の工程においてチャネル領域
中にＢをイオン注入することにより、全てのメモリセル
を構成するＭＩＳトランジスタをあらかじめエンハンス
メント型化しておく。
【００１７】次に、ワード線形成用の導電膜として例え
ば多結晶Si膜をＣＶＤ法により全面に形成した後、この
多結晶Si膜に不純物をドープして低抵抗化する。次に、
この多結晶Si膜上に、ワード線に対応した形状を有する
レジストパターン５をリソグラフィーにより形成する。
この後、このレジストパターン５をマスクとして多結晶
Si膜を例えば反応性イオンエッチング（ＲＩＥ）法によ
り所定形状にパターニングしてワード線ＷＬ1 、Ｗ
Ｌ2 、ＷＬ3 、…を形成する。なお、これらのワード線
ＷＬ1 、ＷＬ2 、ＷＬ3 、…は、多結晶Si膜上に高融点
金属シリサイド膜を重ねたポリサイド膜により形成する
こともでき、この場合には、上述の多結晶Si膜上に高融
点金属シリサイド膜を形成した後にこれらの高融点金属
シリサイド膜及び多結晶Si膜をレジストパターン５をマ
スクとしてパターニングする。
ば多結晶Si膜をＣＶＤ法により全面に形成した後、この
多結晶Si膜に不純物をドープして低抵抗化する。次に、
この多結晶Si膜上に、ワード線に対応した形状を有する
レジストパターン５をリソグラフィーにより形成する。
この後、このレジストパターン５をマスクとして多結晶
Si膜を例えば反応性イオンエッチング（ＲＩＥ）法によ
り所定形状にパターニングしてワード線ＷＬ1 、Ｗ
Ｌ2 、ＷＬ3 、…を形成する。なお、これらのワード線
ＷＬ1 、ＷＬ2 、ＷＬ3 、…は、多結晶Si膜上に高融点
金属シリサイド膜を重ねたポリサイド膜により形成する
こともでき、この場合には、上述の多結晶Si膜上に高融
点金属シリサイド膜を形成した後にこれらの高融点金属
シリサイド膜及び多結晶Si膜をレジストパターン５をマ
スクとしてパターニングする。
【００１８】次に、ワード線ＷＬ1 、ＷＬ2 、ＷＬ3、
…上にレジストパターン５を残したままの状態で、これ
らのレジストパターン５及びワード線ＷＬ1 、ＷＬ2 、
ＷＬ3 、…をマスクとして例えばＢをフィールド絶縁膜
２を貫通するようなエネルギーでイオン注入する（図２
〜図５において、注入されたＢを点線で示す）。このＢ
のイオン注入によって、フィールド絶縁膜２の下側のチ
ャネルストップ領域３の不純物濃度が高くなる。
…上にレジストパターン５を残したままの状態で、これ
らのレジストパターン５及びワード線ＷＬ1 、ＷＬ2 、
ＷＬ3 、…をマスクとして例えばＢをフィールド絶縁膜
２を貫通するようなエネルギーでイオン注入する（図２
〜図５において、注入されたＢを点線で示す）。このＢ
のイオン注入によって、フィールド絶縁膜２の下側のチ
ャネルストップ領域３の不純物濃度が高くなる。
【００１９】次に、レジストパターン５を除去した後、
プログラムのための工程を従来と同様にして実行する。
すなわち、図６〜図１０に示すように、プログラムに応
じた所定部分に開口６ａを有するレジストパターン６を
リソグラフィーにより形成した後、このレジストパター
ン６をマスクとしてワード線ＷＬ1 、ＷＬ2 、ＷＬ3 、
…を貫通するような高エネルギーでＰをイオン注入する
（図７〜図１０において、注入されたＰを破線で示
す）。これによって、プログラムが行われる。
プログラムのための工程を従来と同様にして実行する。
すなわち、図６〜図１０に示すように、プログラムに応
じた所定部分に開口６ａを有するレジストパターン６を
リソグラフィーにより形成した後、このレジストパター
ン６をマスクとしてワード線ＷＬ1 、ＷＬ2 、ＷＬ3 、
…を貫通するような高エネルギーでＰをイオン注入する
（図７〜図１０において、注入されたＰを破線で示
す）。これによって、プログラムが行われる。
【００２０】このプログラムのためのＰのイオン注入及
びチャネルストップ領域３の不純物濃度を高くするため
の上述のＢのイオン注入は、注入不純物の投影飛程をＲ
p 、その投影標準偏差をΔＲp とした場合、Ｒp ＋ΔＲ
p が、ＰよりもＢの方がやや深め（例えば、５００〜１
０００Å）になるようにするとともに、Ｂのドーズ量が
Ｐのドーズ量の１．５〜２倍となるようにする。具体的
には、プログラムのためのＰのイオン注入のエネルギー
は２５０〜４００ｋｅＶとし、ドーズ量は例えば（１〜
５）×１０13cm-2とする。一方、Ｂのイオン注入のエネ
ルギーは例えば１００〜２００ｋｅＶとし、ドーズ量は
例えば（２〜１０）×１０13cm-2とする。
びチャネルストップ領域３の不純物濃度を高くするため
の上述のＢのイオン注入は、注入不純物の投影飛程をＲ
p 、その投影標準偏差をΔＲp とした場合、Ｒp ＋ΔＲ
p が、ＰよりもＢの方がやや深め（例えば、５００〜１
０００Å）になるようにするとともに、Ｂのドーズ量が
Ｐのドーズ量の１．５〜２倍となるようにする。具体的
には、プログラムのためのＰのイオン注入のエネルギー
は２５０〜４００ｋｅＶとし、ドーズ量は例えば（１〜
５）×１０13cm-2とする。一方、Ｂのイオン注入のエネ
ルギーは例えば１００〜２００ｋｅＶとし、ドーズ量は
例えば（２〜１０）×１０13cm-2とする。
【００２１】次に、上述のようにしてプログラムを行っ
た後、レジストパターン６を除去する。この後、ワード
線ＷＬ1 、ＷＬ2 、ＷＬ3 、…をマスクとしてのイオン
注入によるソース領域及びドレイン領域の形成、層間絶
縁膜の形成、コンタクトホールの形成、配線の形成、パ
ッシベーション膜の形成などを経て、目的とするＮＡＮ
Ｄ型マスクＲＯＭを完成させる。
た後、レジストパターン６を除去する。この後、ワード
線ＷＬ1 、ＷＬ2 、ＷＬ3 、…をマスクとしてのイオン
注入によるソース領域及びドレイン領域の形成、層間絶
縁膜の形成、コンタクトホールの形成、配線の形成、パ
ッシベーション膜の形成などを経て、目的とするＮＡＮ
Ｄ型マスクＲＯＭを完成させる。
【００２２】以上のように、この実施例によれば、プロ
グラムのためのＰのイオン注入を行う前に、レジストパ
ターン５及びワード線ＷＬ1 、ＷＬ2 、ＷＬ3 、…をマ
スクとして、チャネルストップ領域２と同一導電型、す
なわちｐ型の不純物であるＢをフィールド絶縁膜２の下
側にイオン注入するようにしているので、プログラムの
ためのイオン注入の際にフィールド絶縁膜２の下側にＰ
がイオン注入されても、チャネルストップ領域３の不純
物濃度が減少するのを防止することができる。これによ
って、プログラムのためのＰのイオン注入により、フィ
ールド絶縁膜２の下側の部分で隣接メモリセル間のパン
チスルーが発生するのを有効に抑えることができる。ま
た、プログラムのためのイオン注入をワード線ＷＬ1 、
ＷＬ2 、ＷＬ3 、…の形成後に行っているので、ターン
アラウンドタイムの短縮を図ることができる。
グラムのためのＰのイオン注入を行う前に、レジストパ
ターン５及びワード線ＷＬ1 、ＷＬ2 、ＷＬ3 、…をマ
スクとして、チャネルストップ領域２と同一導電型、す
なわちｐ型の不純物であるＢをフィールド絶縁膜２の下
側にイオン注入するようにしているので、プログラムの
ためのイオン注入の際にフィールド絶縁膜２の下側にＰ
がイオン注入されても、チャネルストップ領域３の不純
物濃度が減少するのを防止することができる。これによ
って、プログラムのためのＰのイオン注入により、フィ
ールド絶縁膜２の下側の部分で隣接メモリセル間のパン
チスルーが発生するのを有効に抑えることができる。ま
た、プログラムのためのイオン注入をワード線ＷＬ1 、
ＷＬ2 、ＷＬ3 、…の形成後に行っているので、ターン
アラウンドタイムの短縮を図ることができる。
【００２３】ところで、上述の実施例のように、メモリ
セル部においてレジストパターン５及びワード線Ｗ
Ｌ1 、ＷＬ2 、ＷＬ3 、…をマスクとしてＢのイオン注
入を行うと、それにより、メモリセルを構成するＭＩＳ
トランジスタのソース・ドレイン間耐圧ＢＶDSが低下す
る。これは、電源電圧Ｖddが低いメモリセル部では特に
問題は生じないが、高い電源電圧Ｖccを用いる周辺回路
部では、ホットキャリアの発生やＧＩＳＬ（Gate Induc
ed Subbreakdown Leakage)と呼ばれるリーク電流などが
生じやすい。そこで、次に、この問題を解決する方法に
ついて説明する。
セル部においてレジストパターン５及びワード線Ｗ
Ｌ1 、ＷＬ2 、ＷＬ3 、…をマスクとしてＢのイオン注
入を行うと、それにより、メモリセルを構成するＭＩＳ
トランジスタのソース・ドレイン間耐圧ＢＶDSが低下す
る。これは、電源電圧Ｖddが低いメモリセル部では特に
問題は生じないが、高い電源電圧Ｖccを用いる周辺回路
部では、ホットキャリアの発生やＧＩＳＬ（Gate Induc
ed Subbreakdown Leakage)と呼ばれるリーク電流などが
生じやすい。そこで、次に、この問題を解決する方法に
ついて説明する。
【００２４】まず、第１の方法によれば、図１１Ａに示
すように、フィールド絶縁膜２及びゲート絶縁膜４まで
形成した後、ＣＶＤ法により全面にワード線及びゲート
電極形成用の導電膜として多結晶Si膜７を形成する。次
に、この多結晶Si膜７上に、メモリセル部ではワード線
に対応した形状を有するが、周辺回路部ではこの周辺回
路部を完全に覆うレジストパターン８を形成する。
すように、フィールド絶縁膜２及びゲート絶縁膜４まで
形成した後、ＣＶＤ法により全面にワード線及びゲート
電極形成用の導電膜として多結晶Si膜７を形成する。次
に、この多結晶Si膜７上に、メモリセル部ではワード線
に対応した形状を有するが、周辺回路部ではこの周辺回
路部を完全に覆うレジストパターン８を形成する。
【００２５】次に、このレジストパターン８をマスクと
して多結晶Si膜７をエッチングすることにより、メモリ
セル部にワード線ＷＬi 、ＷＬj を形成する。周辺回路
部では、多結晶Si膜７は完全に残される。この後、レジ
ストパターン８を残したままの状態で、このレジストパ
ターン８及びワード線ＷＬi 、ＷＬj をマスクとしてチ
ャネルストップ領域３の不純物濃度を高くするためにＢ
をイオン注入する。
して多結晶Si膜７をエッチングすることにより、メモリ
セル部にワード線ＷＬi 、ＷＬj を形成する。周辺回路
部では、多結晶Si膜７は完全に残される。この後、レジ
ストパターン８を残したままの状態で、このレジストパ
ターン８及びワード線ＷＬi 、ＷＬj をマスクとしてチ
ャネルストップ領域３の不純物濃度を高くするためにＢ
をイオン注入する。
【００２６】次に、レジストパターン８を除去した後、
図１１Ｂに示すように、周辺回路部ではＭＩＳトランジ
スタのゲート電極に対応した形状を有するが、メモリセ
ル部ではこのメモリセル部を完全に覆うレジストパター
ン９を形成する。この後、このレジストパターン９をマ
スクとして、周辺回路部の多結晶Si膜７をエッチングし
て、周辺回路部のＭＩＳトランジスタのゲート電極
Ｇi、Ｇj を形成する。この第１の方法によれば、フィ
ールド絶縁膜２の下側の部分での隣接メモリセル間のパ
ンチスルーの発生を抑えるために行われるＢのイオン注
入は、メモリセル部だけに行われ、周辺回路部には行わ
れないので、このＢのイオン注入により問題は生じな
い。
図１１Ｂに示すように、周辺回路部ではＭＩＳトランジ
スタのゲート電極に対応した形状を有するが、メモリセ
ル部ではこのメモリセル部を完全に覆うレジストパター
ン９を形成する。この後、このレジストパターン９をマ
スクとして、周辺回路部の多結晶Si膜７をエッチングし
て、周辺回路部のＭＩＳトランジスタのゲート電極
Ｇi、Ｇj を形成する。この第１の方法によれば、フィ
ールド絶縁膜２の下側の部分での隣接メモリセル間のパ
ンチスルーの発生を抑えるために行われるＢのイオン注
入は、メモリセル部だけに行われ、周辺回路部には行わ
れないので、このＢのイオン注入により問題は生じな
い。
【００２７】図１１Ａ及び図１１Ｂに示す工程は、順序
を逆にすることも可能である。すなわち、周辺回路部の
ＭＩＳトランジスタのゲート電極Ｇi 、Ｇj を先に形成
した後に、これらのゲート電極Ｇi 、Ｇj をレジストパ
ターンでマスクしてメモリセル部のワード線ＷＬi 、Ｗ
Ｌj を形成し、その後にこれらのワード線ＷＬi 、ＷＬ
j 上にそのパターニングに用いたレジストパターンを残
したままＢのイオン注入を行うことも可能である。
を逆にすることも可能である。すなわち、周辺回路部の
ＭＩＳトランジスタのゲート電極Ｇi 、Ｇj を先に形成
した後に、これらのゲート電極Ｇi 、Ｇj をレジストパ
ターンでマスクしてメモリセル部のワード線ＷＬi 、Ｗ
Ｌj を形成し、その後にこれらのワード線ＷＬi 、ＷＬ
j 上にそのパターニングに用いたレジストパターンを残
したままＢのイオン注入を行うことも可能である。
【００２８】次に、第２の方法では、図１２に示すよう
に、ワード線及びゲート電極形成用の多結晶Si膜を全面
に形成した後、メモリセル部及び周辺回路部における多
結晶Si膜上にそれぞれワード線及びゲート電極に対応し
た形状を有するレジストパターン１０を形成し、このレ
ジストパターン１０をマスクとして多結晶Si膜をエッチ
ングすることにより、メモリセル部のワード線ＷＬi 、
ＷＬj 及び周辺回路部のゲート電極Ｇi 、Ｇj を形成す
る。
に、ワード線及びゲート電極形成用の多結晶Si膜を全面
に形成した後、メモリセル部及び周辺回路部における多
結晶Si膜上にそれぞれワード線及びゲート電極に対応し
た形状を有するレジストパターン１０を形成し、このレ
ジストパターン１０をマスクとして多結晶Si膜をエッチ
ングすることにより、メモリセル部のワード線ＷＬi 、
ＷＬj 及び周辺回路部のゲート電極Ｇi 、Ｇj を形成す
る。
【００２９】次に、多結晶Si膜のパターニングに用いた
レジストパターン１０をそのまま残した状態で、周辺回
路部の表面を別のレジストパターン１１で覆い、この状
態でメモリセル部に隣接メモリセル間のパンチスルーの
発生を抑えるためのＢのイオン注入を行う。この第２の
方法によっても、第１の方法と同様な利点を得ることが
できる。以上、この発明の一実施例につき具体的に説明
したが、この発明は、上述の実施例に限定されるもので
はなく、この発明の技術的思想に基づく各種の変形が可
能である。
レジストパターン１０をそのまま残した状態で、周辺回
路部の表面を別のレジストパターン１１で覆い、この状
態でメモリセル部に隣接メモリセル間のパンチスルーの
発生を抑えるためのＢのイオン注入を行う。この第２の
方法によっても、第１の方法と同様な利点を得ることが
できる。以上、この発明の一実施例につき具体的に説明
したが、この発明は、上述の実施例に限定されるもので
はなく、この発明の技術的思想に基づく各種の変形が可
能である。
【００３０】
【発明の効果】以上説明したように、この発明によれ
ば、プログラムのためのイオン注入をゲート電極形成後
に行うことによりターンアラウンドタイムの短縮を図る
ことができ、しかもフィールド絶縁膜の下側の部分での
隣接メモリセル間のパンチスルーの発生を抑えることが
できる。
ば、プログラムのためのイオン注入をゲート電極形成後
に行うことによりターンアラウンドタイムの短縮を図る
ことができ、しかもフィールド絶縁膜の下側の部分での
隣接メモリセル間のパンチスルーの発生を抑えることが
できる。
【図１】この発明の一実施例によるＮＡＮＤ型マスクＲ
ＯＭの製造方法を説明するための要部平面図である。
ＯＭの製造方法を説明するための要部平面図である。
【図２】図１の２−２線に沿っての断面図である。
【図３】図１の３−３線に沿っての断面図である。
【図４】図１の４−４線に沿っての断面図である。
【図５】図１の５−５線に沿っての断面図である。
【図６】この発明の一実施例によるＮＡＮＤ型マスクＲ
ＯＭの製造方法を説明するための要部平面図である。
ＯＭの製造方法を説明するための要部平面図である。
【図７】図１の７−７線に沿っての断面図である。
【図８】図１の８−８線に沿っての断面図である。
【図９】図１の９−９線に沿っての断面図である。
【図１０】図１の１０−１０線に沿っての断面図であ
る。
る。
【図１１】この発明の他の実施例を説明するための断面
図である。
図である。
【図１２】この発明のさらに他の実施例を説明するため
の断面図である。
の断面図である。
【図１３】従来のＮＡＮＤ型マスクＲＯＭの製造方法を
説明するための要部平面図である。
説明するための要部平面図である。
【図１４】図１の１４−１４線に沿っての断面図であ
る。
る。
【図１５】図１の１５−１５線に沿っての断面図であ
る。
る。
【図１６】図１の１６−１６線に沿っての断面図であ
る。
る。
【図１７】図１の１７−１７線に沿っての断面図であ
る。
る。
１ ｐ型Si基板 ２ フィールド絶縁膜 ３ チャネルストップ領域 ４ ゲート絶縁膜 ５、６、８、９、１０、１１ レジストパターン ＷＬ1 、ＷＬ2 、ＷＬ3 ワード線
Claims (1)
- 【特許請求の範囲】 【請求項１】 直列接続された複数の第１導電型チャネ
ルのＭＩＳトランジスタから成るメモリセル列を有し、
選択された上記ＭＩＳトランジスタのしきい値電圧をイ
オン注入により制御してプログラムを行うようにしたマ
スクＲＯＭの製造方法において、レジストパターンをマ
スクとして導電膜をパターニングすることによりワード
線を形成した後、上記レジストパターン及び上記ワード
線をマスクとして半導体基板中に第２導電型の不純物を
フィールド絶縁膜を貫通してイオン注入する工程と、プ
ログラムを行うために、選択された上記ＭＩＳトランジ
スタのチャネル領域中に第１導電型の不純物を上記ワー
ド線を貫通してイオン注入する工程とを具備することを
特徴とするマスクＲＯＭの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180141A JPH053304A (ja) | 1991-06-25 | 1991-06-25 | マスクｒｏｍの製造方法 |
| KR1019920010871A KR930001419A (ko) | 1991-06-25 | 1992-06-23 | 마스크 rom의 제조방법 |
| US07/903,269 US5372961A (en) | 1991-06-25 | 1992-06-24 | Method for manufacturing a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180141A JPH053304A (ja) | 1991-06-25 | 1991-06-25 | マスクｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053304A true JPH053304A (ja) | 1993-01-08 |
Family
ID=16078128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180141A Pending JPH053304A (ja) | 1991-06-25 | 1991-06-25 | マスクｒｏｍの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5372961A (ja) |
| JP (1) | JPH053304A (ja) |
| KR (1) | KR930001419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0849053A1 (en) | 1996-12-16 | 1998-06-24 | Kabushiki Kaisha Sankyo Seiki Seisakusho | Method of controlling force assisting device and control apparatus using the same |
| KR100353524B1 (ko) * | 1995-12-05 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬의제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3695539B2 (ja) * | 1993-02-01 | 2005-09-14 | ナショナル・セミコンダクター・コーポレイション | 超高密度交互金属仮想接地ｒｏｍ、ならびにその読み出し方法及びその製造方法 |
| JP2643901B2 (ja) * | 1995-03-17 | 1997-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5545580A (en) * | 1995-09-19 | 1996-08-13 | United Microelectronics Corporation | Multi-state read-only memory using multiple polysilicon selective depositions |
| US6084275A (en) * | 1998-05-04 | 2000-07-04 | Texas Instruments - Acer Incorporated | Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527462A (en) * | 1978-08-16 | 1980-02-27 | Kubota Ltd | Production of composite roll or roller for rolling |
| JPS5762543A (en) * | 1980-10-02 | 1982-04-15 | Toshiba Corp | Manufacture of semiconductor device |
| US4406049A (en) * | 1980-12-11 | 1983-09-27 | Rockwell International Corporation | Very high density cells comprising a ROM and method of manufacturing same |
| US4513494A (en) * | 1983-07-19 | 1985-04-30 | American Microsystems, Incorporated | Late mask process for programming read only memories |
-
1991
- 1991-06-25 JP JP3180141A patent/JPH053304A/ja active Pending
-
1992
- 1992-06-23 KR KR1019920010871A patent/KR930001419A/ko not_active Application Discontinuation
- 1992-06-24 US US07/903,269 patent/US5372961A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353524B1 (ko) * | 1995-12-05 | 2003-03-26 | 주식회사 하이닉스반도체 | 마스크롬의제조방법 |
| EP0849053A1 (en) | 1996-12-16 | 1998-06-24 | Kabushiki Kaisha Sankyo Seiki Seisakusho | Method of controlling force assisting device and control apparatus using the same |
| US6216056B1 (en) | 1996-12-16 | 2001-04-10 | Kabushiki Kaisha Sanyo Seiki Seisakusho | Method of controlling force assisting device and control apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001419A (ko) | 1993-01-16 |
| US5372961A (en) | 1994-12-13 |
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