JPH0888337A - 不揮発性メモリ素子の製造方法 - Google Patents
不揮発性メモリ素子の製造方法Info
- Publication number
- JPH0888337A JPH0888337A JP7233561A JP23356195A JPH0888337A JP H0888337 A JPH0888337 A JP H0888337A JP 7233561 A JP7233561 A JP 7233561A JP 23356195 A JP23356195 A JP 23356195A JP H0888337 A JPH0888337 A JP H0888337A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- polysilicon layer
- oxide film
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明はビットラインの両側に形成されたコ
ントロール・ゲートを、ソース・コンタクトの横を通る
ビットラインの部分で連結されるようにして、コントロ
ール・ゲートの連続性を向上させることが出来る不揮発
性メモリ素子の製造方法を提供することを目的とする。 【解決手段】 本発明はビットラインの両側に形成され
るコントロール・ゲートに同一電圧がかかる不揮発性メ
モリ素子においてこれらのコントロール・ゲートが互い
に連結される。
ントロール・ゲートを、ソース・コンタクトの横を通る
ビットラインの部分で連結されるようにして、コントロ
ール・ゲートの連続性を向上させることが出来る不揮発
性メモリ素子の製造方法を提供することを目的とする。 【解決手段】 本発明はビットラインの両側に形成され
るコントロール・ゲートに同一電圧がかかる不揮発性メ
モリ素子においてこれらのコントロール・ゲートが互い
に連結される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
の製造方法に関し、特に前記ビットラインの両側に形成
された前記コントロール・ゲートをソース・コンタクト
の横を通るビットラインの部分で互いに連結されるよう
にして、コントロール・ゲートの連続性を向上させるこ
とができる不揮発性メモリ素子の製造方法に関するもの
である。
の製造方法に関し、特に前記ビットラインの両側に形成
された前記コントロール・ゲートをソース・コンタクト
の横を通るビットラインの部分で互いに連結されるよう
にして、コントロール・ゲートの連続性を向上させるこ
とができる不揮発性メモリ素子の製造方法に関するもの
である。
【０００２】
【従来の技術】一般的に、フラッシュＥＥＰＲＯＭ等の
ような不揮発性メモリ素子においてビットラインの両側
に形成されたコントロール・ゲートは、セル・アレイの
外部から連結されて同一電圧をかけることになる。
ような不揮発性メモリ素子においてビットラインの両側
に形成されたコントロール・ゲートは、セル・アレイの
外部から連結されて同一電圧をかけることになる。
【０００３】図３は、従来の不揮発性メモリ素子の中
に、フラッシュＥＥＰＲＯＭセルであるバーチャル・グ
ラウンド・スプリット・ゲート・セル(Virtual Ground
SpritGate Cell)のアレイを表すレイアウト図である。
に、フラッシュＥＥＰＲＯＭセルであるバーチャル・グ
ラウンド・スプリット・ゲート・セル(Virtual Ground
SpritGate Cell)のアレイを表すレイアウト図である。
【０００４】フィールド領域Ｂによって区分されるアク
ティブ領域Ａは、多数のビットラインＣ、多数のバーチ
ャル・グラウンドラインＤ、多数のフローティング・ゲ
ート４のチャンネル及び多数のセレクト・ゲート11のチ
ャンネルが含まれるよう確定される。
ティブ領域Ａは、多数のビットラインＣ、多数のバーチ
ャル・グラウンドラインＤ、多数のフローティング・ゲ
ート４のチャンネル及び多数のセレクト・ゲート11のチ
ャンネルが含まれるよう確定される。
【０００５】多数のビットラインＣはドレイン・コンタ
クトＥを含んで縦方向に形成される。バーチャル・グラ
ウンドラインＤはソース・コンタクトＦを含んで縦方向
に形成される。ドレイン・コンタクトＥとソース・コン
タクトＦとの間には多数の単位セルが形成される。多数
のビットラインＣの間にはバーチャル・グラウンドライ
ンＤがひとつずつ形成される。
クトＥを含んで縦方向に形成される。バーチャル・グラ
ウンドラインＤはソース・コンタクトＦを含んで縦方向
に形成される。ドレイン・コンタクトＥとソース・コン
タクトＦとの間には多数の単位セルが形成される。多数
のビットラインＣの間にはバーチャル・グラウンドライ
ンＤがひとつずつ形成される。
【０００６】多数のコントロール・ゲート６はビットラ
インＣの両側に沿って形成される。多数のセレクト・ゲ
ート11はフローティング・ゲート４とコントロール・ゲ
ート６とに重畳して横方向に形成される。
インＣの両側に沿って形成される。多数のセレクト・ゲ
ート11はフローティング・ゲート４とコントロール・ゲ
ート６とに重畳して横方向に形成される。
【０００７】図４（Ａ）は図３のＸ１−Ｘ１線に従って
切った素子の断面図であり、図４（Ｂ）は図３のＸ２−
Ｘ２線に従って切った素子の拡大断面図である。これ等
の図を参照してメモリ素子の製造工程を簡略に説明す
る。
切った素子の断面図であり、図４（Ｂ）は図３のＸ２−
Ｘ２線に従って切った素子の拡大断面図である。これ等
の図を参照してメモリ素子の製造工程を簡略に説明す
る。
【０００８】素子分離工程によってアクティブ領域Ａと
フィールド領域Ｂが確定される。酸化工程でフィールド
領域Ｂのシリコン基板１にフィールド酸化膜２が形成さ
れる。
フィールド領域Ｂが確定される。酸化工程でフィールド
領域Ｂのシリコン基板１にフィールド酸化膜２が形成さ
れる。
【０００９】フィールド酸化膜２を含むシリコン基板１
の全体上部にトンネル酸化膜３、第１のポリシリコン層
４、層間絶縁膜５及び第２のポリシリコン層６を積層さ
せた後、自己整列方式で第１のポリシリコン層４及び第
２のポリシリコン層６をパターンニングして、フローテ
ィング・ゲート４とコントロール・ゲート６になったス
テック構造のゲートが形成される。
の全体上部にトンネル酸化膜３、第１のポリシリコン層
４、層間絶縁膜５及び第２のポリシリコン層６を積層さ
せた後、自己整列方式で第１のポリシリコン層４及び第
２のポリシリコン層６をパターンニングして、フローテ
ィング・ゲート４とコントロール・ゲート６になったス
テック構造のゲートが形成される。
【００１０】ソース／ドレインのマスク作業及び不純物
イオン注入工程によってソース７とドレイン８が形成さ
れる。この時、各単位セルのドレイン８を連結すること
になる拡散層８Ａと、各単位セルのソース７を連結する
ことになる拡散層（図示しない）と共に形成されるの
で、これによってビットラインＣとバーチャル・グラウ
ンドラインＤが形成される。
イオン注入工程によってソース７とドレイン８が形成さ
れる。この時、各単位セルのドレイン８を連結すること
になる拡散層８Ａと、各単位セルのソース７を連結する
ことになる拡散層（図示しない）と共に形成されるの
で、これによってビットラインＣとバーチャル・グラウ
ンドラインＤが形成される。
【００１１】フローティング・ゲート４及びコントロー
ル・ゲート６を囲む絶縁膜９とセレクト・ゲート酸化膜
10を形成した後、第３のポリシリコン層11を蒸着し、パ
ターン工程によりセレクト・ゲート11を形成することに
よって、不揮発性メモリ素子が製造される。
ル・ゲート６を囲む絶縁膜９とセレクト・ゲート酸化膜
10を形成した後、第３のポリシリコン層11を蒸着し、パ
ターン工程によりセレクト・ゲート11を形成することに
よって、不揮発性メモリ素子が製造される。
【００１２】コントロール・ゲート６はビットラインＣ
の両側に沿って形成され、セル・アレイの外部から連結
されて同一電圧がかけられることになる。
の両側に沿って形成され、セル・アレイの外部から連結
されて同一電圧がかけられることになる。
【００１３】ところで、コントロール・ゲート６は連続
性が優れるべきであるのに、もし、素子の高集積化のた
めに面積を減らす場合、コントロール・ゲート６は下部
層による段差及び酸化工程のような後続工程によりパタ
ーンの連続性への難しさがあり、こうした現像は素子の
収率（歩留り）にも悪い影響を及ぼすことになる。
性が優れるべきであるのに、もし、素子の高集積化のた
めに面積を減らす場合、コントロール・ゲート６は下部
層による段差及び酸化工程のような後続工程によりパタ
ーンの連続性への難しさがあり、こうした現像は素子の
収率（歩留り）にも悪い影響を及ぼすことになる。
【００１４】
【発明が解決しようとする課題】したがって、本発明は
ビットラインの両側に形成されたコントロール・ゲート
を、ソース・コンタクトの横を通るビットラインの部分
で連結されるようにして、コントロール・ゲートの連続
性を向上させることができる不揮発性メモリ素子の製造
方法を提供することを目的とする。
ビットラインの両側に形成されたコントロール・ゲート
を、ソース・コンタクトの横を通るビットラインの部分
で連結されるようにして、コントロール・ゲートの連続
性を向上させることができる不揮発性メモリ素子の製造
方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】このような目的を達成す
るための本発明の不揮発性メモリ素子の製造方法はシリ
コン基板にフィールド酸化膜、トンネル酸化膜、第１の
ポリシリコン層及び層間絶縁膜を順次に形成する段階
と、フローティング・ゲート・マスク作業及びエッチン
グ工程によって前記第１のポリシリコン層を１次エッチ
ングする段階と、不純物イオン注入工程によってビット
ラインを形成する段階と、酸化工程によってビットライ
ンの上に厚い酸化膜を形成する段階と、前記複数工程の
結果で形成される全体構造上に第２のポリシリコン層を
形成した後、コントロール・ゲート・マスク作業及びエ
ッチング工程によって前記第２のポリシリコン層をエッ
チングすることによって、前記ビットラインの両側にコ
ントロール・ゲートが形成され、このコントロール・ゲ
ートがビットラインの一部分で互いに連結されるように
する段階と、前記コントロール・ゲートを形成させるエ
ッチング工程をつづいて行うことによって前記１次エッ
チングされた第１のポリシリコン層が自己整列方式とし
てエッチングされて、これによってフローティング・ゲ
ートが形成される段階と、不純物イオン注入工程によっ
てバーチャル・グラウンドラインを形成する段階と、前
記フローティング・ゲート及びコントロール・ゲートの
表面に絶縁膜を形成し、酸化工程によってセレクト・ゲ
ート酸化膜を形成する段階と、前記複数工程の結果で形
成される全体構造上に第３のポリシリコン層を形成した
後、セレクト・ゲート・マスク作業及びエッチング工程
によって前記第３のポリシリコン層をエッチングするこ
とによって、前記セレクト・ゲートが形成される段階か
らなることを特徴とする。
るための本発明の不揮発性メモリ素子の製造方法はシリ
コン基板にフィールド酸化膜、トンネル酸化膜、第１の
ポリシリコン層及び層間絶縁膜を順次に形成する段階
と、フローティング・ゲート・マスク作業及びエッチン
グ工程によって前記第１のポリシリコン層を１次エッチ
ングする段階と、不純物イオン注入工程によってビット
ラインを形成する段階と、酸化工程によってビットライ
ンの上に厚い酸化膜を形成する段階と、前記複数工程の
結果で形成される全体構造上に第２のポリシリコン層を
形成した後、コントロール・ゲート・マスク作業及びエ
ッチング工程によって前記第２のポリシリコン層をエッ
チングすることによって、前記ビットラインの両側にコ
ントロール・ゲートが形成され、このコントロール・ゲ
ートがビットラインの一部分で互いに連結されるように
する段階と、前記コントロール・ゲートを形成させるエ
ッチング工程をつづいて行うことによって前記１次エッ
チングされた第１のポリシリコン層が自己整列方式とし
てエッチングされて、これによってフローティング・ゲ
ートが形成される段階と、不純物イオン注入工程によっ
てバーチャル・グラウンドラインを形成する段階と、前
記フローティング・ゲート及びコントロール・ゲートの
表面に絶縁膜を形成し、酸化工程によってセレクト・ゲ
ート酸化膜を形成する段階と、前記複数工程の結果で形
成される全体構造上に第３のポリシリコン層を形成した
後、セレクト・ゲート・マスク作業及びエッチング工程
によって前記第３のポリシリコン層をエッチングするこ
とによって、前記セレクト・ゲートが形成される段階か
らなることを特徴とする。
【００１６】
【発明の実施の形態】以下、添付された図面によって本
発明を詳細に説明する。図１は、本発明の不揮発性メモ
リ素子のセル・アレイを表すレイアウト図であり、図２
（Ａ）は図１のＸ１−Ｘ１線に従って切った素子の断面
図であり、図２（Ｂ）は図１のＸ２−Ｘ２線に従って切
った素子の拡大断面図である。これ等の図面を参照して
本発明の不揮発性メモリ素子の製造工程を説明する。
発明を詳細に説明する。図１は、本発明の不揮発性メモ
リ素子のセル・アレイを表すレイアウト図であり、図２
（Ａ）は図１のＸ１−Ｘ１線に従って切った素子の断面
図であり、図２（Ｂ）は図１のＸ２−Ｘ２線に従って切
った素子の拡大断面図である。これ等の図面を参照して
本発明の不揮発性メモリ素子の製造工程を説明する。
【００１７】まず、素子分離工程によってアクティブ領
域Ａとフィールド領域Ｂが確定される。酸化工程でフィ
ールド領域Ｂのシリコン基板21にフィールド酸化膜22が
形成される。フィールド酸化膜22を含むシリコン基板21
の全体上部にトンネル酸化膜23、第１のポリシリコン層
24、層間絶縁膜25を形成した後、フローティング・ゲー
トのマスク作業及びエッチング工程によって第１のポリ
シリコン層24が１次エッチングされる。
域Ａとフィールド領域Ｂが確定される。酸化工程でフィ
ールド領域Ｂのシリコン基板21にフィールド酸化膜22が
形成される。フィールド酸化膜22を含むシリコン基板21
の全体上部にトンネル酸化膜23、第１のポリシリコン層
24、層間絶縁膜25を形成した後、フローティング・ゲー
トのマスク作業及びエッチング工程によって第１のポリ
シリコン層24が１次エッチングされる。
【００１８】前記１次エッチングされた第１のポリシリ
コン層24によってビットラインＣ部分のシリコン基板21
とフィールド酸化膜22が露出され、フローティング・ゲ
ートのチャンネル、セレクト・ゲートのチャンネル及び
バーチャル・グラウンドラインＤ部分のシリコン基板21
は十分にカバーされる。第１のポリシリコン層24の１次
エッチング工程によってその後に形成されるフローティ
ング・ゲートの一側面が確定される。
コン層24によってビットラインＣ部分のシリコン基板21
とフィールド酸化膜22が露出され、フローティング・ゲ
ートのチャンネル、セレクト・ゲートのチャンネル及び
バーチャル・グラウンドラインＤ部分のシリコン基板21
は十分にカバーされる。第１のポリシリコン層24の１次
エッチング工程によってその後に形成されるフローティ
ング・ゲートの一側面が確定される。
【００１９】露出されたビットラインＣ部分のシリコン
基板21に不純物イオンを注入することによって各単位セ
ルのドレイン26と、これらのドレイン26の間を連結する
ことになる拡散層26Ａが形成される。酸化工程を行うこ
とによって不純物イオンが注入されたビットラインＣ上
に厚い酸化膜28が形成される。
基板21に不純物イオンを注入することによって各単位セ
ルのドレイン26と、これらのドレイン26の間を連結する
ことになる拡散層26Ａが形成される。酸化工程を行うこ
とによって不純物イオンが注入されたビットラインＣ上
に厚い酸化膜28が形成される。
【００２０】前記複数工程の結果で形成される全体構造
の上部に第２のポリシリコン層29が形成される。第２の
ポリシリコン層29はコントロール・ゲート・マスク作業
及びエッチング工程によってエッチングされてその結果
でビットラインＣの両側にコントロール・ゲート29が形
成され、このコントロール・ゲート29はソース・コンタ
クトＦの横を通るビットラインＣの部分で互いに連結さ
れるように形成される。
の上部に第２のポリシリコン層29が形成される。第２の
ポリシリコン層29はコントロール・ゲート・マスク作業
及びエッチング工程によってエッチングされてその結果
でビットラインＣの両側にコントロール・ゲート29が形
成され、このコントロール・ゲート29はソース・コンタ
クトＦの横を通るビットラインＣの部分で互いに連結さ
れるように形成される。
【００２１】エッチング工程を続いて行うことによっ
て、前記１次エッチングされた第１のポリシリコン層24
は自己整列方式としてエッチングされて、これによって
フローティング・ゲート24が形成される。
て、前記１次エッチングされた第１のポリシリコン層24
は自己整列方式としてエッチングされて、これによって
フローティング・ゲート24が形成される。
【００２２】上述での重要なことはビットラインＣの両
側に形成されるコントロール・ゲート29が予定された部
分で互いに連結されるように形成するということであ
る。したがって、セルの動作時に同一電圧がかかるビッ
トラインＣの両側に形成されたコントロール・ゲート29
の連続性が向上される。
側に形成されるコントロール・ゲート29が予定された部
分で互いに連結されるように形成するということであ
る。したがって、セルの動作時に同一電圧がかかるビッ
トラインＣの両側に形成されたコントロール・ゲート29
の連続性が向上される。
【００２３】以後、マスク作業でバーチャル・グラウン
ドラインＤ部分のシリコン基板21が露出されるようにし
た後、露出されたシリコン基板21に不純物イオンを注入
することによって各単位セルのソース27と、これらのソ
ース27の間を連結することになる拡散層（図示しない）
が形成される。
ドラインＤ部分のシリコン基板21が露出されるようにし
た後、露出されたシリコン基板21に不純物イオンを注入
することによって各単位セルのソース27と、これらのソ
ース27の間を連結することになる拡散層（図示しない）
が形成される。
【００２４】その後、形成されるセレクト・ゲートとの
電気的絶縁のためにフローティング・ゲート24及びコン
トロール・ゲート29の表面に絶縁膜30が形成される。酸
化工程によってセレクト・ゲート酸化膜が形成される。
電気的絶縁のためにフローティング・ゲート24及びコン
トロール・ゲート29の表面に絶縁膜30が形成される。酸
化工程によってセレクト・ゲート酸化膜が形成される。
【００２５】前記工程の結果で形成される全体構造の上
に第３のポリシリコン層32が形成される。第３のポリシ
リコン層32はセレクト・ゲート・マスク作業及びエッチ
ング工程によってエッチングされてその結果でセレクト
・ゲート32が形成される。
に第３のポリシリコン層32が形成される。第３のポリシ
リコン層32はセレクト・ゲート・マスク作業及びエッチ
ング工程によってエッチングされてその結果でセレクト
・ゲート32が形成される。
【００２６】以上述べた本発明の実施形態では、ソース
・コンタクトＦの横部分のビットラインＣ上にのみコン
トロール・ゲート29が互いに連結される場合を説明した
が、他の部位のビットラインＣ上部及びドレイン・コン
タクトＥを除いた全てのビットラインＣ部分を隣のセル
のコントロール・ゲート29に連結して共通のコントロー
ル・ゲートとして使用されるように形成することが出来
る。
・コンタクトＦの横部分のビットラインＣ上にのみコン
トロール・ゲート29が互いに連結される場合を説明した
が、他の部位のビットラインＣ上部及びドレイン・コン
タクトＥを除いた全てのビットラインＣ部分を隣のセル
のコントロール・ゲート29に連結して共通のコントロー
ル・ゲートとして使用されるように形成することが出来
る。
【００２７】
【発明の効果】本発明によれば、ビットラインの両側に
形成されるコントロール・ゲートに同一電圧がかかる不
揮発性メモリ素子においてこれらのコントロール・ゲー
トを互いに連結されるようにしてコントロール・ゲート
への連続性を向上することが出来るので、素子の高集積
化及び抵抗を減らして、素子の収率（歩留り）を向上さ
せることが出来る効果がある。
形成されるコントロール・ゲートに同一電圧がかかる不
揮発性メモリ素子においてこれらのコントロール・ゲー
トを互いに連結されるようにしてコントロール・ゲート
への連続性を向上することが出来るので、素子の高集積
化及び抵抗を減らして、素子の収率（歩留り）を向上さ
せることが出来る効果がある。
【図１】本発明の不揮発性メモリ素子のセル・アレイを
示したレイアウト図である。
示したレイアウト図である。
【図２】（Ａ）は図１のＸ１−Ｘ１線に従って切った素
子の断面図、（Ｂ）は図１のＸ２−Ｘ２線に従って切っ
た素子の拡大断面図である。
子の断面図、（Ｂ）は図１のＸ２−Ｘ２線に従って切っ
た素子の拡大断面図である。
【図３】従来の不揮発性メモリ素子のセル・アレイを示
したレイアウト図である。
したレイアウト図である。
【図４】（Ａ）は図３のＸ１ーＸ１線に従って切った素
子の断面図、（Ｂ）は図３のＸ２−Ｘ２線に従って切っ
た素子の拡大断面図である。
子の断面図、（Ｂ）は図３のＸ２−Ｘ２線に従って切っ
た素子の拡大断面図である。
21…シリコン基板、22…フィールド酸化膜、23…トンネ
ル酸化膜、24…第１のポリシリコン層（フローティング
・ゲート）、25…層間絶縁膜、26…ドレイン、27…ソー
ス、28…酸化膜、29…第２のポリシリコン層（コントロ
ール・ゲート）、30…絶縁膜、31…セレクト・ゲート酸
化膜、32…第３のポリシリコン層（セレクト・ゲー
ト）、Ａ…アクティブ領域、Ｂ…フィールド領域、Ｃ…
ビットライン、Ｄ…バーチャル・グラウンドライン、Ｅ
…ドレイン・コンタクト、Ｆ…ソース・コンタクト
ル酸化膜、24…第１のポリシリコン層（フローティング
・ゲート）、25…層間絶縁膜、26…ドレイン、27…ソー
ス、28…酸化膜、29…第２のポリシリコン層（コントロ
ール・ゲート）、30…絶縁膜、31…セレクト・ゲート酸
化膜、32…第３のポリシリコン層（セレクト・ゲー
ト）、Ａ…アクティブ領域、Ｂ…フィールド領域、Ｃ…
ビットライン、Ｄ…バーチャル・グラウンドライン、Ｅ
…ドレイン・コンタクト、Ｆ…ソース・コンタクト
Claims (3)
- 【請求項１】不揮発性メモリ素子の製造方法において、 シリコン基板にフィールド酸化膜、トンネル酸化膜、第
１のポリシリコン層及び層間絶縁膜を順次に形成する段
階と、 フローティング・ゲート・マスク作業及びエッチング工
程によって前記第１のポリシリコン層を１次エッチング
する段階と、 不純物イオン注入工程によってビットラインを形成する
段階と、 酸化工程によってビットラインの上に厚い酸化膜を形成
する段階と、 前記複数工程の結果で形成される全体構造上に第２のポ
リシリコン層を形成した後、コントロール・ゲート・マ
スク作業及びエッチング工程によって前記第２のポリシ
リコン層をエッチングすることによって、前記ビットラ
インの両側にコントロール・ゲートが形成され、このコ
ントロール・ゲートがビットラインの一部分で互いに連
結されるようにする段階と、 前記コントロール・ゲートを形成させるエッチング工程
をつづいて行うことによって、前記１次エッチングされ
た第１のポリシリコン層が自己整列方式としてエッチン
グされて、これによってフローティング・ゲートが形成
される段階と、 不純物イオン注入工程によってバーチャル・グラウンド
ラインを形成する段階と、 前記フローティング・ゲート及びコントロール・ゲート
の表面に絶縁膜を形成し、酸化工程によってセレクト・
ゲート酸化膜を形成する段階と、 前記複数工程の結果で形成される全体構造上に第３のポ
リシリコン層を形成した後、セレクト・ゲート・マスク
作業及びエッチング工程によって前記第３のポリシリコ
ン層をエッチングすることによって、前記セレクト・ゲ
ートが形成される段階からなることを特徴とする不揮発
性メモリ素子の製造方法。 - 【請求項２】前記ビットラインの両側に形成された前記
コントロール・ゲートは、ソース・コンタクトの横部分
の前記ビットライン上に互いに連結されることを特徴と
する請求項１に記載の不揮発性メモリ素子の製造方法。 - 【請求項３】前記ビットラインの両側に形成された前記
コントロール・ゲートは、ドレイン・コンタクトを除く
全てのビットライン上に互いに連結されることを特徴と
する請求項１に記載の不揮発性メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-23015 | 1994-09-13 | ||
| KR1019940023015A KR0136993B1 (ko) | 1994-09-13 | 1994-09-13 | 비휘발성 메모리 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888337A true JPH0888337A (ja) | 1996-04-02 |
| JP2652931B2 JP2652931B2 (ja) | 1997-09-10 |
Family
ID=19392595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7233561A Expired - Fee Related JP2652931B2 (ja) | 1994-09-13 | 1995-09-12 | 不揮発性メモリ素子の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5536668A (ja) |
| JP (1) | JP2652931B2 (ja) |
| KR (1) | KR0136993B1 (ja) |
| CN (1) | CN1087501C (ja) |
| GB (1) | GB2293269B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196479A (ja) * | 1999-12-27 | 2001-07-19 | Hyundai Electronics Ind Co Ltd | フラッシュメモリ素子の製造方法 |
| US7884441B2 (en) | 2007-12-27 | 2011-02-08 | Dongbu Hitek Co., Ltd. | Semiconductor device having polysilicon bit line contact |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026116B1 (en) | 1996-04-04 | 2006-04-11 | Bio-Rad Laboratories, Inc. | Polymorphisms in the region of the human hemochromatosis gene |
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