KR20010037863A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 트랜치 구조의 소오스/드레인을 형성하여 셀의 면적 축소가 가능하고 동일 사이즈에서 작은 소오스/드레인 저항을 확보하며, 얕은 정션 구조와 전체적인 셀의 평탄화가 가능하도록 한 플래시 메모리 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막 및 도전층을 차례로 형성하는 단계와, 상기 도전층 및 게이트 절연막을 채널의 길이 방향으로 패터닝하는 단계와, 상기 패터닝된 도전층 양측의 반도체 기판의 표면에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 반도체 기판의 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계와, 상기 트랜치 및 상기 도전층의 사이에 절연막을 매입하는 단계와, 상기 도전층을 채널 폭 방향으로 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자의 제조공정에 관한 것으로, 특히 셀의 면적을 줄이는데 적당한 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래시 메모리 등과 같은 비휘발성 메모리의 셀 구조로는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 선택 게이트가 있는 비대칭 구조인 채널 분리형(Split Channel Cell) 등을 들 수 있다.
단순 적층 구조의 셀은 단위 셀의 구조도 간단하고 가장 작은 셀 사이즈를 구현하나, 컬럼 방향으로 메탈 비트 라인이 지나가며 두 셀의 공통 드레인과 연결된다.
따라서 셀 두 개당 하나씩의 메탈 콘택이 필요하므로 메탈 콘택을 고려한 메모리 셀의 유효 사이즈는 매우 크다.
또한, 소거시에 실리콘 기판이나 소오스 혹은 드레인을 통한 소거를 함으로서 얇은 터널링 산화막을 사용하여 산화막의 신뢰성 확보가 큰 문제이다.
도 1은 일반적인 단순 적층형 구조의 플래시 메모리 셀을 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, p형 기판(11)상의 일정영역에 게이트 절연막(도시되지 않음)을 개재하여 플로팅 게이트(12)가 형성되어 있고, 상기 플로팅 게이트(12)의 상부에는 콘트롤 게이트(13)가 절연막(도시되지 않음)에 의해 절연되면서 형성되어 있다.
그리고 상기 콘트롤 게이트(13) 및 플로팅 게이트(12) 양측의 p형 기판(11)의 표면내에 셀프-얼라인으로 소오스 영역(14)과 드레인 영역(15)이 각각 형성되어 있다.
상기와 같이 구성되는 단순 적층형 구조의 셀은 선택 게이트가 있는 비대칭 구조인 채널 분리형의 구조는 플로팅 게이트(12)가 없는 선택 트랜지스터(Select transistor)와 플로팅 게이트(12)가 있는 저장 트랜지스터(storage transistor)가 접합부위가 없이 직렬로 연결된 구조이다.
이러한 비대칭 구조에서는 소오스 영역(14)과 드레인 영역(15)을 바꾼 역방향 프로그램(reverse program)은 일어나지 않으므로 상기의 프로그램 디스터브 현상을 방지할 수 있다.
또한, 선택 트랜지스터는 비록 선택되지 않은 워드라인의 셀들이 디플리션 모드(depletion mode)로 과잉 소거되었을 시에도 선택 트랜지스터에 의해 셀이 OFF되므로 과잉 소거 문제가 없다.
그러나 이러한 채널 분리형 구조는 1셀에 2개의 트랜지스터가 있으므로 단위 셀 사이즈가 크고, 선택 트랜지스터와 저장 트랜지스터의 각 채널(또는 소오스 및 드레인 영역)을 각각의 게이트와 둘 다 자기정렬(self-align)시키는 공정이 어려우므로 셀의 전기적 특성이 칩간 또는 칩내에서 불균일하게 분포되어 칩 불량이 원인이 될 수 있다.
이하, 첨부된 도면을 참고하여 종래의 플래시 메모리 소자를 설명하면 다음과 같다.
도 2a는 종래의 플래시 메모리 소자의 채널 길이 방향에 따른 구조단면도이고, 도 2b는 종래의 플래시 메모리 소자의 채널 폭 방향에 따른 구조단면도이다.
도 2a 및 도 2b에 도시한 바와 같이, p형 기판(21)에 소자간 격리를 위한 소자 격리막(22)이 형성되어 있고, 상기 소자 격리막(22)에 의해 격리된 P형 기판(21)의 일정영역상에 플로팅 게이트(23)가 형성되어 있으며, 상기 플로팅 게이트(23)상부에는 콘트롤 게이트(24)가 형성되어 있다.
이어, 상기 플로팅 게이트(23) 일측의 p형 기판(21)표면내에는 드레인 영역(25)이 형성되어 있고, 상기 플로팅 게이트(23) 타측의 p형 기판(21)표면내에는 플로팅 게이트(23)와 일정한 간격을 갖고 소오스 영역(26)이 형성되어 있다.
그리고 상기 콘트롤 게이트(24) 및 플로팅 게이트(23)의 사이의 소자 격리막(22)상에 소거(Erase) 게이트(27)가 형성되어 있다.
여기서 상기 p형 기판(21), 플로팅 게이트(23), 콘트롤 게이트(24), 소거 게이트(27)는 절연막(도시되지 않음)에 의해 각각 절연되어 있고, 상기 플로팅 게이트(23)는 소자 격리막(22)과 소정부분이 오버랩되어 형성되어 있다.
한편, 상기 플로팅 게이트(23)의 제작방식은 거의 대부분 플로팅 게이트를 라인형태로 패터닝한 후, 상기 콘트롤 게이트(24)를 형성한 이후에 자기 정렬 방식에 의해 라인 형태를 매트릭스 형태로 패터닝하여 플로팅 게이트(23)를 형성한다.
그러나 상기와 같은 플래시 메모리 소자는 다음과 같은 문제점이 있었다.
첫째, 플래시 메모리 셀이 작아지면서 소오스/드레인 저항이 증가함으로써 비트 라인의 전압 강하에 의해 셀의 특성이 달라질 수 있다.
둘째, 플로팅 게이트의 단차에 의해 이후 공정에서 다른 폴리 실리콘이나 산화막 등의 패터닝에 나쁜 영향을 준다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 트랜치 구조의 소오스/드레인을 형성하여 셀의 면적 축소가 가능하고 동일 사이즈에서 작은 소오스/드레인 저항을 확보하며, 얕은 정션 구조와 전체적인 셀의 평탄화가 가능하도록 한 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 단순 적층형 구조의 플래시 메모리 셀을 나타낸 구조단면도
도 2a는 종래의 플래시 메모리 소자의 채널 길이 방향에 따른 구조단면도
도 2b는 종래의 플래시 메모리 소자의 채널 폭 방향에 따른 구조단면도
도 3a 내지 도 3f는 본 발명에 의한 플로팅 게이트의 채널 길이 방향에 따른 제조방법을 나타난 공정단면도
도 4a 내지 도 4f는 본 발명에 의한 플로팅 게이트의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 절연막
33 : 폴리 실리콘층 34 : 측벽 스페이서
35 : 트랜치 36 : 소오스/드레인 불순물 확산영역
37 : 절연막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 제조방법은 반도체 기판상에 게이트 절연막 및 도전층을 차례로 형성하는 단계와, 상기 도전층 및 게이트 절연막을 채널의 길이 방향으로 패터닝하는 단계와, 상기 패터닝된 도전층 양측의 반도체 기판의 표면에 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 반도체 기판의 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계와, 상기 트랜치 및 상기 도전층의 사이에 절연막을 매입하는 단계와, 상기 도전층을 채널 폭 방향으로 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 메모리 소자의 제조방법을 상세히 설명하면 다음과 같다.
본 발명은 플래시 메모리 소자의 플로팅 게이트 제조방법에 관한 것으로, 그 중에서도 플로팅 게이트를 사용하여 자기 정렬 방식에 의한 셀의 소오스 및 드레인을 형성하는 구조 및 더블 폴리 실리콘을 사용하여 플로팅 게이트를 형성하는 셀에서 특히 유리하다.
본 발명의 기본적인 구조는 현재 아사에서 개발중인 64메가 플래시 메모리 셀 구조를 기본으로 하며 이를 더욱 축소가 가능하게 하고 효용성을 높이기 위한 플로팅 게이트 제조방법이다.
도 3a 내지 도 3f는 본 발명에 의한 플로팅 게이트의 채널 길이 방향에 따른 제조방법을 나타난 공정단면도이고, 도 4a 내지 도 4f는 본 발명에 의한 플로팅 게이트의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도이다.
도 3a 및 도 4a에 도시한 바와 같이, 반도체 기판(31)상에 게이트 절연막(32)과 폴리 실리콘층(33)을 차례로 형성한다.
여기서 상기 폴리 실리콘층(33)상에 폴리 실리콘층의 산화시에 게이트 부분의 산화를 방지하는 절연막을 형성할 수도 있다.
한편, 도면에는 도시하지 않았지만 격리 산화막의 형성공정은 LOCOS나 STI(Shallow Trench Isolation) 혹은 폴리 실리콘 플레이트에 의한 격리방법이 모두 가능하고, 별도의 격리 공정 없이도 폴리 실리콘 산화시에 기본적인 격리 산화막이 생성되기 때문에 셀간 격리는 가능하다.
따라서 본 발명에서는 셀간 격리는 별도의 격리 공정을 거치지 않은 것으로 하여 설명한다.
도 3b 및 도 4b에 도시한 바와 같이, 사진석판술 및 식각공정으로 부유 게이트가 될 부분과 셀간 격리가 되어야 할 부분의 상기 폴리 실리콘층(33)을 선택적으로 패터닝하여 폴리 실리콘 패턴(33a)을 형성한다.
여기서 셀간 격리가 될 부분이란 셀의 소오스, 드레인 이온주입이 되어선 안될 부분으로서 셀마다 격리를 하는 경우나, 2개 셀 혹은 그 이상의 셀마다 격리가 필요한 경우에 해당하는 부분이다.
도 3c 및 도 4c에 도시한 바와 같이, 상기 폴리 실리콘 패턴(33a)을 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 폴리 실리콘 패턴(33a)의 양측면에 측벽 스페이서(34)를 형성한다.
여기서 상기 측벽 스페이서(34)를 형성하는 이유는 이후 소오스/드레인 영역을 형성할 때 포토 공정에서 형성할 수 있는 사이즈보다 더 작은 사이즈의 소오스/드레인 이온주입 영역을 확보하기 위해 형성하는 것으로, 측벽 스페이서의 공정을 생략할 수도 있다.
이어, 상기 폴리 실리콘 패턴(33a) 및 측벽 스페이서(34)를 마스크로 이용하여 노출된 반도체 기판(31)의 표면에 소정깊이를 갖는 트랜치(35)를 형성한다.
여기서 상기 트랜치(35)를 형성하는 이유는 소오스 및 드레인영역이 되는 부분의 면적을 증가하기 위해서이다.
도 3d 및 도 4d에 도시한 바와 같이, 상기 폴리 실리콘 패턴(33a) 및 측벽 스페이서(34)를 마스크로 이용하여 반도체 기판(31)의 전면에 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 트랜치(35)가 형성된 반도체 기판(31)의 표면내에 소오스/드레인 불순물 확산영역(36)을 형성한다.
도 3e 및 도 4e에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 절연막(37)을 형성하고, 상기 폴리 실리콘 패턴(33a)사이에만 남도록 절연막(37)의 전면에 평탄화 공정을 실시한다.
도 3f 및 도 4f에 도시한 바와 같이, 사진석판술 및 식각공정으로 채널 폭 방향으로 폴리 실리콘 패턴(33a)을 선택적으로 제거하여 사각형의 플로팅 게이트(33b)를 형성한다.
이후 공정은 도면에 도시하지 않았지만, 기존의 적층 게이트의 경우와 같이 바로 콘트롤 게이트를 형성하는 경우와 셀의 커플링 레이트(Coupling Ratio)를 증가시키기 위해서 폴리 실리콘을 지존에 형성되어 있던 폴리 실리콘에 접합시켜 하나의 플로팅 게이트로 형성시킬 수도 있다.
그리고 콘트롤 게이트를 형성하고, 소거동작은 기판을 이용하는 경우는 별도의 공정이 필요 없고 소거 게이트를 사용한 소거 방식인 경우에는 제어 게이트 사이에 소거 게이트를 형성한다.
이상에서 설명한 바와 같이 셀의 소오스/드레인인을 형성할 때 기판에 트랜치를 형성하여 소오스/드레인이 형성되는 부분을 증가시키는 본 발명에 의한 플래시 메모리 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 작은 면적에서도 소오스/드레인이 형성되는 부분을 증가시킴으로서 비트 라인 저항을 감소시켜 셀의 축소가 가능하다.
둘째, 평탄화 공정을 통해 폴리 실리콘 사이에 절연막을 채워넣음으로서 소오스/드레인 이온주입후 열처리를 진행하지 않아도 되므로 현재보다 얕은 정션 구조를 형성할 수 있다.
셋째, 소오스/드레인의 형성부분이 작아짐으로서 측벽 스페이서가 줄어들어 폴리 실리콘 사이의 평탄화가 용이할 수 있다.
Claims (3)
- 반도체 기판상에 게이트 절연막 및 도전층을 차례로 형성하는 단계;상기 도전층 및 게이트 절연막을 채널의 길이 방향으로 패터닝하는 단계;상기 패터닝된 도전층 양측의 반도체 기판의 표면에 소정깊이를 갖는 트랜치를 형성하는 단계;상기 트랜치가 형성된 반도체 기판의 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계;상기 트랜치 및 상기 도전층의 사이에 절연막을 매입하는 단계;상기 도전층을 채널 폭 방향으로 패터닝하여 플로팅 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 패터닝된 도전층의 양측면에 측벽 스페이서를 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 절연막을 매입하는 단계는 반도체 기판의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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Cited By (3)
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- 1999-10-20 KR KR1019990045596A patent/KR20010037863A/ko not_active Application Discontinuation
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