KR0185637B1 - 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents
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Abstract
본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 있어서, 낸드 구조로된 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀을 선택하기 위한 선택라인의 선택트랜지스터의 비활성영역에도 두번의 채널스톱층을 위한 이온주입이 수행되어 소자분리특성이 향상되며 상기 비활성영역 가장자리 상에 연장된 부분의 제 1폴리실리콘은 그 표면과 측면은 층간절연막 제거공정에 의해 노출되며 그 노출된 부위를 통해 또 다른 도전체와의 접촉을 하게 되고 전기적으로 하나의 게이트가 되며 선택트랜지스터로서의 역할을 한다. 종래의 버팅콘택 또는 활성영역상에서 층간절연막의 제거로 전기적 접촉을 하는 선택트랜지스터의 제조방법에 비해 집적도를 증가시켜며 향상된 소자분리특성을 가지는 효과가 있다.
Description
본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 낸드 구조로된 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것이다.
최근의 콤퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능 불휘발성 메모리 장치(이하 이이피롬이라 칭함)의 개발을 요구하고 있다. 더우기, 휴대용 콤퓨터 또는 노오트북 크기의 바테리 전원 콤퓨터 시스템에서 보조 메모리 장치로서 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 이이피롬의 개발에 큰 흥미를 가지고 있다. 고밀도 이이피롬을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 그러한 과제를 해결하기 위하여 셀당 선택트랜지스터의 갯수와 비트라인과의 접속개구들의 갯수를 줄일 수 있는 낸드 구조로 된 셀들을 가지는 이이피롬이 개발되어 왔다. 그러한 낸드 구조셀은 1988년에 발행된 IEDM, 페이지 412내지 415에서 제목 NEW DEVICE TECHNOLOGIES FOR 5V ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL하에 개시되어 있다. 이 낸드구조셀(이하 낸드셀 유닛 또는 낸드셀이라 칭함)은 드레인이 대응 비트라인에 접속개구를 통해 접속된 제 1선택트랜지스터와, 소오스가 공통소오소라인에 접속된 제 2선택트랜지스터와, 상기 제 1선택트랜지스터의 소오스와 상기 제 2선택트랜지스터의 드레인 사이에 채널이 직렬로 접속된 8개의 메모리 트랜지스터들로 구성되어 있다. 낸드셀 유닛은 피형 반도체 기판상에 형성되고 각각의 메모리 트랜지스터는 그 소오스와 드레인영역 사이에 채널 영역상에 게이트산화막을 개재하여 형성된 플로팅게이트와, 층간절연막을 통하여 이 플로팅게이트 상에 형성된 제어게이트를 가지고 있다. 이 낸드셀 유닛내에 선택된 메모리 트랜지스터를 프로그램하기 위해서는 이 셀유닛내의 모든 메모리 트랜지스터들을 일시에 소거시킨 후 프로그래밍 동작이 행해진다. 한편, 이러한 메모리 트랜지스터들을 선택하기 위한 선택트랜지스터들은 메모리 트랜지스터의 게이트구조와 동일한 구조를 가지지만 데이타 저장을 위한 플로팅 게이트를 필요로 하지 않고 전기적으로 하나의 층을 가지는 폴리실리콘층을 가진다. 즉, 제 1폴리실리콘층(플로팅게이트층)과 제 2폴리실리콘층(콘트롤 또는 제어게이트층)을 서로 전기적으로 접속시켜 하나의 게이트 구조를 이루는 공정이 필요하다. 종래의 이러한 공정은 버팅콘택(butting contact)을 메모리 셀내의 필드산화막(또는 비활성영역) 상에 형성하여 제 1폴리실리콘층과 제 2폴리실리콘층을 서로 전기적으로 접속시켜 주거나, 층간절연막을 선택 식각하여 제 1및 제 2폴리실리콘층을 접속시켜주는 방법이 있다. 하기의 설명에서는 상술한 두가지의 공정중 버팅콘택형성을 일예로 설명한다. 즉, 메모리 트랜지스터(또는 메모리 셀) 공정 진행상 선택트랜지스터의 구현방법을 개시하며 이에 도출된 문제점을 파악하고자 한다.
도 1 내지 도 15는 종래 기술의 일실시예에 따른 불휘발성 반도체 메모리 장치의 제조방법을 보이기 위한 도면이다. 먼저, 도 1은 낸드구조 셀 플래시 이이피롬 반도체 메모리 장치의 공정수순 중 하나의 레이아웃도이다. 도 1을 참조하면, 통상의 소자절연공정을 이용하여 활성영역 6을 정의한다. 그 활성영역 6은 일정 간격으로 비활성영역에 의해 서로 이격되고 일단에서 서로 접속되어 공통 소오스 라인 CSL을 이룬다. 상기 활성영역 6과 서로 직교하는 스트링 선택라인(SSL)과 다수의 제어(또는 콘트롤)게이트 8, 그라운드 선택라인(GSL)로 이루어지고 각각의 독립된 플로팅게이트 10를 가진다. 인용부호 4는 콘택으로서 스트링 선택라인의 선택트랜지스터와 비트라인과의 메탈 2를 통한 콘택을 이룬다. 상술한 바와 같은 기술내용은 발명자 R. SHiROTA 등에 의해 1988 sym. on. VLSI technology, pp 33-34에 자세히 개시되어 있다. 도 2는 종래 기술에 의한 제조수순 중 플로팅게이트 10 형성을 위한 포토레지스트 12의 패턴이다. 이는 하기에서 다시 설명되어진다.
도 3 내지 도 5는 소자절연을 위한 통상의 공정으로 도 1의 그라운드 또는 스트링 선택라인 X1-X1'의 수직단면과 메모리셀영역의 워드라인 X2-X2'의 수직절단면을 동시에 보인 도면이다. 즉, 메모리 셀을 선택하기 위한 선택트랜지스터를 제조하기 위한 공정과 메모리셀영역의 메모리셀을 제조하기 위한 동일하게 적용되는 공정이다. 즉, 저농도 도핑된 피형 도전형을 가지는 단결정 반도체 기판에 엔형 우물영역 14를 형성하기 위해 인 불순물을 100KeV 1.5E13/㎠으로 선택적 이온주입을 수행한다. 그리고, 1150℃ 8시간 정도의 드라이브인 공정을 수행하여 적절한 확산깊이를 형성한다. 상기 엔형 우물영역상에 메모리 셀영역과 주변회로영역의 엔모오스 트랜지스터가 될 부위에 보론 불순물이온을 100KeV 2.0E13/㎠정도로 선택적으로 주입한다. 이때, 메모리 셀부분은 엔형우물 14이 형성된 상태에서 상기 피형 이온이 주입되어 피형 포캣우물 16이 형성된다. 메모리 셀영역의 우물영역 형성 공정에 있어서 셀의 동작조건 및 주변회로의 구성여부에 따라 피형 포캣우물이 될수도 있고 단일 엔형우물 또는 피형우물로서도 형성할 수 있음에 유의해야 한다. 한편, 피형 불순물 이온주입을 행한 후 약 1150℃ 8시간 정도의 드라이브인 공정을 거쳐 엔형우물과 피형우물이 적당한 확산깊이를 유지하도록 한다. 그리고, 우물영역이 형성된 기판 표면에 활성영역을 정의하기 위한 필드산화막을 형성하기 위하여 240Å정도의 패드산화막 18을 성장시켜 형성하고 이어 1500Å정도의 질화막 20을 침적한다. 상기 활성영역 패턴 형성을 위하여 포토레지스트 22를 도포하고 포토공정을 통하여 상기 포토레지스트 22가 없는 부분의 상기 질화막 20을 이방성 건식식각하여 제거한다. 그리고, 상기 잔존하는 포토레지스트 22를 제거한다. 도 4를 참조하면, 상기 공정을 통한 결과물에 소자분리특성을 강화하기 위한 채널스톱층 이온주입을 수행한다. 즉, 제거된 질화막에 의해 노출된 기판상에 잔존하는 질화막 20을 마스크로 하여 보론 불순물 이온을 50KeV 5.0E13/㎠정도로 이온주입을 행한다. 이때, 활성영역은 질화막 20과 패드산화막 18에 의해 이온주입이 차단되고 상기 질화막 20 식각공정에서 질화막이 제거된 부분에만 이온이 주입된다. 이 부분은 후속공정에서 비활성영역 또는 소자분리영역(필드영역)된다. 한편, 상기 이온주입은 반도체 기판과 동일한 도전형이고 만일 피형 포캣우물일 경우에는 통상의 상기 보론이온을 주입한다. 도 5를 참조하면, 상기 채널스톱층을 위한 이온주입후 필드산화막 26을 성장시켜 형성하고 상기 질화막 20을 제거한다. 이때, 상기 필드산화막 26의 두께는 적당한 소자분리 특성과 이후 공정에서 설명할 제어게이트 식각공정에 영향이 없는 충분한 두께를 유지하여야 한다. 필드산화막 공정은 약 950∼1050℃정도의 온도범위에서 약 6000Å정도의 두께를 갖도록 한다. 이와 동시에 주입된 불순물은 확산되어 재분포되고 피형 포캣우물보다 다소 높은 농도를 가진다. 인용부호 24a는 상술한 채널 스톱층이다. 따라서, 서로 이웃한 활성영역간의 소자분리를 이루게 한다. 만일, 이러한 소자분리특성이 취약할 경우 낸드구조형 플래시 이이피롬셀을 동작시키기 위해 도 1의 스트링 선택라인(SSL) 또는 그라운드 선택라인(GSL)에 5V정도의 전원공급전압이 가해지는 동작조건에서 서로 이웃한 활성영역간에 펀치쓰루우가 발생하게 되어 오동작이 될 수 있고 제어게이트에 프로그램을 위한 20V정도의 고전압이 인가되는 경우 필드산화막 상부에 상기 고전압이 인가되고 기생 트랜지스터가 형성되어 필드산화막을 사이에 두고 있는 서로 이웃한 활성영역의 소자분리를 구현할 수 없다. 이러한 문제점을 해소하기 위하여 도 6 내지 도 11은 후술하게 될 공정수순을 가진다. 도 6 내지 도 8은 도 1의 스트링 선택라인(SSL) 또는 그라운드 선택라인 (GSL)의 선택트랜지스터 제조방법을 보이기 위한 라인 X1-X1'의 수직절단면이고, 도 9 내지 도 11은 이이피롬셀 제조방법을 보이기 위한 워드라인 X2-X2'의 수직절단면이다. 이에, 도 6과 도 9를 참조하면, 상술한 바와 같은 도 5의 과정을 마친후 상기 질화막 20이 식각되고 노출된 패드산화막 18을 BOE(bufferd oxide etchant) 용액을 이용하여 제거한다. 그리고, 노출된 기판에 열산화공정을 이용하여 터널산화막을 약 90Å정도의 두께로 성장한다. 메모리셀(이이피롬셀)의 활성영역과 선택트랜지스터가 형성될 기판의 활성영역에 게이트산화막의 두께를 다르게 하기 위하여 약 160Å정도의 게이트산화막 30을 성장시키고 사진공정을 통하여 상기 선택트랜지스터의 활성영역을 제외한 메모리셀영역만을 오픈하고 이를 습식식각하여 상기 게이트산화막 30을 제거하고 포토레지스트를 제거한 후 터널산화막 31을 성장시켜 형성할 수 있다. 이어, 제 1폴리실리콘 도전체를 결과물 전면에 약 1500Å정도 침적하고 POCl3의 불순물을 도핑한다. 이후 플로팅게이트를 정의하기 위하여 상술한 도 2의 포토레지스트 12를 이용하여 사진식각을 수행한다. 도 2의 포토레지스트 12의 레이아웃을 보면 플로팅게이트의 모양은 필드산화막 상부에서 활성영역과 일정거리 이격된 상태로 비트라인과 동일 방향으로 제거되며 제어게이트가 형성되는 부분, 즉 메모리셀을 구성하게 될 부분중의 플로팅게이트를 필드산화막의 내부에서 제거하게 되어 있으며 동시에 선택트랜지스터가 형성될 부분에서는 플로팅게이트가 잔존하게 된다. 도 7과 도 10은 상기 공정 진행후의 단면도이다. 상기 공정 후 포토레지스트 28을 마스크로 하여 필드산화막 26a의 상부에 노출된 제 1폴리실리콘 10을 건식식각한다. 따라서, 필드산화막은 노출되고 플로팅게이트 10은 활성영역을 중심으로 좌우의 필드산화막 좌우에 일부가 연장되어 위치한다. 이때, 도 7은 포토레지스트 28로 인해 제 1폴리실리콘 10은 보호된다. 상기 필드산화막이 노출된 부분에 반도체 기판과 동일하며 상기 채널스톱층 24a와 동일한 불순물을 이온주입한다. 예컨데, 보론이온을 150KeV, 2.0E13/㎠정도로 이온주입하여 필드산화막 하부에는 채널스톱층 34가 형성된다. 하지만, 상기 2차의 채널스톱층 34을 위한 이온주입은 도 7과 도 10의 경우처럼 메모리셀로 동작하게 되는 제어게이트 영역의 필드산화막영역중 제 1폴리실리콘이 식각되어 필드산화막이 노출된 부분만 선택적으로 이온주입되어 셀간의 소자분리특성을 향상시킬 수 있지만, 선택트랜지스터의 필드산화막 26 에는 포토레지스트 28로 인하여 두번째의 채널스톱층을 위한 2차 이온주입을 수행할 수 없어 충분한 소자분리특성을 만족할 수 없다. 도 8과 도 11을 참조하면, 상기 포토레지스트 28을 제거하고 제 1폴리실리콘층(플로팅게이트)와 제 2폴리실리콘층(제어게이트) 사이의 층간절연막으로 사용될 산화막/질화막/산화막의 다층막 32을 연속적으로 침적한다. 플로팅게이트의 산화는 약 850℃에서 약 50Å정도 열산화하고 질화막은 약 140Å정도의 두께로 침적한다. 이후 약 950℃의 습식산화로 약 30분 진행하여 질화막을 산화한다. 이후 제어게이트로 사용될 제 2폴리실리콘 8a를 약 1500Å정도 침적하고 POCl3의 불순물을 도핑한다. 상기 열처리 과정동안 채널스톱층을 위해 이온주입된 이온들 34는 열확산하여 재분포된 채널스톱층 34a가 형성된다. 상기한 과정을 통한 결과물에 제어게이트 및 스트링선택라인, 그라운드선택라인을 정의하기 위하여 통상적으로 셀프얼라인이라 칭하는 포토리소그래피공정을 수행하여 상기 제 2폴리실리콘 8a, 층간절연막 32, 제 1폴리실리콘 10을 연속적으로 이방성 식각한다. 상기 셀프얼라인 공정 후 채널 및 공통선택라인 CSL, 비트라인 콘택영역등에 엔형 소오스 드레인, 피형 소오스 드레인을 형성하기 위한 소정의 사진공정과 이온주입 공정을 진행하고 비트라인과 셀프얼라인간의 층간절연막으로 BPSG막을 소정의 두께로 침적하고 리플로우하여 평탄화 공정을 진행하고 비트라인콘택형성을 위한 콘택사진공정 및 산화막 식각공정과 비트라인 형성을 위한 메탈공정을 진행하여 낸드구조셀 플래시 메모리 장치를 제조한다. 그러나, 종래 기술의 경우 메모리셀간의 소자분리특성은 상기 첫번째의 채널스톱 이온주입 불순물과 두번째의 채널스톱 이온주입 불순물의 총량에 의해 결정되어 개선될 수 있으나 메모리셀이외의 영역 즉, 스트링 선택라인 SSL, 그라운드 선택라인 GSL, 비트라인 콘택, 공통선택라인 CSL등의 영역과 같이 두번째의 채널스톱층을 위한 이온주입이 되지 않는 부분은 첫번째의 채널스톱층에 의해서만 소자분리특성이 결정되게 되는데 두번째의 채널스톱층을 위한 이온주입이 되지 않는 영역의 소자분리특성을 강화하기 위하여 첫번째의 이온주입 불순물의 농도를 증가시킬 경우 필드산화공정 및 이후 공정에서 진행되는 다층 층간절연막등의 열처리공정등에 의해 첫번째의 채널스톱층 불순물이 수평 확산되어 필드산화막과 이웃한 활성영역의 벌크농도를 증가시키게 되므로 내로우 채널 효과(narrow channel effect)등이 발생하고 메모리 셀의 초기 문턱전압이 증가하게 되어 프로그램동작 및 소거동작의 특성에 영향을 주게 되고 고집적을 위한 낸드형 플래시 메모리 장치의 구현에 문제가 발생한다. 또한, 종래 기술에서는 스트링 선택라인 SSL, 그라운드 선택라인 GSL이 상기 도 8에서 보는 바와 같이 제 1폴리실리콘층 10과 제 2폴리실리콘층 8a가 층간절연막 32에 의해 분리되어 있는 상태이므로 제 1폴리실리콘층 10이 플로팅되어 있는 상태가 된다. 정상적인 낸드구조셀 이이피롬 불휘발성 반도체 메모리 장치가 동작을 하기 위해서는 상기 스트링 선택라인 SSL, 그라운드 선택라인 GSL가 전원전압 또는 접지전압 또는 플로팅상태의 전압이 인가되어야 하므로 제 1폴리실리콘층 10이 플로팅상태로 되어서는 안되며 이를 제 2폴리실리콘층 8a와 전기적으로 연결하여야 한다. 따라서, 도 12에 도시한 레이아웃처럼 메모리셀영역외의 별도의 영역에서 상기 스트링 선택라인 SSL, 그라운드 선택라인 GSL의 제 2폴리실리콘층과 제 1폴리실리콘층을 메탈로서 연결하기 위한 포토리소그래피공정이 요구된다. 도 13 부터 도 15는 도 12의 X-X'의 수직절단면으로서 버팅콘택으로서 상기 제 1, 2폴리실리콘을 연결하여 하나의 게이트층을 가지는 선택트랜지스터를 형성하기 위한 공정을 보인 도면이다. 도 13은 제 2폴리실리콘층 8a와 그위에 실리사이드층 38을 침적한 후 사진공정을 통하여 패턴 40을 형성하고 층간절연막 32상의 도전체(제 2폴리실리콘과 실리사이드)를 식각하여 인용부호 46처럼 필드산화막 26상의 제 1폴리실리콘층 10a상에 형성된 층간절연막 32을 노출시킨다. 상기 실리사이드층은 통상의 폴리사이드 게이트를 제조하기 위한 공지된 기술로서 WSi2, TiSi2, CoSi2, PtSi2로 이루어지는 것은 자명한 사실이다. 한편, 상기 결과물에 소오스, 드레인 이온주입으로 정션을 형성하고 BPSG 42 평탄화공정을 진행한 후 콘택을 위한 포토리소그래피공정을 진행한다. 즉, 도 14를 참조하면, 포토래지스트 44에 의해 상기 제거된 부분 46을 중심으로 상기 실리사이드층 38의 일부까지 노출되도록 개구부 48을 형성한다. 이후 도 15에서 같이 메탈 2을 포토리소그래피공정을 통하여 상기 도전체(제 2폴리실리콘층과 실리사이드층)와 제 1폴리실리콘층 10a가 전기적으로 연결되어 선택트랜지스터의 하나의 게이트를 형성한다. 이와 같이 버팅콘택을 이용한 선택트랜지스터의 제조는 추가의 필드영역(비활성영역)이 요구되어지며 이에 따라 고집적화에 불리하며 상기 버팅콘택의 수를 줄이면 상기 스트링 선택라인 SSL, 그라운드 선택라인 GSL에 가해지는 전압이 결과적으로 제 1폴리실리콘층 10a에 전해지게 되어 저항의 증가에 따른 인가전압의 강하와 딜레이등의 문제가 발생한다.
상기한 바와 같은 문제점들을 해소하기 위한 본 발명의 목적은 고집적화에 유리한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 추가의 영역을 요구하는 버팅콘택 없이 선택트랜지스터를 제조하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 소자분리특성이 향상된 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 프로그램 및 소거동작이 향상된 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
도 1 내지 도 15는 종래 기술의 일실시예에 따른 불휘발성 반도체 메모리 장치의 제조방법을 보이기 위한 도면.
도 16 내지 도 25는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 제조방법을 보이기 위한 도면.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 16 내지 도 25는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 제조방법을 보이기 위한 도면이다.
우선, 본 발명은 도 17에서 처럼 플로팅게이트가 제거되는 부분이 스트링선택라인 SSL과, 그라운드 선택라인 GSL 사이의 제어게이트가 형성되는 영역중 필드산화막의 상부에 한정되지 않고 상기 선택라인영역까지 확장된다. 또한, 상술한 종래 기술에서는 다층 층간절연막을 미리 침적한 후에만 상기 층간절연막 포토리소그래피공정으로 메모리셀영역 외의 영역에 형성된 상기 다층 층간절연막을 제거하지만, 본 발명에서는 상기 선택라인의 선택트랜지스터 형성되는 영역 중 플로팅게이트(제 1폴리실리콘)가 제거되어 없어지게 되는 영역과의 교점에 대하여 상기 다층 층간절연막의 사진공정을 통하여 포토레지스트를 제거한다.
도 18 내지 도 22는 도 16의 선택라인 X3-X3'를 절단하여 보인 도면으로 그 제조순서를 나타낸다. 도 22 내지 도 25는 도 16 레이아웃의 워드라인 X4-X4'를 절단하여 보인 도면으로 그 제조순서를 나타낸다.
제 1도전형 단결정 반도체 기판에 도면에는 도시되지 않지만 제 2도전형 우물영역을 형성하기 위한 사진공정을 진행한다. 인 불순물을 100KeV 1.5E13/㎠로 주입하고 1150℃ 8시간정도의 드라이브인을 수행하여 상기 제 2도전형 우물영역을 형성하고고 다시 제 1도전형 우물영역을 형성하기 위한 사진공정을 진행하여 메모리셀영역과 선택트랜지스터(제 2도전형 모오스 트랜지스터)가 형성될 영역에 보론 불순물을 100KeV 2.0E13/㎠로 주입한다. 이때, 메모리셀영역은 제 2도전형 우물영역이 형성된 상태에서 제 1도전형 우물영역을 위한 이온주입이 수행되어 제 1도전형 포캣우물이 형성된다. 이와 같은 메모리셀영역의 우물형성 공정에 있어서 셀동작 조건 및 주변회로의 구성여부에 따라 제 1도전형 포캣우물이 될수 있고 단일 제 2도전형 우물 또는 제 1도전형 우물로서 형성할 수 있음에 유의해야 한다. 한편, 제 1도전형 우물형성을 위한 이온주입후에 상기한 드라이브인 공정을 진행하여 제 1, 2도전형 우물이 적당한 확산깊이를 가지게 한다. 결과물에 상술한 바 있는 도 3 내지 도 5의 공정을 통하여 비활성영역인 필드산화막 26을 형성하여 활성영역을 정의한다. 도 18과 도 22를 참조한다. 도 18은 종래기술의 도 6과 대응되는 도면으로서 플로팅게이트를 형성하기 위하여 제 1폴리실리콘 10를 패턴닝하기 위한 공정이다. 이때, 도 6과는 달리 선택라인의 선택트랜지스터가 형성될 영역의 필드산화막 26상에 형성된 제 1폴리실리콘 10이 식각될 수 있도록 패턴닝된 포토레지스트 28a를 형성한다. 결과적으로 포토레지스트 28a은 도 22의 메모리셀영역과 동일한 패턴을 가진다. 도 19와 도 23을 참조하면, 상기 패턴 28a를 이용하여 필드산화막 26상에 형성된 제 1폴리실리콘 일부를 건식식각으로 제거하고 상기 패턴을 마스크로 하여 노출된 필드산화막을 통하여 기판과 동일한 도전형의 불순물과 미리 형성된 첫번째 채널스톱층의 불순물 도전형과 동일한 도전형의 불순물을 이온주입한다. 예컨데. 보론 불순물 이온을 150KeV 2.0E13/㎠ 정도로 주입한다. 이에, 두번째의 채널스톱층을 형성한다. 이와 같이 도 19와 도 23의 공정과 같이 두번째의 채널스톱층 형성을 위한 이온주입은 도 7과는 달리 선택라인의 선택트랜지스터가 형성될 필드산화막 하부에 까지 두번째의 채널스톱층이 형성되므로 메모리셀영역과 동일한 소자분리특성이 되어 종래의 그것에 비해 소자분리특성을 향상시킬 수 있다. 이어, 상기 마스크 패턴 28a의 포토레지스트를 제거하고 다층층간절연막 32를 연속적으로 형성한다. 제 1폴리실리콘의 산화는 약 850℃에서 약 50Å정도 열산화하고 질화막은 약 140Å정도의 두께로 침적한다. 이후 약 950℃의 습식산화로 약 30분 진행하여 질화막을 산화하여 상기 다층 층간절연막 32를 형성한다. 도 20과 도 24를 참조하면, 도 16에서와 같은 사진공정을 진행하고 다층 층간절연막을 건식식각하여 제거한 상태의 도면이다. 이때, 선택라인이 형성되며 제 1폴리실리콘 10이 식각된 부분이 서로 만나는 곳의 상기 다층 층간절연막 개구부영역으로 한정되는 부분의 다층 층간절연막이 식각된다. 포토레지스트 28b의 상기 개구부영역은 도 16의 타원형으로 표시된 것과 같이 필드산화막 상부에서 서로 이격된 제 1폴리실리콘 10의 양쪽 끝부분이 노출될수 있도록 형성한다. 상기 포토레지스트 28b를 마스크로 하여 개구부영역에 노출된 제 1폴리실리콘 10의 다층 층간절연막을 식각하여 그 제 1폴리실리콘 10의 표면과 측면이 노출되게 한다. 이때, 노출되는 제 1폴리실리콘 10은 결과물 전면에 제어게이트로 사용하게 될 제 2도전체층 8 예컨데, 제 2폴리실리콘과 실리사이드층이 침적될때 서로 접촉되어 전기적으로 연결된다. 도 24의 메모리셀영역은 포토레지스트 50에 의해 층간절연막 식각공정시 보호된다. 따라서, 종래 기술에서와 같이 별도의 버팅콘택을 형성할 필요가 없다. 이는 칩의 전체 면적을 감소시킬 수 있으며 통상적으로 제 1폴리실리콘 보다 면저항에 있어서 약 1/10이상 작은 값을 갖도록 구성하는 제 2도전체에 의하여 필요동작 전압이 인가되므로 인가 전압의 강하 또는 딜레이 문제를 유발시키지 않는다. 도 21과 도 25를 참조하면, 제어게이트로서 사용될 제 2폴리실리콘층(제 2폴리실리콘 또는 실리사이드층이 결합된 폴리사이드층) 8 을 약 1500Å정도 침적하고 POCl3 불순물 이온을 도핑한다. 이후 제어게이트 및 스트링 및 그라운드 선택라인을 정의하기 위하여 통상적으로 셀프얼라인으로 칭하는 사진공정을 진행하고 상기 실리사이드층, 제 2폴리실리콘층, 층간절연막, 제 1폴리실리콘층을 연속적으로 이방성 건식식각한다. 결과물에 채널 및 공통선택라인 CSL, 비트라인 콘택영역등에 제 1또는 제 2도전형의 불순물 이온주입을 수행하여 소오스 드레인 정션을 형성하기 위한 사진공정을 진행한다. 비트라인과 셀프얼라인간의 층간절연막으로 BPSG막을 소정의 두께로 침적하고 리플로우하여 평탄화공정을 진행하고 비트라인 콘택을 위한 콘택 사진공정 및 산화막 식각공정과 비트라인 형성을 위한 메탈공정을 진행하여 낸드구조셀 플래시 메모리 어레이를 갖는 불휘발성 반도체 메모리 장치를 제조한다.
상기한 바와 같은 본 발명에 따르면, 종래의 버팅콘택 또는 활성영역상에서 층간절연막의 제거로 전기적 접촉을 하는 선택트랜지스터의 제조방법에 비해 집적도를 증가시켜며 향상된 소자분리특성을 가지는 효과가 있다.
Claims (8)
- 불휘발성 반도체 메모리 장치의 제조방법에 있어서: 제 1도전형의 단결정 실리콘 기판상에 활성영역을 한정하기 위한 필드산화막을 형성하는 단계와; 상기 활성영역 표면에 산화막을 형성하는 단계와; 상기 산화막 상부와 상기 필드산화막 상부에 제 1도전층을 형성하고, 포토리소그래피공정으로 상기 필드산화막 상부의 상기 제 1도전층을 선택적으로 제거하여 상기 제 1도전층을 패턴닝하는 단계와; 결과물 전면에 절연막을 형성하고, 포토리소그래피공정으로 선택 트랜지스터가 형성될 활성영역 상에 형성된 상기 제 1도전층의 일부면을 노출시키도록 상기 절연막을 선택적으로 제거하는 단계와; 결과물 전면에 제 2도전층을 형성하고 선택적으로 식각하여 상기 선택 트랜지스터가 형성될 영역의 제 1도전층과 제 2도전층이 상기 노출된 제 1도전층의 일부면을 통해 하나의 전기적 경로를 형성하는 선택 트랜지스터의 게이트를 형성하고, 메모리 셀 영역을 포토리소그래피공정으로 선택적으로 식각하여 상기 메모리 셀의 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 산화막은 상기 활성영역 표면상에 게이트 산화막을 형성하고, 선택적으로 상기 메모리 셀이 형성될 영역 표면상에 형성된 상기 게이트 산화막을 제거하고, 상기 메모리 셀이 형성될 영역 표면상에 터널산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 제 1도전층을 패터닝하는 단계 후 소자분리특성을 향상시키기 위하여 노출된 필드산화막을 중심으로 제 1도전형 불순물 이온주입을 수행하여 상기 필드산화막 하부에 채널스톱층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 절연막은 산화막, 질화막, 산화막으로 구성된 적층 절연막으로 형성됨을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 제 2도전층은 폴리실리콘 또는 폴리사이드층 어느 하나로 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 직렬접속된 트랜지스터들로 이루어진 다수의 스태틱형 메모리셀들과, 그 메모리셀들 중 미리 설정된 하나의 특정셀을 선택하기 위하여 적어도 하나 이상의 선택트랜지스터가 접속된 비트라인과 소오스라인 사이에 서로 직렬접속된 스트링과, 그 스트링이 하나의 비트라인 콘택을 공유하는 불휘발성 반도체 메모리 장치의 제조방법에 있어서: 제 1도전형의 단결정 반도체 기판 표면에 활성영역을 정의하기 위하여 아이솔레이션영역을 형성하고 상기 활성영역상에 게이트산화막을 형성하는 단계와; 상기 활성영역 중 메모리셀이 형성될 영역 표면상에 형성된 상기 게이트산화막을 제거하고, 상기 메모리셀이 형성될 영역 표면에 터널산화막을 형성하는 단계와; 결과물 전면에 제 1도전층을 형성하고 그 제 1도전층이 메모리셀이 형성될 영역과 선택트랜지스터영역이 형성되는 영역 밖으로 연장되게 형성될 수 있도록 사진공정을 행한 후 포토레지스트를 마스크로 하여 상기 결과물의 상기 아이솔레이션영역상 형성된 상기 제 1도전층을 제거하는 단계와; 상기 제 1도전층이 제거되고 노출된 상기 아이솔레이션영역상에 제 1도전형의 불순물이온을 주입하여 상기 아이솔레이션영역 하부에 소자분리를 위한 채널스톱층을 형성하는 단계와; 결과물 전면에 층간절연막을 형성하고 상기 선택트랜지스터가 형성될 영역에 형성된 상기 제 1도전층의 일부면이 노출되도록 상기 층간절연막을 선택적으로 제거하는 단계와; 결과물 전면에 제 2도전층을 차례로 형성하고 패터닝하여 상기 노출된 제 1도전층의 일부면을 통하여 상기 제 1도전층과 제 2도전층이 서로 전기적으로 연결되는 상기 선택 트랜지스터의 게이트를 형성하고, 상기 메모리 셀이 형성될 영역에 메모리셀 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 6항에 있어서; 상기 메모리 셀 게이트는 전자를 저장하는 플로팅게이트와, 상기 층간절연막에 의해 독립적으로 위치한 제어게이트를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 6항에 있어서; 상기 아이솔레이션영역은 로코스 공정으로 형성된 필드산화막 또는 트랜치로 구성된 절연영역임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
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