JP4909735B2 - 不揮発性半導体メモリ - Google Patents
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Description
本発明の例では、リソグラフィの解像度の限界よりも微細なパターンを形成する微細加工技術を不揮発性半導体メモリのワード線の加工に適用した場合に、コンタクト抵抗の増大や、隣接するワード線同士の短絡などの問題なく、例えば、ワード線に対するコンタクトをとるためのワード線レイアウトを提案する。
最良と思われるいくつかの実施の形態について説明する。
以下では、メモリセルの微細化が顕著であるNANDセル型フラッシュメモリを例に説明する。
図5は、NANDセル型フラッシュメモリの主要部を示している。
図6及び図7は、メモリセルアレイ、ワード線・セレクトゲート線ドライバ及びコンタクトエリアの位置関係を示している。
図10は、ワード線のレイアウトの第1例を示している。
ブロックBLOCKi,BLOCK(i+1)は、互いに隣接するメモリセルアレイのブロックを表している。
図14は、ワード線のレイアウトの第2例を示している。
ブロックBLOCKi,BLOCK(i+1)は、互いに隣接するメモリセルアレイのブロックを表している。
本発明の例に係るワード線レイアウトを有する不揮発性半導体メモリの製造方法の第1例について説明する。
この後、フォトレジスト39を除去する。
第3例は、第1例の変形例である。
ブロックBLOCKi,BLOCK(i+1),BLOCK(i+2),BLOCK(i+3)は、互いに隣接するメモリセルアレイのブロックを表している。
第4例は、第1例の変形例である。
ブロックBLOCKi,BLOCK(i+1),BLOCK(i+2),BLOCK(i+3)は、互いに隣接するメモリセルアレイのブロックを表している。
本発明の例に係るワード線レイアウトを有する不揮発性半導体メモリの製造方法の第2例について説明する。
この後、フォトレジスト39を除去する。
本発明の例は、微細加工技術の開発によるワード線ピッチの縮小に鑑みてなされたものであるが、その微細加工技術としては、側壁をマスクとして用いる側壁加工技術に限定されるものではない。
本発明の例によれば、狭ピッチのワード線に対応し、かつ、その端部に十分な大きさのフリンジを形成するためのコンタクトエリアを確保したワード線レイアウトを実現できる。
Claims (4)
- 第1方向に直列接続される複数の第1メモリセル、前記複数の第1メモリセルの一端に接続される第1セレクトゲートトランジスタ及び前記複数の第1メモリセルの他端に接続される第2セレクトゲートトランジスタを有する第1セルユニットと、
前記第1方向に交差する第2方向に延び、前記第1セレクトゲートトランジスタに接続される第1セレクトゲート線と、
前記第2方向に延び、前記第2セレクトゲートトランジスタに接続される第2セレクトゲート線と、
前記第2方向に延び、各々が前記複数の第1メモリセルの1つに接続される複数の第1ワード線と、
各々が前記複数の第1ワード線の1つに接続される複数の第1フリンジと
を具備し、
前記第2方向の一端に設けられるコンタクトエリア内において、前記複数の第1ワード線のうち前記第1セレクトゲート線側にある第1セレクトゲート線側ワード線の端部は、第1ポイントで前記第1セレクトゲート線側に折り曲げられ、前記第1セレクトゲート線側ワード線の先端及び前記第1ポイント間にコンタクトプラグが接続され、
前記コンタクトエリア内において、前記複数の第1ワード線のうち前記第2セレクトゲート線側にある第2セレクトゲート線側ワード線の端部は、第2ポイントで前記第2セレクトゲート線側に折り曲げられ、前記第2セレクトゲート線側ワード線の先端及び前記第2ポイント間にコンタクトプラグが接続され、
前記第1セレクトゲート線側ワード線のうち前記第1セレクトゲート線からi(iは奇数)番目のワード線に接続されるフリンジと、前記第1セレクトゲート線側ワード線のうち前記第1セレクトゲート線から(i+1)番目のワード線に接続されるフリンジとは、前記第2方向において互いに反対方向に延び、
前記第2セレクトゲート線側ワード線のうち前記第2セレクトゲート線からi番目のワード線に接続されるフリンジと、前記第2セレクトゲート線側ワード線のうち前記第2セレクトゲート線から(i+1)番目のワード線に接続されるフリンジとは、前記第2方向において互いに反対方向に延びる
不揮発性半導体メモリ。 - 前記第1方向に直列接続される複数の第2メモリセル、前記複数の第2メモリセルの一端に接続される第3セレクトゲートトランジスタ及び前記複数の第2メモリセルの他端に接続される第4セレクトゲートトランジスタを有する第2セルユニットと、
前記第2方向に延び、前記第3セレクトゲートトランジスタに接続される第3セレクトゲート線と、
前記第2方向に延び、前記第4セレクトゲートトランジスタに接続される第4セレクトゲート線と、
前記第2方向に延び、各々が前記複数の第2メモリセルの1つに接続される複数の第2ワード線とを具備し、
前記第1及び第2セルユニットは、前記第1方向に互いに隣接して配置され、前記第1セレクトゲート線及び前記第3セレクトゲート線は、前記複数の第1ワード線と前記複数の第2ワード線の間に配置され、
前記コンタクトエリア内において、前記複数の第2ワード線のうち前記第3セレクトゲート線側にある第3セレクトゲート線側ワード線の端部は、第3ポイントで前記第3セレクトゲート線側に折り曲げられ、前記第3セレクトゲート線側ワード線の先端及び前記第3ポイント間にコンタクトプラグが接続され、
前記コンタクトエリア内において、前記複数の第2ワード線のうち前記第4セレクトゲート線側にある第4セレクトゲート線側ワード線の端部は、第4ポイントで前記第4セレクトゲート線側に折り曲げられ、前記第4セレクトゲート線側ワード線の先端及び前記第4ポイント間にコンタクトプラグが接続される
請求項1に記載の不揮発性半導体メモリ。 - 各々が前記複数の第2ワード線の1つに接続される複数の第2フリンジを具備し、
前記第3セレクトゲート線側ワード線のうち前記第3セレクトゲート線からi番目のワード線に接続されるフリンジと、前記第3セレクトゲート線側ワード線のうち前記第3セレクトゲート線から(i+1)番目のワード線に接続されるフリンジとは、前記第2方向において互いに反対方向に延び、
前記第4セレクトゲート線側ワード線のうち前記第4セレクトゲート線からi番目のワード線に接続されるフリンジと、前記第4セレクトゲート線側ワード線のうち前記第4セレクトゲート線から(i+1)番目のワード線に接続されるフリンジとは、前記第2方向において互いに反対方向に延びる
請求項2に記載の不揮発性半導体メモリ。 - 前記複数の第1ワード線及び前記複数の第2ワード線の幅は、リソグラフィの解像度の限界よりも小さい請求項3に記載の不揮発性半導体メモリ。
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KR101192359B1 (ko) * | 2007-12-17 | 2012-10-18 | 삼성전자주식회사 | Nand 플래시 메모리 소자 및 그 제조 방법 |
JP5269428B2 (ja) | 2008-02-01 | 2013-08-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP5283960B2 (ja) * | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
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KR101468028B1 (ko) * | 2008-06-17 | 2014-12-02 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
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US7907448B2 (en) * | 2008-10-07 | 2011-03-15 | Spansion Llc | Scaled down select gates of NAND flash memory cell strings and method of forming same |
KR101540083B1 (ko) | 2008-10-22 | 2015-07-30 | 삼성전자주식회사 | 반도체 소자의 패턴 형성 방법 |
JP2010153481A (ja) * | 2008-12-24 | 2010-07-08 | Toshiba Corp | 半導体記憶装置 |
JP5574679B2 (ja) * | 2009-11-17 | 2014-08-20 | 株式会社東芝 | 半導体装置の製造方法 |
JP5268882B2 (ja) * | 2009-12-28 | 2013-08-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2011199186A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
JP2012028467A (ja) * | 2010-07-21 | 2012-02-09 | Toshiba Corp | 半導体記憶装置 |
US8922020B2 (en) * | 2010-12-29 | 2014-12-30 | Macronix International Co., Ltd. | Integrated circuit pattern and method |
US8941166B2 (en) | 2010-12-29 | 2015-01-27 | Macronix International Co., Ltd. | Multiple patterning method |
KR101113766B1 (ko) * | 2010-12-31 | 2012-02-29 | 주식회사 하이닉스반도체 | 비휘발성메모리장치 및 그 제조 방법 |
CN102623448A (zh) * | 2011-01-26 | 2012-08-01 | 旺宏电子股份有限公司 | 多重图案化的方法 |
TWI447886B (zh) * | 2011-01-27 | 2014-08-01 | Macronix Int Co Ltd | 多重圖案化之方法 |
JP5592560B2 (ja) * | 2011-03-24 | 2014-09-17 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP5395837B2 (ja) * | 2011-03-24 | 2014-01-22 | 株式会社東芝 | 半導体装置の製造方法 |
JP2012244180A (ja) | 2011-05-24 | 2012-12-10 | Macronix Internatl Co Ltd | 多層接続構造及びその製造方法 |
US8885382B2 (en) | 2012-06-29 | 2014-11-11 | Intel Corporation | Compact socket connection to cross-point array |
JP2015046546A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9698015B2 (en) * | 2013-10-21 | 2017-07-04 | Applied Materials, Inc. | Method for patterning a semiconductor substrate |
US20150200279A1 (en) * | 2014-01-12 | 2015-07-16 | United Microelectronics Corp. | Method of manufacturing memory cell |
US9356105B1 (en) * | 2014-12-29 | 2016-05-31 | Macronix International Co., Ltd. | Ring gate transistor design for flash memory |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
JP3050965B2 (ja) | 1991-09-27 | 2000-06-12 | 沖電気工業株式会社 | レジストパタンの形成方法 |
US5667940A (en) * | 1994-05-11 | 1997-09-16 | United Microelectronics Corporation | Process for creating high density integrated circuits utilizing double coating photoresist mask |
JPH0855920A (ja) | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置の製造方法 |
KR0185637B1 (ko) * | 1996-10-21 | 1999-03-20 | 김광호 | 불휘발성 반도체 메모리 장치의 제조방법 |
CA2273944C (en) * | 1996-12-03 | 2004-07-06 | Elliott Energy Systems, Inc. | Electrical system for turbine/alternator on common shaft |
KR100604960B1 (ko) * | 1997-03-28 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법 |
US6531357B2 (en) * | 2000-08-17 | 2003-03-11 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
JP3941517B2 (ja) * | 2001-02-07 | 2007-07-04 | ソニー株式会社 | 半導体装置およびその製造方法 |
US6891262B2 (en) * | 2001-07-19 | 2005-05-10 | Sony Corporation | Semiconductor device and method of producing the same |
JP2005056989A (ja) | 2003-08-01 | 2005-03-03 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP4801986B2 (ja) * | 2005-02-03 | 2011-10-26 | 株式会社東芝 | 半導体記憶装置 |
US7655536B2 (en) * | 2005-12-21 | 2010-02-02 | Sandisk Corporation | Methods of forming flash devices with shared word lines |
JP4171032B2 (ja) * | 2006-06-16 | 2008-10-22 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP5100080B2 (ja) * | 2006-10-17 | 2012-12-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP2009054956A (ja) * | 2007-08-29 | 2009-03-12 | Toshiba Corp | 半導体メモリ |
JP2010258224A (ja) * | 2009-04-24 | 2010-11-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2011014610A (ja) * | 2009-06-30 | 2011-01-20 | Toshiba Corp | 半導体記憶装置 |
JP5395837B2 (ja) * | 2011-03-24 | 2014-01-22 | 株式会社東芝 | 半導体装置の製造方法 |
JP5818679B2 (ja) * | 2011-12-27 | 2015-11-18 | 株式会社東芝 | 半導体装置の製造方法 |
JP2013197266A (ja) * | 2012-03-19 | 2013-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
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