JP2009054956A - 半導体メモリ - Google Patents

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Abstract

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備え、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡｎとｎ＋１番目のアクティブエリアＡＡｎ＋１とは、第１方向に直交する第２方向の最端部において互いに結合され、閉ループ構造を構成している。
【選択図】図２

Description

本発明は、メモリセルアレイのアクティブエリア構造に関する。
近年、主記憶メモリとしてＮＡＮＤ型フラッシュメモリを使用した電子機器が数多く製品化されている。一方、電子機器の多機能化によってＮＡＮＤ型フラッシュメモリの記憶容量の大容量化が求められ、メモリセルの微細化と信頼性の向上との両立が課題となっている（例えば、特許文献１〜３を参照）。
例えば、ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、アクティブエリアと素子分離エリアとが一定幅（例えば、最小加工寸法(feature size)）で交互に配置される周期構造を有する。また、従来のリソグラフィ技術を用いてこのような周期構造を形成する場合には、露光マージン（パターンのぼやけ）を考慮して、少なくともメモリセルアレイの最端部のアクティブエリアをダミーエリアとし、このダミーエリアの幅を一定幅よりも広くする。
しかし、ダミーエリア内には、メモリセルとしては機能しないが、メモリセルと同様の構造を持つダミーセルが形成される。この場合、ワード線を共通にするダミーセルとメモリセルに関し、そのワード線に書き込み電位を印加すると、ダミーセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界は、メモリセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界よりも大きくなる。
従って、ダミーセルの電極間絶縁膜（又はブロック絶縁膜）は、書き込み電位により破壊され易く、仮に、それが破壊されると、破壊されたダミーセルとワード線を共通にするメモリセルは、全て機能しなくなる。
尚、このような問題は、ＮＡＮＤ型フラッシュメモリに限られず、それ以外の記憶容量の大容量化が要求される半導体メモリにも生じる。
特開２００２−１８４８７５号公報 特開平５−８８３７５号公報 特開平８−５５９２０号公報
本発明は、メモリセルの微細化と信頼性の向上とを両立できるメモリセルアレイのアクティブエリア構造を提案する。
本発明の例に係る半導体メモリは、アクティブエリアと素子分離エリアとが第１方向に交互に配置される周期構造を備え、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアとｎ＋１番目のアクティブエリアとは、第１方向に直交する第２方向の最端部において互いに結合され、閉ループ構造を構成している。
本発明によれば、メモリセルアレイの新たなアクティブエリア構造によりメモリセルの微細化と信頼性の向上とを両立できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明では、アクティブエリアと素子分離エリアとが第１方向に交互に配置される周期構造に関し、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアとｎ＋１番目のアクティブエリアとが、第１方向に直交する第２方向の最端部において互いに結合されるレイアウトを採用する。
このようなレイアウトのアクティブエリアを、閉ループ構造(closed-loop structure)アクティブエリアと称する。ここで、閉ループとは、完全なループであることを意味し、これに対する言葉として、開ループ(open-loop structure)が存在する。開ループとは、ループの一部が切断されている（開いている）ことを意味する。
この閉ループ構造は、側壁加工技術により実現する。
側壁加工技術とは、フォトリソグラフィによる解像度の限界よりもさらに微細なパターンを形成する技法のことである。
側壁加工技術を用いると、フォトリソグラフィの露光マージン（パターンのぼやけ）を考慮する必要がないため、メモリセルアレイエリア内の全てのアクティブエリア（ダミーエリアを含む）の第１方向の幅を、フォトリソグラフィによる解像度の限界よりも狭い一定幅で同じにすることができる。
また、第１方向の最端部から１番目のアクティブエリアをダミーエリアとする場合には、ダミーエリア内のダミーセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界は、メモリセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界と同じになるため、ダミーセルの破壊を防止できる。
これにより、メモリセルの微細化と信頼性の向上とを両立できる。
２． 基本構造
本発明の半導体メモリのアクティブエリアの基本構造を説明する。
まず、図１に示すように、メモリセルアレイエリア１の位置関係として、メモリセルアレイエリア１の第１方向の最端部にはロウデコーダ（ワード線ドライバ）２が配置され、メモリセルアレイエリア１の第１方向に直交する第２方向の最端部には、カラムデコーダ（センスアンプ）３が配置されるものとする。
そして、図２に示すように、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリア（アクティブエリアＡＡ１，ＡＡ２，・・・以外のエリア）とは、第１方向に交互に配置される周期構造とし、かつ、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡｎとｎ＋１番目のアクティブエリアＡＡｎ＋１とを、第２方向の最端部において互いに結合し、閉ループ構造を構成する。
同図（ａ）では、閉ループ構造アクティブエリアＡＡ１，ＡＡ２，・・・がメモリセルアレイエリア１内のみに形成される。周辺回路エリア内のアクティブエリアＡＡ(peripheral)には、例えば、ロウデコーダを構成するＭＯＳトランジスタが形成される。
また、第１方向の最端部から１番目のアクティブエリアＡＡ１を、メモリセルとして機能しないダミーセルが形成されるダミーエリアとする場合には、ダミーエリアの第１方向の幅は、メモリセルが形成されるアクティブエリアＡＡ２，ＡＡ３，・・・の第１方向の幅と同じになる。
つまり、メモリセルとダミーセルとは、同じ構造を有し、かつ、そのサイズも同じになるため、例えば、ワード線に印加される電位によりダミーセルが破壊されて信頼性が低下する、という事態を防止できる。
また、この閉ループ構造アクティブエリア（ダミーエリアを含む）ＡＡ１，ＡＡ２，・・・は、側壁加工技術により形成する。側壁加工技術によれば、全てのアクティブエリアＡＡ１，ＡＡ２，・・・の第１方向の幅を、フォトリソグラフィによる解像度の限界よりも狭い一定幅で同じにできる。
同図（ｂ）では、閉ループ構造アクティブエリアＡＡ１，ＡＡ２，・・・のうち、第１方向の最端部からｍ（ｍ＝２）番目以降のアクティブエリアＡＡ２，ＡＡ３，・・・がメモリセルアレイエリア１内に形成され、第１方向の最端部からｍ番目未満のアクティブエリアＡＡ１が周辺回路エリア内に形成される。
ここでは、ｍ＝２とするが、ｍは、２以上の数であればよい。
この場合、アクティブエリアＡＡ２，ＡＡ３，・・・上には、ＭＯＳトランジスタの第１ゲート絶縁膜が形成され、アクティブエリアＡＡ１上には、ＭＯＳトランジスタの第２ゲート絶縁膜が形成される。第２ゲート絶縁膜は、第１ゲート絶縁膜よりも厚い。
周辺回路エリア内のアクティブエリアＡＡ(peripheral)上にも、アクティブエリアＡＡ１上と同様に、第２ゲート絶縁膜が形成される。
つまり、第１方向の最端部から１番目のアクティブエリアＡＡ１上には、第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜が形成されるため、その第２ゲート絶縁膜を有するＭＯＳトランジスタは、破壊され難く、信頼性が向上する。
また、この閉ループ構造アクティブエリア（ダミーエリアを含む）ＡＡ１，ＡＡ２，・・・は、側壁加工技術により形成する。側壁加工技術によれば、全てのアクティブエリアＡＡ１，ＡＡ２，・・・の第１方向の幅を、フォトリソグラフィによる解像度の限界よりも狭い一定幅で同じにできる。
尚、アクティブエリアＡＡ１は、周辺回路エリア内に形成されるため、アクティブエリアＡＡ１，ＡＡ２の間の素子分離エリアの第１方向の幅は、アクティブエリアＡＡ１，ＡＡ２，・・・の第１方向の幅よりも広い。
また、周期構造を構成するその他の素子分離エリアの第１方向の幅は、同じ、例えば、アクティブエリアＡＡ１，ＡＡ２，・・・の幅と同じである。
即ち、周期構造の端の素子分離エリアの第１方向の幅は、周期構造の中央のそれよりも広くなる。
３． 実施の形態
本発明の実施の形態についてＮＡＮＤ型フラッシュメモリを例に説明する。
(1) 第１実施の形態
A. 構造
図３は、ＮＡＮＤ型フラッシュメモリの主要部を示している。
メモリセルアレイエリア１内には、第２方向に並ぶｊ（ｊは、２以上の数）個のブロックＢＫ１，ＢＫ２，・・・，ＢＫｊが配置される。ブロックＢＫ１，ＢＫ２，・・・，ＢＫｊは、第１方向に並ぶ複数のＮＡＮＤセルユニットを有する。
ロウデコーダ（ワード線ドライバ）２は、例えば、読み出し／書き込み時に、選択された１つのブロックＢＫｉ（ｉは、１〜ｊのうちの１つ）内の選択された１つのワード線を選択する。
データラッチ回路４は、例えば、読み出し／書き込み時に、データを一時的にラッチする機能を有する。データラッチ回路４は、メモリセルアレイエリア１の第２方向の両端部にそれぞれ配置される。このレイアウトは、ＡＢＬ(all bit line)センス原理に有効である。
図４は、メモリセルアレイエリアの平面図を示している。図５は、図４のＶ−Ｖ線に沿う断面図、図６は、図４のＶＩ−ＶＩ線に沿う断面図である。
ｐ型半導体基板(p-sub)１１ａ内には、ｎ型ウェル領域(n-well)１１ｂ及びｐ型ウェル領域(p-well)１１ｃからなるダブルウェル領域が形成される。
メモリセルアレイエリア１内において、アクティブエリアＡＡと素子分離エリア（アクティブエリアＡＡ以外のエリア）とは、第１方向に交互に配置される周期構造を有する。また、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡとｎ＋１番目のアクティブエリアＡＡとは、第２方向の最端部において互いに結合され、閉ループ構造を構成する。
アクティブエリアＡＡ上には、ゲート絶縁膜（トンネル絶縁膜）１３Ａを介してフローティングゲート電極１４（ＦＧ）及び下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）が形成される。フローティングゲート電極１４（ＦＧ）及び下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）は、例えば、導電性ポリシリコン層から構成される。
周辺回路エリア内のアクティブエリアＡＡ上には、ゲート絶縁膜１３Ａよりも厚いゲート絶縁膜１３Ｂを介してフローティングゲート電極１４（ＦＧ）と同じ材料からなる導電層１４が形成される。
素子分離エリア内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁膜１２が形成される。素子分離絶縁膜１２の上面は、平坦であり、かつ、アクティブエリアＡＡと素子分離エリアとの周期構造の外側、例えば、メモリセルアレイエリア１と周辺回路エリアとの間に段差Ｓを有する。
この段差Ｓは、周期構造の部分において低くなるものである。
その結果、メモリセルアレイエリア１内のアクティブエリアＡＡ上のフローティングゲート１４（ＦＧ）の側面の一部が素子分離絶縁膜１２から露出する。
素子分離絶縁膜１２上、フローティングゲート電極１４（ＦＧ）上、及び、導電層１４上には、電極間絶縁膜（例えば、ＯＮＯ膜、高誘電率材料など）１５を介して、コントロールゲート電極（ワード線）１６（ＷＬ）が形成される。
コントロールゲート電極１６（ＷＬ）は、メモリセルアレイエリア１及び周辺回路エリアに跨って第１方向に延びる。コントロールゲート電極１６（ＷＬ）は、多層構造、例えば、導電性ポリシリコン層とシリサイド層との積層構造から構成してもよい。
下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）上には、電極間絶縁膜１５を介して、上部ゲート電極（セレクトゲート線）１６（ＳＧＳ），１６（ＳＧＤ）が形成される。下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）と上部ゲート電極１６（ＳＧＳ），１６（ＳＧＤ）とは、電気的に接続される。
このような閉ループ構造アクティブエリアＡＡは、後述するように、側壁加工技術により形成する。側壁加工技術によれば、メモリセルアレイエリア１内の全てのアクティブエリアＡＡの第１方向の幅は、フォトリソグラフィによる解像度の限界よりも狭い一定幅で同じにできる。
ここで、メモリセルアレイエリア１の第１方向の最端部から１番目のアクティブエリアＡＡを、メモリセルとして機能しないダミーセルが形成されるダミーエリアとする場合には、ダミーエリアの第１方向の幅Ｗendは、メモリセルが形成されるアクティブエリアＡＡの第１方向の幅Ｗmiddleと同じになる。
側壁加工技術を用いる場合、基本的には、周期構造を構成する全てのアクティブエリアＡＡの幅は、同じになる。但し、加工ばらつき（誤差）に起因する幅の変化も、同じ幅に含める。
このため、メモリセルとダミーセルとは、同じ構造を有し、かつ、そのサイズも同じになる。具体的には、メモリセルのカップリング比とダミーセルのカップリング比とは、互いに等しくなる。
従って、ワード線を共通にするメモリセルとダミーセルに関し、そのワード線に書き込み電位を印加しても、ダミーセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界は、メモリセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界に等しく、ダミーセルが破壊されて信頼性が低下する、という事態を防止できる。
B. 製造方法
図４乃至図６のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
まず、図７及び図８に示すように、ｐ型半導体基板１１ａ内に、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃからなるダブルウェル領域を形成する。
熱酸化法により、メモリセルアレイエリア１内のｐ型ウェル領域１１ｃ上にゲート絶縁膜１３Ａを形成し、周辺回路エリア内のｐ型ウェル領域１１ｃ上にゲート絶縁膜１３Ａよりも厚いゲート絶縁膜１３Ｂを形成する。
続けて、ＣＶＤ法により、ゲート絶縁膜１３Ａ，１３Ｂ上に、導電層１４、第１マスク層１７及び第２マスク層１８を順次形成する。第１マスク層１７と第２マスク層１８は、異なるエッチング選択比を持つ異なる材料から構成する。
この後、フォトレジスト膜１９を第２マスク層１８上に形成する。
フォトレジスト膜１９は、フォトリソグラフィプロセスにより、所定のパターンに加工される。例えば、フォトレジスト膜１９は、メモリセルアレイエリア１内では、ライン＆スペースのパターンで形成される。
フォトレジスト膜１９のライン＆スペースのピッチは、フォトリソグラフィの解像度の限界（最小加工寸法）、例えば、１２０ｎｍ（ライン幅ｘ＝６０ｎｍ、スペース幅ｘ＝６０ｎｍ）に設定される。
また、メモリセルアレイエリア１内において、フォトレジスト膜１９の幅を、スリミング技術により、フォトリソグラフィの解像度の限界よりも小さくする。図８の断面図において、点線は、スリミング前のフォトレジスト膜１９のパターンを表し、実線は、スリミング後のフォトレジスト膜１９のパターンを表している。
スリミング技術により、フォトレジスト膜１９のライン幅ａを３０ｎｍにし、スペース幅ｂを９０ｎｍにする。
そして、フォトレジスト膜１９をマスクにして、ＲＩＥにより、第２マスク層１８をエッチングした後、このフォトレジスト膜１９を除去する。
その結果、図９及び図１０に示すように、図７及び図８のフォトレジスト膜１９のパターンが第２マスク層１８に転写される。
次に、図１１乃及び図１２に示すように、周辺回路エリア内の第２マスク層１８を固化する。同一エッチング条件において、固化された第２マスク層１８のエッチング選択比は、固化されていない第２マスク層１８のそれよりも十分に小さくなる。固化された部分を灰色で示す。
また、ＣＶＤ法により、第１マスク層１７上及び第２マスク層１８上に、第３マスク層２０を形成し、ＲＩＥにより、この第３マスク層２０を、第２マスク層１８の側壁部のみに残存させる。
ここで、第３マスク層２０は、第２マスク層１８を取り囲む閉ループ形状を有する。
また、第２マスク層１８の幅及び第３マスク層２０の幅は、例えば、共に、３０ｎｍになる。また、第３マスク層２０間のスペース幅も、例えば、３０ｎｍになる。
この後、固化されていない第２マスク層１８のみを除去すると、図１３及び図１４に示すように、メモリセルアレイエリア１内では、第３マスク層（ライン幅＝３０ｎｍ）２０及びスペース（スペース幅＝３０ｎｍ）からなるライン＆スペース構造が形成される。
そして、固化された第２マスク層１８及び第３マスク層２０をマスクにして、ＲＩＥにより、第１マスク層１７をエッチングすると、第１マスク層１７に、固化された第２マスク層１８及び第３マスク層２０のパターンが転写される。
その結果、側壁加工技術による第１マスク層１７の微細パターンが形成される。
このパターン（ライン＝３０ｎｍ、スペース＝３０ｎｍ）は、フォトリソグラフィの解像度の限界（最小加工寸法）よりも微細である。
この後、固化された第２マスク層１８及び第３マスク層２０を除去する。
次に、図１５及び図１６に示すように、第１マスク層１７をマスクにして、ＲＩＥにより、導電層１４、ゲート絶縁膜１３Ａ，１３Ｂ及び半導体基板（ｎ型ウェル領域及びｐ型ウェル領域を含む）１１ａをエッチングし、トレンチを形成する。
次に、図１７及び図１８に示すように、このトレンチ内に、例えば、ＣＶＤ法により、素子分離絶縁膜１２を満たす。素子分離絶縁膜１２の上面は、例えば、ＣＭＰ(chemical mechanical polishing)により、平坦化される。
素子分離絶縁膜１２の上面は、第１マスク層１７の上面とほぼ一致する。
次に、図１９及び図２０に示すように、メモリセルアレイエリア１内の素子分離絶縁膜１２を選択的にエッチングし、その上面の位置を低下させ、導電層１４の側面の一部を露出させる。
ここで、導電層１４の側面の露出は、メモリセルアレイエリア１内の全てのアクティブエリア（ダミーエリアを含む）ＡＡ上の導電層１４について行う。
これにより、例えば、メモリセルアレイエリア１の第１方向の最端部から１番目のアクティブエリアＡＡをダミーエリアとした場合に、ダミーセルの構造は、図２１に示すように、メモリセルと完全に同一（サイズも同じ）になるため、ダミーセルとメモリセルのカップリング比は、等しくなる。
従って、ダミーセルの破壊は、防止される。
この場合、素子分離絶縁膜１２には、メモリセルアレイエリア１内の周期構造の外側、例えば、メモリセルアレイエリア１と周辺回路エリアとの間において、段差Ｓが形成される。この段差Ｓの位置は、周期構造の外側であれば、どこであっても構わない。
最後に、図２２及び図２３に示すように、電極間絶縁膜（例えば、ＯＮＯ膜、高誘電率材料など）１５及び導電層１６を形成する。
また、導電層１４，１６及び電極間絶縁膜１５をパターニングすると、メモリセル（ダミーセルを含む）のフローティングゲート電極１４（ＦＧ）及びコントロールゲート電極（ワード線）１６（ＣＧ）が形成されると共に、セレクトゲートトランジスタのセレクトゲート線１６（ＳＧＳ），１６（ＳＧＤ）が形成される。
以上により、図４乃至図６のＮＡＮＤ型フラッシュメモリが完成する。
尚、上述の製造方法では、第２マスク層１８に関して、固化プロセスを採用したが、固化プロセスを利用しなくても、ＰＥＰ(photo engraving process)を１回追加すれば、周辺回路エリア内に第２マスク層１８を残すことができる。
C. まとめ
第１実施の形態によれば、側壁加工技術を採用することにより、同一幅の閉ループ構造アクティブエリアを形成することができ、その結果、メモリセルの微細化と信頼性の向上とを同時に実現できる。
(2) 第２実施の形態
第２実施の形態は、第１実施の形態と比べると、閉ループ構造アクティブエリアに関して、少なくとも、第１方向の最端部から１番目のアクティブエリアが周辺回路エリア内に配置されている点に特徴の一つを有する。
A. 構造
図２４は、メモリセルアレイエリアの平面図を示している。図２５は、図２４のＸＸＶ−ＸＸＶ線に沿う断面図、図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。
ｐ型半導体基板(p-sub)１１ａ内には、ｎ型ウェル領域(n-well)１１ｂ及びｐ型ウェル領域(p-well)１１ｃからなるダブルウェル領域が形成される。
メモリセルアレイエリア１内において、アクティブエリアＡＡと素子分離エリア（アクティブエリアＡＡ以外のエリア）とは、第１方向に交互に配置される周期構造を有する。また、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡとｎ＋１番目のアクティブエリアＡＡとは、第２方向の最端部において互いに結合され、閉ループ構造を構成する。
アクティブエリアＡＡ上には、ゲート絶縁膜（トンネル絶縁膜）１３Ａを介してフローティングゲート電極１４（ＦＧ）及び下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）が形成される。フローティングゲート電極１４（ＦＧ）及び下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）は、例えば、導電性ポリシリコン層から構成される。
周辺回路エリア内のアクティブエリアＡＡ上には、ゲート絶縁膜１３Ａよりも厚いゲート絶縁膜１３Ｂを介してフローティングゲート電極１４（ＦＧ）と同じ材料からなる導電層１４が形成される。
素子分離エリア内には、ＳＴＩ構造の素子分離絶縁膜１２が形成される。素子分離絶縁膜１２の上面は、平坦であり、かつ、アクティブエリアＡＡと素子分離エリアとの周期構造の外側、例えば、メモリセルアレイエリア１と周辺回路エリアとの間に段差Ｓを有する。
この段差Ｓは、周期構造の部分において低くなるものである。
その結果、メモリセルアレイエリア１内のアクティブエリアＡＡ上のフローティングゲート１４（ＦＧ）の側面の一部が素子分離絶縁膜１２から露出する。
素子分離絶縁膜１２上、フローティングゲート電極１４（ＦＧ）上、及び、導電層１４上には、電極間絶縁膜（例えば、ＯＮＯ膜、高誘電率材料など）１５を介して、コントロールゲート電極（ワード線）１６（ＷＬ）が形成される。
コントロールゲート電極１６（ＷＬ）は、メモリセルアレイエリア１及び周辺回路エリアに跨って第１方向に延びる。コントロールゲート電極１６（ＷＬ）は、多層構造、例えば、導電性ポリシリコン層とシリサイド層との積層構造から構成してもよい。
下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）上には、電極間絶縁膜１５を介して、上部ゲート電極（セレクトゲート線）１６（ＳＧＳ），１６（ＳＧＤ）が形成される。下部ゲート電極１４（ＳＧＳ），１４（ＳＧＤ）と上部ゲート電極１６（ＳＧＳ），１６（ＳＧＤ）とは、電気的に接続される。
このような閉ループ構造アクティブエリアＡＡは、後述するように、側壁加工技術により形成する。側壁加工技術によれば、メモリセルアレイエリア１内の全てのアクティブエリアＡＡの第１方向の幅は、フォトリソグラフィによる解像度の限界よりも狭い一定幅で同じにできる。
ここで、閉ループ構造アクティブエリアＡＡのうち、第１方向の最端部からｍ（ｍ＝２）番目以降のアクティブエリアＡＡは、メモリセルアレイエリア１内に形成され、第１方向の最端部からｍ番目未満のアクティブエリアＡＡは、周辺回路エリア内に形成される。
ここでは、ｍ＝２とするが、ｍは、２以上の数であればよい。
この場合、閉ループ構造アクティブエリアＡＡのうち、メモリセルアレイエリア１内のアクティブエリアＡＡ上には、ゲート絶縁膜１３Ａが形成され、周辺回路エリア内のアクティブエリアＡＡ上には、ゲート絶縁膜１３Ａよりも厚いゲート絶縁膜１３Ｂが形成される。
つまり、第１方向の最端部から１番目のアクティブエリアＡＡ上には、ゲート絶縁膜１３Ｂが形成されるため、そのゲート絶縁膜１３Ｂを有するＭＯＳトランジスタは、書き込み電位により破壊され難く、信頼性が向上する。
また、メモリセルアレイエリア１の第１方向の最端部から２番目のアクティブエリアＡＡを、メモリセルとして機能しないダミーセルが形成されるダミーエリアとする場合には、ダミーエリアの第１方向の幅Ｗendは、メモリセルが形成されるアクティブエリアＡＡの第１方向の幅Ｗmiddleと同じになる。
このため、メモリセルとダミーセルとは、同じ構造を有し、かつ、そのサイズも同じになる。具体的には、メモリセルのカップリング比とダミーセルのカップリング比とは、互いに等しくなる。
従って、ワード線を共通にするメモリセルとダミーセルに関し、そのワード線に書き込み電位を印加しても、ダミーセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界は、メモリセルの電極間絶縁膜（又はブロック絶縁膜）にかかる電界に等しく、ダミーセルが破壊され難くなり、信頼性が向上する。
B. 製造方法
図２４乃至図２６のＮＡＮＤ型フラッシュメモリの製造方法について説明する。
まず、図２７及び図２８に示すように、ｐ型半導体基板１１ａ内に、ｎ型ウェル領域１１ｂ及びｐ型ウェル領域１１ｃからなるダブルウェル領域を形成する。
熱酸化法により、メモリセルアレイエリア１内のｐ型ウェル領域１１ｃ上にゲート絶縁膜１３Ａを形成し、周辺回路エリア内のｐ型ウェル領域１１ｃ上にゲート絶縁膜１３Ａよりも厚いゲート絶縁膜１３Ｂを形成する。
続けて、ＣＶＤ法により、ゲート絶縁膜１３Ａ，１３Ｂ上に、導電層１４、第１マスク層１７及び第２マスク層１８を順次形成する。第１マスク層１７と第２マスク層１８は、異なるエッチング選択比を持つ異なる材料から構成する。
この後、フォトレジスト膜１９を第２マスク層１８上に形成する。
フォトレジスト膜１９は、フォトリソグラフィプロセスにより、所定のパターンに加工される。例えば、フォトレジスト膜１９は、メモリセルアレイエリア１内では、ライン＆スペースのパターンで形成される。
フォトレジスト膜１９のライン＆スペースのピッチは、フォトリソグラフィの解像度の限界（最小加工寸法）、例えば、１２０ｎｍ（ライン幅ｘ＝６０ｎｍ、スペース幅ｘ＝６０ｎｍ）に設定される。
また、メモリセルアレイエリア１と周辺回路エリアとの境界部分においては、フォトレジスト膜１９のライン幅は、例えば、１２０ｎｍに設定される。
この後、フォトレジスト膜１９の幅を、スリミング技術により、狭くする。メモリセルアレイエリア１内においては、フォトレジスト膜１９の幅は、フォトリソグラフィの解像度の限界よりも小さくなる。
図２８の断面図において、点線は、スリミング前のフォトレジスト膜１９のパターンを表し、実線は、スリミング後のフォトレジスト膜１９のパターンを表している。
メモリセルアレイエリア１内においては、スリミング技術により、フォトレジスト膜１９のライン幅ａを３０ｎｍにし、スペース幅ｂを９０ｎｍにする。
そして、フォトレジスト膜１９をマスクにして、ＲＩＥにより、第２マスク層１８をエッチングした後、このフォトレジスト膜１９を除去する。
その結果、図２９及び図３０に示すように、図２７及び図２８のフォトレジスト膜１９のパターンが第２マスク層１８に転写される。
次に、図３１乃及び図３２に示すように、周辺回路エリア内の第２マスク層１８を固化する。同一エッチング条件において、固化された第２マスク層１８のエッチング選択比は、固化されていない第２マスク層１８のそれよりも十分に小さくなる。固化された部分を灰色で示す。
また、ＣＶＤ法により、第１マスク層１７上及び第２マスク層１８上に、第３マスク層２０を形成し、ＲＩＥにより、この第３マスク層２０を、第２マスク層１８の側壁部のみに残存させる。
ここで、第３マスク層２０は、第２マスク層１８を取り囲む閉ループ形状を有する。
また、メモリセルアレイエリア１内においては、第２マスク層１８の幅及び第３マスク層２０の幅は、例えば、共に、３０ｎｍになる。また、第３マスク層２０間のスペース幅も、例えば、３０ｎｍになる。
この後、固化されていない第２マスク層１８のみを除去すると、図３３及び図３４に示すように、メモリセルアレイエリア１内では、第３マスク層（ライン幅＝３０ｎｍ）２０及びスペース（スペース幅＝３０ｎｍ）からなるライン＆スペース構造が形成される。
そして、固化された第２マスク層１８及び第３マスク層２０をマスクにして、ＲＩＥにより、第１マスク層１７をエッチングすると、第１マスク層１７に、固化された第２マスク層１８及び第３マスク層２０のパターンが転写される。
その結果、側壁加工技術による第１マスク層１７の微細パターンが形成される。
このパターン（ライン＝３０ｎｍ、スペース＝３０ｎｍ）は、フォトリソグラフィの解像度の限界（最小加工寸法）よりも微細である。
この後、固化された第２マスク層１８及び第３マスク層２０を除去する。
次に、図３５及び図３６に示すように、第１マスク層１７をマスクにして、ＲＩＥにより、導電層１４、ゲート絶縁膜１３Ａ，１３Ｂ及び半導体基板（ｎ型ウェル領域及びｐ型ウェル領域を含む）１１ａをエッチングし、トレンチを形成する。
次に、図３７及び図３８に示すように、このトレンチ内に、ＣＶＤ法により、素子分離絶縁膜１２を満たす。素子分離絶縁膜１２の上面は、例えば、ＣＭＰにより、平坦化される。
素子分離絶縁膜１２の上面は、第１マスク層１７の上面とほぼ一致する。
次に、図３９及び図４０に示すように、メモリセルアレイエリア１内の素子分離絶縁膜１２を選択的にエッチングし、その上面の位置を低下させ、導電層１４の側面の一部を露出させる。
ここで、導電層１４の側面の露出は、メモリセルアレイエリア１内及び周辺回路エリア内の周期構造を構成する全てのアクティブエリア（ダミーエリアを含む）ＡＡ上の導電層１４について行う。
これにより、例えば、メモリセルアレイエリア１の第１方向の最端部から２番目のアクティブエリアＡＡをダミーエリアとした場合に、ダミーセルの構造は、図４１に示すように、メモリセルと完全に同一（サイズも同じ）になるため、ダミーセルとメモリセルのカップリング比は、等しくなる。
従って、ダミーセルの破壊は、防止される。
この場合、素子分離絶縁膜１２には、メモリセルアレイエリア１内及び周辺回路エリア内の周期構造の外側において段差Ｓが形成される。この段差Ｓの位置は、周期構造の外側であれば、どこであっても構わない。
最後に、図４２及び図４３に示すように、電極間絶縁膜（例えば、ＯＮＯ膜、高誘電率材料など）１５及び導電層１６を形成する。
また、導電層１４，１６及び電極間絶縁膜１５をパターニングすると、メモリセル（ダミーセルを含む）のフローティングゲート電極１４（ＦＧ）及びコントロールゲート電極（ワード線）１６（ＣＧ）が形成されると共に、セレクトゲートトランジスタのセレクトゲート線１６（ＳＧＳ），１６（ＳＧＤ）が形成される。
以上により、図２４乃至図２６のＮＡＮＤ型フラッシュメモリが完成する。
尚、上述の製造方法では、第２マスク層１８に関して、固化プロセスを採用したが、第１実施の形態と同様に、固化プロセスを利用しなくても、ＰＥＰを１回追加すれば、周辺回路エリア内に第２マスク層１８を残すことができる。
C. まとめ
第２実施の形態によれば、側壁加工技術を採用することにより、同一幅の閉ループ構造アクティブエリアを形成することができ、その結果、メモリセルの微細化と信頼性の向上とを同時に実現できる。
４． 変形例
本発明の変形例のいくつかについて説明する。
まず、第２実施の形態に関し、素子分離絶縁膜の段差の位置は、第１方向の最端部からｍ−１番目のアクティブエリアとｍ番目のアクティブエリアとの間に設定してもよい。但し、ｍは、２以上の数である。
例えば、図４４及び図４５に示すように、周期構造を構成する閉ループ構造アクティブエリアＡＡに関し、第１方向の最端部から１番目のアクティブエリアＡＡと２番目のアクティブエリアＡＡとの間に段差を設定してもよい。
尚、図４４及び図４５は、上述の製造方法の図４０及び図４３に対応する。
この場合、図４５から明らかなように、第１方向の最端部から１番目のアクティブエリアＡＡ上では、導電層１４とコントロールゲート電極１６（ＷＬ）との対向面積が小さくなり、そこに形成されるキャパシタ（図４１のＣ２に相当）の容量が小さくなり、電極間絶縁膜の破壊が懸念される。
しかし、第１方向の最端部から１番目のアクティブエリアＡＡは、周辺回路エリア内に配置されているため、そのアクティブエリアＡＡ上のゲート絶縁膜１３Ｂは、メモリセルのそれよりも厚くなっており、そこに形成されるキャパシタ（図４１のＣ１に相当）の容量も小さくなる。
従って、結果として、第２実施の形態の場合には、素子分離絶縁膜の段差の位置を周期構造の内側に設定しても、半導体メモリの信頼性は十分に確保される。
もちろん、第２実施の形態で示したように、素子分離絶縁膜の段差の位置を周期構造の外側に設定すれば、さらに、信頼性の向上を図ることが可能である。
次に、第１及び第２実施の形態に関し、メモリセル構造は、フローティングゲート電極及びコントロールゲート電極を有するスタックゲート型に限られない。
図４６は、変形例としてのメモリセル構造を示している。
このメモリセルは、いわゆるＭＯＮＯＳ型を有している。
上述の実施の形態では、スタックゲート型メモリセルについての例であったが、本発明は、メモリセル（ダミーセルを含む）がＭＯＮＯＳ型であっても構わない。
尚、ＭＯＮＯＳ型とは、電荷蓄積層が絶縁膜から構成される不揮発性半導体メモリセルをいうものとする。
半導体基板（アクティブエリア）２１内には、ソース／ドレイン拡散層２２が配置される。ソース／ドレイン拡散層２２間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）２３、電荷蓄積層２４、ブロック絶縁膜２５及びコントロールゲート電極（ワード線）２６が配置される。
ブロック絶縁膜２５は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電率(high-k)材料などから構成される。
５． 適用例
本発明の半導体メモリが適用されるシステムの例について説明する。
図４７は、メモリシステムの一例を示している。
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。
パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わる半導体メモリである。
図４８は、適用例としての半導体メモリのチップレイアウトを示している。
半導体チップ４０上には、メモリセルアレイ４１Ａ，４１Ｂが配置される。メモリセルアレイ４１Ａ，４１Ｂは、それぞれ、第２方向に配置されるブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に配置される複数のセルユニットＣＵを有する。
セルユニットＣＵは、図４９に示すように、第２方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成されるＮＡＮＤストリングである。
メモリセルアレイ４１Ａ，４１Ｂ上には、それぞれ、第２方向に延びるビット線ＢＬが配置される。メモリセルアレイ４１Ａ，４１Ｂの第２方向の両端には、ページバッファ（ＰＢ）４３が配置される。ページバッファ４３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ４３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。
メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端（半導体チップ４０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）４４が配置される。また、メモリセルアレイ４１Ａ，４１Ｂの第２方向の一端側には、半導体チップ４０の縁に沿ってパッドエリア４２が配置される。ページバッファ４３とパッドエリア４２との間には、周辺回路４５が配置される。
６． むすび
本発明によれば、メモリセルアレイの新たなアクティブエリア構造によりメモリセルの微細化と信頼性の向上とを両立できる。
尚、本発明によれば、閉ループ構造のアクティブエリアの幅は、同一になるが、この同一には、加工ばらつきによる多少の幅の相違も含む。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
メモリセルアレイの位置関係を示す図。 本発明の基本構造を示す図。 ＮＡＮＤ型フラッシュメモリを示す図。 閉ループ構造アクティブエリアのレイアウトを示す平面図。 図４のＶ−Ｖ線に沿う断面図。 図４のＶＩ−ＶＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図９のＸ−Ｘ線に沿う断面図。 製造方法の一工程を示す平面図。 図１１のＸＩＩ−ＸＩＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図１３のＸＩＶ−ＸＩＶ線に沿う断面図。 製造方法の一工程を示す平面図。 図１５のＸＶＩ−ＸＶＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図１９のＸＸ−ＸＸ線に沿う断面図。 セルの結合容量について示す図。 製造方法の一工程を示す平面図。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。 閉ループ構造アクティブエリアのレイアウトを示す平面図。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図２９のＸＸＸ−ＸＸＸ線に沿う断面図。 製造方法の一工程を示す平面図。 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。 製造方法の一工程を示す平面図。 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。 製造方法の一工程を示す平面図。 図３９のＸＬ−ＸＬ線に沿う断面図。 セルの結合容量について示す図。 製造方法の一工程を示す平面図。 図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。 段差位置の変形例を示す断面図。 段差位置の変形例を示す断面図。 変形例としてのＭＯＮＯＳ型メモリセルを示す図。 適用例としてのシステムを示す図。 適用例としての半導体メモリのレイアウトを示す図。 ＮＡＮＤセルユニットを示す図。
符号の説明
１： メモリセルアレイエリア、 ２： ロウデコーダ（ワード線ドライバ）、 ３： カラムデコーダ、 ４： データラッチ回路、 １１ａ，２１： 半導体基板、 １１ｂ，１１ｃ： ウェル領域、 １２： 素子分離絶縁膜、 １３Ａ，１３Ｂ，２３： ゲート絶縁膜、 １４，１６： 導電層、 １４（ＦＧ）： フローティングゲート電極、 １５： 電極間絶縁膜、 １６（ＷＬ），２６： コントロールゲート電極、 １７： 第１マスク層、 １８： 第２マスク層、 １９： フォトレジスト膜、 ２０： 第３マスク層、 ２２： ソース／ドレイン拡散層、 ２４： 電荷蓄積層、 ２５： ブロック絶縁膜、 ３１： パッケージ、 ３２： 回路基板、 ３３，３４，３５，４０： 半導体チップ、 ３６： ボンディングワイヤ、 ４１Ａ，４１Ｂ： メモリセルアレイ、 ４２： パッドエリア、 ４３： ページバッファ、 ４４： ロウデコーダ、 ４５： 周辺回路。

Claims (5)

  1. アクティブエリアと素子分離エリアとが第１方向に交互に配置される周期構造を具備し、前記第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアとｎ＋１番目のアクティブエリアとは、前記第１方向に直交する第２方向の最端部において互いに結合され、閉ループ構造を構成していることを特徴とする半導体メモリ。
  2. 前記第１方向の最端部から１番目のアクティブエリアは、メモリセルとして機能しないダミーセルが形成されるダミーエリアであることを特徴とする請求項１に記載の半導体メモリ。
  3. 前記第１方向の最端部からｍ（ｍは２以上の数）番目以降のアクティブエリア上には、第１ゲート絶縁膜が形成され、前記第１方向の最端部からｍ番目未満のアクティブエリア上には、前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜が形成されることを特徴とする請求項１に記載の半導体メモリ。
  4. 前記素子分離エリア内に素子分離絶縁膜を有し、前記素子分離絶縁膜は、前記第１方向の最端部からｍ−１番目のアクティブエリアとｍ番目のアクティブエリアとの間に段差を有することを特徴とする請求項３に記載の半導体メモリ。
  5. 前記素子分離エリア内に素子分離絶縁膜を有し、前記素子分離絶縁膜は、前記周期構造の外側に段差を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153899A (ja) * 2010-02-22 2010-07-08 Toshiba Corp 半導体メモリ
JP2010258032A (ja) * 2009-04-21 2010-11-11 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2011507308A (ja) * 2007-12-18 2011-03-03 マイクロン テクノロジー， インク． ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
US8212303B2 (en) 2010-02-10 2012-07-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8378431B2 (en) 2010-03-24 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor device and method for producing the semiconductor device
JP2014170912A (ja) * 2013-03-01 2014-09-18 Huabang Electronic Co Ltd パターニング方法およびメモリ素子の形成方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4909735B2 (ja) 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
JP2009054956A (ja) 2007-08-29 2009-03-12 Toshiba Corp 半導体メモリ
JP4856207B2 (ja) * 2009-03-30 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
JP5390337B2 (ja) 2009-10-26 2014-01-15 株式会社東芝 半導体記憶装置
JP2012038848A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 半導体装置および半導体装置の製造方法
US8916920B2 (en) * 2011-07-19 2014-12-23 Macronix International Co., Ltd. Memory structure with planar upper surface
KR20150066934A (ko) * 2013-12-09 2015-06-17 에스케이하이닉스 주식회사 불휘발성 메모리 장치
US9548310B2 (en) 2014-07-01 2017-01-17 Kabushiki Kaisha Toshiba Semiconductor device
KR20170125177A (ko) * 2016-05-03 2017-11-14 삼성전자주식회사 정보 저장 소자 및 그 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846159A (ja) * 1994-07-28 1996-02-16 Toshiba Corp 半導体記憶装置
JPH1197652A (ja) * 1997-09-19 1999-04-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2005116551A (ja) * 2003-10-02 2005-04-28 Toshiba Corp 半導体記憶装置とその製造方法
JP2006344900A (ja) * 2005-06-10 2006-12-21 Toshiba Corp 半導体装置
WO2007027558A2 (en) * 2005-08-31 2007-03-08 Micron Technology, Inc. Method of forming pitch multipled contacts
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050965B2 (ja) 1991-09-27 2000-06-12 沖電気工業株式会社 レジストパタンの形成方法
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
KR100354440B1 (ko) 2000-12-04 2002-09-28 삼성전자 주식회사 반도체 장치의 패턴 형성 방법
JP2002184875A (ja) 2000-12-11 2002-06-28 Seiko Epson Corp 不揮発性メモリトランジスタを有する半導体装置およびその製造方法
JP2004039734A (ja) * 2002-07-01 2004-02-05 Fujitsu Ltd 素子分離膜の形成方法
WO2004112139A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited 半導体装置とその製造方法
JP4704015B2 (ja) 2004-11-29 2011-06-15 ルネサスエレクトロニクス株式会社 半導体装置及び半導体記憶装置の製造方法
JP4936659B2 (ja) 2004-12-27 2012-05-23 株式会社東芝 半導体装置の製造方法
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
JP4909735B2 (ja) 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
JP2009054956A (ja) 2007-08-29 2009-03-12 Toshiba Corp 半導体メモリ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846159A (ja) * 1994-07-28 1996-02-16 Toshiba Corp 半導体記憶装置
JPH1197652A (ja) * 1997-09-19 1999-04-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2005116551A (ja) * 2003-10-02 2005-04-28 Toshiba Corp 半導体記憶装置とその製造方法
JP2006344900A (ja) * 2005-06-10 2006-12-21 Toshiba Corp 半導体装置
WO2007027558A2 (en) * 2005-08-31 2007-03-08 Micron Technology, Inc. Method of forming pitch multipled contacts
JP2009506576A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． ピッチ増倍コンタクトを形成する方法
JP2007165862A (ja) * 2005-11-15 2007-06-28 Toshiba Corp 半導体装置の製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2011507308A (ja) * 2007-12-18 2011-03-03 マイクロン テクノロジー， インク． ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
US8932960B2 (en) 2007-12-18 2015-01-13 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US9666695B2 (en) 2007-12-18 2017-05-30 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US9941155B2 (en) 2007-12-18 2018-04-10 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US10497611B2 (en) 2007-12-18 2019-12-03 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
JP2010258032A (ja) * 2009-04-21 2010-11-11 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8212303B2 (en) 2010-02-10 2012-07-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2010153899A (ja) * 2010-02-22 2010-07-08 Toshiba Corp 半導体メモリ
US8378431B2 (en) 2010-03-24 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor device and method for producing the semiconductor device
JP2014170912A (ja) * 2013-03-01 2014-09-18 Huabang Electronic Co Ltd パターニング方法およびメモリ素子の形成方法
US8877647B2 (en) 2013-03-01 2014-11-04 Winbond Electronics Corp. Patterning method and method of forming memory device

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