TW202401723A - 半導體記憶裝置及其製造方法 - Google Patents

Abstract

本實施方式的半導體記憶裝置包括第一晶片及第二晶片。第一晶片包括：第一記憶體胞元陣列，包括多個第一記憶體胞元；及第一配線層，與第一記憶體胞元陣列電性連接。第二晶片包括第二記憶體胞元陣列，所述第二記憶體胞元陣列與第一配線層電性連接且包括多個第二記憶體胞元。第一晶片與第二晶片在第一接合面接合。第二晶片與第一記憶體胞元陣列共用第一配線層。

Description

半導體記憶裝置及其製造方法

本實施方式是有關於一種半導體記憶裝置及其製造方法。 [相關申請案的引用] 本申請案以基於2022年06月22日提出申請的在先日本專利申請案第2022-100704號的優先權的利益為基礎，且要求其利益，其內容整體以引用的方式包含於本文中。

反及（NAND）型快閃記憶體等半導體記憶裝置有時將多個記憶體晶片貼合而構成。多個記憶體晶片分別具有記憶體胞元陣列以及與所述記憶體胞元陣列連接的位元線。在對於多個記憶體晶片而共享對記憶體胞元陣列進行控制的互補式金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）電路的情況下，由於多個記憶體晶片的位元線與CMOS電路連接，因此位元線的寄生電容變大。另外，為了將多個記憶體晶片的位元線選擇性地連接至CMOS電路，需要對各位元線設置開關。在此種情況下，會妨礙半導體記憶裝置的微細化。

一個實施方式提供一種抑制位元線的電容並且適於微細化的半導體記憶裝置及其製造方法。

本實施方式的半導體記憶裝置包括第一晶片及第二晶片。第一晶片包括：第一記憶體胞元陣列，包括多個第一記憶體胞元；及第一配線層，與第一記憶體胞元陣列電性連接。第二晶片包括第二記憶體胞元陣列，所述第二記憶體胞元陣列與第一配線層電性連接且包括多個第二記憶體胞元。第一晶片與第二晶片在第一接合面接合。第二晶片與第一記憶體胞元陣列共用第一配線層。 本實施方式的半導體記憶裝置的製造方法包括：形成包括第一記憶體胞元陣列及第一配線層的第一晶片，所述第一記憶體胞元陣列包括多個第一記憶體胞元，所述第一配線層與第一記憶體胞元陣列電性連接；形成包括第二記憶體胞元陣列的第二晶片，所述第二記憶體胞元陣列與第一配線層電性連接且包括多個第二記憶體胞元；以第一配線層與第二記憶體胞元陣列電性連接的方式，將第一晶片與第二晶片貼合。

藉由上述的結構，可提供一種抑制位元線的電容並且適於微細化的半導體記憶裝置及其製造方法。

以下，參照圖式對本發明的實施方式進行說明。本實施方式並不限定本發明。圖式是示意性或概念性的，各部分的比率等未必與現實的各部分的比率相同。在說明書以及圖式中，關於已示出的圖式，對於與所述相同的要素標註相同的符號，並適宜省略詳細的說明。

（第一實施方式）（半導體記憶裝置100的結構） 圖1是表示第一實施方式的半導體記憶裝置100的結構例的剖面圖。以下，將第一陣列晶片CH1及第二陣列晶片CH2的積層方向設為Z方向。將與Z方向交叉、例如正交的一個方向設為Y方向。將與Z方向及Y方向交叉、例如正交的一個方向設為X方向。

半導體記憶裝置100包括：第一陣列晶片CH1及第二陣列晶片CH2，具有記憶體胞元陣列；以及CMOS晶片CH3，具有CMOS電路。第一陣列晶片CH1是第一晶片的例子，第二陣列晶片CH2是第二晶片的例子，CMOS晶片CH3是第三晶片的例子。

第一陣列晶片CH1與第二陣列晶片CH2在貼合面B1貼合。貼合面B1是第一接合面的例子。第一陣列晶片CH1與CMOS晶片CH3在貼合面B2貼合。貼合面B2是第二接合面的例子。圖1中示出在CMOS晶片CH3上貼合第一陣列晶片CH1、且在第一陣列晶片CH1上貼合第二陣列晶片CH2的狀態。

CMOS晶片CH3包括基板30、電晶體31、層間連接點32、配線33、層間絕緣膜35、焊墊CT3以及焊墊34。

基板30例如是矽基板等半導體基板。電晶體31是設置於基板30上的N型金屬氧化物半導體（N-Metal Oxide Semiconductor，NMOS）或P型金屬氧化物半導體（P-Metal Oxide Semiconductor，PMOS）的電晶體。電晶體31例如構成對第一陣列晶片CH1及第二陣列晶片CH2的記憶體胞元陣列進行控制的CMOS電路。在基板30上，亦可形成電晶體31以外的電阻元件、電容元件等半導體元件。

層間連接點32將電晶體31與配線33之間、或者配線33與焊墊CT3、焊墊34之間電性連接。配線33與焊墊CT3、焊墊34在層間絕緣膜35內構成多層配線結構。焊墊CT3、焊墊34被埋入至層間絕緣膜35內，在層間絕緣膜35的表面與該表面大致成為同一平面地露出。配線33及焊墊CT3、焊墊34與電晶體31等電性連接。焊墊CT3、焊墊34是第三焊墊的例子。層間連接點32、配線33及焊墊CT3、焊墊34例如可使用銅、鎢等低電阻金屬。焊墊CT3、焊墊34分別在貼合面B2與第一陣列晶片CH1的焊墊CT4及焊墊17電性連接。第一陣列晶片CH1的焊墊CT4、焊墊17是第四焊墊的例子。層間絕緣膜35對電晶體31、層間連接點32、配線33及焊墊CT3、焊墊34進行被覆並加以保護。層間絕緣膜35例如可使用矽氧化膜等絕緣膜。

第一陣列晶片CH1包括積層體10、第一柱狀體CL1、源極層BSL1、接觸插塞18、接觸插塞19、接觸插塞45、位元線BL、焊墊CT1、焊墊CT4、焊墊17、焊墊44、焊墊46以及層間絕緣膜15。

積層體10設置於基板30及電晶體31的上方（Z方向）。積層體10是沿著Z方向交替積層多個電極膜11及多個絕緣膜12而構成。電極膜11例如可使用鎢等導電性金屬。絕緣膜12例如可使用矽氧化膜等絕緣膜。絕緣膜12使電極膜11彼此絕緣。即，多個電極膜11以相互絕緣的狀態積層。電極膜11及絕緣膜12各自的積層數是任意的。絕緣膜12例如亦可為多孔絕緣膜或氣隙。

如圖16所示，積層體10的Z方向上的上端及下端的一個或多個電極膜11分別作為源極側選擇閘極SGS及汲極側選擇閘極SGD發揮功能。源極側選擇閘極SGS與汲極側選擇閘極SGD之間的電極膜11作為字元線WL發揮功能。字元線WL是第一記憶體胞元陣列MCA1的閘極電極。汲極側選擇閘極SGD是汲極側選擇電晶體STD的閘極電極。源極側選擇閘極SGS是源極側選擇電晶體STS的閘極電極。

圖1的半導體記憶裝置100具有在源極側選擇電晶體與汲極側選擇電晶體（在圖1中未圖示）之間串聯連接的多個記憶體胞元MC1。多個記憶體胞元MC1構成第一記憶體胞元陣列MCA1。源極側選擇電晶體、記憶體胞元MC1及汲極側選擇電晶體串聯連接而成的結構被稱為「記憶體串」或「NAND串」。記憶體串與位元線BL電性連接。位元線BL設置於積層體10的上方，且沿Y方向延伸存在。位元線BL是第一配線層的例子。在本實施方式中，如後所述，第一記憶體胞元陣列MCA1與第二記憶體胞元陣列MCA2共用位元線BL。

在積層體10內設置有多個柱狀體CL1。柱狀體CL1在積層體10內以在電極膜11與絕緣膜12的積層方向（Z方向）上貫通積層體10的方式延伸存在，自位元線BL設置至源極層BSL1。在柱狀體CL1與電極膜11的交叉部設置有記憶體胞元MC1。藉由三維地立體配置多個記憶體胞元MC1，構成第一記憶體胞元陣列MCA1。柱狀體CL1的內部結構將在下文進行敘述。再者，在本實施方式中，由於柱狀體CL1為高縱橫比，因此在Z方向上分為兩段而形成。但是，柱狀體CL1即使為一段亦無問題。

另外，在積層體10內設置有多個狹縫ST。狹縫ST沿X方向延伸存在，並且沿Z方向貫通積層體10。在狹縫ST內填充矽氧化膜等絕緣膜，絕緣膜構成為板狀。狹縫ST將積層體10的電極膜11電性分離。亦可在狹縫ST內的絕緣膜的內部設置配線。所述配線可在維持與電極膜11的電性絕緣的狀態下與源極層BSL1連接。

在積層體10的上方設置有位元線BL。在位元線BL的下側（CMOS晶片CH3側），經由層間連接點VY電性連接有多個柱狀體CL1。在位元線BL的上側（第二陣列晶片CH2側）電性連接有焊墊CT1。焊墊CT1是第一焊墊的例子。焊墊CT1經由位元線BL與第一記憶體胞元陣列MCA1電性連接。焊墊CT1被埋入至層間絕緣膜15內，在層間絕緣膜15的表面與該表面大致成為同一平面地露出。另外，焊墊CT1與第二陣列晶片CH2的焊墊CT2電性連接。位元線BL亦與接觸插塞18電性連接。接觸插塞18經由焊墊CT4與CMOS晶片CH3連接。位元線BL亦經由接觸插塞18與CMOS晶片CH3電性連接。

在積層體10的下方設置有源極層BSL1。源極層BSL1與積層體10對應地設置。在源極層BSL1的上側（第一記憶體胞元陣列MCA1側）共通連接有多個柱狀體CL1的一端。藉此，源極層BSL1對位於第一記憶體胞元陣列MCA1的多個柱狀體CL1提供共通的源極電位，作為第一記憶體胞元陣列MCA1的共通的源極電極發揮功能。源極層BSL1例如可使用摻雜多晶矽等導電性材料。再者，第一記憶體胞元陣列MCA1的部分1m是記憶體胞元陣列的部分，第一記憶體胞元陣列MCA1的部分1s是為了在各電極膜11上連接接觸部而設置的電極膜11的階梯部分。關於部分1m及部分1s，之後將參照圖2進行說明。

接觸插塞19以層間絕緣膜15沿Z方向延伸的方式設置。接觸插塞19的一端經由焊墊17而與CMOS晶片CH3的焊墊34電性連接。接觸插塞19的另一端經由焊墊13與第二陣列晶片CH2的焊墊23電性連接。

第二陣列晶片CH2包括：積層體20、第二柱狀體CL2、源極層BSL2、接觸插塞29、接觸插塞41、導電體42、焊墊CT2、焊墊43、金屬層40、接合焊墊50以及層間絕緣膜25。

再者，積層體20、第二柱狀體CL2、源極層BSL2的結構可分別與積層體10、第一柱狀體CL1、源極層BSL1的結構相同。因此，省略積層體20（電極膜21、絕緣膜22）、部分2m、第二柱狀體CL2、源極層BSL2的詳細說明。

在積層體20的上方設置有源極層BSL2，在源極層BSL2的上方設置有金屬層40。金屬層40例如包括源極線或電源線，並且可使用銅、鎢、鋁等金屬材料。源極層BSL2與金屬層40電性連接。在源極層BSL2的上方亦設置有接合焊墊50。接合焊墊50亦可自半導體記憶裝置100的外部接受電力供給。接合焊墊50經由接觸插塞29、接觸插塞19、及焊墊13、焊墊23、焊墊17等而與CMOS晶片CH3的焊墊34連接。藉此，自接合焊墊50供給的外部電力被供給至CMOS晶片CH3。

在積層體20的下方設置有焊墊CT2。焊墊CT2是第二焊墊的例子。焊墊CT2與多個第二柱狀體CL2連接。藉此，焊墊CT2與第二記憶體胞元陣列MCA2電性連接。焊墊CT2被埋入至層間絕緣膜25內，在層間絕緣膜25的表面與該表面大致成為同一平面地露出。如上所述，焊墊CT2在貼合面B1與第一陣列晶片CH1的焊墊CT1電性連接。

在第二陣列晶片CH2的下方，在焊墊44的上表面電性連接焊墊43。焊墊43經由導電體42及接觸插塞41與設置於源極層BSL2的上表面的金屬層40電性連接。在第一陣列晶片CH1中，焊墊44經由接觸插塞45以及焊墊46與CMOS晶片CH3電性連接。雖未詳細圖示，但焊墊46經由接觸部或導電體與電晶體31電性連接。藉此，設置於源極層BSL2的上表面的金屬層40與電晶體31電性連接。

此處，詳細敘述由第一記憶體胞元陣列MCA1與第二記憶體胞元陣列MCA2共用位元線BL的情況。

第一記憶體胞元陣列MCA1的多個柱狀體CL1經由層間連接點VY電性連接於位元線BL。另外，第二記憶體胞元陣列MCA2的多個第二柱狀體CL2經由焊墊CT2及焊墊CT1連接於位元線BL。即，位元線BL與第一記憶體胞元陣列MCA1及第二記憶體胞元陣列MCA2共通連接並被共用。針對兩個記憶體胞元陣列而設置有一層位元線BL。在第一陣列晶片CH1設置有位元線BL，但在第二陣列晶片CH2未設置位元線BL。再者，如圖1所示，在自X方向觀察的情況下，一層位元線BL看起來是一條配線，但在自Z方向觀察的俯視下，多條位元線BL沿X方向排列。

如本實施方式般，與不共用位元線BL的情況相比，在兩個陣列晶片CH1、CH2共用位元線BL的情況下，位元線BL的總延長或總堆積縮短或減小一層的量。藉此，可降低位元線BL的寄生電容。另外，藉由在兩個陣列晶片CH1、CH2中共用位元線BL，亦實現半導體記憶裝置100的微細化。

在本實施方式中，第一陣列晶片CH1、第二陣列晶片CH2與CMOS晶片CH3個別地形成且相互貼合。CMOS晶片CH3作為對記憶體胞元陣列MCA1、記憶體胞元陣列MCA2進行控制的記憶體控制器而被陣列晶片CH1、陣列晶片CH2共用。

圖2是表示第一記憶體胞元陣列MCA1或第二記憶體胞元陣列MCA2的示意平面圖。在圖2中，對第一記憶體胞元陣列MCA1的結構進行說明，但第二記憶體胞元陣列MCA2亦可為相同的結構。

第一記憶體胞元陣列MCA1包括部分1s以及部分1m。部分1s階梯狀地設置於第一記憶體胞元陣列MCA1的邊緣部。部分1m被部分1s夾持或包圍。狹縫ST自第一記憶體胞元陣列MCA1的一端的部分1s經過部分1m而設置至第一記憶體胞元陣列MCA1的另一端的部分1s。狹縫SHE至少設置於部分1m。狹縫SHE較狹縫ST淺，且與狹縫ST大致平行地延伸。狹縫SHE是為了針對每個汲極側選擇閘極SGD將電極膜11電性分離而設置。

由圖2所示的兩個狹縫ST夾持的第一記憶體胞元陣列MCA1的部分被稱為區塊（BLOCK）。區塊例如構成資料抹除的最小單位。狹縫SHE設置於區塊內。狹縫ST與狹縫SHE之間的第一記憶體胞元陣列MCA1被稱為指狀部（finger）。汲極側選擇閘極SGD針對每個指狀部而被劃分。因此，在資料的寫入及讀出時，藉由汲極側選擇閘極SGD，可使區塊內的一個指狀部成為選擇狀態。

圖3及圖4分別是對三維結構的記憶體胞元進行例示的示意剖面圖。在圖3及圖4中，對柱狀體CL1的結構進行說明，柱狀體CL2亦可為相同的結構。

如圖3所示，多個柱狀體CL1分別設置於積層體10內所設置的記憶體孔MH內。各柱狀體CL1沿著Z方向自積層體10的上端貫通至下端，且設置於積層體10內及源極層BSL1上。多個柱狀體CL1分別包括半導體主體110、記憶體膜120及芯層130。柱狀體CL1包括設置於其中心部的芯層130、設置於該芯層130的周圍的半導體主體（半導體構件）110及設置於該半導體主體110的周圍的記憶體膜（電荷蓄積構件）120。半導體主體110在積層體10內沿積層方向（Z方向）延伸存在。半導體主體110與源極層BSL1電性連接。記憶體膜120設置於半導體主體110與電極膜11之間，並且具有電荷捕獲部。自各指狀部中分別逐個選擇的多個柱狀體CL1共通連接於位元線BL。柱狀體CL1分別例如設置於部分1m的區域。

如圖4所示，X-Y平面中的記憶體孔MH的形狀例如為圓或橢圓。在電極膜11與絕緣膜12之間可設置有構成記憶體膜120的一部分的阻擋絕緣膜11a。阻擋絕緣膜11a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物的一個例子為鋁氧化物。在電極膜11與絕緣膜12之間及電極膜11與記憶體膜120之間可設置有障壁膜11b。障壁膜11b例如在電極膜11為鎢的情況下，例如選擇氮化鈦（TiN）與鈦（Ti）的積層結構膜。阻擋絕緣膜11a對電荷自電極膜11向記憶體膜120側的反向穿隧（back tunneling）進行抑制。障壁膜11b提高電極膜11與阻擋絕緣膜11a之間的密接性。

作為半導體構件的半導體主體110的形狀例如是具有底部的筒狀。半導體主體110例如可使用多晶矽。半導體主體110例如為未摻雜矽。另外，半導體主體110亦可為p型矽。半導體主體110成為汲極側選擇電晶體STD、記憶體胞元MC1、及源極側選擇電晶體STS各自的通道。相同部分1m內的多個半導體主體110的一端電性共通連接於源極層BSL1。

在記憶體膜120中，除阻擋絕緣膜11a以外的部分設置於記憶體孔MH的內壁與半導體主體110之間。記憶體膜120的形狀例如為筒狀。多個記憶體胞元MC1在半導體主體110與成為字元線WL的電極膜11之間具有記憶區域，且沿Z方向積層。記憶體膜120例如包括覆蓋絕緣膜121、電荷捕獲膜122及隧道絕緣膜123。半導體主體110、電荷捕獲膜122及隧道絕緣膜123分別沿Z方向延伸。

覆蓋絕緣膜121設置於絕緣膜12與電荷捕獲膜122之間。覆蓋絕緣膜121例如包含矽氧化物。當將犧牲膜（未圖示）替換為電極膜11時（替換步驟），覆蓋絕緣膜121保護電荷捕獲膜122免受蝕刻。在替換步驟中，可自電極膜11與記憶體膜120之間去除覆蓋絕緣膜121。在此種情況下，如圖3及圖4所示，在電極膜11與電荷捕獲膜122之間例如不設置阻擋絕緣膜11a。另外，在電極膜11的形成中不利用替換步驟的情況下，亦可不設置覆蓋絕緣膜121。

電荷捕獲膜122設置於阻擋絕緣膜11a及覆蓋絕緣膜121與隧道絕緣膜123之間。電荷捕獲膜122例如包含矽氮化物（SiN），在膜中具有捕獲電荷的捕獲點。電荷捕獲膜122中被夾持於作為字元線WL的電極膜11與半導體主體110之間的部分作為電荷捕獲部而構成記憶體胞元MC1的記憶區域。記憶體胞元MC1的臨限值電壓根據電荷捕獲部中的電荷的有無、或者電荷捕獲部中所捕獲的電荷的量而變化。藉此，記憶體胞元MC1對資訊進行保持。

隧道絕緣膜123設置於半導體主體110與電荷捕獲膜122之間。隧道絕緣膜123例如包含矽氧化物、或者矽氧化物以及矽氮化物。隧道絕緣膜123為半導體主體110與電荷捕獲膜122之間的勢壘。例如，當自半導體主體110向電荷捕獲部注入電子時（寫入動作）及自半導體主體110向電荷捕獲部注入電洞時（抹除動作），電子及電洞分別通過（穿隧）隧道絕緣膜123的勢壘。

芯層130埋入筒狀的半導體主體110的內部空間。芯層130的形狀例如為柱狀。芯層130例如包含矽氧化物，且為絕緣性。

圖5是表示第一陣列晶片CH1的結構例的示意平面圖。圖5放大表示圖2的區域A。在圖5中，除了圖示有狹縫ST及狹縫SHE以外，還圖示了位元線BL、層間連接點VY及焊墊CT1（柱狀體CL1）。再者，第一陣列晶片CH1包括位元線BL，但與第一陣列晶片CH1不同之處在於，第二陣列晶片CH2不包括位元線BL。第二陣列晶片CH2的其他結構可與第一陣列晶片CH1的結構相同。

多個柱狀體CL1在相鄰的狹縫ST之間的區域例如呈鋸齒狀排列。再者，相鄰的狹縫ST之間的柱狀體CL1的個數或排列並不限定於該些，亦可適當變更。如上所述，柱狀體CL1分別作為一個記憶體串的一部分發揮功能。多條位元線BL分別沿Y方向延伸，且沿X方向排列。位元線BL以與柱狀體CL1重疊的方式排列。在本實施方式中，在各柱狀體CL1重疊排列有兩條位元線BL。

在狹縫ST與狹縫SHE之間或鄰接的狹縫SHE之間的各指狀部中，各柱狀體CL1經由層間連接點VY與一條位元線BL連接。即，在各指狀部中，柱狀體CL1與位元線BL一一對應。藉此，當選擇一個指狀部時，多條位元線BL可分別傳輸自所述指狀部中所包括的所有柱狀體CL1讀出的資料。

焊墊CT1設置於位元線BL上（Z方向），與位元線BL電性連接。因此，在自Z方向俯視時，焊墊CT1與柱狀體CL1在大致相同的位置重覆。

再者，在第二陣列晶片CH2中，多個柱狀體CL2的排列可與多個柱狀體CL1的排列相同。即，在自Z方向俯視時，焊墊CT2與柱狀體CL2在大致相同的位置重覆。另外，第二陣列晶片CH2與第一陣列晶片CH1共享位元線BL。因此，在自Z方向俯視時，柱狀體CL2或焊墊CT2與位元線BL的配置關係亦與圖5的柱狀體CL1或焊墊CT1與位元線BL的配置關係相同。因此，在自Z方向俯視時，第二陣列晶片CH2的焊墊CT2及柱狀體CL2與第一陣列晶片CH1的焊墊CT1及柱狀體CL1位於大致相同的位置並重覆。

根據上述情況，在圖5中，柱狀體CL1、焊墊CT1、柱狀體CL2及焊墊CT2均處於大致相同的位置。藉此，位元線BL與多個柱狀體CL1以及多個柱狀體CL2共通連接。即，第一記憶體胞元陣列MCA1與第二記憶體胞元陣列MCA2共用位元線BL。

（半導體記憶裝置100的製造方法） 參照圖6～圖12，對半導體記憶裝置100的製造方法進行說明。圖6～圖12是表示本實施方式的半導體記憶裝置100的製造方法的一例的示意剖面圖。

首先，如圖6及圖7所示，藉由半導體記憶體晶片製造步驟來製造第一陣列晶片CH1及第二陣列晶片CH2。

第一陣列晶片CH1藉由如下方式來製造：在基板60的上方形成源極層BSL1、第一記憶體胞元陣列MCA1（第一記憶體胞元MC1）、位元線BL、焊墊CT1、焊墊13及接觸插塞19等，並藉由層間絕緣膜15對該些構件進行被覆。同樣地，第二陣列晶片CH2藉由如下方式來製造：在基板70的上方形成源極層BSL2、第二記憶體胞元陣列MCA2（第二記憶體胞元MC2）、焊墊CT2、焊墊23及接觸插塞29等，並藉由層間絕緣膜25對該些構件進行被覆。

此時，在第一陣列晶片CH1的表面F1，焊墊CT1、焊墊13以大致同一平面地露出。另外，在第二陣列晶片CH2的表面F2，焊墊CT2、焊墊23以大致同一平面地露出。藉此，當將第一陣列晶片CH1與第二陣列晶片CH2貼合時，焊墊CT1與焊墊CT2電性連接，焊墊13與焊墊23電性連接。

圖7表示將第一陣列晶片CH1與第二陣列晶片CH2貼合後的狀態。第一陣列晶片CH1與第二陣列晶片CH2在貼合面B1貼合。在貼合面B1，焊墊CT1與焊墊CT2電性連接，焊墊13與焊墊23電性連接。再者，位元線BL經由柱狀體CL1與第一記憶體胞元陣列MCA1連接。另外，位元線BL經由焊墊CT1及焊墊CT2與第二記憶體胞元陣列MCA2連接。如此般，位元線BL與第一記憶體胞元陣列MCA1及第二記憶體胞元陣列MCA2共通連接。

接著，如圖8所示，使用切割刀片，去除（修整）基板60及基板70、層間絕緣膜15及層間絕緣膜25的邊緣部的剩餘部分。在本實施方式中，在將第一陣列晶片CH1與第二陣列晶片CH2貼合之後進行修整。藉此，藉由一次修整，可將第一陣列晶片CH1及第二陣列晶片CH2此兩者的剩餘部分去除，從而可簡化製造步驟。

接著，如圖9所示，將基板60剝離而使表面F3露出。進而，使用微影技術及蝕刻技術，在層間絕緣膜15形成接觸孔。接觸孔形成至到達第一記憶體胞元陣列MCA1的源極層BSL1的深度。接著，在該接觸孔中埋入銅等金屬材料，形成焊墊CT4、焊墊17。

接著，亦可使用化學機械研磨（Chemical Mechanical Polishing，CMP）法對層間絕緣膜15進行研磨，以使焊墊CT4、焊墊17在表面F3以大致同一平面地露出。

接著，如圖10及圖11所示，使用半導體製造製程，製造CMOS晶片CH3。CMOS晶片CH3藉由如下方式來製造：在基板30的上方形成電晶體31、層間連接點32、配線33及焊墊CT3、焊墊34，並藉由層間絕緣膜35對該些構件進行保護。另外，在表面F4，焊墊CT3、焊墊34以大致同一平面地露出。接著，使陣列晶片CH1、陣列晶片CH2上下翻轉，將第一陣列晶片CH1的表面F3與CMOS晶片CH3的表面F4貼合。

圖11表示將第一陣列晶片CH1與CMOS晶片CH3貼合後的狀態。第一陣列晶片CH1與CMOS晶片CH3在貼合面B2貼合。在貼合面B2，焊墊CT4與焊墊CT3電性連接，焊墊17與焊墊34電性連接。再者，位元線BL不經由電晶體而與CMOS晶片CH3的基板30電性連接。

接著，如圖12所示，將基板70剝離。接著，在層間絕緣膜25內埋入鋁等金屬材料，形成金屬層40及接合焊墊50。接合焊墊50形成為與接觸插塞29連接。藉此，接合焊墊50與CMOS晶片CH3電性連接。其後，雖未圖示，但經過切割步驟而單片化為半導體記憶裝置100的各晶片。藉由以上的步驟，完成本實施方式的半導體記憶裝置100。

如以上所述，藉由本實施方式，位元線BL與第一記憶體胞元陣列MCA1及第二記憶體胞元陣列MCA2共通連接（共用）。藉此，針對兩個記憶體胞元陣列而設置一層位元線BL即可，可抑制位元線BL的多層化。在共用了位元線BL的情況下，位元線BL的總延長變短，可降低其寄生電容。藉此，可使半導體記憶裝置100的動作速度高速化，並且可降低半導體記憶裝置100的消耗電力。另外，由於針對兩個記憶體胞元陣列MCA1、MCA2共用位元線BL，因此實現半導體記憶裝置100的微細化。

另外，由於針對兩個記憶體胞元陣列MCA1、MCA2共用位元線BL，因此不需要用於選擇位元線BL的開關（電晶體）。因此，可省略用於選擇位元線BL的電晶體。因此，實現半導體記憶裝置100的微細化。

另外，藉由本實施方式的製造步驟，在將第一陣列晶片CH1與第二陣列晶片CH2貼合之後進行修整。因此，藉由一次修整，可去除第一陣列晶片CH1及第二陣列晶片CH2的剩餘部分，從而可簡化製造步驟。

（第二實施方式） 圖13是表示第二實施方式的半導體記憶裝置100的結構例的剖面圖。在第二實施方式中，與第一實施方式的不同之處在於，在未設置位元線BL的第二陣列晶片CH2上貼合CMOS晶片CH3。伴隨於此，金屬層40及接合焊墊50設置於第一陣列晶片CH1。第二實施方式的其他結構可與第一實施方式相同。

第二陣列晶片CH2在與貼合面B1相反側的面上包括焊墊CT5。焊墊CT5被埋入層間絕緣膜25內，在層間絕緣膜25的表面與該表面大致成為同一平面地露出。焊墊CT5是第五焊墊的例子。焊墊CT5在貼合面B3與CMOS晶片CH3的焊墊CT3電性連接。貼合面B3是第三接合面的例子。藉此，第二記憶體胞元陣列MCA2與CMOS晶片CH3經由焊墊CT5及焊墊CT3電性連接。接觸插塞28與位元線BL電性連接。另外，接觸插塞28經由焊墊CT5及焊墊CT3與CMOS晶片CH3連接。藉此，位元線BL與CMOS晶片CH3的CMOS電路電性連接。

第二實施方式的其他結構可與第一實施方式相同。因此，在第二實施方式中，第一記憶體胞元陣列MCA1與第二記憶體胞元陣列MCA2亦共通連接於位元線BL。因此，第二實施方式可獲得與第一實施方式相同的效果。另外，可自第一實施方式的製造方法容易地類推第二實施方式的製造方法，因此省略其詳細說明。第二實施方式的製造方法可獲得與第一實施方式相同的效果。

（第三實施方式） 圖14是表示第三實施方式的半導體記憶裝置100的結構例的剖面圖。在第三實施方式中，並非將CMOS晶片CH3與第一陣列晶片CH1貼合，而是將CMOS電路組入至第一陣列晶片CH1內。第一陣列晶片CH1在記憶體胞元陣列MCA1的下方包括CMOS電路。因此，CMOS電路的電晶體31形成於基板30上，在所述CMOS電路的上方形成有記憶體胞元陣列MCA1。如此般，第三實施方式的第一陣列晶片CH1具有第一實施方式的第一陣列晶片CH1及CMOS晶片CH3此兩者的結構。電晶體31經由層間連接點32、層間連接點37及配線33、配線36與源極層BSL1電性連接。

第三實施方式的其他結構可與第一實施方式相同。因此，第三實施方式可獲得與第一實施方式相同的效果。

在第三實施方式的製造方法中，為了製造第一陣列晶片CH1，在基板30的上方形成電晶體31，之後藉由層間絕緣膜15進行被覆，進而，在電晶體31的上方形成源極層BSL1、第一記憶體胞元陣列MCA1、位元線BL等即可。

第三實施方式的其他製造步驟與第一實施方式相同。因此，第三實施方式可獲得與第一實施方式相同的效果。另外，在第三實施方式中，可省略在第一陣列晶片CH1上貼合CMOS晶片CH3的步驟。第三實施方式亦可與第二實施方式組合。即，亦可將CMOS電路組入至第二陣列晶片CH2內。

圖15是表示應用了所述實施方式的任一個的半導體記憶裝置100的結構例的框圖。半導體記憶裝置100例如是能夠非揮發性地記憶資料的NAND型快閃記憶體等，由外部的記憶體控制器1002控制。半導體記憶裝置100與記憶體控制器1002之間的通訊例如支援NAND介面規格。

如圖15所示，半導體記憶裝置100例如包括記憶體胞元陣列MCA、指令暫存器1011、位址暫存器1012、定序器1013、驅動器模組1014、列解碼器模組1015及感測放大器模組1016。

記憶體胞元陣列MCA包括多個區塊BLK（0）～BLK（n）（n為1以上的整數）。區塊BLK是能夠非揮發性地記憶資料的多個記憶體胞元的集合，例如作為資料的抹除單位而使用。另外，於記憶體胞元陣列MCA設置多條位元線及多條字元線。各記憶體胞元例如與一條位元線及一條字元線建立關聯。記憶體胞元陣列MCA的詳細結構將於下文進行敘述。

指令暫存器1011對半導體記憶裝置100自記憶體控制器1002接收到的指令CMD進行保持。指令CMD例如包含使定序器1013執行讀出動作、寫入動作、抹除動作等的命令。

位址暫存器1012對半導體記憶裝置100自記憶體控制器1002接收到的位址資訊ADD進行保持。位址資訊ADD例如包含區塊位址BA、頁面位址PA、及行位址CA。例如區塊位址BA、頁面位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線的選擇。

定序器1013對半導體記憶裝置100整體的動作進行控制。例如，定序器1013基於由指令暫存器1011所保持的指令CMD對驅動器模組1014、列解碼器模組1015、及感測放大器模組1016等進行控制，而執行讀出動作、寫入動作、抹除動作等。

驅動器模組1014生成讀出動作、寫入動作、抹除動作等中所使用的電壓。然後，驅動器模組1014例如基於由位址暫存器1012所保持的頁面位址PA對與所選擇的字元線對應的訊號線施加所生成的電壓。

列解碼器模組1015包括多個列解碼器。列解碼器基於由位址暫存器1012所保持的區塊位址BA，選擇相對應的記憶體胞元陣列MCA內的一個區塊BLK。然後，列解碼器例如將施加至與所選擇的字元線對應的訊號線的電壓傳送至所選擇的區塊BLK內的所選擇的字元線。

感測放大器模組1016於寫入動作中，根據自記憶體控制器1002接收到的寫入資料DAT，對各位元線施加所需的電壓。另外，感測放大器模組1016於讀出動作中，基於位元線的電壓來判定由記憶體胞元所記憶的資料，並將判定結果作為讀出資料DAT傳送至記憶體控制器1002。

以上所說明的半導體記憶裝置100及記憶體控制器1002亦可藉由該些的組合構成一個半導體裝置。作為此種半導體裝置，例如可列舉安全數位（Secure Digital，SD）TM卡之類的記憶體卡、或固態硬碟（solid state drive，SSD）等。

圖16是表示記憶體胞元陣列MCA的電路結構的一例的電路圖。在記憶體胞元陣列MCA中所包括的多個區塊BLK中提取一個區塊BLK。如圖16所示，區塊BLK包括多個串單元SU（0）～SU（k）（k為1以上的整數）。

各串單元SU包括分別與位元線BL（0）～位元線BL（m）（m為1以上的整數）建立關聯的多個NAND串NS。各NAND串NS例如包括記憶體胞元電晶體MT（0）～記憶體胞元電晶體MT（15）、以及選擇電晶體ST（1）及選擇電晶體ST（2）。記憶體胞元電晶體MT包括控制閘極及電荷蓄積層，並且非揮發性地保持資料。選擇電晶體ST（1）及選擇電晶體ST（2）分別用於各種動作時的串單元SU的選擇。

在各NAND串NS中，記憶體胞元電晶體MT（0）～記憶體胞元電晶體MT（15）串聯連接。選擇電晶體ST（1）的汲極與已建立關聯的位元線BL連接，選擇電晶體ST（1）的源極與已串聯連接的記憶體胞元電晶體MT（0）～記憶體胞元電晶體MT（15）的一端連接。選擇電晶體ST（2）的汲極與已串聯連接的記憶體胞元電晶體MT（0）～記憶體胞元電晶體MT（15）的另一端連接。選擇電晶體ST（2）的源極與源極線SL連接。

在同一區塊BLK中，記憶體胞元電晶體MT（0）～記憶體胞元電晶體MT（15）的控制閘極分別共通連接於字元線WL（0）～字元線WL（15）。串單元SU（0）～串單元SU（k）內的各選擇電晶體ST（1）的閘極分別共通連接於選擇閘極SGD（0）～選擇閘極SGD（k）。選擇電晶體ST（2）的閘極共通連接於選擇閘極線SGS。

在以上所說明的記憶體胞元陣列MCA的電路結構中，位元線BL由各串單元SU中被分配了同一行位址的NAND串NS所共享。源極線SL例如在多個區塊BLK間被共享。

在一個串單元SU內與共通的字元線WL連接的多個記憶體胞元電晶體MT的集合例如被稱為胞元單元CU。例如，包括各自記憶一位元資料的記憶體胞元電晶體MT的胞元單元CU的記憶電量被定義為「一頁資料」。根據記憶體胞元電晶體MT所記憶的資料的位元數，胞元單元CU可具有兩頁資料以上的記憶容量。

再者，本實施方式的半導體記憶裝置100所包括的記憶體胞元陣列MCA並不限定於以上所說明的電路結構。例如，各NAND串NS所包括的記憶體胞元電晶體MT以及選擇電晶體ST（1）及選擇電晶體ST（2）的個數可分別設計為任意的個數。各區塊BLK所包括的串單元SU的個數可被設計為任意的個數。

已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子進行提示，並無意限定發明的範圍。該些實施方式能夠以其他各種方式實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形以與包含於發明的範圍或主旨中同樣的程度包含於申請專利範圍中所記載的發明及其均等的範圍中。

1s、1m:部分 10、20:積層體 11:電極膜 11a:阻擋絕緣膜 11b:障壁膜 12:絕緣膜 13、17、23、34、43、44、46、CT1、CT2、CT3、CT4、CT5:焊墊 15:層間絕緣膜 18、19、28、29、41、45:接觸插塞 25:層間絕緣膜 30、60、70:基板 31:電晶體 32、37:層間連接點 33、36:配線 35:層間絕緣膜 40:金屬層 42:導電體 50:接合焊墊 100:半導體記憶裝置 110:半導體主體/半導體構件 120:記憶體膜/電荷蓄積構件 121:覆蓋絕緣膜 122:電荷捕獲膜 123:隧道絕緣膜 130:芯層 1002:記憶體控制器 1011:指令暫存器 1012:位址暫存器 1013:定序器 1014:驅動器模組 1015:列解碼器模組 1016:感測放大器模組 A:區域 ADD:位址資訊 B1、B2、B3:貼合面 BA:區塊位址 BL、BL（1）～BL（m）:位元線 BLK、BLK（0）～BLK（n）:區塊 BSL1、BSL2:源極層 CA:行位址 CH1:第一陣列晶片/陣列晶片 CH2:第二陣列晶片/陣列晶片 CH3:CMOS晶片 CL1:第一柱狀體/柱狀體 CL2:第二柱狀體/柱狀體 CMD:指令 CU:胞元單元 DAT:寫入資料/讀出資料 F1、F2、F3、F4:表面 MC1:第一記憶體胞元/記憶體胞元 MC2:第二記憶體胞元 MCA:記憶體胞元陣列 MCA1:第一記憶體胞元陣列/記憶體胞元陣列 MCA2:第二記憶體胞元陣列/記憶體胞元陣列 MH:記憶體孔 MT（0）～MT（15）:記憶體胞元電晶體 NS:NAND串 PA:頁面位址 SGD（0）、SGD（1）:選擇閘極 SGS:源極側選擇閘極 ST、SHE:狹縫 ST（1）、ST（2）:選擇電晶體 SL:源極線 SU（0）、SU（1）:串單元 VY:層間連接點 WL、WL（0）～WL（15）:字元線 X、Y、Z:方向

圖1是表示第一實施方式的半導體記憶裝置的結構例的剖面圖。 圖2是表示第一實施方式的第一記憶體胞元陣列或第二記憶體胞元陣列的平面圖。 圖3是對第一實施方式的三維結構的記憶體胞元進行例示的示意剖面圖。 圖4是對第一實施方式的三維結構的記憶體胞元進行例示的示意剖面圖。 圖5是放大表示圖2的區域A的示意平面圖。 圖6是對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖7是繼圖6之後對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖8是繼圖7之後對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖9是繼圖8之後對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖10是繼圖9之後對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖11是繼圖10之後對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖12是繼圖11之後對第一實施方式的半導體記憶裝置的製造方法進行圖示的示意剖面圖。 圖13是表示第二實施方式的半導體記憶裝置的結構例的剖面圖。 圖14是表示第三實施方式的半導體記憶裝置的結構例的剖面圖。 圖15是表示應用了所述實施方式的任一個的半導體記憶裝置的結構例的框圖。 圖16是表示記憶體胞元陣列的電路結構的一例的電路圖。

1m:部分

10、20:積層體

11:電極膜

12:絕緣膜

13、17、23、34、43、44、46、CT1、CT2、CT3、CT4:焊墊

15:層間絕緣膜

18、19、29、41、45:接觸插塞

25:層間絕緣膜

30:基板

31:電晶體

32:層間連接點

33:配線

35:層間絕緣膜

40:金屬層

42:導電體

50:接合焊墊

100:半導體記憶裝置

B1、B2:貼合面

BL:位元線

BSL1、BSL2:源極層

CH1:第一陣列晶片/陣列晶片

CH2:第二陣列晶片/陣列晶片

CH3:CMOS晶片

CL1:第一柱狀體/柱狀體

CL2:第二柱狀體/柱狀體

MC1:第一記憶體胞元/記憶體胞元

MC2:第二記憶體胞元

MCA1:第一記憶體胞元陣列/記憶體胞元陣列

MCA2:第二記憶體胞元陣列/記憶體胞元陣列

ST:狹縫

VY:層間連接點

X、Y、Z:方向

Claims (10)

1. 一種半導體記憶裝置，包括：第一晶片，包括第一記憶體胞元陣列及第一配線層，所述第一記憶體胞元陣列包括多個第一記憶體胞元，所述第一配線層與所述第一記憶體胞元陣列電性連接；以及第二晶片，包括與所述第一配線層電性連接且包括多個第二記憶體胞元的第二記憶體胞元陣列，且與所述第一晶片在第一接合面接合，所述第二晶片與所述第一晶片共用所述第一配線層。
2. 如請求項1所述的半導體記憶裝置，其中所述第一晶片更包括與所述第一配線層電性連接的第一焊墊，所述第二晶片更包括與所述第一焊墊及所述第二記憶體胞元陣列電性連接的第二焊墊。
3. 如請求項2所述的半導體記憶裝置，其中在自所述第一晶片與所述第二晶片積層的方向觀察的俯視下，所述第一焊墊與所述第二焊墊位於相同的位置。
4. 如請求項3所述的半導體記憶裝置，其中所述第一焊墊與所述第二焊墊在所述第一接合面接合。
5. 如請求項4所述的半導體記憶裝置，更包括：第三晶片，包括多個電晶體以及與所述多個電晶體電性連接的第三焊墊，所述第三晶片中，所述第三焊墊在第二接合面與第四焊墊接合，所述第四焊墊與所述第一晶片的所述第一記憶體胞元陣列電性連接。
6. 如請求項5所述的半導體記憶裝置，更包括：第三晶片，包括多個電晶體以及與所述多個電晶體電性連接的第三焊墊，所述第三晶片中，所述第三焊墊在第三接合面與第五焊墊接合，所述第五焊墊與所述第二晶片的所述第二記憶體胞元陣列電性連接。
7. 如請求項1所述的半導體記憶裝置，其中所述第一晶片更包括設置於所述第一記憶體胞元陣列的下方的多個電晶體。
8. 如請求項1所述的半導體記憶裝置，其中所述第一配線層作為所述第一記憶體胞元陣列及所述第二記憶體胞元陣列的位元線而被共用。
9. 如請求項8所述的半導體記憶裝置，其中所述第一配線層未被設置於所述第二晶片。
10. 一種半導體記憶裝置的製造方法，包括：形成包括第一記憶體胞元陣列及第一配線層的第一晶片，所述第一記憶體胞元陣列包括多個第一記憶體胞元，所述第一配線層與所述第一記憶體胞元陣列電性連接；形成包括第二記憶體胞元陣列的第二晶片，所述第二記憶體胞元陣列與所述第一配線層電性連接且包括多個第二記憶體胞元；以所述第一配線層與所述第二記憶體胞元陣列電性連接的方式，將所述第一晶片與所述第二晶片貼合。