KR20240022918A - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 대한 것으로, 좀 더 상세하게는 3차원 구조의 불휘발성 메모리 장치에 대한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 주변 회로가 형성된 제1 칩 및 상기 제1 칩 상에 적층되며, 메모리 블록들을 포함하는 제2 칩을 포함하며, 상기 제2 칩은, 제1 및 제2 방향을 따라 연장된 플레이트 형상의 공통 소스 라인, 상기 공통 소스 라인과 동일한 높이 레벨에 배치된 제1 및 제2 더미 공통 소스 라인들, 상기 공통 소스 라인 및 상기 제1 및 제2 더미 공통 소스 라인들을 덮는 상부 절연막, 상기 제3 방향을 따라 연장되며, 상기 제1 및 제2 더미 공통 소스 라인들에 각각 전기적으로 연결되어 수직 커패시터의 전극으로 사용되는 제1 및 제2 더미 컨택 플러그들을 포함한다. 본 발명에 따른 불휘발성 메모리 장치는 칩 사이즈의 증가 없이도 큰 용량의 커패시턴스를 제공할 수 있다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 대한 것으로, 좀 더 상세하게는 3차원 구조의 불휘발성 메모리 장치에 대한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 이에 따라, 기판 상에 수직 방향으로 적층된 복수의 워드 라인들을 포함하는 3D(Dimensional) 불휘발성 메모리 장치가 제안되고 있다. 3D 불휘발성 메모리 장치가 고집적화 됨에 따라, 칩 사이즈의 증가를 최소화하면서도 큰 용량의 커패시턴스를 가질 수 있는 커패시터를 제공할 수 있는 기술이 필요한 실정이다.
본 발명의 목적은 칩 사이즈의 증가를 최소화하면서도 큰 용량의 커패시턴스를 갖는 수직 커패시터 구조체 및 이를 포함하는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 주변 회로가 형성된 제1 칩; 및 상기 제1 칩 상에 적층되며, 메모리 블록들을 포함하는 제2 칩을 포함하며, 상기 제2 칩은, 제1 및 제2 방향을 따라 연장된 플레이트 형상의 공통 소스 라인; 상기 공통 소스 라인과 동일한 높이 레벨에 배치된 제1 및 제2 더미 공통 소스 라인들; 상기 공통 소스 라인 및 상기 제1 및 제2 더미 공통 소스 라인들을 덮는 상부 절연막; 상기 제3 방향을 따라 연장되며, 상기 제1 및 제2 더미 공통 소스 라인들에 각각 전기적으로 연결되어 수직 커패시터의 전극으로 사용되는 제1 및 제2 더미 컨택 플러그들을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 주변회로 영역을 포함하는 제1 칩; 및 상기 제1 칩 상에 적층되며, 셀 영역을 포함하는 제2 칩을 포함하며, 상기 제2 칩은 제1 및 제2 방향을 따라 연장된 플레이트 형상의 공통 소스 라인; 상기 공통 소스 라인과 동일한 높이 레벨에서 형성되며, 전기적으로 서로 이격된 제1 및 제2 더미 공통 소스 라인들; 상기 공통 소스 라인의 일 측에 배치되며, 상기 공통 소스 라인에 수직한 제3 방향을 따라 연장되어 입출력 패드로부터 수신된 신호를 상기 제1 칩에 전달하는 입출력 컨택 플러그; 및 상기 제3 방향을 따라 연장되어 상기 제1 및 제2 더미 공통 소스 라인에 각각 연결되며, 상기 입출력 컨택 플러그와 동일한 모양으로 형성된 제1 및 제2 더미 컨택 플러그들을 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 칩 사이즈의 증가 없이도 큰 용량의 커패시턴스를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치(100)의 배치의 일 예를 설명하기 위한 레이아웃도이다.
도 3은 본 발명의 일 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이다.
도 4는 도 3의 ⅠⅠ선을 따라 자른 단면도의 일 예이다.
도 5는 도 3의 Ⅱ-Ⅱ' 선을 따라 자른 단면도의 일 예이다.
도 6은 도 5의 제1 수직 커패시터 구조체(VCS1)의 일 예를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이다.
도 8는 도 7의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다.
도 9는 도 3의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다.
도 10은 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다.
도 12는 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이다.
도 13은 도 12의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다.
도 14는 도 12의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 다른 예이다.
도 15은 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이다.
도 16은 도 15의 Ⅰ-Ⅰ'선을 따라 자른 단면도의 일 예이다.
도 17 내지 도 19는 본 발명의 일 실시 예에 따른 도3의 R 영역의 일 예를 보여주는 도면들이다.
도 20 및 도 21은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치(500)의 일 예를 보여주는 단면도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있고, 주변 회로(120)는 로우 디코더(121), 페이지 버퍼 유닛(122), 컨트롤 로직(123) 및 전압 생성기(124)를 포함할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼 유닛(122)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(121)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다.
로우 디코더(121)는 로우 어드레스 신호에 응답하여, 복수의 메모리 블록들 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다.
페이지 버퍼 유닛(122)은 칼럼 어드레스 신호에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 페이지 버퍼 유닛(122)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다.
컨트롤 로직(123)은 불휘발성 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 예를 들어, 컨트롤 로직(123)은 커맨드 신호, 어드레스 신호 및 제어 신호에 기초하여, 메모리 셀 어레이(110)에 데이터(DATA)를 프로그램하거나, 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출할 수 있다.
전압 생성기(124)는 메모리 셀 어레이(110)에 대한 프로그램 동작, 읽기 동작 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(124)는 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등의 워드 라인 전압들을 생성할 수 있다. 또한, 전압 생성기(124)는 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
한편, 도시되지는 않았지만, 주변 회로(120)는 데이터 입출력 회로 또는 입출력 인터페이스, 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
일 실시 예에 있어서, 불휘발성 메모리 장치(100)는 C2C(chip to chip)구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 주변 회로(120)를 포함하는 제1 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 메모리 셀 어레이(110)를 포함하는 제2 칩을 제작한 후, 상기 제1 칩과 상기 제2 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것일 수 있다.
본 발명의 일 실시 예에 있어서, 불휘발성 메모리 장치(100)는 제2 칩 내에 형성된 더미 공통 소스 라인(Dummy Commons Source Line, 이하 'DCSL') 및 더미 컨택 플러그(Dummy Contact Plug, 이하 'DCP')를 이용하여 수직 커패시터(Vertical Capacitor, 이하 'VC')를 형성할 수 있다. 더미 공통 소스 라인(DCSL)과 더미 컨택 플러그(DCP)는 제2 칩 내에서 메모리 셀 어레이(100)가 배치된 영역을 제외한 다른 영역에 배치될 수 있다. 더미 공통 소스 라인(DCSL)와 더미 컨택 플러그(DCP)를 이용하여 수직 커패시터(VC)를 형성함으로써, 불휘발성 메모리 장치(100)는 칩 사이즈를 증가시키지 않으면서도 큰 용량의 커패시턴스를 제공할 수 있다.
본 발명의 일 실시 예에 있어서, 더미 공통 소스 라인(DCSL)은 공통 소스 라인(CSL)과 동일한 공정에 의하여 형성될 수 있다. 공통 소스 라인(CSL)의 형성 공정을 이용하여 더미 공통 소스 라인(DCSL)을 형성하고, 이를 이용하여 수직 커패시터(VC)를 형성함으로써, 전체 공정이 단순화될 수 있다. 또한, 더미 컨택 플러그(DCP)는 패드(PAD)에 연결되는 입출력 컨택 플러그와 동일한 모양을 갖도록 형성될 수 있다. 예를 들어, 더미 컨택 플러그(DCP)은 입출력 컨택 플러그와 동일하거나 유사한 공정에 의하여 형성될 수 있다. 입출력 컨택 플러그와 동일하거나 유사한 공정을 이용하여 더미 컨택 플러그(DCP)를 형성함으로써, 전체 공정이 더욱 단순화될 수 있다.
도 2는 도 1의 불휘발성 메모리 장치(100)의 배치의 일 예를 설명하기 위한 레이아웃도이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 수직 방향으로 적층된 제1 및 제2 칩들(C1, C2)을 포함할 수 있다. 제1 칩(C1)은 도 1의 주변 회로(120)를 포함하고, 제2 칩(C2)은 도 1의 메모리 셀 어레이(110)를 포함하며, 제1 칩(C1)과 제2 칩(C2)은 본딩 방식에 의하여 서로 연결될 수 있다.
제1 칩(C1)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 회로(Other Circuit)를 포함할 수 있다. 로우 디코더(DEC)는 도 1의 로우 디코더(121)에 해당하고, 페이지 버퍼(PB)는 페이지 버퍼 유닛(122)에 해당하는 영역일 수 있다. 또한, 기타 회로(Other Circuit)는 도 1의 컨트롤 로직(124) 및 전압 발생기(124)를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 그 밖에, 기타 회로(Other Circuit)는 입출력 버퍼 또는 데이터 입출력 회로를 포함할 수 있다.
제1 칩(C1)의 이와 같은 다양한 회로 영역들(DEC, PB, Other Circuit) 중 적어도 일부는 제2 칩(C2)의 메모리 셀 어레이들(MCA)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB) 및 기타 회로(Other Circuit)가 평면에서 볼 때에 메모리 셀 어레이들(MCA)과 중첩되도록 배치될 수 있다. 다만, 이는 예시적인 것이며, 제1 칩(C1)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(MCA)과 중첩되어 배치되는 회로 역시 다양하게 변경될 수 있다.
제2 칩(C2)은 메모리 셀 어레이들(MCA) 및 패드들(PAD)을 포함할 수 있다. 메모리 셀 어레이들(MCA)은 서로 이격되어 나란하게 배치될 수 있다. 다만, 이는 예시적인 것이며, 제2 칩(C2)에 배치되는 메모리 셀 어레이들(MCA)의 개수 및 배치 형태는 다양하게 변경될 수 있다.
패드들(PAD)은 메모리 셀 어레이들(MCA)의 적어도 일 측에 배치될 수 있다. 예를 들어, 패드들(PAD)은 제2 기판 구조물(S2)의 적어도 일 가장자리를 따라 열을 이루어 배치될 수 있다. 다만, 이는 예시적인 것이며, 패드들(PAD)은 메모리 셀 어레이들(MCA)의 사이 영역에 열을 이루어 배치될 수도 있다.
패드들(PAD)은 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다. 예를 들어, 패드들(PAD)은 제1 칩(C1)의 기타 회로(Other Circuit) 내의 회로 중 입출력 버퍼와 연결될 수 있으며, 입출력 버퍼를 통해 수신된 데이터를 외부 장치에 송신할 수 있다.
본 발명의 일 실시 예에 있어서, 제2 칩(C2)의 영역 들 중 메모리 셀 어레이(MCA)가 배치된 영역 이외의 영역에 수직 커패시터(VC)를 형성하는 더미 공통 소스 라인(DCSL) 및 더미 컨택 플러그(DCP)가 배치될 수 있다. 예를 들어, 평면에서 볼 때에 패드(PAD)와 메모리 셀 어레이(MCA) 사이의 영역에 더미 공통 소스 라인(DCSL) 및 더미 컨택 플러그(DCP)가 배치될 수 있다. 또는, 평면에서 볼 때에 패드(PAD)와 패드(PAD) 사이의 영역에 더미 공통 소스 라인(DCSL) 및 더미 컨택 플러그(DCP)가 배치될 수 있다. 또는, 평면에서 볼 때에 패드(PAD)와 적어도 일부가 중첩되는 영역에 더미 공통 소스 라인(DCSL) 및 더미 컨택 플러그(DCP)가 배치될 수 있다.
이와 같이, 메모리 셀 어레이(MCA)가 형성된 영역 이외의 영역에서 더미 공통 소스 라인(DCSL)와 더미 컨택 플러그(DCP)를 배치함으로써, 불휘발성 메모리 장치(100)는 칩 사이즈를 증가시키지 않으면서도 큰 용량의 커패시턴스를 제공할 수 있다.
이하에서는, 메모리 셀 어레이(MCA)가 형성된 영역 이외의 영역에서 수직 커패시터(VC)를 형성하는 본 발명의 다양한 실시 예들이 좀 더 자세히 설명될 것이다.
도 3은 본 발명의 일 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이고, 도 4는 도 3의 ⅠⅠ선을 따라 자른 단면도의 일 예이다.
도 3 및 도 4를 참조하면, 불휘발성 메모리 장치(100)는 C2C(chip to chip) 구조일 수 있다. 여기서, C2C 구조는 셀 영역(CELL)을 포함하는 적어도 하나의 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제작한 후, 상기 적어도 하나의 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패턴을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈 패턴들이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예로, 상기 본딩 메탈 패턴들은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
불휘발성 메모리 장치(100)는 셀 영역을 포함하는 상부 칩을 적어도 하나 이상 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 불휘발성 메모리 장치(100)는 한 개의 상부 칩을 포함하도록 구현될 수 있다. 다만, 이는 예시적인 것이며, 상부 칩의 개수는 이에 제한되지 않는다. 이하의 설명에서는, 상부 칩이 반전되기 전을 기준으로 상부 칩의 상부와 하부가 정의된다. 즉, 하부 칩의 상부는 +Z축 방향을 기준으로 정의된 상부를 의미하고, 상부 칩의 상부는 -Z축 방향을 기준으로 정의된 상부를 의미한다.
불휘발성 메모리 장치(100)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210) 및 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c)을 포함할 수 있다. 복수의 회로 소자들(220a, 220b, 220c) 상에는 하나 또는 그 이상의 절연층들을 포함하는 층간 절연층(215)이 제공될 수 있으며, 상기 층간 절연층(215) 내에는 상기 복수의 회로 소자들(220a, 220b, 220c)을 연결하는 복수의 메탈 배선들이 제공될 수 있다. 예를 들어, 상기 복수의 메탈 배선들은 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈 배선(230a, 230b, 230c), 제1 메탈 배선(230a, 230b, 230c) 상에 형성되는 제2 메탈 배선(240a, 240b, 240c)을 포함할 수 있다. 상기 복수의 메탈 배선들은 다양한 도전성 재료들 중 적어도 하나로 이루어질 수 있다. 예를 들어, 제1 메탈 배선(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈 배선(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈 배선(230a, 230b, 230c)과 제2 메탈 배선(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈 배선(240a, 240b, 240c) 상에 적어도 하나 이상의 추가 메탈 배선이 더 형성될 수도 있다. 이 경우, 제2 메탈 배선(240a, 240b, 240c)은 알루미늄으로 형성될 수 있다. 그리고, 제2 메탈 배선(240a, 240b, 240c) 상에 형성된 추가 메탈 배선 중 적어도 일부는, 제2 메탈 배선(240a, 240b, 240c)의 알루미늄보다 더 낮은 전기적 비저항을 갖는 구리 등으로 형성될 수 있다.
층간 절연층(215)은 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 셀 영역(CELL)은 제1 방향(X축 방향) 및 제2 방향(Y 축 방향)을 따라 연장된 플레이트 형상의 공통 소스 라인(CSL)을 포함할 수 있다. 공통 소스 라인(CSL)은 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
공통 소스 라인(CSL)의 상부에는 제2 기판(320)이 형성될 수 있다. 이 경우, 제2 기판(320)은 제1 기판(210)과 다른 물질로 형성될 수 있다. 예를 들어, 제2 기판(320)은 다결정층 또는 에피택시얼층으로 제공될 수 있으며, 또는 불순물들을 포함하는 도핑 영역을 포함할 수 있다. 다만, 이는 예시적인 것이며, 실시 예에 따라, 제2 기판(320)은 형성되지 않고 생략될 수 있으며, 공통 소스 라인(CSL)만 구비될 수도 있다. 또는, 실시 예에 따라, 공통 소스 라인(CSL) 없이 제2 기판(320)만이 구비될 수 있으며, 이 경우에 제2 기판(320)이 공통 소스 라인의 기능을 수행할 수도 있다. 이하에서는, 설명의 편의상, 공통 소스 라인(CSL) 및 이에 중첩된 제2 기판(320)이 함께 공통 소스 라인으로서 기능한다고 가정된다.
제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 공통 소스 라인(CSL)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트 라인일 수 있으며, 제1 메탈 배선(350c)을 통해 채널 구조체(CH)에 연결될 수 있다. 일 실시 예에서, 비트 라인(360c)은 공통 소스 라인(CSL)의 상면에 평행한 제1 방향(X축 방향)을 따라 연장될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에는 상부 메탈 패턴(252)이 형성되고, 셀 영역(CELL)의 최상부 메탈층에는 상기 상부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 셀 영역(CELL)의 상부 메탈 패턴(392)과 주변 회로 영역(PERI)의 상부 메탈 패턴(252)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 비트 라인(360c)은 주변 회로 영역(PERI)에 포함된 페이지 버퍼와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220c) 중 일부는 페이지 버퍼를 제공할 수 있으며, 비트라인(360c)은 셀 영역(CELL)의 상부 본딩 메탈(370c)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270c)을 통하여 페이지 버퍼를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다.
계속해서, 도 3 및 도 4를 참조하면, 워드라인 본딩 영역(WLBA)에서, 셀 영역(CELL)의 워드라인들(330)은 공통 소스 라인(CSL)의 상면에 평행한 제2 방향(Y축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에 포함된 로우 디코더와 전기적으로 연결될 수 있다. 예를 들어, 주변 회로 영역(PERI)의 회로 소자들(220b) 중 일부는 로우 디코더를 제공하며, 셀 컨택 플러그들(340)은 셀 영역(CELL)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 로우 디코더를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시 예에서, 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 공통 소스 라인(CSL)의 상면에 수직한 방향(Z축 방향)으로 공통 소스 라인 컨택 플러그들(380)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 셀 영역(CELL)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다. 셀 영역(CELL)의 공통 소스 라인 컨택 플러그(380)의 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층될 수 있다. 또한, 공통 소스 라인 컨택 플러그(380)는 셀 영역(CELL)의 상부 본딩 메탈(370a)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201)이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 내지 제3 더미 공통 소스 라인(DCSL1~DCSL3)이 제1 방향(X축 방향) 및 제2 방향(Y축 방향)을 따라 서로 이격되어 배치될 수 있다. 또한, 제1 내지 제3 더미 공통 소스 라인(DCSL1~DCSL3)은 제2 방향(Y축 방향)을 따라 공통 소스 라인(CSL)과 이격되어 배치될 수 있다.
제1 내지 제3 더미 공통 소스 라인(DCSL1~DCSL3)은 공통 소스 라인(CSL)과 동일한 공정 단계에서 형성될 수 있다. 따라서, 제1 내지 제3 더미 공통 소스 라인(DCSL1~DCSL3)은 공통 소스 라인(CSL)과 마찬가지로 금속 물질을 포함할 수 있으며, 공통 소스 라인(CSL)과 동일한 높이 레벨에서 형성될 수 있다.
더미 공통 소스 라인들(DCSL1~DCSL3) 및 공통 소스 라인(CSL)의 하면에는 더미 공통 소스 라인들(DCSL1~DCSL3)과 공통 소스 라인(CSL)의 하면을 덮는 상부 절연막(301)이 형성될 수 있다. 또한, 더미 공통 소스 라인들(DCSL1~DCSL3) 및 공통 소스 라인(CSL) 사이에는 측면 절연막이 배치되어, 더미 공통 소스 라인들(DCSL1~DCSL3) 및 공통 소스 라인(CSL)을 서로 전기적으로 분리할 수 있다. 상부 절연막(301)과 측면 절연막은 일체로 형성될 수 있으며, 또는 서로 다른 공정 단계를 통하여 각각 형성될 수도 있다.
상부 절연막(301)의 하면에는 제1 도전층(306_1) 및 제2 도전층(306_2)이 배치될 수 있다. 평면에서 볼 때에, 제1 도전층(306_1)은 공통 소스 라인(CSL)과 적어도 일부가 중첩될 수 있다. 또한, 제1 도전층(306_1)은 제1 더미 공통 소스 라인(DCSL1)과 적어도 일부가 중첩될 수 있다. 제2 도전층(306_2)은 더미 공통 소스 라인들(DCSL1~DCSL3) 중 적어도 일부와 중첩될 수 있다. 다만, 이는 예시적인 것이며, 제1 도전층(306_1) 및 제2 도전층(306_2)의 배치는 다양하게 변경될 수 있다.
제2 도전층(306_2)은 입출력 패드로 사용될 수 있다. 즉, 제2 입출력 컨택 플러그(303)는 상부 절연막(301)을 관통하여 제2 입출력 패드인 제2 도전층(306_2)에 전기적으로 연결되고, 제2 도전층(306_2)은 제2 입출력 컨택 플러그(303)를 통하여 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 셀 영역(CELL)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.
도 3 및 도 4에서 살펴본 바와 같이, 더미 공통 소스 라인들(DCSL1~DCSL3)의 적어도 일부가 입출력 패드(306_2)와 중첩되도록 형성될 수 있으며, 더미 공통 소스 라인들(DCSL1~DCSL3)은 플로팅(floating) 상태일 수 있다.
도 5는 도 3의 Ⅱ-Ⅱ' 선을 따라 자른 단면도의 일 예이다. 도 5의 단면도는 도 4의 단면도와 유사하다. 따라서, 간략한 설명을 위하여, 중복되는 설명은 이하 생략될 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 외부 패드 본딩 영역(PA) 중 제2 입출력 패드(306_2)가 배치된 영역을 제외한 영역에서 수직 커패시터(VC)를 구비할 수 있다. 즉, 평면에서 볼 때에 제2 입출력 패드(306_2)와 중첩되지 않도록 더미 공통 소스 라인들(DCSL)을 배치하고, 더미 공통 소스 라인들(DCSL)의 상면에 더미 컨택 플러그들(DCP)을 배치함으로써, 수직 커패시터(VC)가 형성될 수 있다. 이와 같이, 메모리 블록이 배치되지 않는 셀 영역(CELL)의 외부 패드 본딩 영역(PA)에 수직 커패시터(VC)를 형성함으로써, 불휘발성 메모리 장치(100)는 칩 사이즈를 증가시키지 않으면서도 큰 용량의 커패시턴스를 제공할 수 있다.
도 3 및 도 5를 참조하여 좀 더 자세히 설명하면, 외부 패드 본딩 영역(PA)에서, 제1 수직 커패시터 구조체(VCS1)가 제공될 수 있다. 제1 수직 커패시터 구조체(VCS1)는 셀 영역(CELL)에 형성된 더미 공통 소스 라인들(DCSL4~DCSL6) 및 더미 컨택 플러그들(DCP1~DCP4), 그리고 주변 회로 영역(PERI)에 형성된 회로 소자를 포함할 수 있다. 셀 영역(CELL)의 더미 공통 소스 라인들(DCSL4~DCSL6) 및 더미 컨택 플러그들(DCP1~DCP4)은 수직 커패시터(VC)를 형성할 수 있다.
더미 공통 소스 라인들(DCSL4~DCSL6)은 공통 소스 라인(CSL)과 동일한 공정 단계에서 형성될 수 있다. 따라서, 더미 공통 소스 라인들(DCSL4~DCSL6)은 공통 소스 라인(CSL)과 물질이 서로 동일하며 서로 동일한 높이 레벨에서 동일한 두께로 위치할 수 있다. 그러나, 공통 소스 라인(CSL)이 채널 구조체(CH)에 전기적으로 연결됨에 비하여, 더미 공통 소스 라인들(DCSL4~DCSL6)은 채널 구조체(CH)와 전기적으로 이격될 수 있다. 예를 들어, 더미 공통 소스 라인들(DCSL4~DCSL6)은 상부 절연막(301)에 의하여 공통 소스 라인(CSL)과 전기적으로 이격될 수 있으며, 이에 따라 채널 구조체(CH)와도 전기적으로 이격될 수 있다. 또한, 더미 공통 소스 라인들(DCSL4~DCSL6)은 상부 절연막(301)에 의하여 전기적으로 서로 이격될 수 있다. 또는, 공통 소스 라인(CSL)에 공통 소스 라인 전압이 제공됨에 비하여, 더미 공통 소스 라인들(DCSL4~DCSL6)에는 전압이 제공되지 않거나 공통 소스 라인 전압과 다른 전압이 제공될 수 있다. 예를 들어, 도 6에 서 설명될 바와 같이, 더미 공통 소스 라인들(DCSL4~DCSL6)에는 제1 전압(V1) 또는 제2 전압 레벨(V2)이 제공될 수 있으며, 제1 전압(V1) 또는 제2 전압(V2) 중 적어도 하나는 공통 소스 라인 전압과 다른 전압 레벨을 가질 수 있다.
더미 공통 소스 라인들(DCSL4~DCSL6)의 상면에는 제3 방향(Z축 방향)을 따라 연장된 더미 컨택 플러그들(DCP1~DCP4)이 배치될 수 있다. 예를 들어, 제4 더미 공통 소스 라인(DCSL4)의 상면에는 제1 더미 컨택 플러그(DCP1)가 배치되고, 제5 더미 공통 소스 라인(DCSL5)의 상면에는 제2 및 제3 더미 컨택 플러그(DCP2, DCP3)가 배치되며, 제6 더미 공통 소스 라인(DCSL6)의 상면에는 제4 더미 컨택 플러그(DCP4)가 배치될 수 있다. 더미 공통 소스 라인들(DCSL4~DCSL6)은 더미 컨택 플러그들(DCP1~DCP4)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들 중 적어도 하나와 연결될 수 있다.
더미 컨택 플러그들(DCP1~DCP4)은 제2 입출력 컨택 플러그(303, 도 4 참조)와 동일한 모양을 가질 수 있다. 즉, 더미 컨택 플러그들(DCP1~DCP4)은 제2 입출력 컨택 플러그(303)와 동일하거나 유사한 공정 단계에서 형성될 수 있다. 따라서, 더미 컨택 플러그들(DCP1~DCP4)은 제2 입출력 컨택 플러그(303)와 동일한 물질을 포함할 수 있다. 예를 들어, 더미 컨택 플러그들(DCP1~DCP4)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다.
더미 컨택 플러그들(DCP1~DCP4)은 셀 영역(CELL)의 최상부 메탈층에 형성된 메탈 패턴들(CMP)에 각각 전기적으로 연결될 수 있다. 셀 영역(CELL)의 메탈 패턴들(CMP)에 대응하여, 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 메탈 패턴들(CMP)과 동일한 형태의 메탈 패턴들(PMP)이 형성될 수 있다. 셀 영역(CELL)의 메탈 패턴들(CMP)과 주변 회로 영역(PERI)의 메탈 패턴들(PMP)은 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 따른 실시 예에 있어서, 더미 공통 소스 라인들(DCSL4~DCSL6) 및 더미 컨택 플러그들(DCP1~DCP4)은 제1 수직 커패시터 구조체(VCS1)의 일부로 구현될 수 있다.
구체적으로, 더미 공통 소스 라인들(DCSL4~DCSL6) 및 이에 연결된 더미 컨택 플러그들(DCP1~DCP4)은 서로 전기적으로 분리되어 커패시터의 전극으로 사용될 수 있다. 더미 컨택 플러그들(DCP1, DCP2, DCP3)이 제1 기판(210)에 수직한 제3 방향(Z축 방향)을 따라 연장되어 형성되므로, 더미 컨택 플러그들(DCP1~ DCP4)를 이용하여 형성되는 커패시터는 수직 커패시터(VC)라고 칭해질 수 있다.
도 3 및 도 5를 참조하여 살펴본 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 외부 패드 본딩 영역(PA)에 배치된 더미 공통 소스 라인들(DCSL) 및 더미 컨택 플러그들(DCP)을 포함하며, 더미 공통 소스 라인들(DCSL) 및 더미 컨택 플러그들(DCP)은 수직 커패시터(VC) 로 활용할 수 있다. 이에 따라, 외부 패드 본딩 영역(PA)의 공간이 낭비 없이 효율적으로 활용될 수 있을 뿐만 아니라, 큰 용량의 커패시턴스를 제공할 수 있다.
또한, 더미 공통 소스 라인들(DCSL)은 공통 소스 라인(CSL)과 동일한 공정 단계에서 형성되며, 더미 컨택 플러그들(DCP)은 제2 입출력 컨택 플러그(303)와 동일하거나 유사한 공정 단계에서 형성될 수 있다. 따라서, 수직 커패시터(VC)를 형성하기 위한 전체 공정이 단순해질 수 있다.
도 6은 도 5의 제1 수직 커패시터 구조체(VCS1)의 일 예를 보여주는 단면도이다. 설명의 편의상, 도 6에서는 하나의 메탈층에 형성된 제1 내지 제3 도전 라인들(CL1, CL2, CL3)만이 도시 되어 있다. 다만, 이는 예시적인 것이며, 적어도 하나 이상의 메탈층이 제1 내지 제3 도전 라인들(CL1, CL2, CL3)이 형성된 메탈층 상에 더 형성될 수도 있다.
도 6을 참조하면, 주변회로 영역(PERI)에 제1 및 제2 액티브 패턴들(AP1, AP2)이 정의되고, 제1 및 제2 액티브 패턴들(AP1, AP2) 사이에는 채널 영역이 정의될 수 있다. 제1 내지 제3 커패시터 전극들(MC1, MC2, MC3)은 제1 액티브 패턴(AP1), 게이트 패턴(GP) 및 제2 액티브 패턴(AP2) 상에 각각 배치되고, 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 제1 내지 제3 커패시터 전극들(MC1, MC2, MC3) 상에 각각 배치될 수 있다.
주변회로 영역(PERI)의 최상부 메탈층에서, 셀 영역(CELL)의 상부 메탈 패턴들(CMP1~CMP4)과 동일한 형태의 상부 메탈 패턴들(PMP1~PMP4)이 형성될 수 있다. 주변 회로 영역(PERI)의 제1, 제3 및 제4 메탈 패턴들(PMP1, PMP3, PMP4)은 컨택들을 통해서 제1 내지 제3 도전 라인들(CL1, CL2, CL3)에 각각 전기적으로 연결될 수 있다.
셀 영역(CELL)에서, 더미 컨택 플러그들(DCP1~DCP4)은 제3 방향(Z축 방향)을 따라 연장되며, 각각 셀 영역(CELL)의 최상부 메탈층에 형성된 메탈 패턴들(CMP1~CMP4)에 전기적으로 연결될 수 있다. 셀 영역(CELL)의 상부 메탈 패턴들(CMP1~CMP4)은 주변회로 영역(PERI)의 상부 메탈 패턴들(PMP1~PMP4)과 동일한 형태로 형성될 수 있으며, 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
더미 공통 소스 라인들(DCSL4~DCSL6)은 제2 방향(Y축 방향)을 따라 서로 이격되어 배치될 수 있다. 제1 더미 컨택 플러그(DCP1)는 제4 더미 공통 소스 라인(DCSL4)에 대응하여 배치되고, 제2 및 제3 더미 컨택 플러그(DCP2, DCP3)는 제5 더미 공통 소스 라인(DCSL5)에 대응하여 배치되며, 제4 더미 컨택 플러그(DCP4)는 제6 더미 공통 소스 라인(DCSL6)에 대응하여 배치될 수 있다. 이에 따라, 제1 더미 컨택 플러그(DCP1)는 제1 커패시터 전극(MC1)에 전기적으로 연결되고, 제2 및 제3 더미 컨택 플러그(DCP2, DCP3)는 제2 커패시터 전극(MC2)에 전기적으로 연결되며, 제4 더미 컨택 플러그(DCP4)는 제3 커패시터 전극(MC3)에 전기적으로 연결될 수 있다.
일 실시 예에서, 주변회로 영역(PERI)의 제1 및 제3 도전 라인들(CL1, CL3)에는 제2 전압(V2)이 인가되고, 제2 도전 라인(CL2)에는 제2 전압(V2)과 다른 제1 전압(V1)이 인가될 수 있다. 이에 따라, 게이트 패턴(GP)에는 제1 전압(V1)이 인가되고, 제1 및 제2 액티브 패턴들(AP1, AP2)에는 제2 전압(V2)이 인가될 수 있다. 이와 같이, 제1 및 제2 액티브 패턴들(AP1, AP2)에 동일한 전압(즉, 제2 전압(V2))이 인가되므로, 채널 영역에는 턴-온 전류가 흐르지 않을 수 있고, 채널 영역의 전하들은 트랩된 상태일 수 있다. 따라서, 게이트 패턴(GP) 및 제1 및 제2 액티브 패턴들(AP1, AP2)은 MOS 트랜지스터를 구성하지 않을 수 있다.
이 경우, 주변회로 영역(PERI)의 제1 커패시터 전극(MC1) 및 제2 커패시터 전극(MC2)은 제1 수직 커패시터(VC1)를 구성하고, 제2 커패시터 전극(MC2) 및 제3 커패시터 전극(MC3)은 제2 수직 커패시터(VC2)를 구성할 수 있다. 또한, 셀 영역(CELL)의 제1 더미 컨택 플러그(DCP1) 및 제2 더미 컨택 플러그(DCP2)는 제3 수직 커패시터(VC3)를 구성하고, 제3 더미 컨택 플러그(DCP3) 및 제4 더미 컨택 플러그(DCP4)는 제4 수직 커패시터(VC4)를 구성할 수 있다. 제4 더미 공통 소스 라인(DCSL4) 및 제5 더미 공통 소스 라인(DCSL5)은 제5 수직 커패시터(VC5)를 구성하고, 제5 더미 공통 소스 라인(DCSL5) 및 제6 더미 공통 소스 라인(DCSL6)은 제6 수직 커패시터(VC6)를 구성할 수 있다.
이와 같이, 본 실시 예에 따른 수직 커패시터 구조체(VCS1)는 제1 내지 제6 수직 커패시터들(VC1~VC6)을 구현할 수 있으므로, 단위 면적 당 커패시턴스를 증가시킬 수 있다. 특히, 본 실시 예에 따른 제1 수직 커패시터 구조(VCS1)는 셀 영역(CELL)에 더미 컨택 플러그들(DCP1~DCP4)을 배치하고, 이를 주변회로 영역(PERI)의 커패시터 전극들(MC1~MC3)에 연결함으로써, 제3 내지 제6 수직 커패시터들(VC3~VC6)를 추가로 획득할 수 있다. 특히, 제3 내지 제6 수직 커패시터들(VC3~VC6)의 커패시턴스는 셀 영역(CELL)의 높이 레벨에 비례하기 때문에, 셀 영역(CELL)의 워드 라인들의 단수가 증가할수록 커패시턴스 역시 함께 증가할 수 있다.
한편, 도 6에서, 제5 더미 공통 소스 라인(DCSL5)에는 두 개의 더미 컨택 플러그들(DCP2, DCP3)이 대응하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 하나의 더미 공통 소스 라인에는 하나의 더미 컨택 플러그만이 배치될 수도 있다. 또는, 하나의 더미 공통 소스 라인에 세 개 이상의 더미 컨택 플러그들이 배치될 수도 있다.
또한, 도 6에서, 수직 커패시터 구조체(VCS)의 주변 회로 영역(PERI)은 게이트 패턴(GP) 등을 포함하는 것으로 도시되었다. 다만, 이는 예시적인 것이며, 본 발명은 이에 한정되지 않는다. 예를 들어, 도 10 및 도 11에서 설명될 바와 같이, 수직 커패시터 구조체(VCS)의 주변 회로 영역(PERI)은 게이트 패턴(GP) 등을 포함하지 않을 수 있다. 이외에도, 수직 커패시터 구조체(VCS)의 주변 회로 영역(PERI)은 다양한 방식으로 구현될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이고, 도 8는 도 7의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다. 도 7 및 도 8은 각각 도 3의 평면도 및 도 5의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 7 및 도 8을 참조하면, 외부 패드 본딩 영역(PA) 중 제2 입출력 패드(306_2)가 배치된 영역을 제외한 영역에서 제2 수직 커패시터 구조체(VCS2)가 형성될 수 있다. 다만, 도 5의 제1 수직 커패시터 구조체(VCS1)와 달리, 제2 수직 커패시터 구조체(VCS2)는 제5 더미 공통 소스 라인(DCSL5)을 포함하지 않을 수 있다.
이 경우, 제2 더미 컨택 플러그(DCP2)와 제3 더미 컨택 플러그(DCP3)는 셀 영역(CELL)의 메탈 라인을 통해 전기적으로 서로 연결될 수 있다. 즉, 도 5의 제1 수직 커패시터 구조체(VCS1)의 제2 더미 컨택 플러그(DCP2) 및 제3 더미 컨택 플러그(DCP3)가 제5 더미 공통 소스 라인(DCSL5)을 통해 전기적으로 연결됨에 비하여, 제2 수직 커패시터 구조체(VCS2)의 제2 더미 컨택 플러그(DCP2) 및 제3 더미 컨택 플러그(DCP3)는 셀 영역(CELL)의 메탈 라인을 통해 전기적으로 연결될 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 더미 컨택 플러그들(DCP1~DCP4)의 상부에는 제1 메탈 라인(ML1)이 형성되고, 제1 메탈 라인(ML1)의 상부에는 제2 메탈 라인(ML2)이 형성될 수 있다. 제2 더미 컨택 플러그(DCP2) 및 제3 더미 컨택 플러그(DCP3)는 제2 방향(Y축 방향)을 따라 연장된 제2 메탈 라인(ML2)을 통해 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것이며, 제1 메탈 라인(ML1)이 제2 방향(Y축 방향)을 따라 연장되고, 제2 더미 컨택 플러그(DCP2) 및 제3 더미 컨택 플러그(DCP3)는 제1 메탈 라인(ML1)에 의하여 전기적으로 연결될 수도 있다. 메탈 라인에 의하여 전기적으로 연결됨에 따라, 제2 더미 컨택 플러그(DCP2) 및 제3 더미 컨택 플러그(DCP3)는 제5 더미 공통 소스 라인(DCSL5) 없이도 수직 커패시터(VC)의 전극으로 기능할 수 있다.
도 9는 도 3의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다. 도 9는 도 8의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 3 및 도 9를 참조하면, 외부 패드 본딩 영역(PA) 중 제2 입출력 패드(306_2)가 배치된 영역을 제외한 영역에서 제3 수직 커패시터 구조체(VCS3)가 형성될 수 있다. 다만, 도 8의 제2 수직 커패시터 구조체(VCS2)와 달리, 제3 수직 커패시터 구조체(VCS3)는 더미 컨택 플러그들(DCP2, DCP3)을 전기적으로 연결하는 메탈 라인 및 제5 더미 공통 소스 라인(DCSL5)을 모두 포함할 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 제2 및 제 3 더미 컨택 플러그(DCP2, DCP3)의 일단들은 제5 더미 공통 소스 라인(DCSL5)에 의하여 서로 전기적으로 연결되고, 타단들은 제2 메탈 라인(ML2)을 통해 서로 전기적으로 연결될 수 있다. 제2 및 제 3 더미 컨택 플러그(DCP2, DCP3)은 서로 더욱 안정적으로 연결될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이고, 도 11은 도 10의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다. 도 10 및 도 11은 각각 도 3의 평면도 및 도 5의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 10 및 도 11을 참조하면, 외부 패드 본딩 영역(PA) 중 제2 입출력 패드(306_2)가 배치된 영역을 제외한 영역에서 제4 수직 커패시터 구조체(VCS4)가 형성될 수 있다. 제4 수직 커패시터 구조체(VCS4)의 더미 컨택 플러그들(DCP1~DCP4) 중 적어도 일부는 상부 절연막(301)의 하면에 배치된 제3 도전층(306_3)과 전기적으로 연결될 수 있다.
예를 들어, 도 11에 도시된 바와 같이, 제5 더미 공통 소스 라인(DCSL5)과 제3 도전층(306_3) 사이에는 네트워크 컨택 플러그(NCP)가 형성될 수 있다. 네트워크 컨택 플러그(NCP)는 상부 절연막(301)을 관통하여 제5 더미 공통 소스 라인(DCSL5)과 제3 도전층(306_3)을 전기적으로 연결할 수 있다. 네트워크 컨택 플러그(NCP)는 제3 도전층(306_3)과 별개의 공정 단계를 통하여 형성될 수 있으며, 또는 제3 도전층(306_3)과 동일한 공정 단계에서 형성될 수도 있다.
일 실시 예에 있어서, 제3 도전층(306_3)을 통하여 제1 전압 레벨(V1, 도 6 참조)이 제2 및 제 3 더미 컨택 플러그들(DCP2, DCP3)에 제공될 수 있다. 즉, 제3 도전층(306_3)은 제4 수직 커패시터 구조체(VCS4)에 대한 네트워크로 활용될 수 있다. 이 경우, 주변 회로 영역(PERI)의 제2 도전 라인(CL2, 도 6 참조)에는 제1 전압이 제공되지 않을 수 있거나, 또는 제2 도전 라인(CL2) 및 이에 전기적으로 연결된 게이트 패턴GP) 등이 형성되지 않을 수도 있다. 또한, 실시 예들에 따라, 제3 도전층(306_3)을 통하여 각종 전압 레벨이나 파워 등이 제4 수직 커패시터 구조체(VCS4)에 제공될 수도 있다.
도 12는 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이고, 도 13은 도 12의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 일 예이다. 도 12 및 도 13은 각각 도 10의 평면도 및 도 11의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 12 및 도 13을 참조하면, 외부 패드 본딩 영역(PA) 중 제2 입출력 패드(306_2)가 배치된 영역을 제외한 영역에서 제5 수직 커패시터 구조체(VCS5)가 형성될 수 있다. 도 11의 제4 수직 커패시터 구조체(VCS4)와 달리, 제5 수직 커패시터 구조체(VCS5)는 제5 더미 공통 소스 라인(DCSL5, 도 11 참조)을 구비하지 않을 수 있다. 제5 수직 커패시터(VCS5)의 더미 컨택 플러그들(DCP1~DCP4) 중 적어도 일부는 상부 절연막(301)의 적어도 일부를 관통하여 제3 도전층(306_3)과 전기적으로 연결될 수 있다.
예를 들어, 도 13에 도시된 바와 같이, 제1 및 제2 네트워크 컨택 플러그(NCP1, NCP2)가 제3 도전층(306_3)의 상면에서 제4 및 제6 더미 공통 소스 라인(DCSL4, DCSL6) 사이에 형성될 수 있다. 제3 및 제4 더미 컨택 플러그(DCP3, DCP4)는 각각 제1 및 제2 네트워크 컨택 플러그(NCP1, NCP2)를 통하여 제3 도전층(306_3)에 연결될 수 있다. 이에 따라, 제3 도전층(306_3)은 제5 수직 커패시터 구조체(VCS5)에 대한 네트워크로 활용될 수 있으며, 제1 전압 레벨(V1) 등이 제2 및 제 3 더미 컨택 플러그들(DCP2, DCP3)에 제공될 수 있다.
도 14는 도 12의 Ⅱ-Ⅱ'선을 따라 자른 단면도의 다른 예이다. 도 14는 도 13의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 14를 참조하면, 외부 패드 본딩 영역(PA) 중 제2 입출력 패드(306_2)가 배치된 영역을 제외한 영역에서 제6 수직 커패시터 구조체(VCS6)가 형성될 수 있다. 다만, 도 13의 제5 수직 커패시터 구조체(VCS5)와 달리, 제6 수직 커패시터 구조체(VCS6)는 더미 컨택 플러그들(DCP1~DCP4)은 모두 동일한 높이로 형성될 수 있다.
예를 들어, 제3 도전층(306_3)에 전기적으로 연결되는 제2 및 제3 더미 컨택 플러그들(DCP2, DCP3)은 제1 및 제4 더미 컨택 플러그들(DCP1, DCP4)과 동일한 높이로 형성될 수 있다. 이 경우, 제2 더미 컨택 플러그(DCP2)는 제1 및 제3 네트워크 컨택 플러그들(NCP1, NCP3)를 통하여 제3 도전층(306_3)에 연결되고, 제3 더미 컨택 플러그(DCP3)는 제2 및 제4 네트워크 컨택 플러그들(NCP2, NCP4)를 통하여 제3 도전층(306_3)에 연결될 수 있다.
제3 및 제4 네트워크 컨택 플러그(NCP3, NCP4)는 더미 공통 소스 라인들(DCSL4, DCSL6)과 동일한 높이에서 형성되고, 제1 및 제2 네트워크 컨택 플러그(NCP1, NCP2)는 각각 제3 및 제4 네트워크 컨택 플러그(NCP3, NCP4)의 하면에 형성될 수 있다. 다만, 이는 예시적인 것이며, 제1 및 제3 네트워크 컨택 플러그(NCP1, NCP3)는 일체로 형성될 수 있고, 제2 및 제4 네트워크 컨택 플러그(NCP2, NCP4)도 일체로 형성될 수 있다.
한편, 도 1 내지 도 14에서는, 제2 입출력 패드(306_2)와 중첩되지 않는 영역에서 수직 커패시터(VC)의 전극이 형성되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 도 15 및 도 16에서 설명될 바와 같이, 제2 입출력 패드(306_2)와 중첩되는 영역에서도 수직 커패시터(VC)의 전극이 형성될 수 있다.
도 15은 본 발명의 다른 실시 예에 따른 도 3의 R 영역의 일 예를 보여주는 평면도이고, 도 16은 도 15의 Ⅰ-Ⅰ'선을 따라 자른 단면도의 일 예이다. 도 15 및 도 16은 각각 도 3의 평면도 및 도 4의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 15 및 도 16을 참조하면, 외부 패드 본딩 영역(PA)에 제7 수직 커패시터 구조체(VCS7)가 형성될 수 있다. 제7 수직 커패시터 구조체(VCS7)를 구성하는 더미 공통 소스 라인들(DCSL1~DCSL3) 및 더미 컨택 플러그들(DCP1~DCP3) 중 적어도 일부는 평면에서 볼 때에 제2 입출력 패드(306_2)와 중첩될 수 있다.
예를 들어, 제7 수직 커패시터 구조체(VCS7)는 제1 내지 제3 더미 공통 소스 라인들(DCSL1~DCSL3) 및 이에 연결된 제1 내지 제3 더미 컨택 플러그(DCP1~DCP3)을 포함할 수 있다. 제1 내지 제3 더미 공통 소스 라인들(DCSL1~DCSL3)은 서로 전기적으로 이격되며, 제4 더미 공통 소스 라인(DCSL4) 및 공통 소스 라인(CSL) 사이에 배치될 수 있다.
수직 커패시터(VC)의 전극으로 사용되는 제3 더미 컨택 플러그(DCP3) 및 이에 연결된 제3 더미 공통 소스 라인(DCSL3)은 평면에서 볼 때에 제2 입출력 패드(306_2)와 완전히 중첩될 수 있다. 또한, 수직 커패시터(VC)의 전극으로 사용되는 제2 더미 컨택 플러그(DCP2) 및 이에 연결된 제2 더미 공통 소스 라인(DCSL2)의 적어도 일부는 평면에서 볼 때에 제2 입출력 패드(306_2)와 중첩될 수 있다. 다만, 이는 예시적인 것이며, 제2 더미 컨택 플러그(DCP2) 및 이에 연결된 제2 더미 공통 소스 라인(DCSL2)은 완전히 제2 입출력 패드(306_2)와 중첩될 수도 있다.
이와 같이, 외부 패드 본딩 영역(PA) 중 입출력 패드(306_2)가 형성된 영역에서도 본 발명의 실시 예에 따른 수직 커패시터 구조체가 형성될 수 있다.
한편, 수직 커패시터 구조체를 구성하는 더미 공통 소스 라인들(DCSL) 및 더미 컨택 플러그들(DCP)의 배치는 다양하게 변형될 수 있다. 이하의 도 17 내지 도 19에서는, 본 발명의 실시 예에 따른 다양한 배치 방법이 좀 더 자세히 설명될 것이다.
도 17 내지 도 19는 본 발명의 일 실시 예에 따른 도3의 R 영역의 일 예를 보여주는 도면들이다. 도 17 내지 도 19는 도 3의 평면도와 유사하다. 따라서, 동일하거나 유사한 구성 요소는 동일하거나 유사한 참조 번호로 표기될 것이며, 중복되는 설명은 이하 생략될 것이다.
도 17을 참조하면, 제2 입출력 패드(306_2)가 형성된 영역을 제외한 대부분의 영역에 수직 커패시터(VC)를 구성하는 더미 공통 소스 라인들(DCSL) 및 더미 컨택 플러그들(DCP)이 형성될 수 있다.
예를 들어, 제2 입출력 패드(306_2) 및 공통 소스 라인(CSL) 사이의 영역에서, 수직 커패시터(VC)를 구성하는 더미 공통 소스 라인들(DCSL1) 및 이에 연결된 더미 컨택 플러그들(DCP)이 제1 방향(X축 방향)을 따라 배치될 수 있다. 또한, 제1 방향을 따라 배치된 제2 입출력 패드들(306_2) 사이의 영역에서, 수직 커패시터(VC)를 구성하는 더미 공통 소스 라인들(DCSL) 및 이에 연결된 더미 컨택 플러그들(DCP)이 배치될 수 있다. 또한, 하나의 더미 공통 소스 라인들(DCSL)은 하나의 더미 컨택 플러그(DCP)에 연결될 수 있다.
도 18을 참조하면, 제2 입출력 패드(306_2)는 평면에서 볼 때에 더미 공통 소스 라인(DCSL)과 완전히 중첩되지 않을 수 있다. 예를 들어, 제2 입출력 패드(306_2)는 평면에서 볼 때에 공통 소스 라인(CSL)과 적어도 일부가 중첩하되, 더미 공통 소스 라인(DCSL)과는 완전히 중첩되지 않을 수 있다. 제2 입출력 패드(306_2)와 연결되는 제2 입출력 컨택 플러그들(303)은 공통 소스 라인(CSL)의 일 측에서 제1 방향(X축 방향)을 따라 배치될 수 있다.
도 19를 참조하면, 제2 입출력 패드(306_2)는 평면에서 볼 때에 더미 공통 소스 라인(DCSL)과 일부가 중첩될 수 있다. 예를 들어, 제2 입출력 패드(306_2)는 평면에서 볼 때에 공통 소스 라인(CSL)과 일부가 중첩하고, 더미 공통 소스 라인(DCSL)과도 일부가 중첩될 수 있다.
한편, 도 1 내지 도 19에서, 불휘발성 메모리 장치(100)는 한 개의 하부 칩과 한 개의 상부 칩이 본딩 방식으로 결합되어 형성된 것으로 설명되었다. 다만, 이는 예시적인 것이며, 불휘발성 메모리 장치(100)는 한 개의 하부 칩에 두 개 이상의 상부 칩이 본딩 방식에 의하여 결합된 구조일 수도 있다. 이하에서는, 이에 대해서 좀 더 자세히 설명될 것이다.
도 20 및 도 21은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치(500)의 일 예를 보여주는 단면도이다. 도 20은 도 4의 단면도와 유사하고, 도 21은 도 5의 단면도와 유사하다. 따라서, 동일하거나 유사한 구성요소는 동일하거나 유사한 참조 번호를 사용하여 표기되며, 반복되는 설명은 이하 생략될 것이다.
먼저 도 20을 참조하면, 불휘발성 메모리 장치(500)가 두 개의 상부 칩들을 포함하도록 구현될 수 있다. 이 경우, 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩을 각각 제조한 후에, 상기 제1 상부 칩, 제2 상부 칩 및 하부 칩을 본딩 방식에 의해 서로 연결함으로써 불휘발성 메모리 장치(500)가 제조될 수 있다. 제1 상부 칩은 반전(反轉)하여 하부 칩에 본딩 방식으로 연결될 수 있고, 제2 상부 칩도 반전하여 제1 상부 칩에 본딩 방식으로 연결될 수 있다.
제1 및 제2 셀 영역(CELL1, CELL2)은 각각 적어도 하나의 메모리 블록을 포함할 수 있다. 제1 셀 영역(CELL1)은 X축 방향 및 Y 축 방향을 따라 연장된 플레이트 형상의 공통 소스 라인(CSL)을 포함할 수 있다. 공통 소스 라인(CSL)은 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
공통 소스 라인(CSL)의 상면에 Z축 방향을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
마찬가지로, 제2 셀 영역(CELL2)은 공통 소스 라인(CSL)을 포함하며, Z축 방향을 따라 복수의 워드라인들(431-438: 430)이 적층될 수 있다. 제1 및 제2 셀 영역(CELL1, CELL2) 각각에는 복수의 채널 구조체(CH)들이 형성될 수 있다. 일 실시 예에 있어서, A1에 도시된 바와 같이, 채널 구조체(CH)는 비트라인 본딩 영역(BLBA)에 제공되며, Z축 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 채널층은 비트라인 본딩 영역(BLBA)에서 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈 배선(360c)은 비트라인일 수 있으며, 상기 제1 메탈 배선(350c)을 통해 상기 채널 구조체(CH)에 연결될 수 있다. 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시 예에 있어서, A2에 도시된 바와 같이, 채널 구조체(CH)는 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수도 있다. 예를 들어, 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 하부 채널(LCH)은 Z축 방향으로 연장되어 공통 소스 라인(320) 및 하부 워드라인들(331, 332)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(333~338)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(500)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
A2에 도시된 바와 같이 채널 구조체(CH)가 하부 채널(LCH) 및 상부 채널(UCH)을 포함하도록 형성된 경우, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(332) 및 워드라인(333)은 더미 워드라인일 수 있다. 이 경우, 더미 워드라인에 연결된 메모리 셀들에는 데이터가 저장되지 않을 수 있다. 또는, 더미 워드라인에 연결된 메모리 셀들에 대응하는 페이지들(page)의 개수는 일반적인 워드라인에 연결된 메모리 셀들에 대응하는 페이지들의 개수보다 적을 수 있다. 더미 워드라인에 인가되는 전압 레벨은 일반적인 워드라인에 인가되는 전압 레벨과 다를 수 있으며, 이에 따라 하부 채널(LCH)과 상부 채널(UCH) 간의 불균일한 채널 폭이 메모리 장치의 동작에 미치는 영향을 감소시킬 수 있다.
한편, A2에서, 하부 채널(LCH)이 관통하는 하부 워드라인들(331, 332)의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들(333~338)의 개수보다 적은 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 다른 예로, 하부 채널(LCH)을 관통하는 하부 워드라인들의 개수가 상부 채널(UCH)이 관통하는 상부 워드라인들의 개수와 동일하거나 더 많도록 형성될 수도 있다. 또한, 이상에서 설명된 제1 셀 영역(CELL1)에 배치된 채널 구조체(CH)의 구조 및 연결 관계는 제2 셀 영역(CELL2)에 배치된 채널 구조체(CH)에도 동일하게 적용될 수 있다.
비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)에는 제1 관통 전극(THV1)이 제공되고, 제2 셀 영역(CELL2)에는 제2 관통 전극(THV2)이 제공될 수 있다. 도 20에 도시된 바와 같이, 제1 관통 전극(THV1)은 공통 소스 라인(CSL)을 관통할 수 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV2)도 제1 관통 전극(THV1)과 동일한 형태 및 구조로 제공될 수 있다.
일 실시 예에 있어서, 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 메탈 패턴(372d) 및 제2 관통 메탈 패턴(472d)을 통해 전기적으로 연결될 수 있다. 제1 관통 메탈 패턴(372d)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 하단에 형성될 수 있고, 제2 관통 메탈 패턴(472d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 상단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈 배선(350c) 및 제2 메탈 배선(360c)과 전기적으로 연결될 수 있다. 제1 관통 전극(THV1)과 제1 관통 메탈 패턴(372d) 사이에 하부 비아(371d)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 메탈 패턴(472d) 사이에 상부 비아(471d)가 형성될 수 있다. 제1 관통 메탈 패턴(372d)과 제2 관통 메탈 패턴(472d)은 본딩 방식으로 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 제1 셀 영역(CELL1)의 워드라인들(330)은 X축 방향을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)과 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈 배선(350b)과 제2 메탈 배선(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 제1 셀 영역(CELL1)의 상부 본딩 메탈(370b)과 주변 회로 영역(PERI)의 상부 본딩 메탈(270b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 제2 셀 영역(CELL2)의 워드라인들(430)은 X축 방향을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)과 연결될 수 있다. 셀 컨택 플러그들(440)은 제2 셀 영역(CELL2)의 상부 메탈 패턴, 제1 셀 영역(CELL1)의 하부 메탈 패턴 및 상부 메탈 패턴, 그리고 셀 컨택 플러그(348)를 통하여 주변 회로 영역(PERI)과 연결될 수 있다.
외부 패드 본딩 영역(PA)에서, 제1 셀 영역(CELL1)의 하부에는 하부 메탈 패턴(371e)이 형성될 수 있고, 제2 셀 영역(CELL2)의 상부에는 상부 메탈 패턴(472a)이 형성될 수 있다. 제1 셀 영역(CELL1)의 하부 메탈 패턴(371e) 및 제2 셀 영역(CELL2)의 상부 메탈 패턴(472a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 마찬가지로, 제1 셀 영역(CELL1)의 상부에는 상부 메탈 패턴(372a)이 형성될 수 있고, 주변 회로 영역(PERI)의 상부에는 상부 메탈 패턴(272a)가 형성될 수 있다. 제1 셀 영역(CELL1)의 상부 메탈 패턴(372a) 및 주변 회로 영역(PERI)의 상부 메탈 패턴(272a)은 본딩 방식에 의해 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그들(380, 480)이 배치될 수 있다. 공통 소스 라인 컨택 플러그들(380, 480)은 금속, 금속 화합물, 또는 도핑된 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380)는 공통 소스 라인(320)과 전기적으로 연결되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480)는 공통 소스 라인(420)과 전기적으로 연결될 수 있다. 제1 셀 영역(CELL1)의 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈 배선(350a)과 제2 메탈 배선(360a)이 차례로 적층되고, 제2 셀 영역(CELL2)의 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈 배선(450a)과 제2 메탈 배선(460a)이 차례로 적층될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 405, 406)이 배치될 수 있다. 도 20을 참조하면, 하부 절연막(201)이 제1 기판(210)의 하면을 덮을 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
제3 기판(410)의 상부에는 제3 기판(410)의 상면을 덮는 상부 절연막(401)이 형성될 수 있다. 상부 절연막(401) 상에는 제2 입출력 패드(405) 및/ 또는 제3 입출력 패드(406)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그들(403, 303)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결되고, 제3 입출력 패드(406)는 제3 입출력 컨택 플러그들(404, 304)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a) 중 적어도 하나와 연결될 수 있다.
일 실시 예에 있어서, 입출력 컨택 플러그가 배치되는 영역에는 제3 기판(410)이 배치되지 않을 수 있다. 예를 들어, B에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 기판(410)의 상면에 평행한 방향에서 제3 기판(410)과 분리되며, 제2 셀 영역(CELL2)의 층간 절연층(415)을 관통하여 제3 입출력 패드(406)에 연결될 수 있다. 이 경우, 제3 입출력 컨택 플러그(404)는 다양한 공정으로 형성될 수 있다.
예시적으로, B1에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 커지도록 형성될 수 있다. 즉, A1에서 설명된 채널 구조체(CH)의 직경은 상부 절연막(401)으로 갈수록 작아지도록 형성됨에 반하여, 제3 입출력 컨택 플러그(404)의 직경은 상부 절연막(401)으로 갈수록 커지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)이 본딩 방식으로 결합된 후에 형성될 수 있다.
또한, 예시적으로, B2에 도시된 바와 같이, 제3 입출력 컨택 플러그(404)는 제3 방향(Z축 방향)으로 연장되며, 상부 절연막(401)으로 갈수록 직경이 작아지도록 형성될 수 있다. 즉, 제3 입출력 컨택 플러그(404)의 직경은 채널 구조체(CH)와 마찬가지로 상부 절연막(401)으로 갈수록 작아지도록 형성될 수 있다. 예를 들어, 제3 입출력 컨택 플러그(404)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성될 수 있다.
다른 실시 예에 있어서, 입출력 컨택 플러그는 제3 기판(410)과 오버랩 되도록 배치될 수도 있다. 예를 들어, C에 도시된 바와 같이, 제2 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)의 층간 절연층(415)을 제3 방향(Z축 방향)으로 관통하여 형성되되, 제3 기판(410)을 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, 제2 입출력 컨택 플러그(403)와 제2 입출력 패드(405)의 연결 구조는 다양한 방식으로 구현될 수 있다.
예시적으로, C1에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 제2 입출력 컨택 플러그(403)는 제3 기판(410)에 형성된 개구부(408)를 통하여 직접 제2 입출력 패드(405)에 연결될 수 있다. 이 경우, C1에서 도시된 바와 같이, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 커지도록 형성될 수 있다. 다만, 이는 예시적인 것이며, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다.
예시적으로, C2에 도시된 바와 같이, 제3 기판(410)을 관통하는 개구부(408)가 형성되고, 개구부(408) 내에는 컨택(407)이 형성될 수 있다. 컨택(407)의 일 단부는 제2 입출력 패드(405)에 연결되고, 다른 단부는 제2 입출력 컨택 플러그(403)에 연결될 수 있다. 이에 따라, 제2 입출력 컨택 플러그(403)가 개구부(408) 내의 컨택(407)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다. 이 경우, C2에 도시된 바와 같이, 컨택(407)의 직경은 제2 입출력 패드(405)로 갈수록 커지고, 제2 입출력 컨택 플러그(403)의 직경은 제2 입출력 패드(405)로 갈수록 작아지도록 형성될 수도 있다. 예를 들어, 제3 입출력 컨택 플러그(403)는 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 전에 셀 컨택 플러그들(440)과 함께 형성되고, 컨택(407)은 제2 셀 영역(CELL2)과 제1 셀 영역(CELL1)의 본딩 결합 후에 형성될 수 있다.
또한, 예시적으로, C3에 도시된 바와 같이, 제3 기판(410)의 개구부(408)의 상면에는 C2에 비하여 스토퍼(stopper, 409)가 더 형성될 수도 있다. 스토퍼(409)는 공통 소스 라인(420)과 동일한 층에 형성된 메탈 배선일 수 있다. 다만, 이는 예시적인 것이며, 스토퍼(409)는 워드라인들(430) 중 적어도 하나와 동일한 층에 형성된 메탈 배선일 수도 있다. 제2 입출력 컨택 플러그(403)는 컨택(407) 및 스토퍼(409)를 통하여 제2 입출력 패드(405)에 전기적으로 연결될 수 있다.
한편, 제2 셀 영역(CELL2)의 제2 및 제3 입출력 컨택 플러그(403, 404)와 유사하게, 제1 셀 영역(CELL1)의 제2 및 제3 입출력 컨택 플러그(303, 304)는 각각 하부 메탈 패턴(371e)으로 갈수록 직경이 작아지거나, 또는 하부 메탈 패턴(371e)으로 갈수록 직경이 커지도록 형성될 수 있다.
한편, 실시 예들에 따라, 제3 기판(410)에는 슬릿(slit, 411)이 형성될 수 있다. 예를 들어, 슬릿(411)은 외부 패드 본딩 영역(PA)의 임의의 위치에 형성될 수 있다. 일 예로, D에 도시된 바와 같이, 슬릿(411)은 평면에서 봤을 때에 제2 입출력 패드(405)와 셀 컨택 플러그들(440) 사이에 위치할 수 있다. 다만, 이는 예시적인 것이며, 평면에서 봤을 때에, 제2 입출력 패드(405)가 슬릿(411)과 셀 컨택 플러그들(440) 사이에 위치하도록, 슬릿(411)이 형성될 수도 있다.
예시적으로, D1에 도시된 바와 같이, 슬릿(411)은 제3 기판(410)을 관통하도록 형성될 수 있다. 슬릿(411)은, 예를 들어, 개구부(408)를 형성할 때에 제3 기판(410)이 미세하게 갈라지는 것을 방지하는 용도로 사용될 수 있다. 다만, 이는 예시적인 것이며, 슬릿(411)은 제3 기판(410)의 두께에 대해 약 60~70% 정도의 깊이로 형성될 수도 있다.
또한, 예시적으로, D2에 도시된 바와 같이, 슬릿(411) 내에는 도전 물질(412)이 형성될 수도 있다. 도전 물질(412)은, 예를 들어, 외부 패드 본딩 영역(PA) 내의 회로 소자들의 구동 중에 발생한 누설 전류를 외부로 방전(discharge)하기 위한 용도로 사용될 수 있다. 이 경우, 도전 물질(412)은 외부의 접지 라인에 연결될 수도 있다.
또한, 예시적으로, D3에 도시된 바와 같이, 슬릿(411) 내에는 절연 물질(413)이 형성될 수도 있다. 절연 물질(413)은, 예를 들어, 외부 패드 본딩 영역(PA)에 배치된 제2 입출력 패드(405) 및 제2 입출력 컨택 플러그(403)를 워드라인 본딩 영역(WLBA)과 전기적으로 분리하기 위하여 형성될 수 있다. 슬릿(411) 내에 절연 물질(413)을 형성함으로써, 제2 입출력 패드(405)를 통하여 제공되는 전압이 워드라인 본딩 영역(WLBA) 내의 제3 기판(410) 상에 배치된 메탈층에 영향을 미치는 것을 차단할 수 있다.
한편, 실시 예들에 따라, 제1 내지 제3 입출력 패드(205, 405, 406)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제3 기판(410)의 상부에 배치되는 제2 입출력 패드(405)만을 포함하거나, 또는 상부 절연막(401)의 상부에 배치되는 제3 입출력 패드(406)만을 포함하도록 구현될 수 있다.
한편, 실시 예들에 따라, 제1 셀 영역(CELL1)의 제2 기판(310) 및 제2 셀 영역(CELL2)의 제3 기판(410) 중 적어도 하나는 희생 기판으로 사용될 수 있으며, 본딩 공정 이전 또는 이후에 완전히 또는 일부만 제거될 수 있다. 기판 제거 이후에 추가막이 적층될 수 있다. 예를 들어, 제1 셀 영역(CELL1)의 제2 기판(310)은 주변 회로 영역(PERI)과 제1 셀 영역(CELL1)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(320)의 상면을 덮는 절연막 또는 연결을 위한 도전막이 형성될 수 있다. 이와 유사하게, 제2 셀 영역(CELL2)의 제3 기판(410)은 제1 셀 영역(CELL1)과 제2 셀 영역(CELL2)의 본딩 이전 또는 이후에 제거될 수 있으며, 공통 소스 라인(420)의 상면을 덮는 상부 절연막(401) 또는 연결을 위한 도전막이 형성될 수 있다.
도 21을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(500)는 공통 소스 라인(CSL)과 동일하 높이 레벨에 배치된 더미 공통 소스 라인들(DCSL4~DCSL6)을 포함할 수 있다. 더미 공통 소스 라인들(DCSL4~DCSL6)은 제2 셀 영역(CELL2)에 형성된 더미 컨택 플러그들(DCP1~DCP4) 및 제1 셀 영역(CELL1)에 형성된 더미 컨택 플러그들(DCP5~DCP8)에 전기적으로 연결되며, 주변 회로 영역(PERI)에 형성된 회로 소자와 함께 제8 수직 커패시터 구조체(VCS8)를 형성할 수 있다. 이 경우, 제8 수직 커패시터 구조체(VCS8)를 구성하는 수직 커패시터 전극의 Z축 방향의 길이는 적층되는 칩의 개수에 비례하여 길어질 수 있다. 따라서, 적층되는 칩의 개수가 많아지는 경우, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(500)는 더욱 큰 용량의 커패시턴스를 제공할 수 있다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 주변회로
121: 로우 디코더
122: 페이지 버퍼 유닛
123: 컨트롤 로직
124: 전압 발생기
201: 하부 절연막
203: 제1 입출력 컨택 플러그
205: 제1 입출력 패드 (=PX 입출력 패드)
210: 제1 기판
215: 층간 절연막
220a, 220b, 220c: 회로 소자
230a, 230b, 230c, 230d: 제1 메탈 배선
240a, 240b, 240c, 240d: 제2 메탈 배선
252: 상부 메탈 패턴
270a: 상부 본딩 메탈
270b: 상부 본딩 메탈
270c: 상부 본딩 메탈
271d, 272d: 상부 본딩 메탈
301: 상부 절연막
303: 제2 입출력 컨택 플러그
305: 제2 입출력 패드
306_1: 제1 도전층
306_2: 제2 도전층, 제2 입출력 패드
320: 제2 기판
331~338; 330: 워드 라인들
341~347; 340: 셀 컨택 플러그들
350a, 350b, 350c: 제1 메탈 배선
360a, 360b, 360c: 제2 메탈 배선
360c: 비트 라인
372a: 상부 메탈 패턴
370a, 370b, 370c: 상부 본딩 메탈
380: 공통 소스 라인 컨택 플러그
392: 상부 메탈 패턴
CSL: 공통 소스 라인
DCSL: 더미 공통 소스 라인
CELL: 셀 영역
PERI: 주변회로 영역
UMP: 수동소자 영역(PE)에 속하는 상부 메탈 패턴
DCP: 더미 컨택 플러그
DPX: 더미 패드
CL: 도전 라인
LC: 하부 컨택
VC: 수직 커패시터
VR: 수직 저항

Claims (10)

  1. 주변 회로가 형성된 제1 칩; 및
    상기 제1 칩 상에 적층되며, 메모리 블록들을 포함하는 제2 칩을 포함하며,
    상기 제2 칩은,
    제1 및 제2 방향을 따라 연장된 플레이트 형상의 공통 소스 라인;
    상기 공통 소스 라인과 동일한 높이 레벨에 배치된 제1 및 제2 더미 공통 소스 라인들;
    상기 공통 소스 라인 및 상기 제1 및 제2 더미 공통 소스 라인들을 덮는 상부 절연막;
    상기 제3 방향을 따라 연장되며, 상기 제1 및 제2 더미 공통 소스 라인들에 각각 전기적으로 연결되어 수직 커패시터의 전극으로 사용되는 제1 및 제2 더미 컨택 플러그들을 포함하는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 상부 절연막 상에 형성된 입출력 패드;
    상기 공통 소스 라인에 대하여 수직한 제3 방향을 따라 연장되며, 상기 입출력 패드에 전기적으로 연결된 입출력 컨택 플러그를 더 포함하며,
    상기 입출력 컨택 플러그와 상기 제1 및 제2 더미 컨택 플러그들은 동일한 모양으로 형성되는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 더미 컨택 플러그는 상기 입출력 패드와 평면에서 볼 때에 중첩하는 불휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 더미 컨택 플러그와 연결된 상기 제1 더미 공통 소스 라인들의 적어도 일부는 상기 입출력 패드와 평면에서 볼 때에 중첩하는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 공통 소스 라인과 동일한 높이 레벨에 배치된 제3 더미 공통 소스 라인; 및
    상기 제3 방향을 따라 연장되어 수직 커패시터의 전극으로 사용되는 제3 및 제4 더미 컨택 플러그들을 더 포함하며,
    상기 제3 더미 컨택 플러그는 상기 제2 더미 공통 소스 라인에 전기적으로 연결되고, 상기 제4 더미 컨택 플러그는 상기 제3 더미 공통 소스 라인에 전기적으로 연결된 불휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 입출력 패드와 동일한 높이 레벨에서 형성되며, 상기 입출력 패드와 전기적으로 이격된 도전층; 및
    상기 상부 절연막을 관통하여 상기 도전층과 상기 제2 더미 공통 소스 라인을 전기적으로 연결하는 네트워크 컨택 플러그를 더 포함하는 불휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 및 제2 더미 공통 소스 라인들과 상기 제1 및 제2 더미 공통 컨택 플러그들은 평면에서 봤을 때에 상기 입출력 패드와 상기 공통 소스 라인 사이에 배치된 불휘발성 메모리 장치.
  8. 제1 항에 있어서,
    평면에서 봤을 때에, 상기 입출력 패드와 상기 제1 및 제2 더미 공통 소스 라인의 일부는 서로 중첩하고, 상기 입출력 패드와 상기 제1 및 제2 더미 컨택 플러그들은 서로 중첩하지 않는 불휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 제2칩은 반전하여 상기 제1 칩에 적층된 불휘발성 메모리 장치.
  10. 주변회로 영역을 포함하는 제1 칩; 및
    상기 제1 칩 상에 적층되며, 셀 영역을 포함하는 제2 칩을 포함하며,
    상기 제2 칩은
    제1 및 제2 방향을 따라 연장된 플레이트 형상의 공통 소스 라인;
    상기 공통 소스 라인과 동일한 높이 레벨에서 형성되며, 전기적으로 서로 이격된 제1 및 제2 더미 공통 소스 라인들;
    상기 공통 소스 라인의 일 측에 배치되며, 상기 공통 소스 라인에 수직한 제3 방향을 따라 연장되어 입출력 패드로부터 수신된 신호를 상기 제1 칩에 전달하는 입출력 컨택 플러그; 및
    상기 제3 방향을 따라 연장되어 상기 제1 및 제2 더미 공통 소스 라인에 각각 연결되며, 상기 입출력 컨택 플러그와 동일한 모양으로 형성된 제1 및 제2 더미 컨택 플러그들을 포함하는 불휘발성 메모리 장치.
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