CN114551401A - 三维存储器装置及其制造方法 - Google Patents

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Abstract

本申请涉及三维存储器装置及其制造方法。一种三维存储器装置包括：多条行线，其与多个层间介电层在垂直方向上交替地层叠在基板上，并且多条行线中的每一条具有从其侧表面突出的突出部；以及多个通孔，其从基板起在垂直方向上延伸，每个通孔联接至相应的行线的突出部，并且所述多条通孔将多条行线电联接到限定在基板下方的外围电路。

Description

三维存储器装置及其制造方法
技术领域
各个实施方式总体上涉及半导体技术，尤其涉及三维存储器装置及其制造方法。
背景技术
三维存储器装置的优点在于：通过在垂直方向上层叠存储器单元来增加层叠物的数量，可以在相同面积内实现更大容量，从而提供高性能和出色的功率效率。
在三维存储器装置中，可以通过增加要层叠的行线(具体地，字线)的数量来增加集成度。然而，如果行线的数量增加，则用于联接行线和外围电路(具体地，行解码器)的布线的数量增加，因此，集成度会降低。因此，需要一种有效的布线布局方法。
发明内容
各种实施方式涉及提高集成度的三维存储器装置及其制造方法。
在实施方式中，一种三维存储器装置可以包括：多条行线，其与多个层间介电层在垂直方向上交替地层叠在基板上，并且多条行线中的每一条具有从其侧表面突出的突出部；以及多个通孔，其从基板起在垂直方向延上伸，每个通孔联接至相应的行线的突出部，并且所述多条通孔将多条行线电联接到限定于基板下方的外围电路。
在实施方式中，一种用于制造三维存储器装置的方法可以包括：在基板上形成牺牲层，该牺牲层包括多个用于通孔的牺牲图案和用于行线的牺牲图案，该用于行线的牺牲图案具有联接至多个用于通孔的牺牲图案当中的相应的用于通孔的牺牲图案的突出部；形成层间介电层，该层间介电层覆盖用于行线的牺牲图案和联接至用于行线的牺牲图案的用于通孔的牺牲图案，并且具有多个孔，所述多个孔暴露出多个用于通孔的牺牲图案当中的、未联接到用于行线的牺牲图案的用于通孔的牺牲图案；在多个孔中形成多个第一导电图案；重复形成牺牲层、形成层间介电层以及形成多个第一导电图案，以在基板上层叠多个牺牲层、多个层间介电层和多个第一导电图案；以及用导电材料替换多个牺牲层。
在实施方式中，一种三维存储器装置可以包括：多条行线，其与多个层间介电层在垂直方向上交替地层叠在基板上；多条联接线，其直接联接到多条行线，并且分别具有突出超过多条行线的侧表面的突出部；以及多个通孔，其从基板起在垂直方向上延伸并且分别联接到多条联接线的突出部，并将多条行线和限定于基板下方的外围电路电联接。
在实施方式中，一种用于制造三维存储器装置的方法可以包括：在基板上形成牺牲层，该牺牲层包括用于行线的牺牲图案和多个用于通孔的牺牲图案；形成层间介电层，该层间介电层覆盖用于行线的牺牲图案并且具有多个孔，所述多个孔暴露出多个用于通孔的牺牲图案；通过交替地重复形成牺牲层和形成层间介电层，在基板上层叠多个牺牲层和多个层间介电层；形成阶梯式结构，该阶梯式结构暴露出多个牺牲层中的每一个的一部分；在阶梯式结构上形成分别对应于多个牺牲层的多个用于联接线的牺牲图案，并且多个用于联接线的牺牲图案中的每一个将相应牺牲层的用于行线的牺牲图案和多个用于通孔的牺牲图案中的至少一个联接；用导电材料替换多个牺牲层和多个用于联接线的牺牲图案。
在实施方式中，一种用于制造三维存储器装置的方法可以包括：在基板上形成牺牲层；在牺牲层上形成覆盖牺牲层的一部分的层间介电层；通过交替地重复形成牺牲层和形成层间介电层来层叠多个牺牲层和多个层间介电层；在多个层间介电层的附近形成穿过多个牺牲层的多个支撑件；通过在多个牺牲层中形成狭缝，将每个牺牲层中的用于行线的牺牲图案和多个用于通孔的牺牲图案分离；形成暴露出多个牺牲层中的每一个牺牲层的一部分的阶梯式结构；在阶梯式结构上形成分别对应于多个牺牲层的多个用于联接线的牺牲图案，并且多个用于联接线的牺牲图案中的每一个牺牲图案将相应牺牲层的用于行线的牺牲图案和多个用于通孔的牺牲图案中的至少一个联接；以及用导电材料替换多个牺牲层和多个用于联接线的牺牲图案。
附图说明
图1是示意性地例示了根据本公开的实施方式的三维存储器装置的框图。
图2是例示了根据本公开的实施方式的三维存储器装置的一部分的立体图。
图3是例示了图2的行线和通孔的分解立体图。
图4是例示了根据本公开的实施方式的用于制造三维存储器装置的方法的流程图。
图5A至图5F是通过工艺步骤例示根据本公开的实施方式的三维存储器装置的立体图。
图6A至图6F是沿图5A至图5F的线A-A′截取的截面图。
图7是例示了在图5F的步骤处的牺牲层和第一导电图案的立体图。
图8是例示了根据本公开的另一实施方式的三维存储器装置的一部分的立体图。
图9是例示了图8的行线、通孔和联接线的分解立体图。
图10是例示了根据本公开的另一实施方式的用于制造三维存储器装置的方法的流程图。
图11A至图11H是通过工艺步骤例示了根据本公开的另一实施方式的三维存储器装置的立体图。
图12A至图12D是沿图11A至图11D的线B-B′截取的截面图。
图13是例示了图11H中所示的三维存储器装置的牺牲层和用于联接线的牺牲图案的立体图。
图14是例示了根据本公开的又一实施方式的用于制造三维存储器装置的方法的流程图。
图15A至图15G是通过工艺步骤例示了根据本公开的又一实施方式的三维存储器装置的立体图。
图16A至图16C是沿图15A至图15C的线C-C′截取的截面图。
图17是例示了与本公开的实施方式不同的三维存储器装置的立体图。
图18是示意性地例示了包括根据本公开的实施方式的三维存储器装置的存储器系统的框图。
图19是示意性地例示了包括根据本公开的实施方式的三维存储器装置的计算系统的框图。
具体实施方式
通过以下并参照附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
因为描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所示出的事项。贯穿说明书，相似的附图标记指代相似的组件。在描述本公开时，当确定出相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应解释为限于其后列出的手段，除非另外明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一”、“一种”或“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包括误差容限。
另外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是出于将一个组件与另一组件区别开的目的，并非限制组件的物质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术构思内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可以意味着该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”等的位置关系时，除非明确使用术语“直接”或“紧接着”，否则可以在元件A和B之间设置一个或更多个其它元件。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作是可行的。可以单独地或组合地实践各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是示意性地例示了根据本公开的实施方式的三维存储器装置的框图。
参照图1，根据本公开的实施方式的三维存储器装置可以包括存储器单元阵列100和外围电路200。外围电路200可以包括行解码器(X-DEC)210、页缓冲器电路220、控制逻辑230、电压发生器240、列解码器(Y-DEC)250和输入/输出缓冲器(IO缓冲器)260。
存储器单元阵列100可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn中的每一个可以包括多个单元串。每个单元串可以包括层叠在基板上的多个存储器单元。尽管在本说明书中，存储器单元在示例中可以被描述为闪存单元，但是存储器单元的类型不限于此，并且本公开的技术精神可以应用于除了闪存单元之外的其它类型的存储器单元。
存储器单元阵列100可以通过行线RL联接到行解码器210。行线RL可以包括选择线和字线，并且选择线可以包括漏极选择线和源极选择线。存储器单元阵列100可以通过位线BL联接到页缓冲器电路220。行线RL可以联接到相应存储块BLK1至BLKn。位线BL可以共同联接到多个存储块BLK1至BLKn。
行解码器210可以响应于从控制逻辑230提供的行地址RADD而选择存储器单元阵列100的存储块BLK1至BLKn当中的任何一个。行解码器210可以向联接至被选存储块的行线RL传送来自电压发生器240的操作电压，例如，编程电压(Vpgm)、通过电压(Vpass)和读取电压(Vread)。
页缓冲器电路220可以包括通过位线BL联接到存储器单元阵列100的多个页缓冲器PB。依据操作模式，页缓冲器PB可以用作写入驱动器或读出放大器。在编程操作中，页缓冲器PB可以锁存通过输入/输出缓冲器260和列解码器250接收到的数据DATA，并且可以响应于来自控制逻辑230的控制信号而向位线BL施加用于将数据DATA存储在被选存储器单元中所需的电压。在读取操作中，页缓冲器PB可以通过位线BL读取被选存储器单元中所存储的数据DATA，并且可以通过列解码器250和输入/输出缓冲器260将所读取的数据DATA输出到外部元件。
控制逻辑230可以向行解码器210输出通过输入/输出缓冲器260接收的地址ADD中的行地址RADD，并且可以向列解码器250输出通过输入/输出缓冲器260接收的地址ADD中的列地址CADD。控制逻辑230可以响应于通过输入/输出缓冲器260接收的命令CMD而控制页缓冲器电路220和电压发生器240访问被选存储器单元。
电压发生器240可以生成存储器装置中所需的各种电压。例如，电压发生器240可以生成编程电压、通过电压、选择读取电压和未选读取电压。列解码器250可以响应于来自控制逻辑230的列地址CADD而将编程数据输入到页缓冲器电路220。
随着其中安装有存储器装置的电子产品的尺寸减小，不断地要求减小存储器装置的尺寸。随着由于对高容量的需求而导致行线RL的数量增加，联接行线RL和行解码器210的布线数量也在增加。为了抑制由于布线数量的增加而导致存储器装置尺寸的增加，并且为了增加集成度，需要一种有效的布线布局方法。
在下文中，在附图中，将从基板的顶表面垂直突出的方向定义为垂直方向VD，并且将平行于基板的顶表面并且彼此交叉的两个方向分别定义为第一方向FD和第二方向SD。例如，第一方向FD可以对应于行线的延伸方向，并且第二方向SD可以对应于位线的延伸方向。第一方向FD和第二方向SD可以彼此基本上垂直地交叉。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
图2是例示了根据本公开的实施方式的三维存储器装置的一部分的立体图，并且图3是例示了图2的行线和通孔的分解立体图。
参照图2和图3，根据本公开的实施方式的三维存储器装置可以包括在垂直方向VD上与多个层间介电层12交替地层叠在第一基板10上的多条行线RL。多条行线RL和多个层间介电层中的每一个具有从其侧表面突出的突出部PP。从第一基板10的顶表面起在垂直方向VD上延伸的多个通孔VIA分别联接到多条行线RL的突出部PP。多个通孔VIA将多条行线RL电联接至限定在第一基板10下方的外围电路200。
更详细地，根据本公开的实施方式的三维存储器装置可以包括单元部CELL和设置在单元部CELL下方的外围电路部PERI。根据本公开的实施方式的三维存储器装置可以具有PUC(单元下外围)结构。
单元部CELL可以包括第一基板10、在第一基板10上与多个层间介电层12交替地层叠的多条行线RL、穿过多个层间介电层12和多条行线RL的垂直沟道CH、以及分别联接到多条行线RL的多个通孔VIA。
第一基板10可以包括在其表面上形成有介电层的半导体层。半导体层可以包括例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。介电层可以用来将行线RL当中的最下端的行线RL与半导体层隔离，并且可以包括例如氧化物。
每条行线RL可以在第一方向FD上延伸并且可以在其侧表面上具有突出部PP。此外，每条行线RL可以具有从行线在第一方向FD上的端部的两侧起在第二方向SD上延伸的一对突出部PP。在这种情况下，例如，行线RL可以具有“T”形状。
行线RL的由突出部PP限定的端部可以在第一方向FD上以阶梯状方式设置。当从顶部观看时，行线RL的突出部PP可以设置在不同的位置处。
尽管本实施方式例示了针对每条行线RL一对突出部PP，但是本公开不限于此。每条行线RL可以包括一个或更多个突出部PP。
在行线RL当中，从最下端的行线RL起的至少一条行线RL可以配置源极选择线，并且从最上端的行线RL起的至少一条行线RL可以配置漏极选择线。源极选择线和漏极选择线之间的行线RL可以配置字线。
层间介电层12可以由氧化物来配置。为了图示简单起见，图2例示了层间介电层12仅形成在相邻的行线RL之间，但是层间介电层12不仅可以形成在相邻的行线RL之间，而且可以形成在行线RL和通孔VIA之间以及相邻的通孔VIA之间。
尽管没有详细示出，但是垂直沟道CH中的每一个可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)之类的p型杂质。栅极介电层可以具有围绕沟道层的外壁的形状。栅极介电层可以包括从沟道层的外壁起依次层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。
可以在源极选择线围绕垂直沟道CH的区或区域中配置源极选择晶体管。可以在字线围绕垂直沟道CH的区或区域中配置存储器单元。可以在漏极选择线围绕垂直沟道CH的区或区域中配置漏极选择晶体管。沿着一个垂直沟道CH设置的源极选择晶体管、多个存储器单元和漏极选择晶体管可以配置一个单元串。
通孔VIA可以从第一基板10的顶表面起在垂直方向VD上延伸，并且每个通孔可以直接联接到相应行线RL的突出部PP的侧表面。每个通孔VIA的顶表面可以设置在与相应行线RL的顶表面相同的平面上。
在多个通孔VIA中，与从第一基板10起第n次层叠的行线RL联接的通孔VIA可以包括n-1个第一导电图案14和n个第二导电图案16(其中，n是自然数)。例如，在通孔VIA当中，可以通过一个第二导电图案16来配置与位于最下层(n＝1)的行线RL联接的通孔VIA。可以通过两个第二导电图案16和一个第一导电图案14来配置与紧接着层叠在最下端行线RL上方(n＝2)的行线RL联接的通孔VIA。
第一导电图案14可以设置在与多个层间介电层12中的相应层间介电层相同的垂直位置处，并且第二导电图案16可以设置在与多条行线RL中的相应行线相同的垂直位置处。
第二导电图案16可以在与行线RL相同的工艺步骤处形成，并且可以由与行线RL相同的导电材料配置。例如，行线RL和第二导电图案16可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中选择的至少一种。
外围电路部PERI可以包括第二基板20、外围电路200、介电层ILD和底部布线UM。如以上参照图1所描述的，外围电路200可以包括行解码器(图1的210)、页缓冲器电路(图1的220)、控制逻辑(图1的230)、电压发生器(图1的240)、列解码器(图1的250)和输入/输出缓冲器(图1的260)。
外围电路200可以包括外围电路元件22，并且外围电路元件22可以包括平面晶体管。平面晶体管可以包括形成在第二基板20上的栅极介电层Gox、形成在栅极介电层Gox上的栅极GE、以及在栅极GE的两侧限定在第二基板20的有源区中的结Jn1和Jn2。结Jn1和Jn2是通过将n型或p型杂质注入到第二基板20的有源区中而限定的区域。结中的一个(Jn1或Jn2)可以用作平面晶体管的源极区，而另一个可以用作平面晶体管的漏极区。外围电路元件22可以配置行解码器(图1的210)、页缓冲器电路(图1的220)、控制逻辑(图1的230)、电压发生器(图1的240)、列解码器(图1的250)和输入/输出缓冲器(图1的260)中的一个。
介电层ILD可以形成在第二基板20上以覆盖外围电路200。底部布线UM可以设置在介电层ILD中，并且可以电联接到外围电路200。
接触件30可以限定在每个通孔VIA下方，可以穿过第一基板10和介电层ILD，并且可以将通孔VIA和与其相对应的底部布线UM联接。每个通孔VIA可以通过接触件30和底部布线UM电联接到外围电路200，并且可以将相应行线RL和外围电路200电联接。
下文中，将参照图4至图7描述用于制造图2中所示的三维存储器装置的单元部CELL的方法。
图4是例示了根据本公开的实施方式的用于制造三维存储器装置的方法的流程图，图5A至图5F是通过工艺步骤例示了根据本公开的实施方式的三维存储器装置的立体图。图6A至图6F是沿图5A至图5F的线A-A′截取的截面图，并且图7是例示了图5F的步骤处的牺牲层和第一导电图案的立体图。
参照图4至图7，根据本公开的实施方式的用于制造三维存储器装置的方法可以包括步骤S401：在第一基板10上形成包括多个用于通孔的牺牲图案11B和用于行线的牺牲图案11A的牺牲层11。牺牲图案11A具有联接至相应的用于通孔的牺牲图案11B的突出部PA。该方法接下来包括步骤S402：形成层间介电层12，该层间介电层12覆盖牺牲图案11A和牺牲图案11B并且具有多个孔H，多个孔H暴露出没有联接至牺牲图案11A的其余的用于通孔的牺牲图案11B。该方法还包括步骤S403：在多个孔H中形成多个第一导电图案14。随后，在步骤S404中，通过重复形成牺牲层11的步骤S401、形成层间介电层12的步骤S402和形成多个第一导电图案14的步骤S403，来层叠多个牺牲层11、多个层间介电层12和多个第一导电图案14。该方法还包括用导电材料替换多个牺牲层11的步骤S405。
详细地，参照图5A和图6A，可以在第一基板10上形成牺牲层11-1(11)，并且通过经由光刻工艺对牺牲层11-1进行图案化，可以形成用于行线的牺牲图案11A-1(11A)和多个用于通孔的牺牲图案11B-1(11B)。牺牲层11-1可以由氮化物来配置。
用于行线的牺牲图案11A-1可以在第一方向FD上延伸，并且可以在其侧表面上具有突出部PA。多个用于通孔的牺牲图案11B-1可以在牺牲图案11A-1附近在作为用于行线的牺牲图案11A-1的延伸方向的第一方向FD上布置。
用于行线的牺牲图案11A-1的突出部PA可以联接到多个用于通孔的牺牲图案11B-1中的至少一个。例如，在图5A中，用于行线的牺牲图案11A-1可以在牺牲图案11A-1的在第一方向FD上的端部处具有从其两个侧表面突出的一对突出部PA。用于行线的牺牲图案11A-1的突出部PA可以分别联接到一对用于通孔的牺牲图案11B-1，所述一对用于通孔的牺牲图案11B-1设置在第一基板10上并且在多个用于通孔的牺牲图案11B-1当中在第一方向FD上位于最外端位置处。
参照图5B和图6B，可以在第一基板10上形成覆盖牺牲层11-1的层间介电层12-1(12)。层间介电层12-1可以由相对于牺牲层11-1具有蚀刻选择性的介电材料来配置。例如，在牺牲层11-1由氮化物配置的情况下，层间介电层12-1可以由氧化物配置。
可以在层间介电层12-1中形成暴露出未联接至牺牲图案11A-1的用于通孔的牺牲图案11B-1的多个孔H。例如，如图5A所示，如果用于行线的牺牲图案11A-1联接到在第一方向FD上位于最外端的一对用于通孔的牺牲图案11B-1，则如图5B所示，可以在层间介电层12-1(12)中形成多个孔H，所述多个孔H暴露出除了位于最外端并联接至牺牲图案11A-1的一对用于通孔的牺牲图案11B-1之外的其余的用于通孔的牺牲图案11B-1。用于行线的牺牲图案11A-1和与其联接的用于通孔的牺牲图案11B-1可以被层间介电层12-1覆盖。
参照图5C和图6C，可以在多个孔H中分别形成第一导电图案14-1(14)。例如，在使用导电材料填充多个孔H并覆盖层间介电层12-1之后，可以通过CMP(化学机械抛光)工艺去除形成在层间介电层12-1上的导电材料，使得导电材料仅保留在多个孔H中。
参照图5D和图6D，可以形成覆盖第一导电图案14-1和层间介电层12-1的牺牲层11-2(11)。牺牲层11-2可以由与下层的牺牲层11-1相同的材料(例如，氮化物)来配置。
当通过光刻工艺对牺牲层11-2进行图案化时，可以形成用于行线的牺牲图案11A-2(11A)和多个用于通孔的牺牲图案11B-2(11B)。
用于行线的牺牲图案11A-2可以在第一方向FD上延伸，并且可以在其侧表面上具有突出部PA。用于行线的牺牲图案11A-2在第一方向FD上的长度可以比用于行线的牺牲图案11A-1在第一方向FD上的长度(参见图5A)短。
除了突出部PA之外，用于行线的牺牲图案11A-2可以在垂直方向VD上与用于行线的牺牲图案11A-1交叠。用于行线的牺牲图案11A-2的突出部PA可以联接到多个用于通孔的牺牲图案11B-2中的至少一个。例如，用于行线的牺牲图案11A-2可以在其在第一方向FD上的端部处具有一对突出部PA，并且用于行线的牺牲图案11A-2的突出部PA可以分别联接至多个牺牲图案11B-2当中的在第一方向FD上位于最外端的一对牺牲图案11B-2。
参照图5E和图6E，可以在层间介电层12-1(12)上形成覆盖牺牲层11-2的层间介电层12-2(12)。层间介电层12-2可以由与下层的层间介电层12-1相同的材料(例如，氧化物)来配置。
可以在层间介电层12-2中形成多个孔(未示出)，所述多个孔暴露出多个用于通孔的牺牲图案11B-2当中的、未联接至用于行线的牺牲图案11A-2的用于通孔的牺牲图案11B-2。例如，如果用于行线的牺牲图案11A-2联接至在第一方向FD上位于最外端的一对用于通孔的牺牲图案11B-2，则可以在层间介电层12-2(12)中形成暴露出除了在第一方向FD上位于最外端的一对用于通孔的牺牲图案11B-2之外的其余的用于通孔的牺牲图案11B-2的多个孔。用于行线的牺牲图案11A-2和与其联接的用于通孔的牺牲图案11B-2可以被层间介电层12-2覆盖。
可以在多个孔中分别形成第一导电图案14-2(14)。
参照图5F和图6F，随着重复进行形成牺牲层11的步骤、形成层间介电层12的步骤和形成第一导电图案14的步骤，可以层叠多个牺牲层11-1至11-5(11)、多个层间介电层12-1至12-4(12)和多个第一导电图案14-1至14-4(14)。
参照图7，用于行线的牺牲图案11A-1至11A-5的由突出部PA所限定的端部可以在第一方向FD上以阶梯式结构设置。
垂直柱I可以分别联接至用于行线的牺牲图案11A-1至11A-5的突出部PA。垂直柱I可以从第一基板10的顶表面起在垂直方向VD上延伸，并且可以各自联接至相应的用于行线的牺牲图案(11A-1至11A-5中的一个)的侧表面。每个垂直柱I的顶表面可以设置在与相应的用于行线的牺牲图案(11A-1至11A-5中的一个)的顶表面相同的平面上。
在垂直柱I当中，联接至从第一基板10起第n次层叠的用于行线的牺牲图案11A的垂直柱I可以由n个用于通孔的牺牲图案11B和n-1个第一导电图案14来配置。例如，联接到位于最下层(n＝1)的用于行线的牺牲图案11A-1的垂直柱I可以由一个用于通孔的牺牲图案11B来配置。此外，与紧接着层叠在用于行线的牺牲图案11A-1上方的用于行线的牺牲图案11A-2(n＝2)联接的垂直柱I可以由两个用于通孔的牺牲图案11B和一个第一导电图案14来配置。
此后，随着用导电材料替换用于行线的牺牲图案11A-1至11A-5和用于通孔的牺牲图案11B-1至11B-5，可以形成多条行线(图2的RL)和多个第二导电图案(图2的16)，如图2所示。在参照图4至图7描述的实施方式中，示出了牺牲图案11A-1至11A-5的与突出部PA共同的端部设置成阶梯式结构的情况，但是本公开不限于此。尽管在附图中未示出，但是在另一实施方式中，牺牲图案11A-1至11A-5的端部可以不设置成阶梯式结构。
在下文中，将参照图8至图16C描述根据本公开的另一实施方式的三维存储器装置及其制造方法。在下面的描述中，将省略对与以上实施方式中说明的组件相同的组件的重复说明。
图8是例示了根据本公开的另一实施方式的三维存储器装置的一部分的立体图，并且图9是例示了图8的行线、通孔和联接线的分解立体图。
参照图8和图9，根据本公开的实施方式的三维存储器装置可以包括：多条行线RL，其在垂直方向VD上与多个层间介电层12交替地层叠在第一基板10上；多条联接线CL，其分别直接联接至多条行线RL；以及多个通孔VIA，其从第一基板10起在垂直方向VD上延伸。多个通孔VIA分别联接到多条联接线CL的延伸超过多条行线RL的侧表面的突出部。多个通孔VIA将多条行线RL和限定在第一基板10下方的外围电路200电联接。
更详细地，如以上参照图2和图3所描述的，根据本公开的实施方式的三维存储器装置可以包括单元部CELL和设置在单元部CELL下方的外围电路部PERI。
单元部CELL可以包括第一基板10、多条行线RL、多个垂直沟道CH、多条联接线CL和多个通孔VIA。
行线RL可以在第一方向FD上以不同的长度延伸，并且行线RL的端部可以在第一方向FD上以阶梯式结构设置。
层间介电层12可以由氧化物来配置。为了图示简单起见，图8例示了层间介电层12仅形成在相邻的行线RL之间，但是本公开不限于此。在一些实施方式中，层间介电层12可以被配置为填充行线RL和通孔VIA之间的空间以及填充相邻通孔VIA之间的空间。
在一些其它实施方式中，层间介电层12可以仅形成在相邻的行线RL之间。狭缝介电层(例如，图15F的40)可以设置在行线RL和通孔VIA之间的空间中，并且支撑件(例如，图15F的19)可以设置在相邻的通孔VIA之间的空间中。多个支撑件(图15F的19)可以在第一方向FD上与多个通孔VIA交替地设置。
联接线CL可以分别对应于多条行线RL，并且可以各自直接联接至相应的行线RL的端部。每条联接线CL可以具有在第二方向SD上突出超过相应行线RL的侧表面的突出部。
每个通孔VIA可以设置为在第二方向SD上与相应的行线RL的端部相邻。例如，一对通孔VIA可以设置为在第二方向SD上位于相应的行线RL的端部的两侧上。尽管本实施方式例示了与一条行线RL相对应的一对通孔VIA，但是本公开不限于此。与一条行线RL相对应的通孔VIA的数量可以是一个。
通孔VIA可以从第一基板10的顶表面起在垂直方向VD上延伸，并且每个通孔VIA的顶表面可以设置在与相应的行线RL的顶表面相同的平面上。每个通孔VIA可以直接联接到相应联接线CL的突出部的底表面，并且可以通过联接线CL联接到相应的行线RL。
行线RL、通孔VIA和联接线CL可以在相同的工艺步骤处形成，并且可以由相同的材料来配置。例如，行线RL、通孔VIA和联接线CL可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中选择的至少一种。
接触件30可以限定在每个通孔VIA下方，可以穿过第一基板10和介电层ILD，并且可以联接通孔VIA和与其相对应的底部布线UM。每个通孔VIA可以通过接触件30和底部布线UM电联接至外围电路200，并且可以将相应的行线RL电联接至外围电路200。
图10是例示了根据本公开的另一实施方式的用于制造三维存储器装置的方法的流程图，图11A至图11H是通过工艺步骤例示了根据本公开的另一实施方式的三维存储器装置的立体图，图12A至图12D是沿图11A至图11D的线B-B′截取的截面图，并且图13是例示了图11H中所示的三维存储器装置的牺牲层和用于联接线的牺牲图案的立体图。
参照图10至图13，根据本公开的实施方式的用于制造三维存储器装置的方法可以包括：步骤S1001：在第一基板10上形成包括用于行线的牺牲图案11A和多个用于通孔的牺牲图案11B的牺牲层11；步骤S1002：形成层间介电层12，该层间介电层12覆盖用于行线的牺牲图案11A并且具有暴露出多个用于通孔的牺牲图案11B的多个孔H；步骤S1003：通过交替地重复进行形成牺牲层11的步骤S1001和形成层间介电层12的步骤S1002来层叠多个牺牲层11和多个层间介电层12；步骤S1004：形成暴露出牺牲层11的相应部分的阶梯式结构；步骤S1005：在阶梯式结构上形成分别对应于牺牲层11的多个用于联接线的牺牲图案18，用于联接线的牺牲图案各自联接相应牺牲层11的用于行线的牺牲图案11A和用于通孔的牺牲图案11B；以及步骤S1006：用导电材料替换多个牺牲层11和多个用于联接线的牺牲图案18。
详细地，参照图11A和图12A，可以在第一基板10上形成牺牲层11-1(11)，并且通过经由光刻工艺对牺牲层11-1进行图案化，可以形成用于行线的牺牲图案11A-1(11A)和多个用于通孔的牺牲图案11B-1(11B)。牺牲层11-1可以由氮化物来配置。
用于行线的牺牲图案11A-1可以具有在第一方向FD上延伸的线形状。多个用于通孔的牺牲图案11B-1可以在用于行线的牺牲图案11A-1附近在作为用于行线的牺牲图案11A-1的延伸方向的第一方向FD上布置。
参照图11B和图12B，可以在第一基板10上形成覆盖牺牲层11-1的层间介电层12-1(12)。层间介电层12-1可以由相对于牺牲层11-1具有蚀刻选择性的介电材料来配置。例如，如果牺牲层11-1由氮化物来配置，则层间介电层12-1可以由氧化物来配置。
可以在层间介电层12-1中形成暴露出多个用于通孔的牺牲图案11B-1的多个孔H。可以用层间介电层12-1覆盖用于行线的牺牲图案11A-1。
参照图11C和图12C，可以形成填充多个孔H并覆盖层间介电层12-1的牺牲层11-2(11)。牺牲层11-2可以由与下层的牺牲层11-1相同的材料(例如，氮化物)形成。
随着通过光刻工艺对牺牲层11-2进行图案化，可以形成用于行线的牺牲图案11A-2(11A)和多个用于通孔的牺牲图案11B-2(11B)。在用于对牺牲层11-2进行图案化的光刻工艺中，可以使用具有与在用于对下层的牺牲层11-1进行图案化的光刻工艺中使用的掩模图案相同的结构的掩模图案。因此，用于行线的牺牲图案11A-2可以具有与下层的用于行线的牺牲图案11A-1相同的布局结构。牺牲图案11A-2可以设置为在垂直方向VD上与用于行线的牺牲图案11A-1交叠。此外，多个用于通孔的牺牲图案11B-2可以具有与下层的多个用于通孔的牺牲图案11B-1相同的布局结构，并且可以设置为在垂直方向VD上与多个用于通孔的牺牲图案11B-1交叠。
参照图11D和图12D，随着交替地重复形成牺牲层11的步骤和形成层间介电层12的步骤，可以层叠多个牺牲层11-1至11-5(11)和多个层间介电层12-1至12-4(12)。
参照图11E，在覆盖牺牲层11-5的层间介电层12-5形成在层间介电层12-4上之后，可以在层间介电层12-5上形成掩模图案PR。掩模图案PR可以暴露出层间介电层12-5的顶表面的一部分。
可以执行通过使用掩模图案PR作为蚀刻掩模来蚀刻包括多个牺牲层11-1至11-5(11)和多个层间介电层12-1至12-5(12)的层叠物的一部分的焊盘蚀刻工艺。在焊盘蚀刻工艺中，可以蚀刻层叠物至暴露出牺牲层11-5的深度。
参照图11F，可以执行减小掩模图案PR的面积的修整工艺。通过修整工艺，可以增加通过掩模图案PR所暴露的面积，并且因此可以附加地暴露出牺牲层11-5的顶表面的一部分。
修整工艺可以使掩模图案PR的侧壁在第一方向FD上水平移动预定距离。掩模图案PR的侧壁的水平移动距离可以对应于以上参照图8描述的阶梯式结构中所包括的一个台阶在第一方向FD上的宽度。例如，作为修整工艺，可以使用各向同性的干蚀刻法或湿蚀刻法。在修整过程期间，随着掩模图案PR的整个表面被蚀刻，掩模图案PR的顶表面可以凹陷。也就是说，通过修整工艺，可以减小掩模图案PR的面积和厚度。
可以执行通过使用修整的掩模图案PR作为蚀刻掩模来蚀刻层叠物的一部分的焊盘蚀刻工艺。在焊盘蚀刻工艺中，可以蚀刻层叠物至暴露出牺牲层11-4的深度。
依次地，可以交替且重复地执行修整工艺和焊盘蚀刻工艺。修整工艺和焊盘蚀刻工艺的重复次数可以依据牺牲层11的层叠数而变化。例如，当牺牲层11的层叠数为m(m为2或更大的自然数)时，重复次数可以是m-1。本实施方式例示了层叠的五个牺牲层11，并且在这种情况下，重复次数可以是四次。
如图11G所示，随着重复进行蚀刻工艺和修整工艺，可以形成暴露出牺牲层11-1至11-5的端部的阶梯式结构。
掩模图案PR可以由光致抗蚀剂来配置。可以通过剥离工艺去除在形成阶梯式结构之后留下的掩模图案PR。
参照图11H，可以在阶梯式结构上形成多个用于联接线的牺牲图案18。
多个用于联接线的牺牲图案18可以分别对应于多个牺牲层11-1至11-5(11)(参见图11G)，并且可以各自联接相应牺牲层11(见图11G)的用于行线的牺牲图案11A(参见图11G)和用于通孔的牺牲图案11B(见图11G)。每个用于联接线的牺牲图案18可以直接联接至相应的用于行线的牺牲图案11A(参见图11G)和相应的用于通孔的牺牲图案11B(参见图11G)的顶表面。
参照图13，用于行线的牺牲图案11A-1至11A-5的端部可以在第一方向FD上设置为阶梯状结构。
当从顶部观看时，垂直柱I′可以分别设置于在第二方向SD上与用于行线的牺牲图案11A-1至11A-5的端部相邻的位置处。每个垂直柱I′可以从第一基板10的顶表面起在垂直方向VD上延伸，并且垂直柱I′的顶表面可以设置在与相应的用于行线的牺牲图案(11A-1至11A-5中的一个)的顶表面相同的平面上。
垂直柱I′中的每一个可以被配置为至少一个用于通孔的牺牲图案11B或一个以上的层叠的牺牲图案11B。用于通孔的牺牲图案11B的数量可以依据与垂直柱I′相对应的用于行线的牺牲图案11A的层叠位置而变化。例如，在与垂直支柱I′相对应的用于行线的牺牲图案11A是从第一基板10起第k次(k为自然数)层叠的情况下，配置垂直柱I′的用于通孔的牺牲图案11B的层叠数可以为k。
随着用导电材料替换用于行线的牺牲图案11A-1至11A-5(11A)、用于通孔的牺牲图案11B-1至11B-5(11B)和用于联接线的牺牲图案18，可以形成多条行线RL、多个通孔VIA和多条联接线CL，如图8所示。
图14是例示了根据本公开的又一实施方式的用于制造三维存储器装置的方法的流程图，图15A至图15G是通过工艺步骤例示了根据本公开的又一实施方式的三维存储器装置的立体图，并且图16A至图16C是沿图15A至图15C的线C-C′截取的截面图。
参照图14至图16C，根据本公开的实施方式的用于制造三维存储器装置的方法可以包括：步骤S1401：在第一基板10上形成牺牲层11；步骤S1402：在牺牲层11上形成覆盖牺牲层11的一部分的层间介电层12；步骤S1403：通过交替重复形成牺牲层11的步骤和形成层间介电层12的步骤，来层叠多个牺牲层11和多个层间介电层12；步骤S1404：在多个层间介电层12的附近形成穿过多个牺牲层11的多个支撑件19；步骤S1405：通过在牺牲层11中形成狭缝来将每个牺牲层11中所包括的用于行线的牺牲图案11A和多个用于通孔的牺牲图案11B分离；步骤S1406：形成阶梯式结构，该阶梯式结构暴露出每个牺牲层11的一部分；步骤S1407：在阶梯式结构上形成分别对应于牺牲层11的多个用于联接线的牺牲图案18，用于联接线的牺牲图案各自联接相应牺牲层11的用于行线的牺牲图案11A和用于通孔的牺牲图案11B；以及步骤S1408：用导电材料替换牺牲层11和用于联接线的牺牲图案18。
详细地，参照图15A和图16A，可以在第一基板10上形成牺牲层11-1(11)，并且可以在牺牲层11-1的局部区域上形成层间介电层12-1(12)。
随着交替地重复形成牺牲层11的步骤和形成层间介电层12的步骤，可以层叠多个牺牲层11-1至11-5(11)和多个层间介电层12-1至12-4(12)。多个层间介电层12-1至12-4(12)可以各自具有在第一方向FD上延伸的线形状，并且可以设置为在垂直方向VD上彼此交叠。
多个牺牲层11-1至11-5(11)和多个层间介电层12-1至12-4(12)可以由具有不同蚀刻选择性的介电材料来配置。例如，多个牺牲层11-1至11-5(11)可以由氮化物来配置，并且多个层间介电层12-1至12-4(12)可以由氧化物来配置。
参照图15B和图16B，可以在多个层间介电层12-1至12-4(12)的两侧形成在垂直方向VD上穿过多个牺牲层11-1至11-5(11)的多个支撑件19。当从顶部观看时，多个支撑件19可以在层间介电层12-1至12-4(12)的两侧的每一侧，在作为多个层间介电层12-1至12-4(12)的延伸方向的第一方向FD上设置或布置成一排。
支撑件19可以由蚀刻选择性与牺牲层11-1至11-5(11)的蚀刻选择性不同的介电材料来配置。例如，在牺牲层11-1至11-5(11)由氮化物配置的情况下，支撑件19可以由氧化物来配置。
参照图15C和图16C，可以在沿第一方向设置成一排的支撑件19的两侧形成在垂直方向VD上穿过多个牺牲层11-1至11-5(11)并且在第一方向FD上延伸的狭缝。通过狭缝，多个牺牲层11-1至11-5(11)中的每一个可以被划分为用于行线的牺牲图案11A和多个用于通孔的牺牲图案11B。用于行线的牺牲图案11A-1至11A-5(11A)可以在垂直方向VD上与多个层间介电层12-1至12-4(12)交替设置，并且用于通孔的牺牲图案11B可以在第一方向FD上与多个支撑件19交替设置。
狭缝介电层40可以填充在狭缝中。狭缝介电层40可以由蚀刻选择性与多个牺牲层11-1至11-5(11)的蚀刻选择性不同的介电材料来配置。例如，在多个牺牲层11-1至11-5(11)由氮化物来配置的情况下，狭缝介电层40可以由氧化物来配置。
参照图15D，可以在最上端的牺牲层11-5上形成掩模图案PR，该掩模图案PR暴露出最上端的牺牲层11-5的顶表面的一部分。
可以执行通过使用掩模图案PR作为蚀刻掩模来蚀刻包括多个牺牲层11-1至11-5(11)、多个层间介电层12-1至12-4(12)、支撑件19和狭缝介电层40的结构的一部分的焊盘蚀刻工艺。在焊盘蚀刻工艺中，可以蚀刻该结构至暴露出牺牲层11-4的深度。
参照图15E，可以执行减小掩模图案PR的面积的修整工艺。通过修整工艺，可以增加通过掩模图案PR所暴露的面积。
修整工艺可以使掩模图案PR的侧壁在第一方向FD上水平移动预定距离。掩模图案PR的侧壁的水平移动距离可以对应于配置以上参照图8描述的阶梯式结构的一个台阶的在第一方向FD上的宽度。
可以执行通过使用修整的掩模图案PR作为蚀刻掩模来蚀刻结构的一部分的焊盘蚀刻工艺。在焊盘蚀刻工艺中，可以蚀刻该结构至暴露出牺牲层11-3的深度。
依次地，可以交替且重复地执行修整工艺和焊盘蚀刻工艺。随着修整工艺和焊盘蚀刻工艺被重复，如图15F所示，可以形成暴露出牺牲层11-1至11-5的端部的阶梯式结构。
掩模图案PR可以由光致抗蚀剂来配置。可以通过剥离工艺去除在形成阶梯式结构之后留下的掩模图案PR。
参照图15G，可以在阶梯式结构上形成多个用于联接线的牺牲图案18。用于联接线的牺牲图案18可以分别对应于牺牲层11-1至11-5(11)(参见图15F)，并且可以各自联接相应牺牲层11(见图15F)的用于行线的牺牲图案11A(参见图15F)和用于通孔的牺牲图案11B(见图15F)。用于联接线的牺牲图案18可以直接联接至相应牺牲层11(参见图15F)的用于行线的牺牲图案11A(参见图15F)和用于通孔的牺牲图案11B(参见图15F)的顶表面。
通过上述工艺形成的牺牲层11-1至11-5(11)(参见图15F)和用于联接线的牺牲图案18可以具有如图13所示的形状。
此后，随着用导电材料替换用于行线的牺牲图案11A-1至11A-5、用于通孔的牺牲图案11B-1至11B-5和用于联接线的牺牲图案18，可以形成多条行线RL、多个通孔VIA和多条联接线CL，如图8所示。
图17是例示了与本公开的实施方式不同的三维存储器装置的立体图。
参照图17，行线RL可以通过顶部布线TM联接到外围电路200。在这种情况下，如果行线RL的数量增加，则联接行线RL和外围电路200所需的顶部布线TM的数量增加，并且顶部布线TM所占据的面积增加，从而增加了存储器装置的尺寸。
另外，由于行线RL通过第一通孔VIA1、顶部布线TM、第二通孔VIA2和底部布线UM联接到外围电路200，所以联接行线RL和外围电路200的电气路径的长度增加，因此，由于RC延迟而发生功能错误的概率高。
根据以上描述的本公开的实施方式，由于不使用顶部布线来联接行线RL和外围电路200，因此可以减少顶部布线的数量，从而有助于提高集成度。此外，可以缩短联接行线RL和外围电路200的电气路径的长度，从而有助于减小RC延迟。
返回参照图17，为了形成第一通孔VIA1，可以通过单个蚀刻工艺来蚀刻深孔。在这种情况下，由于蚀刻负载导致可能在孔的侧壁上引起倾斜，从而每个第一通孔VIA1可能具有向下逐渐减小的尺寸。当第一通孔VIA1的深度深时，可能发生其中第一通孔VIA1没有联接到行线RL的开路故障。
此外，为了形成联接到具有不同垂直位置的行线RL的第一通孔VIA1，应当通过蚀刻工艺形成具有不同深度的多个孔。在无法精确地控制蚀刻的情况下，可能发生其中一个第一通孔VIA1联接到至少两条行线RL的短路故障或者其中第一通孔VIA1没有联接到行线RL的开路故障。
根据本公开的实施方式，可以通过层叠用于通孔的牺牲图案并且用导电材料替换层叠的用于通孔的牺牲图案来形成通孔。因此，可以以均匀的尺寸形成各个通孔，并且有助于减少通孔的开路故障。此外，由于通孔没有联接到行线上，因此可以防止上述的短路故障或开路故障。
图18是示意性地例示了包括根据本公开的实施方式的三维存储器装置的存储器系统的框图。
参照图18，根据实施方式的存储器系统600可以包括非易失性存储器装置(NVM装置)610和存储器控制器620。
非易失性存储器装置610可以由上述半导体存储器装置构成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(NVM装置)610。通过非易失性存储器装置(NVM装置)610和存储器控制器620的组合，可以提供存储卡或固态磁盘(SSD)。SRAM 621被用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储器装置610读取的数据中所包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的一般控制操作。
尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加地设置有ROM，该ROM存储用于与主机接口的代码数据。非易失性存储器装置(NVM装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
如上所描述的，根据实施方式的存储器系统600可以被设置为发生错误的可能性低的高可靠性的储存介质。具体而言，本实施方式的非易失性存储器装置可以被包括在诸如当前正在积极研究的固态磁盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议。
图19是示意性地例示了包括根据本公开的实施方式的三维存储器装置的计算系统的框图。
参照图19，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/磁盘)。否则，存储器系统710可以被设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书来解释，并且本公开的精神和范围涵盖落入所附权利要求书的范围内的所有等同形式。
相关申请的交叉引用
本申请要求2020年11月26日向韩国知识产权局提交的韩国专利申请No.10-2020-0161361的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种三维存储器装置，该三维存储器装置包括：
多条行线，所述多条行线与多个层间介电层在垂直方向上交替地层叠在基板上，所述多条行线中的每一条具有从其侧表面突出的突出部；以及
多个通孔，所述多个通孔从所述基板起在所述垂直方向上延伸，每个所述通孔联接至相应的行线的所述突出部，并且所述多条通孔将所述多条行线电联接到限定在所述基板下方的外围电路。
2.根据权利要求1所述的三维存储器装置，其中，所述多个通孔中的每一个直接联接至相应的行线的所述突出部的侧表面。
3.根据权利要求1所述的三维存储器装置，
其中，所述突出部分别设置在所述多条行线中的每一条的在第一方向上的端部处，并且在与所述第一方向相交的第二方向上从所述侧表面延伸，所述第一方向和所述第二方向平行于所述基板的顶表面。
4.根据权利要求3所述的三维存储器装置，
其中，所述多条行线的与所述突出部共同的端部在所述第一方向上以阶梯式结构设置。
5.根据权利要求3所述的三维存储器装置，其中，所述多个通孔中的每一个的顶表面设置在与所述多条行线中的相应行线的顶表面相同的平面上。
6.根据权利要求1所述的三维存储器装置，
其中，所述多个通孔中的与作为从所述基板起第n次层叠的行线的相应行线联接的通孔包括n-1个第一导电图案和n个第二导电图案，其中，n是1或更大的自然数。
7.根据权利要求6所述的三维存储器装置，
其中，所述n-1个第一导电图案中的每一个设置在与所述多个层间介电层中的相应层间介电层相同的垂直位置处，并且所述n个第二导电图案中的每一个设置在与所述多条行线中的相应行线相同的垂直位置处。
8.根据权利要求6所述的三维存储器装置，其中，所述n个第二导电图案由与所述多条行线相同的导电材料制成。
9.一种用于制造三维存储器装置的方法，该方法包括以下步骤：
在基板上形成牺牲层，该牺牲层包括多个用于通孔的牺牲图案和用于行线的牺牲图案，该用于行线的牺牲图案具有与所述多个用于通孔的牺牲图案当中的相应的用于通孔的牺牲图案联接的突出部；
形成层间介电层，该层间介电层覆盖所述用于行线的牺牲图案和与所述用于行线的牺牲图案联接的用于通孔的牺牲图案，并且具有多个孔，所述多个孔暴露出所述多个用于通孔的牺牲图案当中的、未联接至所述用于行线的牺牲图案的用于通孔的牺牲图案；
在所述多个孔中形成多个第一导电图案；
重复形成所述牺牲层、形成所述层间介电层以及形成所述多个第一导电图案，以在所述基板上层叠多个牺牲层、多个层间介电层和多个第一导电图案；以及
用导电材料替换所述多个牺牲层。
10.根据权利要求9所述的方法，其中，所述多个牺牲层由相对于所述多个层间介电层具有蚀刻选择性的介电材料来配置。
11.根据权利要求9所述的方法，其中，在形成所述牺牲层时，
所述多个用于通孔的牺牲图案被形成为在作为所述用于行线的牺牲图案的延伸方向的第一方向上布置，并且
所述用于行线的牺牲图案的所述突出部被形成为联接至所述多个用于通孔的牺牲图案当中的在所述第一方向上位于最外端的用于通孔的牺牲图案。
12.一种三维存储器装置，该三维存储器装置包括：
多条行线，所述多条行线与多个层间介电层在垂直方向上交替地层叠在基板上；
多条联接线，所述多条联接线直接联接到所述多条行线，并且分别具有突出超过所述多条行线的侧表面的突出部；以及
多个通孔，所述多个通孔从所述基板起在所述垂直方向上延伸并且分别联接到所述多条联接线的所述突出部，并且将所述多条行线和限定在所述基板下方的外围电路电联接。
13.根据权利要求12所述的三维存储器装置，其中，所述多条行线在平行于所述基板的顶表面的第一方向上延伸，并且所述多条行线的端部在所述第一方向上设置为阶梯式结构。
14.根据权利要求13所述的三维存储器装置，其中，所述多个通孔中的每一个的顶表面设置在与所述多条行线中的相应行线的顶表面相同的平面上。
15.根据权利要求13所述的三维存储器装置，其中，所述多个层间介电层填充所述多条行线和所述多个通孔之间的空间，并且填充所述多个通孔之间的空间。
16.根据权利要求13所述的三维存储器装置，该三维存储器装置还包括：
狭缝介电层，该狭缝介电层在所述第一方向上延伸，设置在所述多条行线和所述多个通孔之间。
17.根据权利要求16所述的三维存储器装置，
其中，所述狭缝介电层由蚀刻选择性与多个牺牲层的蚀刻选择性不同的介电材料来配置。
18.根据权利要求13所述的三维存储器装置，该三维存储器装置还包括：
多个支撑件，所述多个支撑件在所述第一方向上与所述多个通孔交替地设置。
19.根据权利要求18所述的三维存储器装置，其中，所述多个支撑件由蚀刻选择性与多个牺牲层的蚀刻选择性不同的介电材料来配置。
20.根据权利要求12所述的三维存储器装置，其中，所述多个通孔由与所述多条行线相同的材料制成。
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