KR20210145417A - 3차원 메모리 장치 및 그 제조방법 - Google Patents

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KR20210145417A
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김진호
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Abstract

3차원 메모리 장치가 개시되어 있다. 개시된 3차원 메모리 장치는, 제1 기판 상에 교대로 적층된 복수의 층간절연막들 및 복수의 전극층들을 포함하는 전극 구조체, 상기 복수의 전극층들 각각은 상부에 위치하는 다른 전극층과 비중첩되는 패드부를 포함함; 상기 제1 기판 하부에 위치하는 패스 트랜지스터; 및 상기 복수의 전극층들의 하나의 패드부에서 상기 전극 구조체를 관통하여 상기 하나의 전극층과 상기 패스 트랜지스터를 연결하는 제1 컨택;을 포함할 수 있다.

Description

3차원 메모리 장치 및 그 제조방법{THREE DIMENSIONAL MEMORY DEVICE AND METHOD FOR FABRICATING THREROF}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 3차원 메모리 장치 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 메모리 장치가 제안되었다. 3차원 메모리 장치에서는 메모리 셀들과 연결되는 전극층들의 적층 개수를 늘림으로써 집적도를 높일 수 있다.
본 발명의 실시예들은 3차원 메모리 장치의 사이즈를 줄일 수 있고 신뢰성을 향상시킬 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치는, 제1 기판 상에 교대로 적층된 복수의 층간절연막들 및 복수의 전극층들을 포함하는 전극 구조체, 상기 복수의 전극층들 각각은 상부에 위치하는 다른 전극층과 비중첩되는 패드부를 포함함; 상기 제1 기판 하부에 위치하는 패스 트랜지스터; 및 상기 복수의 전극층들의 하나의 패드부에서 상기 전극 구조체를 관통하여 상기 하나의 전극층과 상기 패스 트랜지스터를 연결하는 제1 컨택;을 포함할 수 있다..
본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법은, 기판 상에 복수의 층간절연층들 및 복수의 제1 희생층들을 교대로 적층하여 예비 적층체를 형성하는 단계; 상기 예비 적층체에 상기 복수의 제1 희생층들에 각각 대응하는 복수의 계단면들을 갖는 계단 구조를 형성하는 단계; 상기 계단면들의 적어도 하나에 수직 방향으로 상기 예비 적층체 및 상기 기판을 관통하여 상기 기판 하부에 마련된 배선과 연결되는 컨택홀을 형성하는 단계; 상기 컨택홀에 측벽 절연층의 개재하에 컨택을 형성하는 단계; 상기 컨택홀 상단부에 마련된 상기 측벽 절연층을 제거하여 상기 컨택홀에 의해 관통되는 제1 희생층들 중 최상부 제1 희생층 및 상기 컨택의 상단부를 노출하는 단계; 상기 측벽 절연층이 제거된 부분에 제2 희생층을 형성하는 단계;및 상기 제1 희생층들 및 상기 제2 희생층을 도전 물질로 치환하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법은, 기판 상에 복수의 층간절연층들 및 복수의 제1 희생층들을 교대로 적층하여 예비 적층체를 형성하는 단계; 상기 예비 적층체에 상기 복수의 제1 희생층들에 각각 대응하는 복수의 계단면들을 갖는 계단 구조를 형성하는 단계; 상기 계단면들의 적어도 하나에 수직 방향으로 상기 예비 적층체 및 상기 기판을 관통하여 상기 기판 하부에 마련된 배선과 연결되는 컨택홀을 형성하는 단계; 상기 컨택홀에 측벽 절연층의 개재하에 희생 필라를 형성하는 단계; 상기 컨택홀 상단부에 마련된 상기 측벽 절연층을 제거하여 상기 컨택홀에 의해 관통되는 제1 희생층들 중 최상부 제1 희생층 및 상기 희생 필라의 상단부를 노출하는 단계; 상기 측벽 절연층이 제거된 부분에 제2 희생층을 형성하는 단계; 및 상기 제1 희생층들, 상기 희생 필라 및 상기 제2 희생층을 도전 물질로 치환하는 단계;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 전극층의 패드 영역을 관통하여 전극층과 패스 트랜지스터 간을 연결하는 컨택이 제공될 수 있다. 따라서, 전극층들과 패스 트랜지스터들 간을 연결하는 배선들의 구조를 단순화할 수 있고, 배선들의 배치에 요구되는 면적을 줄일 수 있다. 또한, 배선들간 길이 차이를 줄여 줄 수 있으므로 배선들간 로딩 균일도(loading uniformity)가 향상되어 메모리 장치의 동작 특성 및 신뢰성 향상에 기여할 수 있다. 게다가, 전극층들과 패스 트랜지스터들간을 연결하는 배선들의 배치에 전극층들 상부의 상부 배선층을 사용하지 않거나, 배선들의 배치에 사용되는 상부 배선층의 면적을 줄일 수 있으므로, 상부 배선층의 가용 면적을 늘릴 수 있어 상부 배선층에 배치되는 다른 배선들의 마진 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1의 메모리 블록의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 사시도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 평면도이다.
도 5는 본 발명에 따른 메모리 장치의 예시적인 단면도이다.
도 6 내지 도 8은 본 발명에 따른 메모리 장치의 다른 예시들을 나타낸 단면도들이다.
도 9a 내지 도 9h는 본 발명의 일 예에 따른 메모리 장치를 제조 순서에 따라서 도시한 단면도들이다.
도 10a 내지 도 10e는 본 발명의 다른 예에 따른 메모리 장치를 제조 순서에 따라서 도시한 단면도들이다.
도 11은 본 발명과 관련된 메모리 장치를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다. 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 이하의 설명에서는 본 발명이 수직형 낸드 플래시에 적용되는 경우를 나타내나, 이에 한정되는 것은 아니다.
메모리 셀 어레이(110)는 복수의 로우 라인들(RL)을 통해서 로우 디코더(121)와 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)와 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다. 로우 라인들(RL)에 동작 전압(X_V)을 전달하기 위하여, 로우 디코더(121)는 메모리 블록들(BLK)의 로우 라인들(RL)에 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의하고, 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향 및 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 및 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제 1 방향(FD) 및 제 2 방향(SD)은 수직 방향(VD)과 직교할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(BLK)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 연결될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 수직 방향(VD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 수직 방향(VD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL) 각각은 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL) 각각은 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 사시도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 로직 구조체(P) 및 메모리 구조체(C)를 포함할 수 있다. 메모리 구조체(C)는 로직 구조체(P) 상에 수직 방향(VD)으로 적층될 수 있다. 설명의 편의를 위하여, 도 3에서는 로직 구조체(P)와 메모리 구조체(C)가 수직 방향(VD)으로 서로 이격된 것으로 도시되어 있으나, 메모리 구조체(C)와 로직 구조체(P)가 서로 접하고 있는 것으로 이해되어야 할 것이다.
로직 구조체(P)는 로우 디코더(도 1의 121), 페이지 버퍼 회로(도 1의 122) 및 주변 회로(도 1의 123)를 포함할 수 있고, 메모리 구조체(C)는 메모리 셀 어레이(도 1의 110)를 포함할 수 있다. 메모리 구조체(C)에서 복수의 로우 라인들(RL)이 제1 방향(FD)으로 연장될 수 있고, 복수의 비트 라인들(BL)이 제2 방향(SD)으로 연장될 수 있다. 메모리 셀 어레이에 포함된 메모리 셀들은 복수의 로우 라인들(RL) 및 복수의 비트 라인들(BL)에 의해 액세스될 수 있다. 복수의 로우 라인들(RL) 및 복수의 비트 라인들(BL)은 로직 구조체(P)에 마련된 회로들, 예컨대 로우 디코더 및 페이지 버퍼 회로와 연결될 수 있다.
로직 구조체(P)와 메모리 구조체(C)는 단일 웨이퍼에 제작될 수 있다. 예시적으로, 로직 구조체(P)가 제작된 후에, 로직 구조체(P) 상에 메모리 구조체(C)가 제작될 수 있다. 이러한 경우, 메모리 장치(100)는 PUC(Peri Under Cell) 구조인 것으로 정의될 수 있다. 한편, 로직 구조체(P)와 메모리 구조체(C)는 서로 다른 웨이퍼에 제작된 후에 본딩되어 단일화될 수 있다. 이러한 경우, 메모리 장치(100)는 POC(Peri Over Cell) 구조인 것으로 정의될 수 있다. POC 구조인 경우에 로직 구조체(P)는 페리 웨이퍼로 정의될 수 있고, 메모리 구조체(C)는 셀 웨이퍼로 정의될 수 있다. 메모리 셀 어레이 이외의 구성 요소를 메모리 셀 어레이와 수직 방향(VD)으로 중첩하여 배치함으로써 PUC 구조 또는 POC 구조는 레이아웃 면적을 효과적으로 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 평면도이다.
도 4를 참조하면, 메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 로우 디코더(121)로부터 로우 라인들(RL)에 제공되는 신호의 지연(delay)을 줄이는 것이 요구되고 있다. 또한, 메모리 장치(100)의 집적도가 증가하고 동작 속도가 빨라짐에 따라서 페이지 버퍼 회로(122)에서 비트 라인들(BL)에 인가되는 신호 또는 비트 라인들(BL)로부터 페이지 버퍼 회로(122)에 수신되는 신호의 지연을 줄이는 것이 요구되고 있다. 이에, 로우 디코더(121)를 구성하는 엘리먼트들이 로우 라인들(RL)이 나열되는 방향인 제2 방향(SD)을 따라서 연장되는 형상을 가지도록 배치될 수 있고, 페이지 버퍼 회로(123)를 구성하는 엘리먼트들이 비트 라인들(BL)이 나열되는 방향인 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다.
로우 디코더(121) 및 페이지 버퍼 회로(130) 각각은 메모리 셀 어레이(110)와 수직 방향(VD)으로 중첩되는 면적을 늘리기 위하여, 2개 이상의 부분들로 분리되어 메모리 셀 어레이(110)의 가장자리를 따라서 배치될 수 있다. 예시적으로, 로우 디코더(121)는 제1 로우 디코더(121A) 및 제2 로우 디코더(121B)로 분리될 수 있고, 페이지 버퍼 회로(122)는 제1 페이지 버퍼 회로(122A) 및 제2 페이지 버퍼 회로(122B)로 분리될 수 있다. 제1 로우 디코더(121A)는 메모리 셀 어레이(110)의 우측 상단 가장자리 부분과 중첩하여 배치될 수 있고, 제2 로우 디코더(121B)는 메모리 셀 어레이(110)의 좌측 하단 가장자리 부분과 중첩하여 배치될 수 있다. 제1 페이지 버퍼 회로(122A)는 메모리 셀 어레이(110)의 좌측 상단 가장자리 부분과 중첩하여 배치될 수 있고, 제2 페이지 버퍼 회로(122B)는 메모리 셀 어레이(110)의 우측 하단 가장자리 부분과 중첩하여 배치될 수 있다. 이러한 경우, 제1,제2 로우 디코더(121A,121B) 및 제1,제2 페이지 버퍼 회로(122A, 122B)는 메모리 셀 어레이(110)와 수직 방향(VD)으로 완전히 중첩될 수 있다. 로우 디코더(121) 및 페이지 버퍼 회로(130)를 메모리 셀 어레이(110)와 완전히 중첩되게 배치함으로써 메모리 장치(100)의 사이즈를 줄일 수 있다.
도 5는 본 발명에 따른 메모리 장치의 예시적인 단면도이다.
도 5를 참조하면, 로직 구조체(P) 상에 메모리 구조체(C)가 적층될 수 있다. 메모리 구조체(C)는 제1 기판(10) 및 제1 기판(10) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함할 수 있다. 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)은 전극 구조체를 구성할 수 있다.
전극층들(20)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(20) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인(SSL)을 구성할 수 있다. 전극층들(20) 중 최상부로부터 적어도 하나의 층은 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 전극층들(20)은 워드 라인들(WL)을 구성할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다.
메모리 장치 또는 제1 기판(10)은 셀 영역(CAR), 연결 영역(CNR) 및 주변 영역(PR)을 포함할 수 있다. 연결 영역(CNR)은 셀 영역(CAR)의 주변에 배치될 수 있고, 주변 영역(PR)은 연결 영역(CNR)의 주변에 배치될 수 있다. 연결 영역(CNR)은 셀 영역(CAR)과 주변 영역(PR) 사이에 배치될 수 있다. 셀 영역(CAR), 연결 영역(CNR) 및 주변 영역(PR)이 제1 방향(FD)을 따라서 순차적으로 배치될 수 있다.
연결 영역(CNR)에서 전극층들(20) 각각은 그것의 상부에 위치하는 다른 전극층보다 돌출된 패드부(LP)을 가질 수 있다. 전극층(20)의 패드부(LP)는 상부에 위치하는 다른 전극층과 비중첩될 수 있다. 전극 구조체는 전극층들(20)의 패드부들(LP)에 의해서 제공되는 계단 구조를 가질 수 있다. 전극 구조체의 계단 구조는 셀 영역(CAR)으로부터 멀어질수록 내려가는 형태를 가질 수 있다.
셀 영역(CR)에 전극층들(20) 및 층간절연층들(22)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSL)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WL)이 수직 채널들(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널들(CH)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다.
제1 기판(10) 상에 절연층(30)이 마련되어 교대로 적층된 전극층들(20) 및 층간절연층들(22)의 상부면 및 측면을 덮고, 채널 구조체들(CH)의 측면을 덮을 수 있다.
절연층(30) 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)으로 신장되고 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 하부에 비트 라인 컨택들(BLC)이 마련되어 비트 라인들(BL)과 수직 채널들(CH) 간을 연결할 수 있다. 절연층(30) 상에 절연층(32)이 마련되어 비트 라인들(BL)을 덮을 수 있다.
로직 구조체(P)는 제2 기판(12) 및 제2 기판(12) 상에 마련된 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 패스 트랜지스터들(PTR)은 연결 영역(CNR)에 배치될 수 있다. 패스 트랜지스터들(PTR) 각각은 대응하는 전극층(20)의 패드부(LP)와 중첩될 수 있다.
패스 트랜지스터들(PTR) 상에 패스 트랜지스터들(PTR)에 각각 연결되는 컨택들(CNT1)이 마련될 수 있다. 컨택들(CNT1) 상부에 하부 배선들(UM1)이 마련되어 컨택들(CNT1)에 각각 연결될 수 있다. 하부 배선들(UM1) 각각은 수직 방향(VD)에서 대응하는 패스 트랜지스터(PTR)와 중첩될 수 있고, 컨택(CNT1)을 통해서 대응하는 패스 트랜지스터(PTR)의 접합 영역과 연결될 수 있다. 제2 기판(12) 상에 절연층(40)이 마련되어 패스 트랜지스터들(PTR), 컨택들(CNT1) 및 하부 배선들(UM1)을 덮을 수 있다. 메모리 구조체(C)는 절연층(40) 상에 배치될 수 있다.
전극 구조체의 계단 구조를 수직 방향(VD)으로 관통하는 복수의 컨택들(CNT2)이 마련될 수 있다. 컨택들(CNT2) 각각은 대응하는 전극층(20)의 패드부(LP)을 관통할 수 있다. 컨택들(CNT2) 각각은 계단 구조 하부의 제1 기판(10) 및 절연막(40)을 관통하여 하부 배선(UM1)과 연결될 수 있으며 하부 배선(UM1)을 통해서 패스 트랜지스터(PTR)와 연결될 수 있다.
컨택들(CNT2)은 도전 물질을 포함할 수 있다. 예를 들어, 컨택들(CNT2)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 컨택들(CNT2)은 전극층들(20)과 같은 공정 단계에서 생성될 수 있으며 전극층들(20)과 같은 물질로 구성될 수 있다. 다른 실시예에서, 컨택들(CNT2)은 전극층들(20)과 다른 공정 단계에서 생성될 수 있다. 이러한 경우, 컨택들(CNT2)을 구성하는 물질은 전극층들(20)을 구성하는 물질과 다를 수도 있다.
컨택(CNT2)의 외벽에 측벽 도전층(50)이 마련되어, 컨택(CNT2)과 대응하는 전극층(20)의 패드부(LP)를 연결할 수 있다. 측벽 도전층(50)은 컨택(CNT2)의 상단부의 외벽을 감싸는 스트로우 또는 실린더 쉘 형상을 가질 수 있다. 측벽 도전층(50)은 도전 물질을 포함할 수 있다. 예를 들어, 측벽 도전층(50)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 측벽 도전층(50)은 전극층들(20)과 같은 공정 단계에서 생성될 수 있으며 전극층들(20)과 같은 물질로 구성될 수 있다.
컨택(CNT2)의 외벽에 측벽 절연층(52)이 마련되어 컨택(CNT2)을 대응하는 전극층(20)을 제외한 다른 전극층들(20)과 절연 분리할 수 있다. 측벽 절연층(52)은 측벽 도전층(50)의 하부에서 컨택(CNT2)의 외벽을 감싸는 스트로우 또는 실린더 쉘 형상을 가질 수 있다. 측벽 절연층(52)은 산화물로 구성될 수 있다.
도 6은 본 발명에 따른 메모리 장치의 다른 예시를 나타낸 단면도이다.
도 6을 참조하면, 전극층(20)의 패드부(LP)을 관통하는 컨택(CNT2)은 상단부가 하단부보다 확장된 폭을 가질 수 있고, 컨택(CNT2)의 상단부는 전극층(20)의 패드부(LP)와 직접 연결될 수 있다. 이러한 경우, 도 5를 참조로 하여 설명된 측벽 도전층(50)은 생략될 수 있다.
컨택들(CNT2)은 전극층들(20)과 같은 공정 단계에서 생성될 수 있으며 전극층들(20)과 같은 물질로 구성될 수 있다. 측벽 절연층(52)은 확장된 폭을 갖는 컨택(CNT2)의 상단부 아래에서 컨택(CNT2)의 외벽을 감싸도록 구성될 수 있다.
도 7은 본 발명에 따른 메모리 장치의 또 다른 예시를 나타낸 단면도이다.
도 7을 참조하면, 전극층들(20)의 패드부들(LP)에 복수의 컨택들(CNT2)이 각각 연결될 수 있다. 컨택들(CNT2)의 적어도 하나는 수직 방향(VD)으로 계단 구조를 관통할 수 있고, 나머지 컨택들(CNT2)은 계단 구조를 관통하지 않으며 수직 방향(VD)으로 계단 구조의 상부로 돌출될 수 있다. 계단 구조를 관통하는 컨택(CNT2)은 제1 컨택(CNT21)으로 정의될 수 있고, 계단 구조의 상부로 수직 방향(VD)으로 돌출되는 컨택(CNT2)은 제2 컨택(CNT22)으로 정의될 수 있다.
제1 컨택(CNT21)은 대응하는 전극층(20)의 패드부(LP)를 수직 방향(VD)으로 관통할 수 있다. 제1 컨택(CNT21)은 계단 구조, 제1 기판(10) 및 절연층(40)을 관통하여 하부 배선(UM1)과 연결될 수 있으며 하부 배선(UM1)을 통해서 대응하는 패스 트랜지스터(PTR)와 연결될 수 있다. 제1 컨택(CNT21)의 상단부 외벽에 측벽 도전층(50)이 마련되어 제1 컨택(CNT21)을 대응하는 전극층(20)의 패드부(LP)와 연결할 수 있다.
제2 컨택(CNT22)은 대응하는 전극층(20)의 패드부(LP)로부터 수직 방향(VD)으로 상부로 돌출될 수 있다. 제2 컨택(CNT22)의 하단부는 대응하는 전극층(20)의 패드부(LP)와 연결되고, 제2 컨택(CNT22)의 상단부는 계단 구조의 상부에 마련된 상부 배선(TM)과 연결될 수 있다. 상부 배선(TM)은 비트 라인들(BL)과 같은 층에 배치될 수 있다. 상부 배선(TM)은 주변 영역(PR)에 마련된 컨택(CNT3)을 통해서 하부 배선(UM1)과 연결될 수 있고, 하부 배선(UM1)을 통해서 대응하는 패스 트랜지스터(PTR)와 연결될 수 있다.
제1 컨택(CNT21)은, 제2 컨택(CNT22)과 비교해서, 주변 영역(PR)으로부터 멀리에 배치될 수 있다. 제1 컨택(CNT21)은, 제2 컨택(CNT22)과 비교해서, 셀 영역(CAR)과 가깝게 배치될 수 있다. 제2 컨택(CNT22)은, 제1 컨택(CNT21)과 비교해서, 주변 영역(PR)과 가깝게 배치될 수 있다. 제2 컨택(CNT22)은, 제1 컨택(CNT21)과 비교해서, 셀 영역(CAR)으로부터 멀리에 배치될 수 있다.
제2 컨택(CNT22)을 제1 컨택(CNT21)과 비교해서 주변 영역(PR)에 가깝게 배치함으로써, 제2 컨택(CNT22)과 주변 영영(PR)의 컨택(CNT3)을 연결하는 상부 배선(TM)의 길이를 짧게 구성할 수 있다.
도 8은 본 발명에 따른 메모리 장치의 또 다른 예시를 나타낸 단면도이다.
도 8을 참조하면, 메모리 장치는 페리 웨이퍼(PW) 및 페리 웨이퍼(PW) 상에 본딩된 셀 웨이퍼(CW)를 포함할 수 있다. 셀 웨이퍼(CW)는 제1 기판(10) 하부면에 마련된 제1 인터커넥트 구조(IMS1)를 구비할 수 있다. 제1 인터커넥트 구조(IMS1)는 복수의 하부 배선들(UM2), 복수의 컨택들(CNT4) 및 복수의 제1 본딩 패드들(PAD1)를 포함할 수 있다. 계단 구조를 관통하는 컨택들(CNT2) 각각은 대응하는 하부 배선(UM2) 상에 랜딩되며 대응하는 하부 배선(UM2)과 연결될 수 있다. 하부 배선들(UM2)은 컨택들(CNT4)을 통해서 제1 본딩 패드들(PAD1)과 각각 연결될 수 있다. 제1 본딩 패드들(PAD1)은 제1 기판(10)과 접하는 제1 인터커넥트 구조(IMS1)의 일측면과 대향하는 제1 인터커넥트 구조(IMS1)의 타측면으로 노출될 수 있다. 제1 인터커넥트 구조(IMS1)의 타측면은 페리 웨이퍼(PW)와 본딩되는 셀 웨이퍼(CW)의 일측면을 구성할 수 있다. 제1 본딩 패드들(PAD1) 각각은 컨택들(CNT4,CNT2) 및 하부 배선(UM2)을 통해서 대응하는 전극층(20)의 패드부(LP)와 연결될 수 있다. 제1 본딩 패드들(PAD1) 각각은 수직 방향(VD)에서 대응하는 전극층(20)의 패드부(LP)와 중첩될 수 있다.
페리 웨이퍼(PW)는 제2 기판(12), 제2 기판(12)의 일면에 마련된 제2 인터커넥트 구조(IMS2), 일면과 대향하는 제2 기판(12)의 타면에 마련된 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 제2 인터커넥트 구조(IMS2)는 복수의 하부 배선들(UM3), 복수의 컨택들(CNT5) 및 복수의 제2 본딩 패드들(PAD2)를 포함할 수 있다. 제2 본딩 패드들(PAD2)은 제2 기판(12)과 접하는 제2 인터커넥트 구조(IMS2)의 일측면과 대향하는 제2 인터커넥트 구조(IMS2)의 타측면으로 노출될 수 있다. 제2 인터커넥트 구조(IMS2)의 타측면은 셀 웨이퍼(CW)와 본딩되는 페리 웨이퍼(PW)의 일면을 구성할 수 있다.
컨택들(CNT5)은 제2 본딩 패드들(PAD2)에 각각 연결될 수 있으며, 하부 배선들(UM3)에 각각 랜딩될 수 있다. 하부 배선들(UM3) 각각은 컨택들(CNT6,CNT7) 및 배선(UM4)을 통해서 대응하는 패스 트랜지스터(PTR)와 연결될 수 있다. 비록, 도 8에 도시된 실시예에서는 패스 트랜지스터들(PTR)이 제2 인터커넥트 구조(IMS2)가 마련된 제2 기판(12)의 일면과 반대되는 면에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 패스 트랜지스터들(PTR)과 제2 인터커넥트 구조(IMS2)가 모두 제2 기판(12)의 일면 상에 배치될 수 있다. 이러한 경우, 인터커넥트 구조(IMS2)는 패스 트랜지스터들(PTR) 상부에 배치될 수 잇다.
도 9a 내지 도 9h는 본 발명의 일 실시예에 따른 메모리 장치를 제조 순서에 따라서 도시한 단면도들이다.
도 9a를 참조하면, 셀 영역(CAR), 연결 영역(CNR) 및 주변 영역(PR)이 정의된 제1 기판(10) 상에 층간절연층들(22) 및 제1 희생층들(24)이 교대로 적층되어 예비 적층체(PS)가 형성될 수 있다.
제1 기판(10) 하부에는 절연층(50)이 마련될 수 있고, 절연층(50) 내부에는 복수의 하부 배선들(UM)이 마련될 수 있다. 하부 배선들(UM)은 도 5에 도시된 하부 배선(UM1)에 해당할 수 있고, 절연층(50)은 도 5에 도시된 절연층(40)에 해당할 수 있다. 한편, 하부 배선들(UM)은 도 8에 도시된 하부 배선(UM2)에 해당할 수 있고, 절연층(50)은 도 8에 도시된 제1 인터커넥트 구조(IMS)에 포함된 절연층에 해당할 수 있다.
층간절연층들(22)과 제1 희생층들(24)은 서로 다른 물질로 형성될 수 있다. 제1 희생층들(24)은 층간절연층들(22)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 예컨대, 층간절연층들(22)은 산화물로 형성될 수 있고, 제1 희생층들(24)은 질화물로 형성될 수 있다.
그 다음, 예비 적층체(PS) 상에 주변 영역(PR)을 노출하고 셀 영역(CAR) 및 연결 영역(CNR)을 덮는 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)를 식각 마스크로 이용한 패드 식각 공정으로 예비 적층체(PS)를 식각할 수 있다. 패드 식각 공정의 식각 두께는 층간절연층들(22)의 수직적 피치에 해당할 수 있다. 층간절연층들(22)의 수직적 피치는 층간절연층들(22)의 하나의 두께와 제1 희생층들(24)의 하나의 두께의 합으로 정의될 수 있다.
그 다음, 제1 마스크 패턴(MP1)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 제1 마스크 패턴(MP1)에 대해서 등방성 식각이 수행될 수 있다. 트리밍 공정은 제1 마스크 패턴(MP1)을 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이에 따라, 제1 마스크 패턴(MP1)의 높이 및 폭이 줄어들 수 있다. 제1 마스크 패턴(MP1)의 폭이 감소됨에 따라 제1 마스크 패턴(MP1)에 의해 노출되는 연결 영역(CNR)의 면적이 넓어질 수 있다. 패드 식각 공정 및 트리밍 공정은 연결 영역(CNR)에 하나의 계단(step)을 형성하기 위한 하나의 사이클을 구성할 수 있다.
도 9b를 참조하면, 상기 사이클이 복수회 반복되어 연결 영역(CNR)에서 예비 적층체(PS)에 계단 구조가 형성될 수 있다. 계단 구조는 복수의 제1 희생층들(24)에 각각 대응하는 복수의 계단면들을 가질 수 있다. 제1 마스크 패턴(MP1)은 포토레지스트로 형성될 수 있으며, 계단 구조 형성 이후에 제거될 수 있다.
도 9c를 참조하면, 제1 기판(10) 및 계단 구조가 마련된 예비 적층체(PS) 상에 계단 구조의 계단면들을 각각 노출하는 복수의 개구홀들을 갖는 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)을 식각 마스크로 이용한 식각 공정으로 예비 적층체(PS), 제1 기판(10) 및 절연층(50)을 식각하여 하부 배선들(UM)을 각각 노출하는 컨택홀들(H)이 형성될 수 있다. 비록, 본 실시예에서는 모든 계단면들에 컨택홀들(H)이 형성된 경우를 나타내나, 이에 한정되는 것은 아니다. 본 발명은 계단면들의 적어도 하나에 컨택홀(H)이 형성되는 모든 경우를 포함할 수 있다.
도 9d를 참조하면, 컨택홀들(H)의 측면에 측벽 절연층(52)이 형성될 수 있다. 측벽 절연층(52)은 제1 희생층들(24)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 예컨대, 제1 희생층들(24)이 질화물로 형성된 경우 측벽 절연층(52)은 산화물로 형성될 수 있다. 그 다음, 컨택홀들(H)에 도전 물질이 충진되어 하부 배선들(UM)에 각각 연결되는 복수의 컨택들(CNT2)이 형성될 수 있다.
도 9e를 참조하면, 컨택들(CNT2)의 상단부 측면에 마련된 측벽 절연층(52)이 제거되어 컨택들(CNT2)의 상단부 측면, 그리고 각 컨택홀(도 9c의 H)에 의해 관통되는 제1 희생층들(24) 중에서 최상부 제1 희생층(24)의 측면이 노출될 수 있다.
도 9f를 참조하면, 측벽 절연층(52)이 제거된 공간에 제2 희생층(54)이 채워질 수 있다. 제2 희생층(54)은 제1 희생층들(24)과 식각 선택성이 동일하거나 유사한 물질로 구성될 수 있다. 예컨대, 제2 희생층(54)은 질화물로 구성될 수 있다.
그 다음, 제1 기판(10) 상에 예비 적층체(PS), 컨택들(CNT2) 및 제2 희생층(54)을 덮는 절연층(30)이 형성될 수 있다. 절연층(30)은 제1 희생층들(24) 및 제2 희생층(54)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 희생층들(24) 및 제2 희생층(54)이 질화물로 구성된 경우 절연층(30)은 산화물로 구성될 수 있다.
그 다음, 셀 영역(CAR)에서 절연층(30) 및 예비 적층체(PS)를 수직 방향(VD)으로 관통하는 복수의 채널홀들이 형성되고, 채널홀들에 게이트 절연층 및 채널층이 순차 형성되어 복수의 수직 채널들(CH)이 마련될 수 있다.
도 9g를 참조하면, 제1 희생층들(24) 및 제2 희생층(54)이 제거될 수 있다. 제1 희생층들(24) 및 제2 희생층(54)을 제거하기 위하여 제1 희생층들(24) 및 제2 희생층(54)을 제거할 수 있는 식각액을 이용한 습식 식각 공정이 수행될 수 있다.
도 9h를 참조하면, 제1 희생층들(24) 및 제2 희생층(54)이 제거된 공간에 도전 물질이 충진될 수 있다. 이에 따라, 제1 희생층들(24)은 전극층들(20)로 치환될 수 있고, 제2 희생층(54)은 측벽 도전층(50)으로 치환될 수 있다. 도전 물질은 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 10a 내지 도 10e는 본 발명의 다른 실시예에 따른 메모리 장치를 제조 순서에 따라서 도시한 단면도들이다.
앞서, 도 9a 내지 도 9c를 참조로 하여 설명된 바와 같이 제1 기판(10) 상에 복수의 층간절연층들(22) 및 복수의 제1 희생층들(24)이 교대로 적층되어 예비 적층체(PS)가 형성되고, 패드 식각 공정 및 트리밍 공정이 복수회 반복되어 예비 적층체(PS)에 계단 구조가 형성될 수 있다. 그 다음, 계단 구조의 계단면들로부터 예비 적층체(PS), 제1 기판(10) 및 절연층(50)을 식각하여 하부 배선들(UM)을 각각 노출하는 복수의 컨택홀들(도 9c의 H)이 형성될 수 있다.
도 10a를 참조하면, 컨택홀들(도 9c의 H)의 측면에 측벽 절연층(52)이 형성될 수 있다. 측벽 절연층(52)은 제1 희생층들(24)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 제1 희생층들(24)이 질화물로 형성된 경우 측벽 절연층(52)은 산화물로 형성될 수 있다.
그 다음, 컨택홀들(H) 내부에 희생 필라들(60)이 형성될 수 있다. 희생 필라들(60)은 제1 희생층들(24)과 식각 선택성이 동일하거나 유사한 물질로 형성될 수 있다. 예컨대, 희생 필라들(60)은 질화물로 형성될 수 있다.
도 10b를 참조하면, 희생 필라들(60)의 상단부 측면에 마련된 측벽 절연층(52)이 제거되어 희생 필라들(60)의 상단부 측면, 그리고 각 컨택홀(도 9c의 H)에 의해 관통되는 제1 희생층들(24) 중에서 최상부 제1 희생층(24)의 측면이 노출될 수 있다.
도 10c를 참조하면, 측벽 절연층(52)이 제거된 공간에 제2 희생층(54)이 채워질 수 있다. 제2 희생층(54)은 제1 희생층들(24)과 식각 선택성이 동일하거나 유사한 물질로 구성될 수 있다. 예컨대, 제2 희생층(54)은 질화물로 구성될 수 있다.
그 다음, 제1 기판(10) 상에 예비 적층체(PS), 희생 필라들(60) 및 제2 희생층(54)을 덮는 절연층(30)이 형성될 수 있다. 그 다음, 셀 영역(CAR)에서 절연층(30) 및 예비 적층체(PS)를 수직 방향(VD)으로 관통하는 복수의 채널홀들이 형성되고, 채널홀들에 게이트 절연층 및 채널층이 순차 형성되어 복수의 수직 채널들(CH)이 마련될 수 있다.
도 10d를 참조하면, 제1 희생층들(24), 제2 희생층(54) 및 희생 필라들(60)이 제거될 수 있다. 제1 희생층들(24), 제2 희생층(54) 및 희생 필라들(60)을 제거하기 위하여 제1 희생층들(24), 제2 희생층(54) 및 희생 필라들(60)을 제거할 수 있는 식각액을 이용한 습식 식각 공정이 수행될 수 있다.
도 10e를 참조하면, 제1 희생층들(24), 제2 희생층(54) 및 희생 필라들(60)이 제거된 공간에 도전 물질을 충진될 수 있다. 이에 따라, 제1 희생층들(24)은 전극층들(20)로 치환될 수 있고, 제2 희생층(54) 및 희생 필라들(60)은 컨택들(CNT2)로 치환될 수 있다. 이러한 경우, 컨택들(CNT2) 각각은 대응하는 전극층(20)과 직접 연결될 수 있다.
이하, 본 발명의 실시예들에 따른 효과를 설명한다.
도 11은 본 발명과 관련된 메모리 장치를 나타낸 단면도이다.
도 11을 참조하면, 연결 영역(CNR)에서 컨택들(CNT2) 각각이 전극층(20)의 패드부(LP)으로부터 수직 방향(VD)으로 상부로 연장되어 상부 배선(TM)과 연결될 수 있다. 상부 배선들(TM) 각각은 대응하는 컨택(CNT2)로부터 주변 영역(PR)으로 라우팅되며 주변 영역(PR)에 마련된 컨택(CNT3)과 연결될 수 있고, 컨택들(CNT3, CNT1) 및 하부 배선(UM1)을 통해서 대응하는 패스 트랜지스터(PTR)와 연결될 수 있다.
이러한 경우, 상부 배선(TM)의 개수는 전극층들(20)의 개수와 실질적으로 동일할 수 있다. 집적화를 위하여 전극층들(20)의 개수를 늘리면, 상부 배선(TM)의 개수도 많아지게 될 것이다. 따라서, 한정된 면적에 많은 수의 상부 배선들(TM)이 배치됨에 따른 병목 현상으로 인하여, 상부 배선(TM)을 다른 상부 배선들(TM)을 피해서 주변 영역(PR)으로 라우팅시키는 것이 용이하지 못하다.
한편, 컨택(CNT2)의 랜딩을 위해서는 전극층(20)의 패드부(LP)의 폭은 일정한 크기 이상을 가져야 한다. 따라서, 전극층들(20)의 패드부들(LP) 상에 마련된 컨택들(CNT2)과 주변 영역(PR)의 컨택들(CNT3)간을 연결하는 상부 배선들(TM)의 길이가 서로 다르며 서로 큰 편차를 가질 수 있다. 이러한 상부 배선들(TM)의 길이 편차로 인하여 전극층들(20)과 패스 트랜지스터들(PTR) 간을 연결하는 라우팅 경로들 간에 로딩 차이가 커지게 되어 메모리 장치의 동작 특성 및 신뢰성이 저하될 수 있다.
본 발명의 실시예들에 의하면, 전극층의 패드부를 수직 방향으로 관통하여 전극층과 패스 트랜지스터 간을 연결하는 컨택이 제공될 수 있다. 따라서, 전극층과 패스 트랜지스터 간을 연결하는 배선의 구조가 단순화되고 배선의 배치에 요구되는 면적을 줄일 수 있다. 또한, 전극층들과 패스 트랜지스터들 간을 연결하는 라우팅 경로들의 길이 차이를 줄여 줄 수 있으므로 라우팅 경로들간 로딩 균일도(loading uniformity)가 향상되어 메모리 장치의 동작 특성 및 신뢰성 향상에 기여할 수 있다. 게다가, 전극층들과 패스 트랜지스터들간을 연결하는 배선들의 배치에 전극층들 상부의 상부 배선층을 사용하지 않거나, 배선들의 배치에 사용되는 상부 배선층의 면적을 줄일 수 있으므로, 상부 배선층의 가용 면적을 늘릴 수 있고 상부 배선층에 배치되는 다른 배선들의 마진 향상에 기여할 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 11를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해서 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 13은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제1 기판 상에 교대로 적층된 복수의 층간절연막들 및 복수의 전극층들을 포함하는 전극 구조체, 상기 복수의 전극층들 각각은 상부에 위치하는 다른 전극층과 비중첩되는 패드부를 포함함;
    상기 제1 기판 하부에 위치하는 패스 트랜지스터;및
    상기 복수의 전극층들의 하나의 패드부에서 상기 전극 구조체를 관통하여 상기 패드부와 상기 패스 트랜지스터를 연결하는 제1 컨택;을 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 컨택을 통해서 서로 연결되는 패스 트랜지스터와 패드부가 상기 수직 방향에서 서로 중첩되는 것을 특징으로 하는 3차원 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 컨택은 상기 복수의 전극층들과 같은 물질로 구성된 것을 특징으로 하는 3차원 메모리 장치.
  4. 제1 항에 있어서, 상기 제1 컨택의 측면에 마련되며 상기 제1 컨택을 상기 패드부와 연결하는 측벽 도전층; 및
    상기 제1 컨택의 측면에 마련되며 상기 제1 컨택을 상기 하나의 전극층 이외의 다른 전극층들과 분리하는 측벽 절연층;을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  5. 제4 항에 있어서, 상기 측벽 도전층은 상기 복수의 전극층들과 같은 물질로 이루어진 것을 특징으로 하는 3차원 메모리 장치.
  6. 제1 항에 있어서, 상기 제1 컨택의 상단부는 상기 패드부와 직접 연결되는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서, 상기 상기 제1 컨택은 상기 상단부가 하단부보다 확장된 폭을 갖는 것을 특징으로 하는 메모리 장치.
  8. 제6 항에 있어서, 상기 제1 컨택의 측면에 마련되며 상기 제1 컨택을 상기 하나의 전극층 이외의 다른 전극층들과 분리하는 측벽 절연층을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  9. 제1 항에 있어서, 상기 전극층들의 다른 하나의 패드부로부터 상기 수직 방향으로 돌출되는 제2 컨택;을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 기판은 셀 영역, 주변 영역 및 상기 셀 영역과 상기 주변 영역 사이의 연결 영역을 포함하고,
    상기 전극 구조체는 상기 셀 영역 및 상기 연결 영역 상에 배치되고, 상기 복수의 전극층들의 패드부들, 상기 제1 컨택 및 상기 제2 컨택은 상기 연결 영역 상에 배치되되,
    상기 제2 컨택은 상기 제1 컨택과 비교해서 상기 주변 영역에 가깝게 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  11. 제1 항에 있어서, 상기 패스 트랜지스터는 상기 제1 기판 하부의 제2 기판 상에 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  12. 제1 항에 있어서, 상기 제1 기판 하부에 마련된 제1 인터커넥트 구조를 더 포함하며,
    상기 제1 인터커넥트 구조는 상기 제1 기판과 접하는 일측면과 대향하는 타측면에 상기 제1 컨택과 연결된 제1 본딩 패드를 구비하는 것을 특징으로 하는 3차원 메모리 장치.
  13. 제12 항에 있어서, 상기 제1 본딩 패드는 상기 제1 컨택과 연결된 전극층의 패드부와 상기 수직 방향으로 중첩되는 것을 특징으로 하는 3차원 메모리 장치.
  14. 제12 항에 있어서, 상기 패스 트랜지스터는 상기 제1 인터커넥트 구조의 상기 타측면에 본딩된 페리 웨이퍼에 배치되고,
    상기 페리 웨이퍼는 상기 패스 트랜지스터와 연결되며 상기 제1 본딩 패드와 본딩되는 제2 본딩 패드를 포함하는 제2 인터커넥트 구조를 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  15. 기판 상에 복수의 층간절연층들 및 복수의 제1 희생층들을 교대로 적층하여 예비 적층체를 형성하는 단계;
    상기 예비 적층체에 상기 복수의 제1 희생층들에 각각 대응하는 복수의 계단면들을 갖는 계단 구조를 형성하는 단계;
    상기 계단면들의 적어도 하나에 수직 방향으로 상기 예비 적층체 및 상기 기판을 관통하여 상기 기판 하부에 마련된 배선과 연결되는 컨택홀을 형성하는 단계;
    상기 컨택홀에 측벽 절연층의 개재하에 컨택을 형성하는 단계;
    상기 컨택홀 상단부에 마련된 상기 측벽 절연층을 제거하여 상기 컨택홀에 의해 관통되는 제1 희생층들 중 최상부 제1 희생층 및 상기 컨택의 상단부를 노출하는 단계;
    상기 측벽 절연층이 제거된 부분에 제2 희생층을 형성하는 단계;및
    상기 복수의 제1 희생층들 및 상기 제2 희생층을 도전 물질로 치환하는 단계;를 포함하는 3차원 메모리 장치의 제조방법.
  16. 제15 항에 있어서, 상기 복수의 제1 희생층들 및 상기 제2 희생층은 상기 측벽 절연층 및 상기 층간절연막들에 대하여 식각 선택성을 갖는 물질로 이루어진 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  17. 제15 항에 있어서, 상기 제2 희생층을 형성하는 단계 후, 상기 복수의 제1 희생층들 및 상기 제2 희생층을 도전 물질로 치환하는 단계 전에,
    상기 기판 상에 상기 예비 적층체, 상기 컨택 및 상기 제 2 희생층을 덮는 절연층을 형성하는 단계;및
    상기 절연층 및 상기 예비 적층체를 관통하는 수직 채널을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  18. 기판 상에 복수의 층간절연층들 및 복수의 제1 희생층들을 교대로 적층하여 예비 적층체를 형성하는 단계;
    상기 예비 적층체에 상기 복수의 제1 희생층들에 각각 대응하는 복수의 계단면들을 갖는 계단 구조를 형성하는 단계;
    상기 계단면들의 적어도 하나에 수직 방향으로 상기 예비 적층체 및 상기 기판을 관통하여 상기 기판 하부에 마련된 배선과 연결되는 컨택홀을 형성하는 단계;
    상기 컨택홀에 측벽 절연층의 개재하에 희생 필라를 형성하는 단계;
    상기 컨택홀 상단부에 마련된 상기 측벽 절연층을 제거하여 상기 컨택홀에 의해 관통되는 제1 희생층들 중 최상부 제1 희생층 및 상기 희생 필라의 상단부를 노출하는 단계;
    상기 측벽 절연층이 제거된 부분에 제2 희생층을 형성하는 단계; 및
    상기 복수의 제1 희생층들, 상기 희생 필라 및 상기 제2 희생층을 도전 물질로 치환하는 단계;를 포함하는 3차원 메모리 장치의 제조방법.
  19. 제18 항에 있어서, 상기 복수의 제1 희생층들, 상기 희생 필라 및 상기 제3 희생층은 상기 측벽 절연층 및 상기 층간절연막들에 대하여 식각 선택성을 갖는 물질로 이루어진 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
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