KR20220062945A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치의 제조방법을 포함하고, 반도체 메모리 장치는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하는 제1 채널구조; 상기 제1 채널구조에 연결되고, 상기 게이트 적층체 상으로 연장된 제1 콘택구조; 상기 제1 콘택구조 상에서 상기 제1 콘택구조에 접촉된 비트라인; 상기 제1 채널구조와 상기 게이트 적층체 사이에 배치된 터널 절연막; 상기 터널 절연막과 상기 게이트 적층체 사이에 배치된 데이터 저장막; 및 상기 데이터 저장막과 상기 게이트 적층체 사이에 배치되고, 상기 제1 콘택구조와 상기 게이트 적층체 사이로 연장된 블로킹 절연막을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 연결된 워드라인들과 비트라인들을 포함할 수 있다. 메모리 셀 어레이는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치의 메모리 셀 어레이는 3차원으로 배열된 복수의 메모리 셀들을 포함함으로써 메모리 셀 어레이의 집적도를 향상시킬 수 있다.
본 발명의 실시 예는 공정불량을 개선할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하는 제1 채널구조; 상기 제1 채널구조에 연결되고, 상기 게이트 적층체 상으로 연장된 제1 콘택구조; 상기 제1 콘택구조 상에서 상기 제1 콘택구조에 접촉된 비트라인; 상기 제1 채널구조와 상기 게이트 적층체 사이에 배치된 터널 절연막; 상기 터널 절연막과 상기 게이트 적층체 사이에 배치된 데이터 저장막; 및 상기 데이터 저장막과 상기 게이트 적층체 사이에 배치되고, 상기 제1 콘택구조와 상기 게이트 적층체 사이로 연장된 블로킹 절연막을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 적층체를 관통하는 채널홀들을 형성하는 단계; 상기 채널홀들 각각의 측벽 상에 배치된 수직부 및 상기 수직부로부터 상기 적층체의 상면을 따라 연장된 수평부를 포함하는 블로킹 절연막을 형성하는 단계; 상기 채널홀들 각각의 상단부가 개구될 수 있도록, 상기 블로킹 절연막의 상기 수직부에 의해 개구된 상기 채널홀들 내부에 기둥구조들을 각각 형성하는 단계; 상기 채널홀들 각각의 상기 상단부를 채우는 제1 부분, 및 상기 적층체에 중첩되도록 상기 제1 부분에 교차하는 방향으로 상기 제1 부분으로부터 연장된 제2 부분를 포함하는 도프트 반도체막을 형성하는 단계; 상기 도프트 반도체막의 일부를 식각함으로써 상기 기둥구조들 각각에 중첩된 콘택홀들을 형성하는 단계; 상기 콘택홀들을 각각 채우는 콘택구조들을 형성하는 단계; 및 상기 도프트 반도체막의 상기 제2 부분을 제거하는 단계를 포함할 수 있다.
본 기술에 따르면, 콘택구조가 배치될 공간을 제공하는 콘택홀을 안정적으로 형성할 수 있으므로 공정불량을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 나타내는 사시도들이다.
도 3a는 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 3b는 도 3a에 도시된 제1 채널구조들 및 제2 채널구조들에 연결된 비트라인들과 콘택구조들에 대한 일 실시 예를 나타내는 도면이다.
도 4는 도 3b에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 일부영역에 대한 단면도이다.
도 5는 도 4에 도시된 A영역에 대한 확대 단면도이다.
도 6a, 도 6b, 및 도 6c는 블로킹 절연막 및 기둥구조들에 의해 관통되는 적층체의 형성방법에 대한 일 실시 예를 나타내는 단면도들이다.
도 7a는 도프트 반도체막의 형성방법에 대한 일 실시 예를 나타내는 평면도이고, 도 7b는 도 7a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이다.
도 8a는 콘택홀들의 형성방법에 대한 일 실시 예를 나타내는 평면도이고, 도 8b는 도 8a에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 단면도이다.
도 9a, 도 9b, 및 도 9c는 콘택홀들의 형성 후 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 10a 및 도 10b는 도전패턴들의 형성방법에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a, 도 11b, 및 도 11c는 도전패턴들의 형성 후 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 블록(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 소스막(SL) 및 복수의 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(MS1, MS2)을 포함할 수 있다.
메모리 셀 스트링들(MS1, MS2) 각각은 직렬로 연결된 복수의 메모리 셀들(MC), 적어도 하나의 소스 셀렉트 트랜지스터(SST), 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS1, MS2) 각각은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 연결된 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS1, MS2) 각각은 복수의 메모리 셀들(MC)과 소스막(SL) 사이에 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS1, MS2) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 연결된 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS1, MS2) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 소스막(SL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인(BL)에 접속될 수 있다.
동일레벨에 배치된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 서로 분리된 소스 셀렉트 라인들(SSL1, SSL2)에 연결될 수 있다. 동일레벨에 배치된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 서로 분리된 드레인 셀렉트 라인들(DSL1, DSL2)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 각각 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC)의 게이트들은 단일의 워드라인(WL)에 연결될 수 있다.
도면은 동일레벨에서 서로 분리된 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)을 포함하고, 동일레벨에서 서로 분리된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함하는 메모리 블록(BLK)을 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 3개 이상의 소스 셀렉트 라인들을 포함할 수 있다. 이와 유사하게, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 3개 이상의 드레인 셀렉트 라인들을 포함할 수 있다. 다른 일 실시 예로서, 메모리 블록(BLK)은 동일레벨에 배치된 소스 셀렉트 트랜지스터들(SST)의 게이트들에 연결된 단일의 소스 셀렉트 라인과, 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들을 포함할 수 있다.
워드라인들(WL) 각각에 복수의 메모리 셀 스트링들(MS1, MS2)이 접속될 수 있다. 복수의 메모리 셀 스트링들(MS1, MS2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)에 의해 개별적으로 선택 가능한 제1 그룹 및 제2 그룹을 포함할 수 있다. 제1 그룹은 제1 메모리 셀 스트링들(MS1)을 포함할 수 있고, 제2 그룹은 제2 메모리 셀 스트링들(MS2)을 포함할 수 있다.
제1 메모리 셀 스트링들(MS1)의 메모리 셀들(MC)은 제1 드레인 셀렉트 라인들(DSL1)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)의 메모리 셀들(MC)은 제2 드레인 셀렉트 라인들(DSL2)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 단일의 비트라인(BL)에 제1 메모리 셀 스트링들(MS1) 중 하나와 제2 메모리 셀 스트링들(MS2) 중 하나가 접속될 수 있다.
제1 메모리 셀 스트링들(MS1)의 메모리 셀들(MC) 및 제2 메모리 셀 스트링들(MS2)의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 소스막(SL)에 접속될 수 있다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들을 나타내는 사시도들이다. 반도체 메모리 장치들(1A, 1B) 각각의 구조에 대한 이해를 돕기 위해, 도 2a 및 도 2b는 반도체 메모리 장치들(1A, 1B) 각각의 구성들 중 일부를 나타낸다.
도 2a 및 도 2b를 참조하면, 반도체 메모리 장치들(1A, 1B) 각각은 주변회로구조(10A 또는 10B), 메모리 셀 어레이(5A 또는 5B), 소스막(20A 또는 20B) 및 복수의 비트라인들(80A 또는 80B)을 포함할 수 있다.
주변회로구조(10A 또는 10B)는 제1 방향(D1) 및 제2 방향(D2)으로 연장된 기판을 포함할 수 있다. 주변회로구조(10A 또는 10B)는 메모리 셀 어레이(5A 또는 5B)의 동작을 제어하기 위한 주변회로를 포함할 수 있다.
메모리 셀 어레이(5A 또는 5B)는 주변회로구조(10A 또는 10B)에 중첩될 수 있다. 메모리 셀 어레이(5A 또는 5B)는 소스막(20A 또는 20B) 및 복수의 비트라인들(80A 또는 80B) 사이에 배치될 수 있다.
제1 방향(D1) 및 제2 방향(D2)으로 연장된 평면에 수직한 방향은 제3 방향(D3)으로 정의한다. 제3 방향(D3)으로의 메모리 셀 어레이(5A 또는 5B), 소스막(20A 또는 20B) 및 복수의 비트라인들(80A 또는 80B)의 배열은 다양할 수 있다.
도 2a를 참조하면, 메모리 셀 어레이(5A)는 소스막(20A)을 사이에 두고 주변회로구조(10A)에 중첩될 수 있다. 복수의 비트라인들(80A)은 소스막(20A) 및 메모리 셀 어레이(5A)를 사이에 두고 주변회로구조(10A)에 중첩될 수 있다.
메모리 셀 어레이(5A)는 채널구조들(60A1, 60A2) 및 채널구조들(60A1, 60A2)을 감싸는 게이트 적층체(90A)를 포함할 수 있다.
게이트 적층체(90A)는 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22]), 워드라인들(49A[W]), 및 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])을 포함할 수 있다. 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22]), 워드라인들(49A[W]), 및 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])은 서로 이격되어 배치될 수 있다. 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22]), 워드라인들(49A[W]), 및 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])을 구성하는 도전물은 다양할 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22]) 및 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])은 워드라인들(49A[W])을 구성하는 도전물과 동일한 도전물로 구성될 수 있다. 본 발명은 이에 제한되지 않는다. 다른 실시 예로서, 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22]) 또는 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])은 워드라인들(49A[W])을 구성하는 도전물과 상이한 도전물로 구성될 수 있다.
소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22])은 소스막(20A)과 복수의 비트라인들(80A) 사이에 배치될 수 있다. 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22])은 적어도 한층의 제1 소스 셀렉트 라인 및 제2 소스 셀렉트 라인을 포함할 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22])은 2중층의 제1 소스 셀렉트 라인들(49A[S11], 49A[S21]) 및 2중층의 제2 소스 셀렉트 라인들(49A[S12], 49A[S22])을 포함할 수 있다. 2중층의 제1 소스 셀렉트 라인들(49A[S11], 49A[S21])은 제3 방향(D3)으로 서로 이격된 제1 레벨의 제1 소스 셀렉트 라인(49A[S11]) 및 제2 레벨의 제1 소스 셀렉트 라인(49A[S21])을 포함할 수 있다. 2중층의 제2 소스 셀렉트 라인들(49A[S12], 49A[S22])은 제3 방향(D3)으로 서로 이격된 제1 레벨의 제2 소스 셀렉트 라인(49A[S12]) 및 제2 레벨의 제2 소스 셀렉트 라인(49A[S22])을 포함할 수 있다. 제1 레벨의 제1 소스 셀렉트 라인(49A[S11])과 제1 레벨의 제2 소스 셀렉트 라인(49A[S12])은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 레벨의 제1 소스 셀렉트 라인(49A[S21])과 제2 레벨의 제2 소스 셀렉트 라인(49A[S22])은 제1 방향(D1)으로 서로 이격될 수 있다.
드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])은 소스 셀렉트 라인들(49A[S11], 49A[S12], 49A[S21], 49A[S22])과 복수의 비트라인들(80A) 사이에 배치될 수 있다. 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])은 적어도 한층의 제1 드레인 셀렉트 라인 및 제2 드레인 셀렉트 라인을 포함할 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(49A[D31], 49A[D32], 49A[D41], 49A[D42])은 2중층의 제1 드레인 셀렉트 라인들(49A[D31], 49A[D41]) 및 2중층의 제2 드레인 셀렉트 라인들(49A[D32], 49A[D42])을 포함할 수 있다. 2중층의 제1 드레인 셀렉트 라인들(49A[D31], 49A[D41])은 제3 방향(D3)으로 서로 이격된 제3 레벨의 제1 드레인 셀렉트 라인(49A[D31]) 및 제4 레벨의 제1 드레인 셀렉트 라인(49A[D41])을 포함할 수 있다. 2중층의 제2 드레인 셀렉트 라인들(49A[D32], 49A[D42])은 제3 방향(D3)으로 서로 이격된 제3 레벨의 제2 드레인 셀렉트 라인(49A[D32]) 및 제4 레벨의 제2 드레인 셀렉트 라인(49A[D42])을 포함할 수 있다. 제3 레벨의 제1 드레인 셀렉트 라인(49A[D31])과 제3 레벨의 제2 드레인 셀렉트 라인(49A[D32])은 제1 방향(D1)으로 서로 이격될 수 있다. 제4 레벨의 제1 드레인 셀렉트 라인(49A[D41])과 제4 레벨의 제2 드레인 셀렉트 라인(49A[D42])은 제1 방향(D1)으로 서로 이격될 수 있다.
워드라인들(49A[W]) 각각은 제1 소스 셀렉트 라인들(49A[S11], 49A[S21])과 제1 드레인 셀렉트 라인들(49A[D31], 49A[D41]) 사이에 배치되고, 제2 소스 셀렉트 라인들(49A[S12], 49A[S22])과 제2 드레인 셀렉트 라인들(49A[D32], 49A[D42]) 사이로 연장될 수 있다. 워드라인들(49A[W])은 제3 방향(D3)으로 서로 이격되어 적층될 수 있다.
채널구조들(60A1, 60A2)은 도 1에 도시된 메모리 셀 스트링들(MS1, MS2)의 채널영역으로서 이용되는 채널막을 포함할 수 있다. 채널구조들(60A1, 60A2)은 소스막(20A)에 접촉될 수 있다. 채널구조들(60A1, 60A2)은 게이트 적층체(90A)를 관통하고, 비트라인들(80A)을 향해 연장될 수 있다. 채널구조들(60A1, 60A2)은 콘택구조들(70A1, 70A2)을 경유하여 비트라인들(80A)에 접속될 수 있다.
채널구조들(60A1, 60A2)은 제1 드레인 셀렉트 라인들(49A[D31], 49A[D41])에 의해 제어되는 제1 채널구조(60A1) 및 제2 드레인 셀렉트 라인들(49A[D32], 49A[D42])에 의해 제어되는 제2 채널구조(60A2)를 포함할 수 있다. 제1 채널구조(60A1)는 제1 드레인 셀렉트 라인들(49A[D31], 49A[D41]), 워드라인들(49A[W]), 및 제1 소스 셀렉트 라인들(49A[S11], 49A[S21])을 관통하고, 소스막(20A)에 접촉될 수 있다. 제2 채널구조(60A2)는 제2 드레인 셀렉트 라인들(49A[D32], 49A[D42]), 워드라인들(49A[W]), 및 제2 소스 셀렉트 라인들(49A[S12], 49A[S22])을 관통하고, 소스막(20A)에 접촉될 수 있다. 워드라인들(49A[W]) 각각은 제1 채널구조(60A1) 및 제2 채널구조(60A2)를 감싸도록 연장될 수 있다. 이에 따라, 하나의 워드라인(49A[W])에 의해 제1 채널구조(60A1) 및 제2 채널구조(60A2)가 동시에 제어될 수 있다.
콘택구조들(70A1, 70A2)은 제1 채널구조(60A1)에 접촉된 제1 콘택구조(70A1) 및 제2 채널구조(60A2)에 접촉된 제2 콘택구조(70A2)를 포함할 수 있다. 하나의 비트라인(80A)은 한 쌍의 제1 콘택구조(70A1) 및 제2 콘택구조(70A2)를 경유하여 하나의 제1 채널구조(60A1) 및 하나의 제2 채널구조(60A2)에 동시에 접속될 수 있다.
도 2b를 참조하면, 메모리 셀 어레이(5B)는 복수의 비트라인들(80B)을 사이에 두고 주변회로구조(10B)에 중첩될 수 있다. 소스막(20B)은 복수의 비트라인들(80B) 및 메모리 셀 어레이(5B)를 사이에 두고 주변회로구조(10B)에 중첩될 수 있다.
메모리 셀 어레이(5B)는 채널구조들(60B1, 60B2) 및 채널구조들(60B1, 60B2)을 감싸는 게이트 적층체(90B)를 포함할 수 있다.
게이트 적층체(90B)는 워드라인들(49B[W]), 드레인 셀렉트 라인들(49B[D11], 49B[D12], 49B[D21], 49B[D22]), 및 소스 셀렉트 라인들(49B[S31], 49B[S32], 49B[S41], 49B[S42])을 포함할 수 있다. 워드라인들(49B[W]), 드레인 셀렉트 라인들(49B[D11], 49B[D12], 49B[D21], 49B[D22]), 및 소스 셀렉트 라인들(49B[S31], 49B[S32], 49B[S41], 49B[S42])을 구성하는 도전물은 다양할 수 있다. 이하, 도 2a에 도시된 구성들과 중복되는 구성들에 대한 구체적인 설명은 생략한다.
드레인 셀렉트 라인들(49B[D11], 49B[D12], 49B[D21], 49B[D22])은 복수의 비트라인들(80B)과 소스막(20B) 사이에 배치될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(49B[D11], 49B[D12], 49B[D21], 49B[D22])은 2중층의 제1 드레인 셀렉트 라인들(49B[D11], 49B[D21]) 및 2중층의 제2 드레인 셀렉트 라인들(49B[D12], 49B[D22])을 포함할 수 있다. 2중층의 제1 드레인 셀렉트 라인들(49B[D11], 49B[D21])은 제3 방향(D3)으로 서로 이격된 제1 레벨의 제1 드레인 셀렉트 라인(49B[D11]) 및 제2 레벨의 제1 드레인 셀렉트 라인(49B[D21])을 포함할 수 있다. 2중층의 제2 드레인 셀렉트 라인들(49B[D12], 49B[D22])은 제3 방향(D3)으로 서로 이격된 제1 레벨의 제2 드레인 셀렉트 라인(49B[D12]) 및 제2 레벨의 제2 드레인 셀렉트 라인(49B[D22])을 포함할 수 있다. 제1 레벨의 제1 드레인 셀렉트 라인(49B[D11])과 제1 레벨의 제2 드레인 셀렉트 라인(49B[D12])은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 레벨의 제1 드레인 셀렉트 라인(49B[D21])과 제2 레벨의 제2 드레인 셀렉트 라인(49B[D22])은 제1 방향(D1)으로 서로 이격될 수 있다.
소스 셀렉트 라인들(49B[S31], 49B[S32], 49B[S41], 49B[S42])은 드레인 셀렉트 라인들(49B[D11], 49B[D12], 49B[D21], 49B[D22])과 소스막(20B) 사이에 배치될 수 있다. 소스 셀렉트 라인들(49B[S31], 49B[S32], 49B[S41], 49B[S42])은 적어도 한층의 제1 소스 셀렉트 라인 및 제2 소스 셀렉트 라인을 포함할 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(49B[S31], 49B[S32], 49B[S41], 49B[S42])은 2중층의 제1 소스 셀렉트 라인들(49B[S31], 49B[S41]) 및 2중층의 제2 소스 셀렉트 라인들(49B[S32], 49B[S42])을 포함할 수 있다. 2중층의 제1 소스 셀렉트 라인들(49B[S31], 49B[S41])은 제3 방향(D3)으로 서로 이격된 제3 레벨의 제1 소스 셀렉트 라인(49B[S31]) 및 제4 레벨의 제1 소스 셀렉트 라인(49B[S41])을 포함할 수 있다. 2중층의 제2 소스 셀렉트 라인들(49B[S32], 49B[S42])은 제3 방향(D3)으로 서로 이격된 제3 레벨의 제2 소스 셀렉트 라인(49B[S32]) 및 제4 레벨의 제2 소스 셀렉트 라인(49B[S42])을 포함할 수 있다. 제3 레벨의 제1 소스 셀렉트 라인(49B[S31])과 제3 레벨의 제2 소스 셀렉트 라인(49B[S32])은 제1 방향(D1)으로 서로 이격될 수 있다. 제4 레벨의 제1 소스 셀렉트 라인(49B[S41])과 제4 레벨의 제2 소스 셀렉트 라인(49B[S42])은 제1 방향(D1)으로 서로 이격될 수 있다.
채널구조들(60B1, 60B2)은 도 2a를 참조하여 설명한 바와 유사하게, 하나의 비트라인(80B)에 의해 동시에 제어될 수 있는 제1 채널구조(60B1) 및 제2 채널구조(60B2)를 포함할 수 있다. 채널구조들(60B1, 60B2)은 도 2a를 참조하여 설명한 바와 유사하게, 콘택구조들(미도시)을 경유하여 비트라인(80B)에 접속될 수 있다.
도 3a 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 3a를 참조하면, 게이트 적층체(90)는 제1 채널구조(60[1]) 및 제2 채널구조(60[2])를 감쌀 수 있다. 메모리막(61)은 제1 채널구조(60[1]) 및 제2 채널구조(60[2]) 각각과 게이트 적층체(90) 사이에 배치될 수 있다.
메모리막(61)은 제1 채널구조(60[1]) 및 제2 채널구조(60[2]) 각각을 감싸는 터널 절연막(67), 터널 절연막(67)을 감싸는 데이터 저장막(65), 및 데이터 저장막(65)을 감싸는 제1 블로킹 절연막(63)을 포함할 수 있다. 데이터 저장막(65)은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막(65)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 제1 블로킹 절연막(63)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(67)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
제1 채널구조(60[1]) 및 제1 채널구조(60[1])를 감싸는 메모리막(61)은 제1 셀 기둥(69[1])을 구성할 수 있다. 제2 채널구조(60[2]) 및 제2 채널구조(60[2])를 감싸는 메모리막(61)은 제2 셀 기둥(69[2])을 구성할 수 있다. 복수의 제1 셀 기둥들(69[1]) 및 복수의 제2 셀 기둥들(69[2])은 게이트 적층체(90)를 관통할 수 있다. 복수의 제1 셀 기둥들(69[1]) 및 복수의 제2 셀 기둥들(69[2])은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 평면에서 다양하게 배열될 수 있다. 일 실시 예로서, 메모리 셀 스트링들의 배치밀도 향상을 위해, 제1 셀 기둥들(69[1]) 및 제2 셀 기둥들(69[2])은 지그재그 배열을 구성할 수 있다.
게이트 적층체(90)는 제1 셀렉트 적층체(50[1]), 제2 셀렉트 적층체(50[2]), 및 워드라인 적층체(40)를 포함할 수 있다.
제1 셀렉트 적층체(50[1]) 및 제2 셀렉트 적층체(50[2])는 제1 방향(D1)으로 이격되어 배열될 수 있다. 제1 셀렉트 적층체(50[1]) 및 제2 셀렉트 적층체(50[2]) 각각은 제2 방향(D2)으로 연장될 수 있다. 일 실시 예로서, 제1 셀렉트 적층체(50[1])는 도 2a에 도시된 제1 드레인 셀렉트 라인들(49A[D31], 49A[D41])을 포함할 수 있고, 제2 셀렉트 적층체(50[2])는 도 2a에 도시된 제2 드레인 셀렉트 라인들(49A[D32], 49A[D42])을 포함할 수 있다. 다른 실시 예로서, 제1 셀렉트 적층체(50[1])는 도 2b에 도시된 제1 드레인 셀렉트 라인들(49B[D11], 49B[D21])을 포함할 수 있고, 제2 셀렉트 적층체(50[2])는 도 2b에 도시된 제2 드레인 셀렉트 라인들(49B[D12], 49B[D22])을 포함할 수 있다.
제1 셀렉트 적층체(50[1]) 및 제2 셀렉트 적층체(50[2])는 분리 절연막(77)에 의해 서로 이격될 수 있다. 분리 절연막(77), 제1 셀렉트 적층체(50[1]) 및 제2 셀렉트 적층체(50[2])는 워드라인 적층체(40)에 중첩될 수 있다.
도 3b는 도 3a에 도시된 제1 채널구조들 및 제2 채널구조들에 연결된 비트라인들과 콘택구조들에 대한 일 실시 예를 나타내는 도면이다.
도 3b를 참조하면, 비트라인들(80)은 게이트 적층체(90)에 중첩될 수 있다. 비트라인들(80) 각각은 한 쌍의 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2])를 경유하여, 하나의 제1 채널구조(60[1]) 및 하나의 제2 채널구조(60[2])에 동시에 접속될 수 있다. 일 실시 예로서, 비트라인들(80)은 도 3a에 도시된 비트라인들(80A)을 포함할 수 있다. 다른 실시 예로서, 비트라인들(80)은 도 3b에 도시된 비트라인들(80B)을 포함할 수 있다.
도 4는 도 3b에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 일부영역에 대한 단면도이다. 일 실시 예로서, 도 4에 도시된 구조는 도 2a에 도시된 반도체 메모리 장치(1A)에 적용될 수 있다. 다른 실시 예로서, 도 4에 도시된 구조는 상하반전되어 도 2b에 도시된 반도체 메모리 장치(1B)에 적용될 수 있다.
도 4를 참조하면, 반도체 메모리 장치는 도 3a를 참조하여 설명한 게이트 적층체(90), 제1 채널구조(60[1]), 제2 채널구조(60[2]), 메모리막(61), 및 분리 절연막(77)을 포함할 수 있다. 또한, 반도체 메모리 장치는 도 3b를 참조하여 설명한 제1 콘택구조(70[1]), 제2 콘택구조(70[2]), 및 비트라인(80)을 포함할 수 있다.
게이트 적층체(90)는 교대로 적층된 층간 절연막들(41) 및 도전패턴들(49)을 포함할 수 있다. 일 실시 예로서, 도전패턴들(49) 각각은 도전성 배리어막(45) 및 금속막(47)을 포함할 수 있다. 도전성 배리어막(45)은 메모리막(61)과 금속막(47) 사이에 배치될 수 있다. 도전성 배리어막(45)은 층간 절연막들(41) 각각과 금속막(47) 사이로 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 도전패턴들(49)은 금속막, 금속 실리사이드막, 및 도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다.
도전패턴들(49) 및 층간 절연막들(41)은 워드라인 적층체(40), 제1 셀렉트 적층체(50[1]) 및 제2 셀렉트 적층체(50[2])를 구성할 수 있다. 제1 셀렉트 적층체(50[1])와 제2 셀렉트 적층체(50[2])는 워드라인 적층체(40)와 비트라인(80) 사이에 배치될 수 있다. 제1 셀렉트 적층체(50[1])와 제2 셀렉트 적층체(50[2])는 동일레벨에서 서로 분리될 수 있다. 제1 셀렉트 적층체(50[1])는 분리 절연막(77)에 의해 제2 셀렉트 적층체(50[2])로부터 이격될 수 있다. 워드라인 적층체(40)는 분리 절연막(77)에 의해 관통되지 않고 제1 셀렉트 적층체(50[1])에 중첩될 뿐 아니라, 제2 셀렉트 적층체(50[2])에 중첩되도록 연속적으로 연장될 수 있다.
도전패턴들(49) 중 제1 셀렉트 적층체(50[1])를 구성하는 도전패턴들은 제1 드레인 셀렉트 라인들로 이용될 수 있다. 도전패턴들(49) 중 제2 셀렉트 적층체(50[2])를 구성하는 도전패턴들은 제2 드레인 셀렉트 라인들로 이용될 수 있다. 도전패턴들(49) 중 워드라인 적층체(40)를 구성하는 도전패턴들은 워드라인들로 이용될 수 있다.
제1 채널구조(60[1]) 및 제2 채널구조(60[2])는 게이트 적층체(90)를 관통할 수 있다. 제1 셀렉트 적층체(50[1])의 도전패턴들(49) 각각은 제1 채널구조(60[1])를 감쌀 수 있고, 제2 셀렉트 적층체(50[2])의 도전패턴들(49) 각각은 제2 채널구조(60[2])를 감쌀 수 있다. 워드라인 적층체(40)의 도전패턴들(49) 각각은 제1 채널구조(60[1])를 감쌀 뿐 아니라 제2 채널구조(60[2])를 감싸도록 연장될 수 있다.
제1 채널구조(60[1]) 및 제2 채널구조(60[2]) 각각은 코어 절연막(CO), 채널막(CL), 및 도프트 반도체 패턴(DS)을 포함할 수 있다. 코어 절연막(CO) 및 도프트 반도체 패턴(DS)은 제1 채널구조(60[1]) 및 제2 채널구조(60[2]) 각각의 중심영역에 배치될 수 있다. 코어 절연막(CO) 및 도프트 반도체 패턴(DS)은 도전패턴들(49) 및 층간 절연막들(41)의 적층방향으로 정렬될 수 있다. 코어 절연막(CO)은 도전패턴들(49) 및 층간 절연막들(41)의 적층방향으로 연장될 수 있다. 도프트 반도체 패턴(DS)은 코어 절연막(CO)보다 비트라인(80)에 가깝게 배치될 수 있다. 도프트 반도체 패턴(DS)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체 패턴(DS)은 n형 도프트 실리콘으로 구성될 수 있다. 채널막(CL)은 코어 절연막(CO)의 측벽을 감싸고 도프트 반도체 패턴(DS)에 접촉되도록 비트라인(80)을 향해 연장될 수 있다. 채널막(CL)은 채널영역을 제공할 수 있는 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(CL)은 실리콘을 포함할 수 있다.
제1 콘택구조(70[1])는 제1 채널구조(60[1])의 도프트 반도체 패턴(DS)에 접촉될 수 있고, 제2 콘택구조(70[2])는 제2 채널구조(60[2])의 도프트 반도체 패턴(DS)에 접촉될 수 있다. 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2]) 각각은 게이트 적층체(90) 상으로 연장될 수 있다. 보다 구체적으로, 제1 콘택구조(70[1])는 비트라인(80)을 향하는 제1 셀렉트 적층체(50[1])의 상면 상으로 연장될 수 있다. 또한, 제2 콘택구조(70[2])는 비트라인(80)을 향하는 제2 셀렉트 적층체(50[2])의 상면 상으로 연장될 수 있다. 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2])는 게이트 적층체(90) 상에서 분리 절연막(77)으로부터 멀어지는 방향을 향해 연장될 수 있다. 즉, 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2])는 서로 상반된 방향을 향해 게이트 적층체(90)에 나란하게 연장된 부분들을 포함할 수 있다.
게이트 적층체(90)와 비트라인(80) 사이에는 절연막(75)이 배치될 수 있다. 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2])는 절연막(75)에 의해 서로 절연될 수 있다. 절연막(75)은 실리콘 산화막을 포함할 수 있다.
제1 콘택구조(70[1]) 및 제2 콘택구조(70[2]) 각각은 도프트 반도체 패턴(DS)과 식각 선택비가 상이한 도전물로 구성될 수 있다. 일 실시 예로서, 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2]) 각각은 금속막(73) 및 도전성 라이너막(71)을 포함할 수 있다. 금속막(73)은 금속막(73)에 대응하는 콘택구조(70[1] 또는 70[2])의 중심영역에 배치될 수 있다. 도전성 라이너막(71)은 도전성 반도체 패턴(DS)과 게이트 적층체(90)를 향하는 금속막(73)의 표면에 접촉될 수 있고, 절연막(75)을 향하는 금속막(73)의 측벽을 따라 연장될 수 있다. 즉, 도전성 라이너막(71)은 도프트 반도체 패턴(DS), 게이트 적층체(90), 및 절연막(75) 각각과 금속막(73) 사이에 배치될 수 있다. 도전성 라이너막(71)은 금속막(73)과 도프트 반도체 패턴(DS) 사이의 오믹콘택(ohmic contact)을 제공할 수 있고, 금속의 확산을 방지하는 배리어 역할을 할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 도전성 라이너막(71)은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함하거나, 티타늄 실리사이드물(TiSi)을 포함할 수 있다.
메모리막(61)은 제1 채널구조(60[1]) 및 제2 채널구조(60[2]) 각각의 측벽을 감쌀 수 있다. 메모리막(61)은 도 3a를 참조하여 설명한 바와 같이, 터널 절연막(67), 데이터 저장막(65), 및 제1 블로킹 절연막(63)을 포함할 수 있다. 터널 절연막(67)은 제1 채널구조(60[1]) 및 제2 채널구조(60[2]) 각각과 게이트 적층체(90) 사이에 배치될 수 있다. 데이터 저장막(65)은 터널 절연막(67)과 게이트 적층체(90) 사이에 배치될 수 있다. 제1 블로킹 절연막(63)은 데이터 저장막(65)과 게이트 적층체(90) 사이에 배치될 수 있다. 제1 블로킹 절연막(63)은 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2]) 각각과 게이트 적층체(90) 사이로 연장될 수 있다. 제1 블로킹 절연막(63)은 비트라인(80)을 향하는 게이트 적층체(90)의 상면을 따라 연장될 수 있다. 보다 구체적으로, 제1 블로킹 절연막(63)은 비트라인(80)을 향하는 제1 셀렉트 적층체(50[1])의 상면 및 비트라인(80)을 향하는 제2 셀렉트 적층체(50[2])의 상면을 따라 연장될 수 있다.
분리 절연막(77)은 제1 블로킹 절연막(63) 및 절연막(75)을 관통하도록 연장될 수 있다.
게이트 적층체(90)의 도전패턴들(49) 각각과 제1 블로킹 절연막(63) 사이에 제2 블로킹 절연막(43)이 배치될 수 있다. 제2 블로킹 절연막(43)은 제1 블로킹 절연막(63)에 비해 유전상수가 높은 절연막으로 구성될 수 있다. 일 실시 예로서, 제1 블로킹 절연막(63)은 실리콘 산화막을 포함하고, 제2 블로킹 절연막(43)은 알루미늄 산화막, 하프늄 산화막 등의 금속 산화막을 포함할 수 있다. 제2 블로킹 절연막(43)은 층간 절연막들(41)과 도전패턴들(49) 사이로 연장될 수 있다.
비트라인(80)는 절연막(75) 상에 배치될 수 있다. 비트라인(80)은 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2])에 접촉될 수 있다. 비트라인(80)은 다양한 도전물로 구성될 수 있다. 일 실시 예로서, 비트라인(80)은 도전성 배리어막(81) 및 금속막(83)을 포함할 수 있다. 도전성 배리어막(81)은 금속막(83)과 절연막(75) 사이에 배치되고, 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2]) 각각과 금속막(83) 사이로 연장될 수 있다.
도 5는 도 4에 도시된 A영역에 대한 확대 단면도이다.
도 5를 참조하면, 도프트 반도체 패턴(DS)은 도프트 반도체 패턴(DS)에 대응하는 콘택구조(예를 들어, 70[1])와 채널막(CL) 사이로 연장될 수 있다. 도프트 반도체 패턴(DS)은 도프트 반도체 패턴(DS)에 대응하는 콘택구조(70[1])와 터널 절연막(67) 사이로 연장될 수 있다. 데이터 저장막(65) 및 제1 블로킹 절연막(63) 각각은 채널막(CL) 및 터널 절연막(67) 각각보다 비트라인(80)을 향해 돌출될 수 있다. 도프트 반도체 패턴(DS)은 데이터 저장막(65)에 접촉되도록 게이트 적층체(90)를 향해 연장될 수 있다.
본 발명의 실시 예에 따르면, 비트라인(80)과 채널막(CL) 사이의 거리(I2)는 제1 블로킹 절연막(63)과 비트라인(80) 사이의 거리(I1)보다 크게 정의될 수 있다. 또한, 비트라인(80)과 터널 절연막(67) 사이의 거리(I3)는 제1 블로킹 절연막(63)과 비트라인(80) 사이의 거리(I1)보다 크게 정의될 수 있다.
이하, 비트라인(80)과 게이트 적층체(90) 사이에 별도의 식각 정지막을 형성하지 않더라도, 도 4에 도시된 도프트 반도체 패턴(DS)에 안정적으로 접촉된 제1 콘택구조(70[1]) 및 제2 콘택구조(70[2])를 제공할 수 있는 제조방법에 대해 설명한다.
도 6a, 도 6b, 및 도 6c는 블로킹 절연막 및 기둥구조들에 의해 관통되는 적층체의 형성방법에 대한 일 실시 예를 나타내는 단면도들이다.
도 6a를 참조하면, 포토리소그래피 공정을 이용한 식각공정으로 적층체(100)를 식각함으로써 제1 채널홀(110A) 및 제2 채널홀(110B)을 형성할 수 있다. 적층체(100)는 교대로 적층된 제1 물질막들(101) 및 제2 물질막들(103)을 포함할 수 있다. 제1 채널홀(110A) 및 제2 채널홀(110B)은 제1 물질막들(101) 및 제2 물질막들(103)의 적층방향으로 적층체(100)를 관통할 수 있다.
일 실시 예로서, 제1 물질막들(101)은 층간 절연막들일 수 있고, 제2 물질막들(103)은 층간 절연막들에 대한 식각 선택비를 갖는 물질들 중 선택될 수 있다. 일 실시 예로서, 제1 물질막들(101) 각각은 실리콘 산화막으로 구성될 수 있고, 제2 물질막들(103) 각각은 실리콘 산화막에 대한 식각 선택비를 갖는 실리콘 질화막으로 구성될 수 있다. 다른 실시 예로서, 제1 물질막들(101)은 층간 절연막들일 수 있고, 제2 물질막들(103)은 도전막들일 수 있다.
도 6b를 참조하면, 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 측벽 상에 배치되고, 적층체(100)의 상면(TS)을 따라 연장된 제1 블로킹 절연막(111)을 형성할 수 있다. 제1 블로킹 절연막(111)은 도프트 반도체막에 대한 식각 선택비를 갖고, 전하의 이동을 차단할 수 있는 절연막을 포함할 수 있다. 일 실시 예로서, 제1 블로킹 절연막(111)은 실리콘 산화막을 포함할 수 있다.
제1 블로킹 절연막(111)은 수직부(111VP) 및 수평부(111HP)를 포함할 수 있다. 제1 블로킹 절연막(111)의 수직부(111VP)은 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 측벽 상에 배치된 부분으로 정의될 수 있다. 제1 블로킹 절연막(111)의 수평부(111HP)는 수직부(111VP)로부터 적층체(100)의 상면(TS)을 따라 연장된 부분으로 정의될 수 있다.
이어서, 제1 블로킹 절연막(111) 상에 데이터 저장막(113), 터널 절연막(115) 및 채널막(121)을 순차로 적층할 수 있다. 데이터 저장막(113)은 전하 트랩이 가능한 질화막을 포함할 수 있고, 터널 절연막(115)은 전하 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 채널막(121)은 채널영역으로서 이용되는 반도체막을 포함할 수 있다.
이후, 채널막(121)에 의해 개구된 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 중심영역 내에 코어 절연막(123)을 형성할 수 있다. 이어서, 코어 절연막(123)의 일부를 리세스 함으로써, 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 상단부(R1)가 개구될 수 있다.
도 6c를 참조하면, 도 6b에 도시된 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 상단부(R1)을 통해 도 6b에 도시된 데이터 저장막(113)이 노출되도록 도 6b에 도시된 채널막(121)의 일부 및 도 6b에 도시된 터널 절연막(115)의 일부를 순차로 제거할 수 있다. 이로써, 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 상단부(R2)는 도 6b에 도시된 상단부(R1)보다 넓은 폭으로 개구될 수 있다.
도 6b에 도시된 채널막(121)의 일부를 제거하는 식각공정 동안, 도 6b에 도시된 터널 절연막(115)이 식각 정지막 역할을 할 수 있다. 도 6b에 도시된 터널 절연막(115)의 일부를 제거하는 식각공정 동안, 도 6b에 도시된 데이터 저장막(113)이 식각 정지막 역할을 할 수 있다. 이하, 제거되지 않고 잔류하는 채널막을 채널패턴(121P)으로 정의하고, 제거되지 않고 잔류하는 터널 절연막을 터널 절연패턴(115P)으로 정의한다.
채널패턴(121P) 및 터널 절연패턴(115P) 각각은 코어 절연막(123)과 적층체(100) 사이에 잔류될 수 있다. 채널패턴(121P) 및 터널 절연패턴(115P) 각각은 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 내부에 배치된 단부를 포함할 수 있다.
이후, 제1 블로킹 절연막(111)의 수평부(111HP)가 노출될 수 있도록 건식 식각방식으로 도 6b에 도시된 데이터 저장막(113)의 일부를 제거할 수 있다. 이하, 제거되지 않고 잔류하는 데이터 저장막을 데이터 저장패턴(113P)으로 정의한다. 데이터 저장패턴(113P)은 채널패턴(121P) 및 터널 절연패턴(115P)보다 돌출되게 잔류됨으로써, 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 상단부(R2)에 의해 노출될 수 있다.
제1 채널홀(110A) 내부에 잔류된 코어 절연막(123), 채널패턴(121P), 터널 절연패턴(115P), 및 데이터 저장패턴(113P)은 제1 기둥구조(PL1)를 구성할 수 있다. 제2 채널홀(110B) 내부에 잔류된 코어 절연막(123), 채널패턴(121P), 터널 절연패턴(115P), 및 데이터 저장패턴(113P)은 제2 기둥구조(PL2)를 구성할 수 있다. 본 발명의 실시 예에 따르면, 제1 기둥구조(PL1)는 제1 채널홀(110A)의 상단부(R2)를 개구할 수 있도록 정의될 수 있고, 제2 기둥구조(PL2)는 제2 채널홀(110B)의 상단부(R2)를 개구할 수 있도록 정의될 수 있다.
도 7a는 도프트 반도체막의 형성방법에 대한 일 실시 예를 나타내는 평면도이고, 도 7b는 도 7a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이다.
도 7a 및 도 7b를 참조하면, 적층체(100) 상에 도프트 반도체막(131)을 형성할 수 있다. 도프트 반도체막(131)은 제1 부분(131A) 및 제2 부분(131B1)을 포함할 수 있다.
도프트 반도체막(131)의 제1 부분(131A)은 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 상단부(R2)를 채울 수 있다. 도프트 반도체막(131)의 제1 부분(131A)은 채널패턴(121P)에 접촉될 수 있다. 도프트 반도체막(131)의 제1 부분(131A)은 제1 블로킹 절연막(111)의 수직부(111VP)로 둘러싸일 수 있다.
도프트 반도체막(131)의 제2 부분(131B1)은 적층체(100)에 중첩되도록 제1 부분(131A)으로부터 제1 부분(131A)에 교차하는 방향으로 연장될 수 있다. 도프트 반도체막(131)의 제2 부분(131B1)은 제1 부분(131A)으로부터 제1 블로킹 절연막(111)의 수평부(111HP) 상으로 연장될 수 있다.
도 8a는 콘택홀들의 형성방법에 대한 일 실시 예를 나타내는 평면도이고, 도 8b는 도 8a에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 단면도이다.
도 8a 및 도 8b를 참조하면, 포토리소그래피 공정을 이용하여 도프트 반도체막(131)의 일부를 식각함으로써, 제1 기둥구조(PL1) 및 제2 기둥구조(PL2) 각각에 중첩된 콘택홀들(135)을 형성할 수 있다. 도프트 반도체막(131)은 제1 블로킹 절연막(111)의 손상을 방지하고, 도프트 반도체막(131)을 선택적으로 제거할 수 있는 에천트(etchant)를 이용하여 식각될 수 있다. 일 실시 예로서, 도프트 반도체막(131)은 염소(Cl2) 및 브롬화 수소(HBr) 중 적어도 어느 하나를 포함하는 에천트를 이용하여 식각될 수 있다.
콘택홀들(135)은 적층체(100)에 중첩되도록 제1 기둥구조(PL1) 및 제2 기둥구조(PL2)에 교차하는 방향으로 연장될 수 있다. 제1 블로킹 절연막(111)과 도프트 반도체막(131) 간 상이한 식각 선택비에 의해, 도프트 반도체막(131)을 식각하는 동안, 제1 블로킹 절연막(111)은 식각 정지막 역할을 할 수 있다. 이에 따라, 본 발명의 실시 예는 콘택홀들(135)이 과도하게 깊게 형성되는 현상을 방지할 수 있다.
콘택홀들(135)은 도 7b에 도시된 도프트 반도체막(131)의 제2 부분(131B1)을 관통하고, 도프트 반도체막(131)의 제1 부분(131A)을 노출시킬 수 있다. 제1 부분(131A)은 제1 채널홀(110A) 및 제2 채널홀(110B) 각각의 상단부(R2) 내부에 잔류될 수 있다. 콘택홀들(135) 각각의 주위에 도프트 반도체막(131)의 제2 부분(131B2)이 잔류될 수 있다. 다시 말해, 도프트 반도체막(131)의 제2 부분(131B2)은 콘택홀들(135) 각각의 측벽을 정의할 수 있다.
도면에 도시되진 않았으나, 예를 들어, 도프트 반도체막 상에 형성된 절연막을 식각하여 콘택홀을 형성하는 경우, 도프트 반도체막이 콘택홀에 의해 노출되지 않는 불량이 발생될 수 있다. 본 발명의 실시 예에 따르면, 콘택홀들(135)은 도프트 반도체막(131)의 일부를 식각함으로써 정의되므로, 콘택홀들(135)의 깊이를 과도하게 깊게 형성하지 않더라도, 도프트 반도체막(131)이 개구되지 않는 불량을 원천적으로 차단할 수 있다.
도 9a, 도 9b, 및 도 9c는 콘택홀들의 형성 후 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 9a를 참조하면, 도 8b에 도시된 콘택홀들(135)을 제1 콘택구조(140A) 및 제2 콘택구조(140B)로 채울 수 있다. 제1 콘택구조(140A)는 제1 기둥구조(PL1)에 중첩된 도프트 반도체막(131)의 제1 부분(131A)에 접촉될 수 있고, 제2 콘택구조(140B)는 제2 기둥구조(PL2)에 중첩된 도프트 반도체막(131)의 제1 부분(131A)에 접촉될 수 있다.
제1 콘택구조(140A) 및 제2 콘택구조(140B)를 형성하는 단계는 도 8b에 도시된 콘택홀들(135)을 도전물로 채우는 단계, 및 도프트 반도체막(131)의 제2 부분(131B2)이 노출되도록 도전물의 일부를 평탄화공정으로 제거하는 단계를 포함할 수 있다. 도전물은 도프트 반도체막(131)과 식각 선택비가 상이할 수 있다. 일 실시 예로서, 도전물은 도전성 라이너막(141) 및 금속막(143)을 포함할 수 있다.
도전성 라이너막(141)은 도 8b에 도시된 콘택홀들(135) 각각의 표면을 따라 형성될 수 있다. 도전성 라이너막(141)은 도프트 반도체막(131)에 접촉될 수 있다. 도전성 라이너막(141)은 금속막(143)과 도프트 반도체막(131) 사이의 오믹콘택(ohmic contact)을 제공할 수 있고, 금속의 확산을 방지하는 배리어 역할을 할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 도전성 라이너막(141)은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함하거나, 티타늄 실리사이드물(TiSi)을 포함할 수 있다. 금속막(143)은 도 8b에 도시된 콘택홀들(135) 각각의 중심영역을 채우도록 도전성 라이너막(141) 상에 형성될 수 있다.
도 9b를 참조하면, 제1 콘택구조(140A) 및 제2 콘택구조(140B) 각각과 도 9a에 도시된 도프트 반도체막(131) 간 상이한 식각 선택비를 이용하여, 도 9a에 도시된 도프트 반도체막(131)의 제2 부분(131B2)을 선택적으로 제거할 수 있다. 도 9a에 도시된 도프트 반도체막(131)의 제2 부분(131B2)을 제거하는 동안, 제1 블로킹 절연막(111)은 식각 정지막 역할을 할 수 있다.
도 9a에 도시된 도프트 반도체막(131)의 제2 부분(131B2)을 제거하는 공정은, 도 9a에 도시된 도프트 반도체막(131)이 제1 기둥구조(PL1) 및 제2 기둥구조(PL2)에 중첩된 도프트 반도체 패턴들로서 잔류하도록 실시될 수 있다. 도프트 반도체 패턴들 각각은 도프트 반도체막의 제1 부분(131A)으로 구성될 수 있다.
제1 콘택구조(140A)는 제1 기둥구조(PL1)에 중첩된 영역과 제1 기둥구조(PL1)에 중첩되지 않는 영역을 포함할 수 있고, 제2 콘택구조(140B)는 제2 기둥구조(PL2)에 중첩된 영역과 제2 기둥구조(PL2)에 중첩되지 않는 영역을 포함할 수 있다. 도프트 반도체막의 제1 부분(131A)의 일부 영역은 제1 기둥구조(PL1) 및 제2 기둥구조(PL2) 각각에 중첩되지 않을 수 있다. 이러한, 도프트 반도체막의 제1 부분(131A)의 일부 영역은 도 9a에 도시된 도프트 반도체막(131)의 제2 부분(131B2)의 제거로 노출될 수 있다.
도 9c를 참조하면, 적층체(100) 상에 제1 절연막(151)을 형성할 수 있다. 제1 절연막(151)은 실리콘 산화막을 포함할 수 있다. 제1 절연막(151)은 제1 콘택구조(140A) 및 제2 콘택구조(140B)를 덮고, 제1 블로킹 절연막(111) 상으로 연장될 수 있다.
이 후, 제1 절연막(151), 제1 블로킹 절연막(111) 및 적층체(100)를 관통하는 슬릿(153)을 형성할 수 있다.
이어지는 후속공정은 제1 물질막들(101) 및 제2 물질막들(103)의 물성에 따라 다양할 수 있다.
도 10a 및 도 10b는 도전패턴들의 형성방법에 대한 일 실시 예를 나타내는 단면도들이다. 도 10a 및 도 10b는 도 9c에 도시된 제1 물질막들(101)이 층간 절연막들로 구성되고, 제2 물질막들(103)이 제1 물질막들(101)에 대한 식각 선택비를 갖는 절연막들로 구성된 실시 예를 토대로 한 도전패턴들의 형성방법을 나타낸다.
도 10a를 참조하면, 슬릿(153)을 통해 도 9c에 도시된 제2 물질막들(103)을 선택적으로 제거할 수 있다. 이로써, 제1 물질막들(101) 사이에 개구부들(157)이 정의될 수 있다.
도 10b를 참조하면, 도 10a에 도시된 개구부들(157)을 도전패턴들(167)로 각각 채울 수 있다. 일 실시 예로서, 도전패턴들(167)을 형성하는 단계는 도 10b에 도시된 개구부들(157) 각각의 표면을 따라 도전성 배리어막(163)을 형성하는 단계, 도전성 배리어막(163)의 표면 상에 도 10b에 도시된 개구부들(157) 각각의 중심영역을 채우는 금속막(165)을 형성하는 단계, 및 도전성 배리어막(163) 및 금속막(165)을 도전패턴들(167)로 분리하는 단계를 포함할 수 있다.
도전패턴들(167)을 형성하기 전, 도 10b에 도시된 개구부들(157) 각각의 표면을 따라 제2 블로킹 절연막(161)을 형성할 수 있다.
도 10a 및 도 10b는 도 9c에 도시된 제2 물질막들(103)이 도전패턴들(167)로 교체된 실시 예를 토대로 도시하고 있다. 도전패턴들(167)을 형성하는 공정은 상술한 실시 예로 제한되지 않는다. 다른 실시 예로서, 도 9c에 도시된 제2 물질막들(103)은 도전막들로 구성될 수 있다. 이 경우, 제2 물질막들(103)은 슬릿(153)에 의해 도전패턴들로 분리될 수 있다.
도 11a, 도 11b, 및 도 11c는 도전패턴들의 형성 후 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a를 참조하면, 도 10b에 도시된 슬릿(153)을 채우고 제1 절연막(151) 상으로 연장된 제2 절연막(171)을 형성할 수 있다.
이어서, 제2 절연막(171), 제1 절연막(151), 및 제1 블로킹 절연막(111)을 관통하고, 서로 이웃한 제1 기둥구조(PL1) 및 제2 기둥구조(PL2) 사이로 연장된 트렌치(175)를 형성할 수 있다. 트렌치(175)는 도 10b에 도시된 도전패턴들(167) 중 제1 절연막(151)에 인접한 적어도 한층의 도전패턴을 관통할 수 있다. 이로써, 트렌치(175)에 의해 분리된 드레인 셀렉트 라인들(167D)이 정의될 수 있다. 드레인 셀렉트 라인들(167D)에 중첩되고, 트렌치(175)에 관통되지 않는 도전패턴들은 워드라인들(167W)로 정의될 수 있다.
도 11b를 참조하면, 도 11a에 도시된 트렌치(175)를 분리 절연막(177)으로 채울 수 있다. 이어서, 제1 콘택구조(140A) 및 제2 콘택구조(140B)가 노출되도록 도 11a에 도시된 제2 절연막(171)의 일부 및 도 11a에 도시된 제1 절연막(151)의 일부를 평탄화 공정으로 제거할 수 있다. 이하, 평탄화 공정에 의해 제거되지 않고 잔류하는 제1 절연막을 제1 절연패턴(151P)으로 정의한다. 또한, 평탄화 공정에 의해 제거되지 않고 잔류하는 제2 절연막을 제2 절연패턴(171P)으로 정의한다.
도 11c를 참조하면, 제1 절연패턴(151P) 및 분리 절연막(177) 상에 비트라인(180)을 형성할 수 있다. 비트라인(180)은 제1 콘택구조(140A) 및 제2 콘택구조(140B)에 접촉되도록 연장될 수 있다. 비트라인(180)은 도전성 배리어막(181) 및 금속막(183)을 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 게이트 적층체를 관통하는 채널구조, 채널구조에 접촉되고 게이트 적층체 상으로 연장된 콘택구조, 채널구조와 게이트 적층체 사이에 배치되고 콘택구조와 게이트 적층체 사이로 연장된 블로킹 절연막을 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성(1200)을 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 게이트 적층체를 관통하는 채널구조, 채널구조에 접촉되고 게이트 적층체 상으로 연장된 콘택구조, 채널구조와 게이트 적층체 사이에 배치되고 콘택구조와 게이트 적층체 사이로 연장된 블로킹 절연막을 포함할 수 있다.
90: 게이트 적층체 41: 층간 절연막
49, 167: 도전패턴 60[1], 60[2]: 채널구조
70[1], 70[2], 140A, 140B: 콘택구조
80, 180: 비트라인 67, 115: 터널 절연막
65, 113: 데이터 저장막 63, 111: 블로킹 절연막
CO, 123: 코어 절연막 CL, 121: 채널막
DS: 도프트 반도체 패턴 73, 143: 금속막
71, 141: 도전성 라이너막 77, 177: 분리 절연막
100: 적층체 101: 제1 물질막
103: 제2 물질막 153: 슬릿
110A, 110B: 채널홀 PL1, PL2: 기둥구조
131: 도프트 반도체막 135: 콘택홀

Claims (22)

  1. 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하는 제1 채널구조;
    상기 제1 채널구조에 연결되고, 상기 게이트 적층체 상으로 연장된 제1 콘택구조;
    상기 제1 콘택구조 상에서 상기 제1 콘택구조에 접촉된 비트라인;
    상기 제1 채널구조와 상기 게이트 적층체 사이에 배치된 터널 절연막;
    상기 터널 절연막과 상기 게이트 적층체 사이에 배치된 데이터 저장막; 및
    상기 데이터 저장막과 상기 게이트 적층체 사이에 배치되고, 상기 제1 콘택구조와 상기 게이트 적층체 사이로 연장된 블로킹 절연막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 채널구조는,
    상기 층간 절연막들 및 상기 도전패턴들이 적층되는 적층방향으로 연장된 코어 절연막;
    상기 제1 콘택구조와 상기 코어 절연막 사이에 배치된 도프트 반도체 패턴; 및
    상기 코어 절연막의 측벽을 감싸고, 상기 도프트 반도체 패턴에 접촉되도록 상기 비트라인을 향해 연장된 채널막을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트라인과 상기 채널막 사이의 거리는, 상기 블로킹 절연막과 상기 비트라인 사이의 거리보다 큰 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 비트라인과 상기 터널 절연막 사이의 거리는, 상기 블로킹 절연막과 상기 비트라인 사이의 거리보다 큰 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 도프트 반도체 패턴은 상기 제1 콘택구조와 상기 터널 절연막 사이로 연장된 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제1 콘택구조는,
    상기 도프트 반도체 패턴과 식각 선택비가 상이한 도전물로 구성된 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제1 콘택구조는,
    상기 제1 콘택구조의 중심영역에 배치된 금속막; 및
    상기 도프트 반도체 패턴과 상기 게이트 적층체를 향하는 상기 금속막의 표면에 접촉되고, 상기 금속막의 측벽을 따라 연장된 도전성 라이너막을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 도전성 라이너막은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함하거나, 티타늄 실리사이드물(TiSi)을 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 게이트 적층체를 관통하는 제2 채널구조; 및
    상기 제2 채널구조에 접촉되고, 상기 비트라인에 접촉되도록 연장된 제2 콘택구조를 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 도전패턴들은,
    상기 제1 채널구조를 감싸고 상기 제2 채널구조를 감싸도록 연장된 워드라인;
    상기 비트라인과 상기 워드라인 사이에 배치되고, 상기 제1 채널구조를 감싸는 제1 셀렉트 라인; 및
    상기 비트라인과 상기 워드라인 사이에 배치되고, 상기 제2 채널구조를 감싸는 제2 셀렉트 라인을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 셀렉트 라인과 상기 제2 셀렉트 라인 사이에 배치된 분리 절연막을 더 포함하고,
    상기 제1 콘택구조 및 상기 제2 콘택구조는 상기 분리 절연막으로부터 멀어지는 방향을 향해 상기 게이트 적층체 상으로 연장된 반도체 메모리 장치.
  12. 적층체를 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들 각각의 측벽 상에 배치된 수직부 및 상기 수직부로부터 상기 적층체의 상면을 따라 연장된 수평부를 포함하는 블로킹 절연막을 형성하는 단계;
    상기 채널홀들 각각의 상단부가 개구될 수 있도록, 상기 블로킹 절연막의 상기 수직부에 의해 개구된 상기 채널홀들 내부에 기둥구조들을 각각 형성하는 단계;
    상기 채널홀들 각각의 상기 상단부를 채우는 제1 부분, 및 상기 적층체에 중첩되도록 상기 제1 부분에 교차하는 방향으로 상기 제1 부분으로부터 연장된 제2 부분를 포함하는 도프트 반도체막을 형성하는 단계;
    상기 도프트 반도체막의 일부를 식각함으로써 상기 기둥구조들 각각에 중첩된 콘택홀들을 형성하는 단계;
    상기 콘택홀들을 각각 채우는 콘택구조들을 형성하는 단계; 및
    상기 도프트 반도체막의 상기 제2 부분을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 기둥구조들을 형성하는 단계는,
    상기 블로킹 절연막 상에 데이터 저장막, 터널 절연막 및 채널막을 순차로 적층하는 단계;
    상기 채널막에 의해 개구된 상기 채널홀들 각각의 중심영역 내에 상기 채널홀들 각각의 상기 상단부를 개구하는 코어 절연막을 형성하는 단계;
    상기 채널홀들 각각의 상기 상단부를 통해 상기 데이터 저장막이 노출될 수 있도록, 상기 채널막의 일부 및 상기 터널 절연막의 일부를 제거하는 단계; 및
    상기 블로킹 절연막의 상기 수평부가 노출되도록 상기 데이터 저장막의 일부를 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 콘택홀들을 형성하는 단계는,
    상기 도프트 반도체 패턴의 상기 제1 부분이 노출되도록 수행되는 반도체 메모리 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 콘택홀들 각각은 상기 적층체에 중첩되도록 상기 기둥구조들에 교차하는 방향으로 연장된 반도체 메모리 장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 콘택구조들은 상기 도프트 반도체 패턴과 식각 선택비가 상이한 도전물로 구성된 반도체 메모리 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 콘택구조들을 형성하는 단계는,
    상기 콘택홀들 각각의 표면을 따라 상기 도프트 반도체막에 접촉된 도전성 라이너막을 형성하는 단계; 및
    상기 도전성 라이너막 상에 상기 콘택홀들 각각의 중심영역을 채우는 금속막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 도전성 라이너막은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함하거나, 티타늄 실리사이드물(TiSi)을 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 12 항에 있어서,
    상기 도프트 반도체막의 상기 제2 부분을 제거하는 단계는,
    상기 도프트 반도체막이 상기 기둥구조들에 각각 중첩된 도프트 반도체 패턴들로 분리되도록 수행되는 반도체 메모리 장치의 제조방법.
  20. 제 12 항에 있어서,
    상기 도프트 반도체막의 상기 제2 부분을 제거함으로써, 상기 도프트 반도체막의 상기 제1 부분의 일부가 노출되는 반도체 메모리 장치의 제조방법.
  21. 제 12 항에 있어서,
    상기 적층체는 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고,
    상기 기둥구조들은 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 제1 기둥구조 및 제2 기둥구조를 포함하고,
    상기 콘택구조들은 상기 제1 기둥구조에 중첩된 제1 콘택구조 및 상기 제2 기둥구조에 중첩된 제2 콘택구조를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 도프트 반도체막의 상기 제2 부분을 제거하는 단계 후,
    상기 제1 및 제2 콘택구조들을 덮는 절연막을 형성하는 단계;
    상기 절연막, 상기 블로킹 절연막, 및 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제2 물질막들을 도전패턴들로 교체하는 단계;
    상기 제1 기둥구조와 상기 제2 기둥구조 사이에서 상기 도전패턴들 중 상기 절연막에 인접한 적어도 한층의 도전패턴을 관통하는 분리 절연막을 형성하는 단계;
    상기 제1 및 제2 콘택구조들이 노출되도록 상기 절연막의 일부를 제거하는 단계; 및
    상기 제1 및 제2 콘택구조들에 접촉되고, 상기 절연막의 잔류된 부분 상으로 연장된 비트라인을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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