KR20220167688A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하는 계단형 적층체의 콘택영역을 관통하는 도전성 게이트 콘택을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원 메모리 셀 어레이를 포함할 수 있다.
3차원 메모리 셀 어레이의 집적도 향상을 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 제조공정이 복잡해지고 구조적인 안정성이 저하될 수 있다.
본 발명의 실시 예는 구조적인 안정성 및 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 도전성 게이트 콘택; 상기 제1 도전성 게이트 콘택을 감싸는 제1 콘택 절연패턴; 상기 제1 콘택 절연패턴을 감싸는 제1 도전패턴; 상기 제1 도전패턴 상에 배치되고, 상기 제1 도전성 게이트 콘택을 감싸는 제2 도전패턴; 및 상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 셀 플러그를 포함할 수 있다. 상기 제2 도전패턴은, 상기 제1 콘택 절연패턴에 중첩되고 상기 제1 도전성 게이트 콘택에 접촉된 제1 에지부; 및 상기 제1 에지부로부터 상기 셀 플러그를 향해 연장되고, 상기 제1 에지부보다 두꺼운 제1 베이스부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 수평 도프트 반도체 패턴; 상기 수평 도프트 반도체 패턴 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하고, 상기 수평 도프트 반도체 패턴에 중첩된 셀 영역 및 상기 셀 영역으로부터 연장된 콘택영역을 포함하는 계단형 적층체; 상기 수평 도프트 반도체 패턴에 접속되고, 상기 계단형 적층체의 상기 셀 영역을 관통하는 셀 채널막; 상기 계단형 적층체의 상기 콘택영역을 관통하고 상기 수평 도프트 반도체 패턴이 배치된 레벨로 연장된 복수의 도전성 게이트 콘택들; 및 상기 도전성 게이트 콘택들 각각의 측벽을 파고드는 보호막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하고, 셀 영역 및 상기 셀 영역으로부터 연장된 콘택영역을 포함하는 계단형 적층체; 상기 계단형 적층체의 상기 셀 영역 아래에 배치된 수평 도프트 반도체 패턴; 상기 수평 도프트 반도체 패턴이 배치된 레벨에서 상기 계단형 적층체의 상기 콘택영역 아래에 배치된 하부 절연막; 상기 하부 절연막을 관통하는 복수의 하부 콘택들; 상기 수평 도프트 반도체 패턴에 접속되고, 상기 계단형 적층체의 상기 셀 영역을 관통하는 셀 채널막; 및 상기 복수의 하부 콘택들에 접속되고, 상기 계단형 적층체의 상기 콘택영역을 관통하는 복수의 도전성 게이트 콘택들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 하부 층간 절연막, 중간 층간 절연막, 상부 층간 절연막, 상기 하부 층간 절연막과 상기 중간 층간 절연막 사이의 하부 베이스부 및 상기 하부 베이스부로부터 상기 중간 층간 절연막보다 측부로 돌출되고 상기 하부 베이스보다 얇은 하부 에지부를 포함하는 하부 희생막, 및 상기 중간 층간 절연막과 상기 상부 층간 절연막 사이의 상부 베이스부 및 상기 상부 베이스부로부터 상기 상부 층간 절연막보다 측부로 돌출되고 상기 상부 베이스부보다 얇은 상부 에지부를 포함하는 예비 계단형 적층체를 형성하는 단계; 상기 예비 계단형 적층체를 덮는 충진 절연막을 형성하는 단계; 상기 충진 절연막, 상기 상부 에지부, 상기 중간 층간 절연막, 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 상부 에지부를 희생패드로 대체하는 단계; 상기 콘택홀을 통해 상기 하부 베이스부의 일부를 콘택 절연패턴으로 대체하는 단계; 및 상기 콘택홀의 내부에 상기 콘택 절연패턴 및 상기 희생패드로 둘러싸인 지지구조를 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 예비 수평막 및 보호막이 적층된 하부 적층체를 형성하는 단계; 상기 하부 적층체를 예비 수평패턴과 예비 콘택구조로 분리하는 단계; 상기 예비 수평패턴과 상기 예비 콘택구조 상에, 순차로 적층된 하부 층간 절연막, 하부 희생막, 중간 층간 절연막, 상부 희생막 및 상부 층간 절연막을 포함하는 예비 계단형 적층체를 형성하는 단계; 상기 예비 계단형 적층체를 관통하고 상기 예비 콘택구조 내부로 연장된 지지구조를 형성하는 단계; 상기 하부 희생막 및 상기 상부 희생막 각각을 도전패턴으로 교체하는 단계; 및 상기 예비 콘택구조의 상기 예비 수평막 및 상기 지지구조를 도전성 게이트 콘택으로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 예비 수평막 및 보호막이 적층된 하부 적층체를 형성하는 단계; 상기 하부 적층체를 예비 수평패턴과 예비 콘택구조로 분리하는 단계; 상기 예비 콘택구조를 관통하는 하부 콘택을 형성하는 단계; 상기 예비 수평패턴, 상기 예비 콘택구조 및 상기 하부 콘택을 포함하는 하부 구조상에, 교대로 적층된 복수의 층간 절연막들 및 복수의 희생막들을 포함하는 예비 계단형 적층체를 형성하는 단계; 상기 예비 계단형 적층체를 식각함으로써, 상기 예비 수평막에 중첩된 상기 예비 계단형 적층체의 셀 영역을 관통하는 슬릿 및 상기 하부 콘택에 중첩된 상기 예비 계단형 적층체의 콘택영역을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 배치되고, 상기 층간 절연막들 사이로 연장된 지지구조를 형성하는 단계; 상기 희생막들 각각을 도전패턴으로 교체하는 단계; 및 상기 콘택홀 내부의 상기 지지구조의 일부를 상기 하부 콘택에 접속된 도전성 게이트 콘택으로 대체하는 단계를 포함할 수 있다.
본 기술은 희생막 및 희생패드 중 적어도 어느 하나를 포함하는 희생물의 두께 차이를 이용하여 콘택 절연패턴을 타겟 위치에 자가 정렬시킬 수 있다. 이로써, 본 기술은 제조공정의 안정성을 높일 수 있다.
본 기술은 지지구조를 도전성 게이트 콘택으로 대체함으로써, 도전성 게이트 콘택과 지지구조에 의해 할애되는 면적을 줄일 수 있다. 또한, 본 기술은 도전성 게이트 콘택 주위에 별도의 지지구조를 배치하지 않더라도, 도전성 게이트 콘택이 배치될 영역에 미리 형성된 지지구조를 통해 구조적 안정성 및 제조공정의 안정성을 향상시킬 수 있다.
본 기술에 따르면, 도전성 게이트 콘택 주위에 배치되는 몇몇의 지지구조를 생략하더라도 제조공정의 안정성을 향상시킬 수 있으므로, 생략된 지지구조의 면적만큼 도전성 게이트 콘택의 면적을 증대시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 구성을 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 평면도이다.
도 3a, 도 3b 및 도 3c는 도 2에 도시된 반도체 메모리 장치의 단면도들이다.
도 4는 도 3b에 도시된 AR1 영역에 대한 확대 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 6은 도 5에 도시된 AR2 영역에 대한 확대 단면도이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 하부 적층체를 복수의 패턴들로 분리하는 공정을 나타내는 단면도들이다.
도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b는 본 발명의 실시 예에 따른 예비 계단형 적층체의 형성방법을 나타내는 단면도들이다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시 예에 따른 콘택홀 및 더미홀의 형성방법을 나타내는 단면도들이다.
도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b는 본 발명의 실시 예에 따른 희생패드 및 콘택 절연패턴의 형성방법을 나타내는 단면도들이다.
도 18은 본 발명의 실시 예에 따른 채널홀의 형성방법을 나타내는 단면도이다.
도 19a, 도 19b, 도 20a, 도 20b, 도 21, 도 22a 및 도 22b는 본 발명의 실시 예에 따른 예비 메모리패턴, 채널구조, 제1 지지구조 및 제2 지지구조의 형성방법을 나타내는 단면도들이다.
도 23a, 도 23b, 도 24a, 도 24b, 도 25a 및 도 25b는 본 발명의 실시 예에 따른 블로킹 절연막 및 도전패턴의 형성방법을 나타내는 단면도들이다.
도 26, 도 27, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a 및 도 32b는 본 발명의 실시 예에 따른 공통소스패턴, 도전성 게이트 콘택 및 더미 콘택의 형성방법을 나타내는 단면도들이다.
도 33a 내지 도 33j는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 34a 내지 도 34o는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 35는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 36은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 구성을 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(20) 및 메모리 셀 어레이(20)를 제어하는 주변회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 주변회로(30) 상에 배치될 수 있다. 이로써, 메모리 셀 어레이(20) 및 주변회로(30)가 점유하는 기판의 면적을 줄일 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록은 비트라인(BL1 또는 BL2), 워드라인(WL), 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL1 또는 DSL2) 및 공통소스패턴(CSL)을 경유하여 주변회로(30)에 접속될 수 있다.
각각의 메모리 블록은 복수의 비트라인들을 포함할 수 있다. 복수의 비트라인들은 제1 비트라인(BL1) 및 제2 비트라인(BL2)을 포함할 수 있다. 비트라인의 개수는 도면에 도시된 바로 제한되지 않는다.
각각의 비트라인(BL1 또는 BL2)에 복수의 메모리 셀 스트링들이 병렬로 접속될 수 있다. 각각의 메모리 블록은 공통소스패턴(CSL)에 병렬로 접속된 제1 메모리 셀 스트링(CS1), 제2 메모리 셀 스트링(CS2), 제3 메모리 셀 스트링(CS3) 및 제4 메모리 셀 스트링(CS4)을 포함할 수 있다. 일 실시 예로서, 제1 메모리 셀 스트링(CS1) 및 제3 메모리 셀 스트링(CS3)은 제1 비트라인(BL1)에 병렬로 접속될 수 있고, 제2 메모리 셀 스트링(CS2) 및 제4 메모리 셀 스트링(CS4)은 제2 비트라인(BL2)에 병렬로 접속될 수 있다. 각각의 비트라인(BL1 또는 BL2)에 접속된 메모리 셀 스트링의 개수와 공통소스패턴(CSL)에 접속된 메모리 셀 스트링의 개수는 도면에 도시된 바로 제한되지 않는다.
제1 메모리 셀 스트링(CS1), 제2 메모리 셀 스트링(CS2), 제3 메모리 셀 스트링(CS3) 및 제4 메모리 셀 스트링(CS4)은 복수의 워드라인들(WL)에 접속될 수 있다. 제1 메모리 셀 스트링(CS1), 제2 메모리 셀 스트링(CS2), 제3 메모리 셀 스트링(CS3) 및 제4 메모리 셀 스트링(CS4)은 각각의 워드라인(WL)에 공통으로 접속될 수 있다.
각각의 워드라인(WL)에 공통으로 접속된 제1 메모리 셀 스트링(CS1), 제2 메모리 셀 스트링(CS2), 제3 메모리 셀 스트링(CS3) 및 제4 메모리 셀 스트링(CS4)은 서로 분리된 2이상의 소스 셀렉트 라인들에 구분되어 접속되거나, 서로 분리된 2이상의 드레인 셀렉트 라인들에 구분되어 접속될 수 있다. 일 실시 예로서, 소스 셀렉트 라인(SSL)에 제1 메모리 셀 스트링(CS1), 제2 메모리 셀 스트링(CS2), 제3 메모리 셀 스트링(CS3) 및 제4 메모리 셀 스트링(CS4)이 공통으로 접속될 수 있다. 이 경우, 제1 및 제2 비트라인들(BL1, BL2)에 각각 접속된 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)은 제1 드레인 셀렉트 라인(DSL1)에 공통으로 접속될 수 있고, 제1 및 제2 비트라인들(BL1, BL2)에 각각 접속된 제3 메모리 셀 스트링(CS3) 및 제4 메모리 셀 스트링(CS4)은 제2 드레인 셀렉트 라인(DSL2)에 공통으로 접속될 수 있다. 본 발명은 이에 제한되지 않으며, 메모리 셀 스트링들, 드레인 셀렉트 라인들 및 소스 셀렉트 라인들의 연결구조는 다양할 수 있다.
각각의 메모리 셀 스트링(CS1, CS2, CS3 또는 CS4)은 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST) 및 서로 직렬로 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 각각의 메모리 셀 스트링(CS1, CS2, CS3 또는 CS4)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스패턴(CSL)에 접속될 수 있다. 각각의 메모리 셀 스트링(CS1, CS2, CS3 또는 CS4)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 각각의 메모리 셀 스트링에 대응하는 비트라인(BL1 또는 BL2)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 셀 채널막에 의해 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 접속될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 메모리 셀(MC)의 게이트는 그에 대응하는 워드라인(WL)에 접속될 수 있다.
주변회로(30)는 소스 드라이버(SD), 페이지 버퍼(PB) 및 로우 디코더(RD)를 포함할 수 있다.
소스 드라이버(SD)는 공통소스패턴(CSL)을 통해 메모리 셀 어레이(20)에 접속될 수 있다. 소스 드라이버(SD)는 메모리 셀 어레이(20)의 동작에 필요한 전압을 공통소스패턴(CSL)에 전송할 수 있다.
로우 디코더(RD)는 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL), 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)을 통해 메모리 셀 어레이(20)에 접속될 수 있다. 로우 디코더(RD)는 로우 어드레스 신호에 응답하여 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL), 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)로 동작 전압들을 전달할 수 있도록 구성될 수 있다.
페이지 버퍼(PB)는 제1 및 제2 비트라인들(BL1, BL2)을 통해 메모리 셀 어레이(20)에 접속될 수 있다. 페이지 버퍼(PB)는 메모리 셀(MC)에 데이터를 저장할 수 있도록, 그에 입력되는 외부 데이터에 따라 제1 및 제2 비트라인들(BL1, BL2)을 선택적으로 프리차지할 수 있다. 페이지 버퍼(PB)는 메모리 셀(MC)로부터 데이터를 독출할 수 있도록, 제1 및 제2 비트라인들(BL1, BL2)의 전류 또는 전압을 센싱할 수 있다.
소스 드라이버(SD), 페이지 버퍼(PB) 및 로우 디코더(RD)는 인터커넥션들을 통해 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL), 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2) 및 제1 및 제2 비트라인들(BL1, BL2)에 접속될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 평면도이다.
도 2를 참조하면, 반도체 메모리 장치는 복수의 슬릿들(SI)에 의해 서로 분리된 복수의 계단형 적층체들(ST)을 포함할 수 있다. 각각의 계단형 적층체(ST)는 셀 영역(CAR), 콘택영역(CTR) 및 연장영역(ER)을 포함할 수 있다.
계단형 적층체(ST)의 셀 영역(CAR)은 복수의 셀 플러그들(CPL)에 의해 관통될 수 있다. 복수의 셀 플러그들(CPL)은 XYZ좌표계의 XY평면에서 지그재그로 배열될 수 있다. 복수의 셀 플러그들(CPL)의 배열은 이에 제한되지 않는다. 각각의 셀 플러그(CPL)는 XYZ좌표계의 Z축 방향으로 연장될 수 있다. 셀 플러그(CPL)의 횡단면 형상은 원형, 타원형, 다각형, 및 정사각형 등 다양할 수 있다.
계단형 적층체(ST)의 콘택영역(CTR)은 셀 영역(CAR)으로부터 연장될 수 있다. 계단형 적층체(ST)의 콘택영역(CTR)은 복수의 도전성 게이트 콘택들(181A)에 의해 관통될 수 있다. 각각의 도전성 게이트 콘택(181A)은 Z축 방향으로 연장될 수 있다. 도전성 게이트 콘택(181A)의 횡단면 형상은 원형, 타원형, 다각형, 및 정사각형 등 다양할 수 있다. 도전성 게이트 콘택(181A)은 XY평면에서 셀 플러그(CPL)보다 넓은 면적으로 형성될 수 있다.
계단형 적층체(ST)의 연장영역(ER)은 콘택영역(CTR)으로부터 연장될 수 있다. 계단형 적층체(ST)의 연장영역(ER)은 복수의 더미 콘택들(181B)에 의해 관통될 수 있다. 더미 콘택(181B)의 횡단면 형상은 원형, 타원형, 다각형, 및 정사각형 등 다양할 수 있다. 각각의 더미 콘택(181B)은 XY평면에서 셀 플러그(CPL)보다 넓은 면적으로 형성될 수 있다. 일 실시 예로서, XY평면에서 더미 콘택(181B)은 도전성 게이트 콘택(181A)과 실질적으로 동일한 면적으로 형성될 수 있다.
서로 이웃한 슬릿들(SI) 사이에 적어도 하나의 드레인 분리 슬릿(DSI)이 배치될 수 있다. 도 1에 도시된 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2)은 드레인 분리 슬릿(DSI)에 의해 서로 분리될 수 있다. 드레인 분리 슬릿(DSI)은 계단형 적층체(ST)의 내부에 매립될 수 있다. Z축 방향에서, 드레인 분리 슬릿(DSI)은 슬릿(SI)보다 짧을 수 있다.
도 3a, 도 3b 및 도 3c는 도 2에 도시된 반도체 메모리 장치의 단면도들이다. 도 3a는 도 2에 도시된 선 A-A'를 따라 절취한 계단형 적층체(ST)의 셀 영역(CAR)에 대한 단면을 나타낸다. 도 3b는 도 2에 도시된 선 B-B'를 따라 절취한 계단형 적층체(ST)의 콘택영역(CTR)에 대한 단면을 나타낸다. 도 3c는 도 2에 도시된 선 C-C'를 따라 절취한 계단형 적층체(ST)의 연장영역(ER)에 대한 단면을 나타낸다.
도 3a 내지 도 3c를 참조하면, 계단형 적층체(ST)는 복수의 하부 콘택들(103A) 및 복수의 하부 더미 콘택들(103B)에 의해 관통되는 제1 하부 절연막(101) 상에 배치될 수 있다. 복수의 하부 콘택들(103A) 및 복수의 하부 더미 콘택들(103B)은 다양한 도전물로 형성될 수 있다.
반도체 메모리 장치는 제1 하부 절연막(101)과 계단형 적층체(ST) 사이의 수평 소스막(10) 및 제2 하부 절연막(104)을 포함할 수 있다.
수평 소스막(10)은 제1 하부 절연막(101) 상에 순차로 적층된 제1 반도체 패턴(105A), 수평 도프트 반도체 패턴(173H) 및 제2 반도체 패턴(111A)을 포함할 수 있다. 제1 반도체 패턴(105A), 수평 도프트 반도체 패턴(173H) 및 제2 반도체 패턴(111A) 각각은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로, 제1 반도체 패턴(105A), 수평 도프트 반도체 패턴(173H) 및 제2 반도체 패턴(111A) 각각은 n형 불순물을 포함할 수 있다. 수평 소스막(10)은 계단형 적층체(ST)의 셀 영역(CAR)에 중첩될 수 있다.
제2 하부 절연막(104)은 수평 소스막(10)과 실질적으로 동일한 레벨에 배치될 수 있다. 제2 하부 절연막(104)은 계단형 적층체(ST)의 콘택영역(CTR) 및 연장영역(ER) 각각과 제1 하부 절연막(101) 사이에 배치될 수 있다.
셀 플러그(CPL)는 수평 소스막(10) 내부로 연장될 수 있다. 일 실시 예로서, 셀 플러그(CPL)는 제2 반도체 패턴(111A) 및 수평 도프트 반도체 패턴(173H)을 관통하고 제1 반도체 패턴(105A) 내부로 연장될 수 있다. 셀 플러그(CPL)는 채널구조(CH) 및 채널구조(CH)를 감싸는 메모리패턴(151A)을 포함할 수 있다.
수평 도프트 반도체 패턴(173H)은 채널구조(CH)에 접촉되도록 메모리패턴(151A)을 관통할 수 있다. 메모리패턴(151A)은 수평 도프트 반도체 패턴(173H)에 의해 제1 메모리패턴(151P1) 및 제2 메모리패턴(151P2)으로 분리될 수 있다. 제1 메모리패턴(151P1)은 채널구조(CH)와 계단형 적층체(ST) 사이에 배치될 수 있다. 제2 메모리패턴(151P2)은 채널구조(CH)와 제1 반도체 패턴(105A) 사이에 배치될 수 있다.
도면에 구체화되진 않았으나, 메모리패턴(151A)은 터널 절연막, 데이터 저장막, 및 제1 블로킹 절연막을 포함할 수 있다. 터널 절연막은 채널구조(CH)의 표면을 따라 연장될 수 있고, 전하 터널링이 가능한 절연물을 포함할 수 있다. 데이터 저장막은 터널 절연막을 사이에 두고 채널구조(CH)의 표면을 따라 연장될 수 있다. 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막을 포함할 수 있다. 일 실시 예로서, 데이터 저장막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명은 이에 제한되지 않으며, 데이터 저장막은 상변화 물질, 나노닷 등을 포함할 수 있다. 제1 블로킹 절연막은 터널 절연막 및 데이터 저장막을 사이에 두고 채널구조(CH)의 표면을 따라 연장될 수 있다. 제1 블로킹 절연막은 전하의 이동을 차단할 수 있는 절연물을 포함할 수 있다.
채널구조(CH)는 셀 채널막(153A), 코어 절연패턴(155A) 및 캡핑패턴(157)을 포함할 수 있다. 셀 채널막(153A)은 메모리 셀 스트링의 채널로 이용된다. 셀 채널막(153A)은 수평 소스막(10)의 수평 도프트 반도체 패턴(173H)에 접속될 수 있다.
셀 채널막(153A)은 메모리패턴(151A) 상에 배치될 수 있다. 셀 채널막(153A)은 반도체물질로 형성될 수 있다. 예를 들어, 셀 채널막(153A)은 실리콘을 포함할 수 있다. 코어 절연패턴(155A) 및 캡핑패턴(157)은 채널구조(CH)의 중심영역을 채울 수 있다. 코어 절연패턴(155A)은 산화물을 포함할 수 있다. 캡핑패턴(157)은 코어 절연패턴(155A) 상에 배치되고, 셀 채널막(153A)의 상단에 의해 둘러싸인 측벽을 포함할 수 있다. 캡핑패턴(157)은 n타입 불순물 및 p타입 불순물 중 적어도 하나를 포함하는 도프트 반도체막을 포함할 수 있다.
계단형 적층체(ST)는 Z축 방향으로 교대로 적층된 복수의 층간 절연막들(IL) 및 복수의 도전패턴들(CP)을 포함할 수 있다.
복수의 도전패턴들(CP)은 도 1에 도시된 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL) 및 드레인 셀렉트 라인(DSL1 또는 DSL2)으로 이용될 수 있다. 일 실시 예로서, 복수의 도전패턴들(CP) 중 최하층은 도 1에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있고, 복수의 도전패턴들(CP) 중 최상층은 도 1에 도시된 드레인 셀렉트 라인(DSL1 또는 DSL2)으로 이용될 수 있고, 복수의 도전패턴들(CP) 중 최하층과 최상층 사이의 복수의 중간층들은 도 1에 도시된 복수의 워드라인들(WL)로 이용될 수 있다.
복수의 도전패턴들(CP)은 계단형 적층체(ST)의 셀 영역(CAR)으로부터 콘택영역(CTR) 및 연장영역(ER)을 향해 연장될 수 있다. 복수의 도전패턴들(CP)은 콘택영역(CTR) 및 연장영역(ER)에서 계단구조를 형성할 수 있다. 이를 위해, 복수의 도전패턴들(CP)은 콘택영역(CTR) 및 연장영역(ER)에서 제2 하부 절연막(104)에 가까워질수록 측부로 길게 연장될 수 있다. 일 실시 예로서, 복수의 도전패턴들(CP)은 콘택영역(CTR) 및 연장영역(ER)에서 제2 하부 절연막(104)에 가까워질수록 X축 방향으로 길게 연장될 수 있다.
각각의 도전패턴(CP)은 에지부(CE) 및 에지부(CE)로부터 연장된 베이스부(CB)를 포함할 수 있다. 복수의 도전패턴들(CP)의 복수의 에지부들(CE)은 콘택영역(CTR) 및 연장영역(ER)에서 계단구조를 형성할 수 있다. 복수의 도전패턴들(CP)의 복수의 베이스부들(CB)은 복수의 에지부들(CE)로부터 셀 플러그(CPL)를 감싸도록 셀 영역(CER)으로 연장될 수 있다.
계단형 적층체(ST)는 충진 절연막(131)으로 덮일 수 있다. 충진 절연막(131)은 제1 충진 절연막(131A) 및 제1 충진 절연막(131A) 상의 제2 충진 절연막(131B)을 포함할 수 있다. 제1 충진 절연막(131A)은 복수의 도전패턴들(CP)의 복수의 에지부들(CE)을 덮도록 계단형 적층체(ST)의 콘택영역(CTR) 및 연장영역(ER)에 중첩될 수 있다. 제2 충진 절연막(131B)은 계단형 적층체(ST)의 셀 영역(CAR), 콘택영역(CTR) 및 연장영역(ER)을 덮도록 연장될 수 있다. 충진 절연막(131)은 셀 플러그(CPL) 및 슬릿(SI)에 의해 관통될 수 있다.
충진 절연막(131) 및 복수의 에지부들(CE)은 복수의 도전성 게이트 콘택들(181A) 및 복수의 더미 콘택들(181B)에 의해 관통될 수 있다. 복수의 도전성 게이트 콘택들(181A)은 콘택영역(CTR)에서 복수의 에지부들(CE)을 각각 관통할 수 있고, 복수의 더미 콘택들(181B)은 연장영역(ER)에서 복수의 에지부들(CE)을 각각 관통할 수 있다. 도전성 게이트 콘택(181A) 및 더미 콘택(181B) 각각은 복수의 도전패턴들(CP) 중 적어도 하나와, 복수의 층간 절연막들(IL) 중 적어도 하나로 둘러싸일 수 있다. 복수의 도전성 게이트 콘택들(181A) 및 복수의 더미 콘택들(181B) 중 적어도 하나는 복수의 도전패턴들(CP) 중 적어도 하나의 베이스부(CB)를 관통할 수 있다.
복수의 도전성 게이트 콘택들(181A) 및 복수의 더미 콘택들(181B)은, 복수의 콘택 절연패턴들(141)에 의해, 복수의 도전패턴들(CP)의 복수의 베이스부들(CB)로부터 이격될 수 있을 뿐 아니라 복수의 도전패턴들(CP)로부터 절연될 수 있다. 복수의 콘택 절연패턴들(141)은 제1 콘택 절연패턴(141A)과 제2 콘택 절연패턴(141B)을 포함할 수 있다. 제1 콘택 절연패턴(141A)은 도전성 게이트 콘택(181A)과 도전패턴(CP)의 베이스부(CB) 사이에 배치될 수 있다. 제1 콘택 절연패턴(141A)은 그에 대응하는 도전성 게이트 콘택(181A)의 측벽을 감쌀 수 있다. 제2 콘택 절연패턴(141B)은 더미 콘택(181B)과 도전패턴(CP)의 베이스부(CB) 사이에 배치될 수 있다. 제2 콘택 절연패턴(141B)은 그에 대응하는 더미 콘택(181B)을 감쌀 수 있다.
복수의 도전성 게이트 콘택들(181A) 및 복수의 더미 콘택들(181B)은 수평 소스막(10)이 배치된 레벨로 연장될 수 있다. 예를 들어, 복수의 도전성 게이트 콘택들(181A) 및 복수의 더미 콘택들(181B)은 제2 하부 절연막(104)을 관통하도록 연장될 수 있다. 도전성 게이트 콘택(181A)의 측벽과 더미 콘택(181B)의 측벽에 보호막으로 채워진 적어도 하나의 홈(groove)이 정의될 수 있다. 일 실시 예로서, 반도체 메모리 장치는 수평 소스막(10) 및 제2 하부 절연막(104)이 배치된 레벨에서 Z축 방향으로 서로 이격된 제1 보호막(107) 및 제2 보호막(109)을 포함할 수 있다. 제1 보호막(107) 및 제2 보호막(109)은 도전성 게이트 콘택(181A)의 측벽을 파고들거나, 더미 콘택(181B)의 측벽을 파고들 수 있다. 제1 보호막(107)과 제2 보호막(109) 각각은 그에 대응하는 도전성 게이트 콘택(181A) 또는 더미 콘택(181B)의 측벽을 감쌀 수 있다.
슬릿(SI)은 측벽 절연막(171) 및 도전성 수직콘택(173VC)으로 채워질 수 있다. 측벽 절연막(171)은 복수의 도전패턴들(CP) 및 복수의 층간 절연막들(IL)의 측벽들을 따라 연장될 수 있다. 슬릿(SI) 및 측벽 절연막(171)은 제2 반도체 패턴(111A)을 관통하도록 연장될 수 있다. 도전성 수직콘택(173VC)은 측벽 절연막(171) 상에 배치되며, 슬릿(SI)의 중심영역에 배치될 수 있다. 도전성 수직콘택(173VC)은 측벽 절연막(171)에 의해 복수의 도전패턴들(CP)로부터 이격될 뿐 아니라 복수의 도전패턴들(CP)로부터 절연될 수 있다. 도전성 수직콘택(173VC)은 수평 도프트 반도체 패턴(173H)으로부터 셀 채널막(153A)에 나란하게 Z축 방향으로 연장될 수 있다. 일 실시 예로서, 도전성 수직콘택(173VC)은 수평 도프트 반도체 패턴(173H)과 일체화될 수 있고, 수평 도프트 반도체 패턴(173H)과 동일한 물질로 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, 도전성 수직콘택(173VC)은 수평 도프트 반도체 패턴(173H)과 상이한 도전물을 포함할 수 있으며, 예를 들어 금속을 포함할 수 있다. 도전성 수직콘택(173VC)과 수평 도프트 반도체 패턴(173H)은 도 1에 도시된 공통소스패턴(CSL)으로 이용될 수 있다.
반도체 메모리 장치는 각각의 도전패턴(CP)의 표면을 따라 연장된 제2 블로킹 절연막(161)을 포함할 수 있다. 제2 블로킹 절연막(161)은 메모리패턴(151A)의 제1 블로킹 절연막보다 유전율이 높은 절연물을 포함할 수 있다. 일 실시 예로서, 제1 블로킹 절연막은 실리콘 산화물을 포함할 수 있고, 제2 블로킹 절연막(161)은 알루미늄 산화물 등의 금속 산화물을 포함할 수 있다.
제2 블로킹 절연막(161)은 측벽 절연막(171)을 향하는 제1 개구부(OP1), 각각의 도전성 게이트 콘택(181A)을 향하는 제2 개구부(OP2) 및 각각의 더미 콘택(181B)을 향하는 제3 개구부(OP3)를 포함할 수 있다. 도전패턴(CP)은 제1 개구부(OP1)를 통해 측벽 절연막(171)에 접촉될 수 있다. 도전패턴(CP)은 제2 개구부(OP2)에 의해 그에 대응하는 도전성 게이트 콘택(181A)에 접촉될 수 있다. 도전패턴(CP)은 제3 개구부(OP3)에 의해 그에 대응하는 더미 콘택(181B)에 접촉될 수 있다.
각각의 도전성 게이트 콘택(181A)은 각 도전성 게이트 콘택(181A)에 대응하는 에지부(CE)에 접촉될 수 있고, 각 도전성 게이트 콘택(181A)에 대응하는 에지부(CE)로 둘러싸일 수 있다. 각각의 더미 콘택(181B)은 각 더미 콘택(181B)에 대응하는 에지부(CE)에 접촉될 수 있고, 각 더미 콘택(181B)에 대응하는 에지부(CE)로 둘러싸일 수 있다. 도전패턴(CP)의 베이스부(CB)는 에지부(CE)보다 두꺼울 수 있다. 이에 따르면, 제2 개구부(OP2) 및 제3 개구부(OP3) 각각의 Z축 방향으로의 폭은 제1 개구부(OP1)의 Z축 방향으로의 폭보다 좁을 수 있다.
충진 절연막(131)은 상부 절연막(UI)으로 덮일 수 있다. 상부 절연막(UI)은 충진 절연막(131) 상의 제1 상부 절연막(191) 및 제1 상부 절연막(191) 상의 제2 상부 절연막(195)을 포함할 수 있다.
셀 플러그(CPL)의 캡핑패턴(157)은 비트라인 콘택(193A)을 경유하여 비트라인(BL)에 접속될 수 있다. 비트라인(BL)은 제2 상부 절연막(195)이 배치된 레벨에 배치될 수 있다. 즉, 비트라인(BL)은 제1 상부 절연막(191) 상에 배치될 수 있다. 비트라인 콘택(193A)은 제1 상부 절연막(191)을 관통할 수 있고, 캡핑패턴(157)과 비트라인(BL)을 상호 연결할 수 있다.
복수의 도전성 게이트 콘택들(181A)은 복수의 상부 콘택들(193B)을 경유하여 복수의 상부 배선들(UL)에 접속될 수 있다. 제1 상부 절연막(191)은 복수의 상부 콘택들(193B) 사이를 채울 수 있다. 제2 상부 절연막(195)은 복수의 상부 배선들(UL) 사이를 채울 수 있다. 복수의 상부 배선들(UL), 복수의 상부 콘택들(193B), 복수의 도전성 게이트 콘택들(181A) 및 복수의 하부 콘택들(103A)은 복수의 도전패턴들(CP)을 도 1에 도시된 로우 디코더(RD)에 접속시키기 위한 인터커넥션들로 이용될 수 있다.
복수의 더미 하부 콘택들(103B) 및 복수의 더미 콘택들(181B)은 도 1에 도시된 주변회로(30)에 전기적으로 접속되지 않는 플로팅 패턴들로서 잔류될 수 있다. 이를 위해, 복수의 더미 콘택들(181B)의 상면들은 상부 절연막(UI)으로 덮일 수 있다.
본 발명의 실시 예에 따르면, 콘택영역(CTR)과 연장영역(ER)은 서로 유사한 구조로 형성되므로, 콘택영역(CTR)을 제공하기 위한 제조공정을 이용하여 연장영역(ER)을 제공하기 위한 제조공정을 수행할 수 있다. 이로써, 본 발명의 실시 예에 따르면 반도체 메모리 장치의 제조공정이 단순화될 수 있다.
도 4는 도 3b에 도시된 AR1 영역에 대한 확대 단면도이다.
도 4를 참조하면, 복수의 도전성 게이트 콘택들(181A)은 상대적으로 많은 수의 도전패턴들(CP)로 둘러싸인 제1 도전성 게이트 콘택(A1)과 상대적으로 적은 수의 도전패턴(CP)으로 둘러싸인 제2 도전성 게이트 콘택(A2)을 포함할 수 있다. 제1 도전성 게이트 콘택(A1)과 제2 도전성 게이트 콘택(A2)은 서로 이격될 수 있다.
복수의 도전패턴들(CP)은 상대적으로 하부에 배치된 제1 도전패턴(CP1)과 상대적으로 상부에 배치된 제2 도전패턴(CP2)을 포함할 수 있다. 즉, 제2 도전패턴(CP2)은 제1 도전패턴(CP1) 상에 배치될 수 있다. 복수의 층간 절연막들(IL) 중 하나는 제1 도전패턴(CP1)과 제2 도전패턴(CP2) 사이에 배치될 수 있다.
제1 도전패턴(CP1) 및 제2 도전패턴(CP2)은 제1 도전성 게이트 콘택(A1)을 감싸도록 서로 나란하게 연장될 수 있다. 제1 도전성 게이트 콘택(A1)과 제1 도전패턴(CP1) 사이에 제1 콘택 절연패턴(141A)이 배치될 수 있다. 제1 도전패턴(CP1)은 제1 콘택 절연패턴(141A)에 의해 제1 도전성 게이트 콘택(A1)으로부터 절연될 수 있다. 제1 도전패턴(CP1)은 제2 도전성 게이트 콘택(A2)을 감싸도록 연장될 수 있다.
제2 블로킹 절연막(161)은 제1 절연패턴(141A)의 측벽을 감쌀 수 있다. 제2 블로킹 절연막(161)은 제1 충진 절연막(131A)을 향하는 제1 도전패턴(CP1) 및 제2 도전패턴(CP2) 각각의 표면 따라 연장될 수 있고, 층간 절연막(IL)을 향하는 제1 도전패턴(CP1) 및 제2 도전패턴(CP2) 각각의 표면을 따라 연장될 수 있다. 제2 블로킹 절연막(161)의 제2 개구부(OP2)는 제1 도전패턴(CP1)이 배치된 레벨과 제2 도전패턴(CP2)이 배치된 레벨에 각각 정렬될 수 있다. 제1 도전패턴(CP1) 및 제2 도전패턴(CP2) 각각의 에지부(CE)는 제2 개구부(OP2)를 통해 그에 대응하는 도전성 게이트 콘택(181A)에 접촉될 수 있다.
예를 들어, 제2 도전패턴(CP2)은 제1 도전성 게이트 콘택(A1)에 접촉된 제1 에지부(E1) 및 제1 에지부(E1)로부터 연장된 제1 베이스부(B1)를 포함할 수 있다. 제1 도전패턴(CP1)은 제2 도전성 게이트 콘택(A2)에 접촉된 제2 에지부(E2) 및 제2 에지부(E2)로부터 연장된 제2 베이스부(B2)를 포함할 수 있다. 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 제1 에지부(E1) 및 제2 에지부(E2) 각각의 두께(D2)는 제1 베이스부(B1) 및 제2 베이스부(B2) 각각의 두께(D1) 보다 작을 수 있다.
제2 도전패턴(CP2)의 제1 에지부(E1)는 제1 콘택 절연 패턴(141A)에 중첩될 수 있다. 제1 에지부(E1)는 제1 도전성 게이트 콘택(A1)을 감쌀 수 있다. 제1 충진 절연막(131A)은 제2 도전패턴(CP2)의 제1 에지부(E1)와 제2 도전성 게이트 콘택(A2) 사이에 개재될 수 있다.
복수의 제1 콘택 절연패턴들(141A) 중 제1 에지부(E1)에 중첩된 제1 콘택 절연패턴(141A)은 제1 도전패턴(CP1)의 제2 베이스부(B2)로 둘러싸일 수 있다. 제2 도전성 게이트 콘택(A2)은 제1 에지부(E1)에 중첩된 제1 콘택 절연패턴(141A)으로부터 이격될 수 있다. 제2 도전성 게이트 콘택(A2)은 제1 도전패턴(CP1)의 제2 에지부(E2)에 접촉된 측벽을 가질 수 있다. 제2 에지부(E2)는 제2 베이스부(B2)로부터 연장되고, 제2 도전성 게이트 콘택(A2)을 감쌀 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 보다 구체적으로, 도 5는 계단형 적층체에 대한 변형된 실시 예를 나타내는 단면도이다. 도 5는 일 실시 예에 따른 계단형 적층체(ST')의 콘택영역(CTR')을 나타낸다. 도 5에 도시된 콘택영역(CTR')은 도 3a에 도시된 셀 영역(CAR)으로부터 연장될 수 있다. 도면에 도시되진 않았으나, 도 5에 도시된 콘택영역(CTR')으로부터 연장된 계단형 적층체(ST')의 연장영역은 도 5에 도시된 콘택영역(CTR')과 유사한 구조로 형성될 수 있다. 도 6은 도 5에 도시된 AR2 영역에 대한 확대 단면도이다. 이하, 설명의 간소화를 위해, 도 3a 내지 도 3c와 도 4에서와 중복되는 설명은 생략한다.
도 5 및 도 6을 참조하면, 복수의 하부 콘택들(103A)에 의해 관통되는 제1 하부 절연막(101)상에 제2 하부 절연막(104)이 배치될 수 있다. 제2 하부 절연막(104)은 복수의 하부 콘택들(103A)에 각각 접속된 복수의 도전성 게이트 콘택들(181A')에 의해 관통될 수 있다. 복수의 도전성 게이트 콘택들(181A')은 계단형 적층체(ST')를 관통할 수 있다. 각각의 도전성 게이트 콘택(181A')의 내부에 제1 보호막(107)과 제2 보호막(109)이 매립될 수 있다.
계단형 적층체(ST')의 복수의 도전패턴들(CP')은 Z축 방향으로 복수의 층간 절연막들(IL')과 교대로 배치될 수 있다. 각각의 도전패턴(CP')은 에지부(CE') 및 에지부(CE')로부터 연장된 베이스부(CB)를 포함할 수 있다. 복수의 도전패턴들(CP')의 복수의 에지부들(CE')은 콘택영역(CTR')에서 계단구조를 형성할 수 있다. 베이스부(CB)는 도 3a에 도시된 바와 같이 제2 블로킹 절연막(161)의 제1 개구부(OP1)에 의해 측벽 절연막(171)에 접촉될 수 있고, 에지부(CE')는 도 5 및 도 6에 도시된 바와 같이 제2 블로킹 절연막(161)의 제2 개구부(OP2')에 의해 그에 대응하는 도전성 게이트 콘택(181A')에 접촉될 수 있다. 에지부(CE')의 두께(D2')는 베이스부(CB)의 두께(D1)보다 클 수 있다. 또한, 도 3a에 도시된 제1 개구부(OP1)의 Z축 방향으로의 폭에 비해 도 5 및 도 6에 도시된 제2 개구부(OP2')의 Z축 방향으로의 폭이 더 클 수 있다.
복수의 도전패턴들(CP')의 복수의 에지부들(CE')은 복수의 층간 절연막들(IL)의 측벽들로부터 이격될 수 있다. 충진 절연막(131)의 제1 충진 절연막(131A)은 동일레벨에서 서로 이웃한 층간 절연막(IL)과 에지부(CE') 사이로 연장될 수 있다.
각각의 도전성 게이트 콘택(181A')은 계단형 적층체(ST'), 제1 충진 절연막(131A) 및 제2 충진 절연막(131B)을 관통하도록 Z축 방향으로 연장될 수 있다. 도전패턴(CP')의 에지부(CE')는 그에 대응하는 도전성 게이트 콘택(181A')을 감쌀 수 있다.
콘택 절연패턴(141)은 도전패턴(CP')의 에지부(CE')에 중첩될 수 있고, 도전패턴(CP')의 에지부(CE') 아래에 배치된 다른 도전패턴(CP')의 베이스부(CB)로 둘러싸일 수 있다. 도전성 게이트 콘택(181A')은 콘택 절연패턴(141)에 의해 베이스부(CB)로부터 절연될 수 있다.
이하, 본 발명의 실시 예들에 따른 반도체 메모리 장치의 제조방법에 대해 설명한다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 하부 적층체를 복수의 패턴들로 분리하는 공정을 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 하부 적층체는 제1 보호막(107), 제1 보호막(107) 상의 예비 수평막(201) 및 예비 수평막(201) 상의 제2 보호막(109)을 포함할 수 있다.
하부 적층체를 형성하기 전, 복수의 하부 콘택들(103A) 및 복수의 하부 더미 콘택들(103B)에 의해 관통되는 제1 하부 절연막(101)을 형성하는 단계와, 제1 하부 절연막(101) 상에 제1 반도체막을 적층하는 단계를 수행할 수 있다. 도면에 도시되진 않았으나, 제1 하부 절연막(101)은 도 1에 도시된 소스 드라이버(SD), 페이지 버퍼(PB) 및 로우 디코더(RD)를 포함하는 주변회로구조 상에 형성될 수 있다. 제1 반도체막은 복수의 제1 반도체 패턴들(105A, 105B, 105C)을 위한 막으로서, n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 제1 반도체막은 n형 불순물을 포함할 수 있다.
하부 적층체의 제1 보호막(107), 예비 수평막(201) 및 제2 보호막(109)은 제1 반도체막 상에 순차로 적층될 수 있다. 예비 수평막(201)은 제1 보호막(107) 및 제2 보호막(109)에 대한 식각 선택성이 있는 물질들 중 선택될 수 있다. 제1 보호막(107) 및 제2 보호막(109)은 서로 동일한 물질을 포함할 수 있다. 일 실시 예로서, 제1 보호막(107) 및 제2 보호막(109)은 실리콘 산화물을 포함할 수 있고, 예비 수평막(201)은 언도프트 실리콘을 포함할 수 있다.
하부 적층체를 형성한 후, 제2 보호막(109) 상에 제2 반도체막을 형성할 수 있다. 제2 반도체막은 복수의 제2 반도체 패턴들(111A, 111B, 111C)을 위한 막으로서, 언도프트 반도체막 또는 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함하는 도프트 반도체막일 수 있다. 일 실시 예로서, 제2 반도체막은 n형 불순물을 포함할 수 있다.
이어서, 포토리소그래피 공정을 이용한 식각 공정을 통해, 제2 반도체막, 하부 적층체 및 제1 반도체막을 식각할 수 있다. 이로써, 제2 반도체막은 복수의 제2 반도체 패턴들(111A, 111B, 111C)로 분리될 수 있다. 또한, 하부 적층체는 예비 수평패턴(200A), 복수의 예비 콘택구조들(200B) 및 복수의 예비 더미구조들(200C)로 분리될 수 있다. 그리고, 제1 반도체막은 복수의 제1 반도체 패턴들(105A, 105B, 105C)로 분리될 수 있다. 복수의 제1 반도체 패턴들(105A, 105B, 105C)은 예비 수평패턴(200A), 복수의 예비 콘택구조들(200B) 및 복수의 예비 더미구조들(200C)에 의해 각각 중첩될 수 있다. 예비 수평패턴(200A)은 제1 하부 절연막(101)에 중첩될 수 있다. 복수의 예비 콘택구조들(200B)은 복수의 하부 콘택들(103A)에 각각 중첩될 수 있다. 복수의 예비 더미구조들(200C)은 복수의 하부 더미 콘택들(103B)에 각각 중첩될 수 있다. 복수의 제2 반도체 패턴들(111A, 111B, 111C)은 예비 수평패턴(200A), 복수의 예비 콘택구조들(200B) 및 복수의 예비 더미구조들(200C)에 각각 중첩될 수 있다.
도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b는 본 발명의 실시 예에 따른 예비 계단형 적층체의 형성방법을 나타내는 단면도들이다.
도 8a 및 도 8b를 참조하면, 복수의 제1 반도체 패턴들(105A, 105B, 105C) 사이의 공간을 제2 하부 절연막(104)으로 채울 수 있다. 제2 하부 절연막(104)은 예비 수평패턴(200A), 복수의 예비 콘택구조들(200B) 및 복수의 예비 더미구조들(200C) 사이와, 복수의 제2 반도체 패턴들(111A, 111B, 111C) 사이를 채울 수 있다.
이 후, 제2 하부 절연막(104) 및 복수의 제2 반도체 패턴들(111A, 111B, 111C) 상에 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)을 Z축 방향으로 교대로 적층할 수 있다.
이어서, 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)을 관통하고, 복수의 제1 반도체 패턴들(105A, 105B, 105C) 내부로 연장된 복수의 제1 예비홀들(H1A, H1B, H1C)을 형성할 수 있다. 복수의 제1 예비홀들(H1A, H1B, H1C)은 제1 예비 채널홀(H1A), 복수의 제1 예비 콘택홀들(H1B) 및 복수의 제1 예비 더미홀들(H1C)을 포함할 수 있다. 제1 예비 채널홀(H1A)은 제2 반도체 패턴(111A) 및 예비 수평패턴(200A)을 관통할 수 있고, 제1 반도체 패턴(105A) 내부로 연장될 수 있다. 각각의 제1 예비 콘택홀(H1B)은 그에 대응하는 제2 반도체 패턴(111B) 및 그에 대응하는 예비 콘택구조(200B)를 관통할 수 있고, 그에 대응하는 제1 반도체 패턴(105B) 내부로 연장될 수 있다. 제1 예비 더미홀(H1C)은 그에 대응하는 제2 반도체 패턴(111C) 및 그에 대응하는 예비 더미구조(200C)를 관통할 수 있고, 그에 대응하는 제1 반도체 패턴(105C) 내부로 연장될 수 있다. 제1 예비 콘택홀(H1B)의 폭(W2) 및 제1 예비 더미홀(H1C)의 폭(W3) 각각은 제1 예비 채널홀(H1A)의 폭(W1)에 비해 넓게 형성될 수 있다. 제1 예비 콘택홀(H1B)의 폭(W2) 및 제1 예비 더미홀(H1C)의 폭(W3)은 서로 동일하거나, 서로 상이할 수 있다.
복수의 제1 예비홀들(H1A, H1B, H1C)을 형성하기 위한 식각공정들을 진행함에 있어서, 복수의 제1 반도체 패턴들(105A, 105B, 105C)은 식각 정지막으로 이용될 수 있다.
이어서, 제1 예비홀들(H1A, H1B, H1C)을 복수의 희생기둥들(225A, 225B, 225C)로 각각 채울 수 있다. 복수의 희생기둥들(225A, 225B, 225C)은 제1 희생기둥(225A), 복수의 제2 희생기둥들(225B) 및 복수의 제3 희생기둥들(225C)을 포함할 수 있다. 제1 희생기둥(225A)은 제1 예비 채널홀(H1A)을 채울 수 있다. 각각의 제2 희생기둥(225B)은 그에 대응하는 제1 예비 콘택홀(H1B)을 채울 수 있다. 각각의 제3 희생기둥(225C)은 그에 대응하는 제1 예비 더미홀(H1C)을 채울 수 있다.
도 9a 및 도 9b를 참조하면, 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)의 적층체와, 복수의 희생기둥들(225A, 225B, 225C) 상에 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)을 Z축 방향으로 교대로 적층할 수 있다.
복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)의 적층체에서 최하층의 제3 물질막(227)은 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)의 적층체에서 최상층의 제1 물질막(221)에 접할 수 있다. 복수의 제3 물질막들(227)은 복수의 제2 물질막들(223)과 동일한 물질로 구성될 수 있고, 복수의 제4 물질막들(229)은 복수의 제1 물질막들(221)과 동일한 물질로 구성될 수 있다.
복수의 제1 물질막들(221) 및 복수의 제4 물질막들(229)은 층간 절연막들을 위한 절연물로 구성될 수 있다. 복수의 제2 물질막들(223) 및 복수의 제3 물질막들(227)은 복수의 제1 물질막들(221) 및 복수의 제4 물질막들(229)에 대한 식각 선택성을 갖는 물질로 구성될 수 있다. 일 실시 예로서, 복수의 제2 물질막들(223) 및 복수의 제3 물질막들(227)은 실리콘 질화물을 포함할 수 있다. 복수의 희생기둥들(225A, 225B, 225C)은 복수의 제1 물질막들(221), 복수의 제2 물질막들(223), 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)에 대한 식각 선택성을 갖는 물질로 구성될 수 있다. 일 실시 예로서, 복수의 희생기둥들(225A, 225B, 225C)은 텅스텐 등의 금속을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 예비 계단형 적층체(220)가 정의되도록 복수의 제1 물질막들(221), 복수의 제2 물질막들(223), 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)을 식각할 수 있다. 예비 계단형 적층체(220)는 Z축 방향으로 교대로 배치된 복수의 층간 절연막들(IL) 및 복수의 희생막들(SC)로 구성될 수 있다. 복수의 층간 절연막들(IL)은 잔류하는 복수의 제1 물질막들(221) 및 잔류하는 복수의 제4 물질막들(229)로 구성될 수 있다. 복수의 희생막들(SC)은 복수의 잔류하는 제2 물질막들(223) 및 잔류하는 복수의 제3 물질막들(227)로 구성될 수 있다. 복수의 층간 절연막들(IL) 및 복수의 희생막들(SC) 각각은 XY평면으로 확장된 플레이트 형상을 가질 수 있다.
예비 계단형 적층체(220)는 셀 영역(CAR), 셀 영역(CAR)으로부터 연장된 콘택영역(CTR) 및 콘택영역(CTR)으로부터 연장된 연장영역(ER)을 포함할 수 있다. 예비 계단형 적층체(220)는 콘택영역(CTR) 및 연장영역(ER)에서 계단구조를 형성할 수 있다. 이를 위해, 복수의 희생막들(SC)은 콘택영역(CTR) 및 연장영역(ER)에서 제2 하부 절연막(104)에 가까워질수록 측부로 더 긴 길이를 갖도록 패터닝될 수 있다. 일 실시 예로서, 복수의 희생막들(SC)은 콘택영역(CTR) 및 연장영역(ER)에서 제2 하부 절연막(104)에 가까워질수록 X축 방향으로 더 긴 길이를 가질 수 있다.
각각의 희생막(SC)은 베이스부(SB) 및 베이스부(SB)로부터 연장된 에지부(SE)를 포함할 수 있다. 베이스부(SB)는 Z축 방향으로 서로 이웃한 층간 절연막들(IL) 사이에 배치될 수 있고, 에지부(SE)의 상면은 개구될 수 있다.
복수의 희생막들(SC)의 복수의 베이스부들(SB)은 셀 영역(CAR)에서 예비 수평패턴(200A)에 중첩될 수 있다.
복수의 희생막들(SC)의 복수의 에지부들(SE)은 콘택영역(CTR) 및 연장영역(ER)에서 계단구조를 형성할 수 있다. 예를 들어, 복수의 층간 절연막들(IL)은 Z축 방향으로 순차로 배치된 하부 층간 절연막(LIL), 중간 층간 절연막(MIL) 및 상부 층간 절연막(UIL)을 포함할 수 있다. 복수의 희생막들(SC)은 하부 층간 절연막(LIL)과 중간 층간 절연막(MIL) 사이의 하부 희생막(LSC), 그리고 중간 층간 절연막(MIL)과 상부 층간 절연막(UIL) 사이의 상부 희생막(USC)을 포함할 수 있다. 이 때, 하부 희생막(LSC)은 하부 층간 절연막(LIL) 및 중간 층간 절연막(MIL) 사이의 하부 베이스부(LB)와, 하부 베이스부(LB)로부터 중간 층간 절연막(MIL)에 비해 측부로 돌출된 하부 에지부(LE)를 포함할 수 있다. 상부 희생막(USC)은 중간 층간 절연막(MIL) 및 상부 층간 절연막(UIL) 사이의 상부 베이스부(UB)와, 상부 베이스부(UB)로부터 상부 층간 절연막(UIL)에 비해 측부로 돌출된 상부 에지부(SE)를 포함할 수 있다.
제1 희생기둥(225A)은 예비 계단형 적층체(220)의 셀 영역(CAR) 내부에 매립될 수 있다. 복수의 에지부들(SE) 중 일부는 복수의 제2 희생기둥들(225B) 및 복수의 제3 희생기둥들(225C) 중 일부에 중첩될 수 있고, 복수의 에지부들(SE) 중 다른 일부는 복수의 제2 희생기둥들(225B) 및 복수의 제3 희생기둥들(225C) 중 다른 일부보다 Z축 방향으로 돌출될 수 있다.
이어서, 복수의 에지부들(SE)이 복수의 베이스부들(SB)의 두께(D11)보다 얇은 두께(D22) 갖도록, 복수의 에지부들(SE) 각각의 일부를 식각할 수 있다. 이로써, 상부 에지부(UE) 및 하부 에지부(LE) 각각은 상부 베이스부(UB) 및 하부 베이스부(LB) 각각보다 얇은 두께를 가질 수 있다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시 예에 따른 콘택홀 및 더미홀의 형성방법을 나타내는 단면도들이다.
도 11a 및 도 11b를 참조하면, 예비 계단형 적층체(220) 상에 충진 절연막(131)을 형성할 수 있다. 충진 절연막(131)은 예비 계단형 적층체(220)의 콘택영역(CTR) 및 연장영역(ER)을 덮는 제1 충진 절연막(131A) 및 제1 충진 절연막(131A) 상의 제2 충진 절연막(131B)을 포함할 수 있다. 제1 충진 절연막(131A)의 표면을 실질적으로 평탄할 수 있다. 제2 충진 절연막(131B)은 예비 계단형 적층체(220)의 셀 영역(CAR)을 덮도록 연장될 수 있다.
도 12a 및 도 12b를 참조하면, 복수의 제2 희생기둥들(225B) 및 복수의 제3 희생기둥들(225C)에 중첩된 충진 절연막(131) 및 예비 계단형 적층체(220)를 식각할 수 있다. 이로써, 복수의 제2 희생기둥들(225B) 및 복수의 제3 희생기둥(225C)을 노출하는 복수의 제2 예비 콘택홀(H2B) 및 복수의 제2 예비 더미홀(H2C)을 형성할 수 있다.
각각의 제2 예비 콘택홀(H2B)은 그에 대응하는 제2 희생기둥(225B)에 중첩된 충진 절연막(131) 및 예비 계단형 적층체(220)의 콘택영역(CTR)을 관통할 수 있다. 각각의 제2 예비 더미홀(H2C)은 그에 대응하는 제3 희생기둥(225C)에 중첩된 충진 절연막(131) 및 예비 계단형 적층체(220)의 연장영역(ER)을 관통할 수 있다. 제2 예비 콘택홀(H2B)의 폭은 제2 예비 더미홀(H2C)의 폭과 동일하거나 상이할 수 있다. 제2 예비 콘택홀(H2B) 및 제2 예비 더미홀(H2C) 각각의 폭은 제1 예비 채널홀(H1A)의 폭보다 크게 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 복수의 제2 예비 콘택홀들(H2B) 및 복수의 제2 예비 더미홀들(H2C)을 통해 도 12a 및 도 12b에 도시된 복수의 제2 희생기둥들(225B) 및 복수의 제3 희생기둥들(225C)을 제거할 수 있다. 이로써, 복수의 제1 예비 콘택홀들(H1B) 및 복수의 제1 예비 더미홀들(H1C)이 개구될 수 있다. 복수의 제1 예비 콘택홀들(H1B)은 복수의 제2 예비 콘택홀들(H2B)에 각각 연결될 수 있고, 이로써 복수의 콘택홀들(HB)이 정의될 수 있다. 복수의 제1 예비 더미홀들(H1C)은 복수의 제2 예비 더미홀들(H2C)에 연결될 수 있고, 이로써 복수의 더미홀들(HC)이 정의될 수 있다.
복수의 희생막들(SC)의 복수의 에지부들(SE)은 복수의 콘택홀들(HB) 및 복수의 더미홀들(HC)에 의해 각각 관통될 수 있다. 각각의 콘택홀(HB)은 예비 계단형 적층체(220)의 콘택영역(CTR), 그에 대응하는 제2 반도체 패턴(111B) 및 그에 대응하는 예비 콘택구조(200B)를 관통할 수 있고, 그에 대응하는 제1 반도체 패턴(105B) 내부로 연장될 수 있다. 각각의 더미홀(HC)은 예비 계단형 적층체(220)의 연결영역(ER), 그에 대응하는 제2 반도체 패턴(111C) 및 그에 대응하는 예비 더미구조(200C)를 관통할 수 있고, 그에 대응하는 제1 반도체 패턴(105C) 내부로 연장될 수 있다. 콘택홀(HB)의 폭은 더미홀(HC)의 폭(WC)과 상이하거나 동일할 수 있다.
이하, 복수의 콘택홀들(HB) 중 기준홀(R)을 토대로 도 10a를 참조하여 정의한 상부 희생막(USC), 중간 층간 절연막(MIL), 하부 희생막(LSC) 및 하부 층간 절연막(LIL)을 관통하는 콘택홀의 구조에 대해 보다 구체적으로 설명한다. 기준홀(R)은 상부 층간 절연막(UIL)으로부터 이격될 수 있다. 기준홀(R)은 상부 희생막(USC)의 상부 에지부(UE)와 하부 희생막(LSC)의 하부 베이스부(LB)를 관통할 수 있다.
도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a 및 도 17b는 본 발명의 실시 예에 따른 희생패드 및 콘택 절연패턴의 형성방법을 나타내는 단면도들이다.
도 14a 및 도 14b를 참조하면, 콘택홀(HB) 및 더미홀(HC)을 통해 도 13a 및 도 13b에 도시된 복수의 희생막들(SC)의 복수의 에지부들(SE)을 제거할 수 있다. 이로써, 복수의 에지부들(SE)이 제거된 영역에 복수의 제1 리세스 영역들(231)이 정의될 수 있다. 복수의 에지부들(SE)을 제거하는 동안, 콘택홀(HB) 및 더미홀(HC)을 통해 복수의 베이스부들(SB)이 식각될 수 있다. 이로써, 복수의 베이스부들(SB)이 제거된 영역에 복수의 제2 리세스 영역들(233)이 정의될 수 있다. 에지부(SE)와 베이스부(SB) 간 두께 차이로 인해, 제1 리세스 영역(231)은 제2 리세스 영역(233)에 비해 Z축 방향으로 좁게 정의될 수 있다.
도 15a 및 도 15b를 참조하면, 제1 리세스 영역(231), 제2 리세스 영역(233), 콘택홀(HB) 및 더미홀(HC)의 표면들을 따라 희생패드막(241)을 형성할 수 있다. 희생패드막(241)은 충진 절연막(131)의 표면을 따라 연장될 수 있다.
희생패드막(241)은 복수의 희생막들(SC)과 동일한 물질로 형성될 수 있다. 희생패드막(241)은 상대적으로 좁은 폭의 복수의 제1 리세스 영역들(231)을 채울수 있다. 희생패드막(241)은 복수의 제2 리세스 영역들(233)의 표면을 따라 연장될 수 있다. 상대적으로 넓은 폭의 제2 리세스 영역(233)은 희생패드막(241)으로 완전히 채워지지 않고, 그 중심영역이 개구될 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b에 도시된 희생패드막(241)이 복수의 희생패드들(241P)로 분리되도록, 희생패드막(241)을 식각할 수 있다. 각각의 희생패드(241P)는 그에 대응하는 제1 리세스 영역(231) 내부에 잔류될 수 있다. 희생패드막(241)의 식각공정에 의해, 복수의 제2 리세스 영역들(233)이 개구될 수 있다.
도 17a 및 도 17b를 참조하면, 콘택홀(HB) 및 더미홀(HC)을 통해 복수의 제2 리세스 영역들(233)을 복수의 콘택 절연패턴들(141)로 각각 채울 수 있다. 복수의 콘택 절연패턴들(141)은 복수의 희생막들(SC) 및 복수의 희생패드들(241P)에 대한 식각 선택성을 갖는 물질을 포함할 수 있다.
상술한 바와 같이, 도 13a 및 도 13b에 도시된 희생막(SC)의 에지부(SE)는 도 17a 및 도 17b에 도시된 바와 같이 희생패드(241P)로 대체되며, 도 13a 및 도 13b에 도시된 희생막(SC)의 베이스부(SB)의 일부는 콘택 절연패턴(141)으로 대체될 수 있다. 이 때, 도 13a 및 도 13b에 도시된 희생막(SC)의 베이스부(SB)와 에지부(SE)의 두께 차이를 이용하여, 콘택 절연패턴(141)을 타겟 위치에 자동정렬 시킬 수 있다. 보다 구체적으로 콘택 절연패턴(141)은 희생패드(241P)에 중첩되도록 자동정렬될 수 있다. 또한, 콘택 절연패턴(141)은 층간 절연막들(IL) 사이에 자동정렬될 수 있다. 그리고, 콘택 절연패턴(141)은 콘택홀(HB) 및 더미홀(HC) 각각을 향하는 희생막(SC)의 베이스부(SB)의 측벽 상에 자동정렬될 수 있다.
도 18은 본 발명의 실시 예에 따른 채널홀의 형성방법을 나타내는 단면도이다.
도 18을 참조하면, 도 17a에 도시된 제1 희생기둥(225A)에 중첩된 충진 절연막(131) 및 예비 계단형 적층체(220)의 셀 영역(CAR)을 식각할 수 있다. 이로써, 도 17a에 도시된 제1 희생기둥(225A)을 노출하는 제2 예비 채널홀(H2A)을 형성할 수 있다.
이어서, 제2 예비 채널홀(H2A)을 통해 도 17a에 도시된 제1 희생기둥(225A)을 제거할 수 있다. 이로써, 제1 예비 채널홀(H1A)이 개구될 수 있다. 제2 예비 채널홀(H2A)은 제1 예비 채널홀(H1A)에 연결될 수 있고, 이로써 채널홀(HA)이 정의될 수 있다. 채널홀(HA)은 복수의 희생막들(SC)의 복수의 베이스부들(SB)과 복수의 층간 절연막들(IL)을 관통할 뿐 아니라, 그에 대응하는 제2 반도체 패턴(111A)을 관통할 수 있다. 또한, 채널홀(HA)은 예비 수평패턴(200A)을 관통할 수 있고, 그에 대응하는 제1 반도체 패턴(105A) 내부로 연장될 수 있다. 채널홀(HA)의 폭(WA)은 콘택홀(HB)의 폭(WB) 및 도 17b에 도시된 더미홀(HC)의 폭(WC)보다 좁을 수 있다.
도 19a, 도 19b, 도 20a, 도 20b, 도 21, 도 22a 및 도 22b는 본 발명의 실시 예에 따른 예비 메모리패턴, 채널구조, 제1 지지구조 및 제2 지지구조의 형성방법을 나타내는 단면도들이다.
도 19a 및 도 19b를 참조하면, 채널홀(HA), 복수의 콘택홀들(HB) 및 복수의 더미홀들(HC) 각각의 표면을 따라 메모리막(151)을 형성할 수 있다. 제1 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층함으로써, 메모리막(151)이 형성될 수 있다. 콘택 절연패턴(141)의 측벽 및 희생패드(241P)의 측벽은 메모리막(151)으로 덮일 수 있다.
이어서, 메모리막(151)의 표면을 따라 채널막(153)을 형성할 수 있다. 채널홀(HA), 복수의 콘택홀들(HB) 및 복수의 더미홀들(HC) 각각의 중심영역은 채널막(153)으로 완전히 채워지지 않고, 그 일부가 개구될 수 있다.
이 후, 채널막(153)의 표면 상에 절연물을 형성하는 단계 및 채널막(153)이 노출되도록 절연물을 평탄화하는 단계를 수행할 수 있다. 이로써, 절연물은 채널홀(HA) 내부의 예비 코어 절연패턴(155PA), 복수의 콘택홀들(HB) 내부의 복수의 제1 더미 코어 절연패턴들(155B) 및 복수의 더미홀들(HC) 내부의 복수의 제2 더미 코어 절연패턴들(155C)로 분리될 수 있다. 채널홀(HA)의 중심영역은 예비 코어 절연패턴(155PA)으로 채워질 수 있다. 콘택홀(HB)은 채널홀(HA)에 비해 넓게 형성되므로, 콘택홀(HB)의 중심영역은 제1 더미 코어 절연패턴(155B)으로 완전히 채워지지 않고 그 일부가 개구될 수 있다. 더미홀(HC)은 채널홀(HA)에 비해 넓게 형성되므로, 더미홀(HC)의 중심영역은 제2 더미 코어 절연패턴(155C)으로 완전히 채워지지 않고 그 일부가 개구될 수 있다.
도 20a 및 도 20b를 참조하면, 채널막(153) 상에 제1 상부 보호막(261)을 형성할 수 있다. 콘택홀(HB)과 더미홀(HC) 각각의 중심영역에 보이드(void; 263)가 정의될 수 있도록, 제1 상부 보호막(261)은 단차 도포성(step coverage)이 낮은 증착 방식을 이용하여 형성될 수 있다. 일 실시 예로서, 제1 상부 보호막(261)은 플라즈마 화학 기상 증착(PECVD: Plasma-enhanced chemical vapor deposition)으로 형성될 수 있다. 예를 들어, 제1 상부 보호막(261)은 PETEOS(Plasma-Enhanced TetraEthyl OSilicate)로 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다.
도 21을 참조하면, 예비 계단형 적층체(220)의 셀 영역(CAR)에 중첩된 제1 상부 보호막(261)의 일부를 제거할 수 있다. 이를 위해, 예비 계단형 적층체(220)의 셀 영역(CAR)을 개구하고, 콘택영역(CTR) 및 연장영역을 차단하는 마스크 패턴(미도시)을 식각 베리어로 이용할 수 있다. 이로써, 도 20a에 도시된 예비 코어 절연패턴(155PA)의 일부가 노출될 수 있다. 이 후, 노출된 예비 코어 절연패턴의 일부를 제거함으로써, 코어 절연패턴(155A) 및 코어홈(265)이 정의될 수 있다. 마스크 패턴은 코어 절연패턴(155A) 형성 후 제거될 수 있다.
예비 계단형 적층체(220)의 콘택영역(CTR)을 관통하는 제1 더미 코어 절연패턴(155B) 및 도 20b에 도시된 예비 계단형 적층체(220)의 연장영역(ER)을 관통하는 제2 더미 코어 절연패턴(155C)은 제1 상부 보호막(261)에 의해 보호될 수 있다.
도 22a 및 도 22b를 참조하면, 도 21에 도시된 코어홈(265)이 채워지도록 캡핑패턴(157)을 형성할 수 있다. 캡핑패턴(157)을 형성하는 단계는 도프트 반도체 물질로 도 21에 도시된 코어홈(265)을 채우는 단계 및 충진 절연막(131)이 노출되도록 도프트 반도체 물질을 평탄화하는 단계를 포함할 수 있다. 평탄화에 의해 도 21에 도시된 제1 상부 보호막(261)이 제거됨으로써, 콘택홀(HB) 및 더미홀(HC) 각각의 중심영역은 개구될 수 있다.
평탄화에 의해, 도 21에 도시된 채널막(153)은 셀 채널막(153A), 복수의 제1 더미 채널막들(153B) 및 복수의 제2 더미 채널막들(153C)로 분리될 수 있다. 평탄화에 의해, 도 21에 도시된 메모리막(151)은 메모리패턴(151A), 복수의 제1 더미 메모리패턴들(151B) 및 복수의 제2 더미 메모리패턴들(151C)로 분리될 수 있다.
상술한 공정들에 의해, 채널홀(HA)은 메모리패턴(151A) 및 채널구조(CH)로 채워질 수 있다. 채널구조(CH)는 셀 채널막(153A), 코어 절연패턴(155A) 및 캡핑패턴(157)을 포함할 수 있다. 또한, 콘택홀(HB) 내부에 제1 지지구조(150[1])가 형성될 수 있다. 제1 지지구조(150[1])는 제1 더미 메모리패턴(151B), 제1 더미 채널막(153B) 및 제1 더미 코어 절연패턴(155B)을 포함할 수 있다. 또한, 더미홀(HC) 내부에 제2 지지구조(150[2])가 형성될 수 있다. 제2 지지구조(150[2])는 제2 더미 메모리패턴(151C), 제2 더미 채널막(153C) 및 제2 더미 코어 절연패턴(155C)을 포함할 수 있다.
제1 지지구조(150[1])는 예비 계단형 적층체(220)의 콘택영역(CTR)을 관통하고, 그에 대응하는 예비 콘택구조(200B) 내부로 연장될 수 있다. 제2 지지구조(150[2])는 예비 계단형 적층체(220)의 연장영역(ER)을 관통하고, 그에 대응하는 예비 더미구조(200C) 내부로 연장될 수 있다. 제1 지지구조(150[1]) 및 제2 지지구조(150[2]) 각각은 콘택 절연패턴(141) 및 희생패드(241P)로 둘러싸일 수 있다. 제1 지지구조(150[1]) 및 제2 지지구조(150[2])는 메모리패턴(151A) 및 채널구조(CH)의 형성공정을 이용하여 형성되므로, 반도체 메모리 장치의 제조공정이 단순화될 수 있다.
도 23a, 도 23b, 도 24a, 도 24b, 도 25a 및 도 25b는 본 발명의 실시 예에 따른 블로킹 절연막 및 도전패턴의 형성방법을 나타내는 단면도들이다.
도 23a 및 도 23b를 참조하면, 충진 절연막(131) 상에 제2 상부 보호막(271)을 형성할 수 있다. 제2 상부 보호막(271)은 콘택홀(HB) 및 더미홀(HC) 각각의 중심영역에 보이드(273)가 정의될 수 있도록, 단차 도포성이 낮은 증착 방식으로 형성될 수 있다. 제2 상부 보호막(271)은 채널구조(CH), 메모리패턴(151A), 제1 지지구조(150[1]) 및 제2 지지구조(150[2])를 덮을 수 있다.
도 24a 및 도 24b를 참조하면, 도 23a에 도시된 예비 계단형 적층체(220)의 셀 영역(CAR)에서 복수의 층간 절연막들(IL) 및 복수의 희생막들(SC)을 식각함으로써 제1 예비 슬릿(SI1)을 형성할 수 있다. 이 후, 제1 예비 슬릿(SI1)을 통해 도 23a 및 도 23b에 도시된 복수의 희생막들(SC) 및 복수의 희생패드들(241P)을 선택적으로 제거할 수 있다. 이로써, 복수의 게이트 영역들(275)이 개구될 수 있다. 각각의 게이트 영역(275)은 Z축 방향으로 서로 이웃한 층간 절연막들(IL) 사이에 정의될 수 있고, Z축 방향으로 서로 이웃한 충진 절연막(131)과 층간 절연막(IL) 사이로 연장될 수 있다. 복수의 게이트 영역들(275)에 의해 콘택 절연패턴(141), 제1 지지구조(150[1]) 및 제2 지지구조(150[2])가 노출될 수 있다.
복수의 게이트 영역들(275)은 상부 게이트 영역(275U) 및 하부 게이트 영역(275L)을 포함할 수 있다. 상부 게이트 영역(275U)은 도 23a에 도시된 상부 희생막(USC) 및 그와 동일한 레벨의 희생패드(241P)가 제거된 영역에 정의될 수 있고, 하부 게이트 영역(275L) 및 도 23a에 도시된 하부 희생막(LSC) 및 그와 동일한 레벨의 희생패드(241P)가 제거된 영역에 정의될 수 있다.
도 25a 및 도 25b를 참조하면, 도 24a 및 도 24b에 도시된 게이트 영역(275)의 표면을 따라 제2 블로킹 절연막(161)을 형성할 수 있다. 제2 블로킹 절연막(161)은 제1 예비 슬릿(SI1)을 향하는 제1 개구부(OP1)를 가질 수 있다. 제2 블로킹 절연막(161)은 제1 지지구조(150[1]) 및 제2 지지구조(150[2]) 각각의 측벽을 따라 연장될 수 있다. 제2 블로킹 절연막(161)은 콘택 절연패턴(141)의 측벽을 따라 연장될 수 있다.
이어서, 제2 블로킹 절연막(161)에 의해 개구된 게이트 영역(275)의 중심영역을 제1 도전물로 채울 수 있다. 제1 도전물은 제1 개구부(OP1)를 통해 도 24a 및 도 24b에 도시된 게이트 영역(275) 내부로 유입될 수 있다. 이 후, 제1 예비 슬릿(SI1) 내부의 제1 도전물을 제거함으로써, 복수의 게이트 영역들(275) 내부에 배치되고 Z축 방향으로 서로 분리된 복수의 도전패턴들(CP)이 형성될 수 있다. 복수의 도전패턴들(CP)은 도 24a에 도시된 상부 게이트 영역(275U) 내부의 상부 도전패턴(UCP) 및 도 24a에 도시된 하부 게이트 영역(275L) 내부의 하부 도전패턴(LCP)을 포함할 수 있다.
각각의 도전패턴(CP)은 베이스부(CB) 및 베이스부(CB)보다 얇은 두께의 에지부(CE)를 포함할 수 있다. 베이스부(CB)는 채널구조(CH) 및 메모리패턴(151A)을 감쌀 수 있다. 에지부(CE)는 그에 대응하는 제1 지지구조(150[1]) 및 제2 지지구조(150[2])를 감쌀 수 있다.
Z축 방향으로 이웃한 층간 절연막들(IL) 사이의 갭은 제1 지지구조(150[1]) 및 제2 지지구조(150[2])에 의해 안정적으로 유지될 수 있다.
도 26, 도 27, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a 및 도 32b는 본 발명의 실시 예에 따른 공통소스패턴, 도전성 게이트 콘택 및 더미 콘택의 형성방법을 나타내는 단면도들이다.
도 26을 참조하면, 제1 예비 슬릿(SI1)에 연결된 제2 예비 슬릿(SI2)을 형성할 수 있다. 제2 예비 슬릿(SI2)은 제2 반도체 패턴(111A)을 관통하도록 연장될 수 있다. 서로 연결된 제1 예비 슬릿(SI1)과 제2 예비 슬릿(SI2)에 의해 슬릿(SI)이 정의될 수 있다.
도 27을 참조하면, 슬릿(SI)의 측벽 상에 측벽 절연막(171)을 형성할 수 있다. 슬릿(SI)의 바닥면을 노출시키기 위해 측벽 절연막(171)을 식각하는 동안, 도 26에 도시된 예비 수평패턴(200A)의 제2 보호막(109)의 일부가 제거될 수 있다. 이로써, 도 26에 도시된 예비 수평패턴(200A)의 예비 수평막(201)이 노출될 수 있다.
이어서, 슬릿(SI)을 통해 도 26에 도시된 예비 수평패턴(200A)의 예비 수평막(201)을 선택적으로 제거할 수 있다. 이로써, 도 26에 도시된 예비 수평패턴(200A)의 제1 보호막(107) 및 제2 보호막(109)이 노출될 수 있다. 이 후, 예비 수평패턴(200A)이 제거된 영역을 통해 메모리패턴(151A)의 일부를 제거함으로써 셀 채널막(153A)을 노출시킬 수 있다.
메모리패턴(151A)의 일부를 제거하는 동안, 도 26에 도시된 예비 수평패턴(200A)의 제1 보호막(107) 및 제2 보호막(109)이 제거될 수 있다. 이로써, 제1 반도체 패턴(105A) 및 제2 반도체 패턴(111A)이 노출될 수 있다.
상술한 공정들을 통해, 제1 반도체 패턴(105A)과 제2 반도체 패턴(111A) 사이의 수평공간(275)이 개구될 수 있다. 또한 수평공간(275)에 의해 메모리패턴(151A)은 제1 메모리패턴(151P1) 및 제2 메모리패턴(151P2)으로 분리될 수 있다.
도 28a 및 도 28b를 참조하면, 도 27에 도시된 수평공간(275)과 슬릿(SI)이 채워지도록 도프트 반도체막(173)을 형성할 수 있다. 도프트 반도체막(173)은 n형 불순물을 포함할 수 있다. 도프트 반도체막(173)은 제2 상부 보호막(271)에 중첩되도록 연장될 수 있고, 셀 채널막(153A)에 접촉될 수 있다.
도 29a 및 도 29b를 참조하면, 도 28a 및 도 28b에 도시된 제1 지지구조(150[1]) 및 제2 지지구조(150[2]) 상의 도프트 반도체막(173)의 일부 및 제2 상부 보호막(271)의 일부를 제거할 수 있다. 이를 위해, 셀 영역(CAR)에서 도프트 반도체막(173)을 차단하고, 콘택영역(CTR) 및 연장영역(ER)에서 도프트 반도체막(173)을 노출하는 마스크 패턴(미도시)을 식각 베리어로 이용할 수 있다. 도프트 반도체막(173) 및 제2 상부 보호막(271)을 식각함으로써, 도 28a 및 도 28b에 도시된 제1 지지구조(150[1]) 및 제2 지지구조(150[2])가 노출될 수 있다. 마스크 패턴은 도프트 반도체막(173) 및 제2 상부 보호막(271) 식각 후 제거될 수 있다.
이어서, 도 28a 및 도 28b에 도시된 제1 지지구조(150[1]) 및 제2 지지구조(150[2])를 제거할 수 있다. 이로써, 콘택홀(HB) 및 더미홀(HC)이 개구될 수 있다. 콘택홀(HB) 및 더미홀(HC)을 통해 제2 블로킹 절연막(161) 및 콘택 절연패턴(141)이 노출될 수 있다.
도 30a는 도 29a에 도시된 AR3영역에 대한 확대 단면도이다.
도 30a를 참조하면, 도 28a에 도시된 제1 지지구조(150[1])가 제거됨에 따라, 콘택홀(HB)을 통해 제2 블로킹 절연막(161) 및 콘택 절연패턴(141)이 노출될 수 있다.
확대 단면도에 도시되진 않았으나, 도 28b에 도시된 제2 지지구조(150[2])가 제거됨에 따라, 도 29b에 도시된 더미홀(HC)을 통해서 제2 블로킹 절연막(161) 및 콘택 절연패턴(141)이 노출될 수 있다.
도 30b는 도 29a, 도 29b 및 도 30a를 참조하여 설명한 공정들 이 후 이어지는 후속공정에 대한 일 실시 예를 나타낸다.
도 30b를 참조하면, 콘택홀(HB)을 통해 제2 블로킹 절연막(161)의 노출된 영역을 제거할 수 있다. 이로써, 제2 개구부(OP2)가 정의될 수 있다. 제2 개구부(OP2)에 의해 도전패턴(CP)의 에지부(CE)가 노출될 수 있다.
확대 단면도에 도시되진 않았으나, 도 29b에 도시된 더미홀(HC)을 통해 제2 블로킹 절연막(161)의 노출된 영역을 제거할 수 있다. 이로써, 도 31b에 도시된 바와 같이 제3 개구부(OP3)가 정의될 수 있으며, 제3 개구부(OP3)를 통해 그에 대응하는 도전패턴(CP)의 에지부(CE)가 노출될 수 있다.
제2 블로킹 절연막(161)의 일부가 제거되더라도, 콘택 절연패턴(141)은 도전패턴(CP)의 에지부(CE)에 중첩되도록 잔류될 수 있다.
도 31a 및 도 31b를 참조하면, 콘택홀(HB) 및 더미홀(HC)을 통해 도 29a에 도시된 예비 콘택구조(200B)의 예비 수평막(201) 및 도 29b에 도시된 예비 더미구조(200C)의 예비 수평막(201)을 제거할 수 있다. 또한, 도 29a에 도시된 예비 콘택구조(200B)에 중첩된 제1 반도체 패턴(105B) 및 제2 반도체 패턴(111B)과 도 29b에 도시된 예비 더미구조(200C)에 중첩된 제1 반도체 패턴(105C) 및 제2 반도체 패턴(111C)을 제거할 수 있다.
도 29a 및 도 29b에 도시된 제1 반도체 패턴들(105B, 105C) 각각이 제거된 영역에 제1 하부 리세스 영역(283A)이 정의되고, 도 29a 및 도 29b에 도시된 예비 수평막(201)이 제거된 영역에 제2 하부 리세스 영역(283B)이 정의되고, 도 29a 및 도 29b에 도시된 제2 반도체 패턴들(111B, 111C) 각각이 제거된 영역에 제3 하부 리세스 영역(283C)이 정의될 수 있다. 도 29a 및 도 29b에 도시된 제1 반도체 패턴들(105B, 105C), 예비 수평막(201) 및 제2 반도체 패턴들(111B, 111C)이 제거되는 동안, 제2 상부 보호막(271) 상에 배치된 도프트 반도체막(173)의 일부가 제거될 수 있다.
제1 보호막(107) 및 제2 보호막(109)은 제1 하부 리세스 영역(283A), 제2 하부 리세스 영역(283B) 및 제3 하부 리세스 영역(283C) 사이의 경계에 잔류될 수 있다.
도 32a 및 도 32b를 참조하면, 도 31a 및 도 31b에 도시된 콘택홀(HB), 더미홀(HC), 제1 하부 리세스 영역(283A), 제2 하부 리세스 영역(283B) 및 제3 하부 리세스 영역(283C)을 제2 도전물로 채울 수 있다. 이 후, 충진 절연막(131)이 노출되도록 제2 도전물을 식각할 수 있다. 이로써, 도전성 게이트 콘택(181A) 및 더미 콘택(181B)이 정의될 수 있다.
도전성 게이트 콘택(181A) 및 더미 콘택(181B)을 형성하기 위한 평탄화 공정에 의해, 도 31a에 도시된 도프트 반도체막(173)이 평탄화될 수 있다. 이로써, 도 31a에 도시된 도프트 반도체막(173)은 공통소스패턴(CSL)으로서 잔류될 수 있다. 공통소스패턴(CSL)은 수평 도프트 반도체 패턴(173H) 및 도전성 수직콘택(173VC)을 포함할 수 있다. 수평 도프트 반도체 패턴(173H)은 채널구조(CH)의 셀 채널막(153A)에 접촉되고 제1 도프트 반도체 패턴(105A) 및 제2 도프트 반도체 패턴(111A) 사이에 배치될 수 있다. 도전성 수직콘택(173VC)은 수평 도프트 반도체 패턴(173H)으로부터 Z축 방향으로 연장될 수 있다. 도전성 수직콘택(173VC)은 측벽 절연막(171)에 의해 복수의 도전패턴들(CP)로부터 절연될 수 있다.
도전성 게이트 콘택(181A)은 도 31a에 도시된 콘택홀(HB)을 채울 뿐 아니라, 도 31a에 도시된 콘택홀(HB)에 연결된 제1 하부 리세스 영역(283A), 제2 하부 리세스 영역(283B) 및 제3 하부 리세스 영역(283C)을 채울 수 있다. 도전성 게이트 콘택(181A)은 제2 개구부(OP2)를 통해 그에 대응하는 도전패턴(CP)의 에지부(CE)에 접촉될 수 있다. 도전패턴(CP)의 베이스부(CB)는 잔류되는 콘택 절연패턴(141)에 의해 도전성 게이트 콘택(181A)으로부터 이격될 수 있다.
더미 콘택(181B)은 도 31b에 도시된 더미홀(HC)을 채울 뿐 아니라, 도 31b에 도시된 더미홀(HC)에 연결된 제1 하부 리세스 영역(283A), 제2 하부 리세스 영역(283B) 및 제3 하부 리세스 영역(283C)을 채울 수 있다. 더미 콘택(181B)은 제3 개구부(OP3)를 통해 그에 대응하는 도전패턴(CP)의 에지부(CE)에 접촉될 수 있다. 도전패턴(CP)의 베이스부(CB)는 잔류되는 콘택 절연패턴(141)에 의해 더미 콘택(181B)으로부터 이격될 수 있다.
도 28a에 도시된 제1 지지구조(150[1])와 도 29a에 도시된 예비 콘택구조(200B)의 예비 수평막(201)을 도전성 게이트 콘택(181A)으로 대체하고, 도 28b에 도시된 제2 지지구조(150[2])와 도 29a에 도시된 예비 더미구조(200C)의 예비 수평막(201)을 더미 콘택(181B)으로 대체하는 과정에서, 제1 보호막(107) 및 제2 보호막(109)은 제거되지 않고 잔류될 수 있다.
이어서, 도 3a, 도 3b 및 도 3c에 도시된 상부 절연막(UI), 비트라인 콘택(193A), 상부 콘택(193B), 비트라인(BL) 및 상부 배선(UL)을 형성하기 위한 후속 공정을 수행할 수 있다.
도 33a 내지 도 33j는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 33a 내지 도 33j는 희생패드들 형성공정에 대한 변형된 실시 예를 나타내는 단면도들이다. 도 33a 내지 도 33j는 예비 계단형 적층체(320)의 콘택영역(CTR')을 나타낸다. 도면에 도시되진 않았으나, 예비 계단형 적층체(320)는 콘택영역(CTR')으로부터 연장된 연장영역을 포함하고, 연장영역에 대한 공정은 후술되는 콘택영역(CTR')에 대한 공정과 유사하게 진행될 수 있다.
도 33a를 참조하면, 도 7a 및 도 7b를 참조하여 설명한 바와 같이 복수의 하부 콘택들(103A)에 의해 관통되는 제1 하부 절연막(101), 복수의 예비 콘택구조들(200B) 및 제2 하부 절연막(104)을 형성할 수 있다.
이 후, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b를 참조하여 설명한 바와 같이, 제2 하부 절연막(104) 상에 예비 계단형 적층체(320)를 형성한다. 예비 계단형 적층체(320)는 제2 하부 절연막(104) 상에 교대로 배치된 복수의 층간 절연막들(IL) 및 복수의 희생막들(SC')로 구성될 수 있다. 예비 계단형 적층체(320)의 콘택영역(CTR') 일부에 복수의 희생기둥들(225B)이 매립될 수 잇다. 복수의 희생기둥들(225B)은 복수의 예비 콘택구조들(200B) 각각의 내부로 연장될 수 있다.
복수의 희생막들(SC')은 콘택영역(CTR')에서 제2 하부 절연막(104)에 가까워질수록 측부로 더 긴 길이를 갖도록 패터닝될 수 있다. 각각의 희생막(SC')은 베이스부(SB') 및 베이스부(SB')로부터 연장된 에지부(SE')를 포함할 수 있다. 베이스부(SB')는 Z축 방향으로 서로 이웃한 층간 절연막들(IL) 사이에 배치될 수 있고, 에지부(SE')의 상면은 개구될 수 있다. 복수의 희생막들(SC')의 복수의 에지부들(SE')은 콘택영역(CTR')에서 계단구조를 형성할 수 있다. 희생막(SC')은 층간 절연막(IL)에 대한 식각 선택성을 갖는 물질로 구성될 수 있다.
이어서, 스페이서 패턴(301)을 형성할 수 있다. 스페이서 패턴(301)은 예비 계단형 적층체(320)의 층계들 각각을 구성하는 에지부(SE')와 층간 절연막(IL)의 측벽들 상에 배치될 수 있다. 스페이서 패턴(301)은 희생막(SC')에 대한 식각 선택성을 갖는 물질로 구성될 수 있다. 복수의 에지부들(SE')은 그 상부의 스페이서 패턴(301)에 중첩된 영역과, 스페이서 패턴(301)에 의해 중첩되지 않고 노출된 영역을 포함할 수 있다.
예를 들어, 복수의 층간 절연막들(IL)은 Z축 방향으로 순차로 배치된 하부 층간 절연막(LIL), 중간 층간 절연막(MIL) 및 상부 층간 절연막(UIL)을 포함할 수 있다. 복수의 희생막들(SC')은 하부 층간 절연막(LIL)과 중간 층간 절연막(MIL) 사이의 하부 희생막(LSC'), 그리고 중간 층간 절연막(MIL)과 상부 층간 절연막(UIL) 사이의 상부 희생막(USC')을 포함할 수 있다. 이 때, 하부 희생막(LSC')은 하부 층간 절연막(LIL) 및 중간 층간 절연막(MIL) 사이의 하부 베이스부(LB')와, 하부 베이스부(LB')로부터 중간 층간 절연막(MIL)에 비해 측부로 돌출된 하부 에지부(LE')를 포함할 수 있다. 상부 희생막(USC')은 중간 층간 절연막(MIL) 및 상부 층간 절연막(UIL) 사이의 상부 베이스부(UB')와, 상부 베이스부(UB')로부터 상부 층간 절연막(UIL)에 비해 측부로 돌출된 상부 에지부(SE')를 포함할 수 있다. 복수의 스페이서 패턴들 중 적어도 하나는 하부 에지부(LE') 상에 배치될 수 있다. 하부 에지부(LE')의 상면에서 일부는 스페이서 패턴(301)에 중첩될 수 있고, 다른 일부는 스페이서 패턴(301)에 중첩되지 않고 노출될 수 있다. 하부 에지부(LE')의 상면의 일부에 중첩된 스페이서 패턴(301)은 중간 층간 절연막(MIL)의 측벽 및 상부 에지부(UE')의 측벽을 따라 연장될 수 있다.
도 33b를 참조하면, 복수의 에지부들(SE') 상에 제1 희생패드들(303)을 각각 형성할 수 있다. 제1 희생패드(303)는 희생막(SC')과 동일한 물질로 구성될 수 있다.
제1 희생패드(303)는 스페이서 패턴(301)에 의해 노출된 희생막(SC')의 에지부(SE')의 상면의 일부에 중첩될 수 있다. 제1 희생패드(303)는 스페이서 패턴(301)에 의해 희생막(SC')으로부터 이격될 수 있다.
제1 희생패드(303)의 형성공정은 상술한 바로 제한되지 않으며, 다양할 수 있다.
도 33c를 참조하면, 도 33b에 도시된 스페이서 패턴(301)을 제거할 수 있다. 이 후, 도 11a 및 도 11b를 참조하여 설명한 바와 같이 제1 충진 절연막(131A)을 형성할 수 있다. 제1 충진 절연막(131A)은 예비 계단형 적층체(320)를 덮을 수 있고, 도 33b에 도시된 스페이서 패턴(301)의 제거영역을 채우는 돌출부(131P)를 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 절연물로 구성된 스페이서 패턴(301)은 잔류될 수 있고, 제1 충진 절연막(131A)은 잔류되는 스페이서 패턴(301)을 덮을 수 있다.
도 33d를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 같이 제1 충진 절연막(131A) 상에 제2 충진 절연막(131B)을 형성할 수 있다. 이로써, 예비 계단형 적층체(320) 상에 제1 충진 절연막(131A) 및 제2 충진 절연막(131B)을 포함하는 충진 절연막(131)이 형성될 수 있다.
이어서, 도 33c에 도시된 복수의 희생기둥들(225B)에 중첩된 충진 절연막(131) 및 예비 계단형 적층체(320)를 식각할 수 있다. 이 후, 도 33c에 도시된 복수의 희생기둥들(225B)을 제거할 수 있다. 이로써, 복수의 콘택홀들(HB')이 형성될 수 있다.
복수의 희생막들(SC')의 복수의 에지부들(SE')은 복수의 콘택홀들(HB')에 의해 각각 관통될 수 있다. 각각의 콘택홀(HB')은 예비 계단형 적층체(320)의 콘택영역(CTR'), 그에 대응하는 제2 반도체 패턴(111B) 및 예비 콘택구조(200B)를 관통할 수 있고, 그에 대응하는 제1 반도체 패턴(105B) 내부로 연장될 수 있다. 제1 희생패드들(303)은 복수의 콘택홀들(HB')에 의해 각각 관통될 수 있다.
도 13a를 참조하여 설명한 바와 같이, 복수의 콘택홀들(HB') 중 기준홀(R')은 상부 층간 절연막(UIL)으로부터 이격될 수 있고, 중간 층간 절연막(MIL), 상부 희생막(USC'), 하부 희생막(LSC') 및 하부 층간 절연막(LIL)을 관통할 수 있다. 예를 들어, 기준홀(R')은 상부 희생막(USC')의 상부 에지부(UE')와 하부 희생막(LSC')의 하부 베이스부(LB')를 관통할 수 있다.
도 33e를 참조하면, 복수의 콘택홀들(HB')을 통해 도 33d에 도시된 복수의 희생막들(SC')의 복수의 에지부들(SE') 및 복수의 제1 희생패드들(303)을 제거할 수 있다. 이로써, 복수의 제1 리세스 영역들(311)이 정의될 수 있다. 도 33d에 도시된 복수의 제1 희생패드들(303) 및 복수의 에지부들(SE')이 제거되는 동안, 복수의 콘택홀들(HB')을 통해 복수의 베이스부들(SB')이 식각될 수 있다. 이로써, 복수의 베이스부들(SB')이 제거된 영역에 복수의 제2 리세스 영역들(313)이 정의될 수 있다. 제1 희생패드(303)의 제거로 인해, 제1 리세스 영역(311)은 제2 리세스 영역(313)에 비해 Z축 방향으로 넓은 폭으로 정의될 수 있다.
도 33f를 참조하면, 제1 리세스 영역(311), 제2 리세스 영역(313) 및 콘택홀(HB')의 표면들을 따라 콘택 절연막(141L)을 형성할 수 있다. 콘택 절연막(141L)은 충진 절연막(131)의 표면을 따라 연장될 수 있다. 콘택 절연막(141L)은 희생막(SC')에 대한 식각 선택성을 갖는 물질로 형성될 수 있다.
콘택 절연막(141L)은 상대적으로 좁은 폭의 제2 리세스 영역(313)을 채울 수 있다. 상대적으로 넓은 폭의 제1 리세스 영역(311)은 콘택 절연막(141L)으로 완전히 채워지지 않고 그 중심영역이 개구될 수 있다.
도 33g를 참조하면, 도 33f에 도시된 콘택 절연막(141L)이 복수의 콘택 절연패턴들(141)로 분리되도록, 콘택 절연막(141L)을 식각할 수 있다. 각각의 콘택 절연패턴(141)은 그에 대응하는 제2 리세스 영역(313) 내부에 잔류될 수 있다. 콘택 절연막(141L)의 식각공정에 의해, 복수의 제1 리세스 영역들(311)이 개구될 수 있다.
도 33h를 참조하면, 복수의 콘택홀들(HB')을 통해 복수의 제1 리세스 영역들(311)을 복수의 제2 희생패드들(331)로 각각 채울 수 있다. 제2 희생패드(331)는 희생막(SC')과 동일한 물질로 형성될 수 있다. 제2 희생패드(331)는 희생막(SC')에 비해 Z축 방향으로 두껍게 형성될 수 있다.
상술한 바와 같이, 도 33d에 도시된 희생막(SC')의 베이스부(SB')의 일부는 콘택 절연패턴(141)으로 대체될 수 있고, 도 33d에 도시된 희생막(SC')의 에지부(SE') 및 제1 희생패드(303)는 제2 희생패드(331)로 대체될 수 있다. 이 때, 도 33d 도시된 희생막(SC')의 에지부(SE')와 제1 희생패드(303)의 총 두께와 희생막(SC')의 베이스부(SB')의 두께 간 차이를 이용하여, 콘택 절연패턴(141)을 타겟 위치에 자동정렬 시킬 수 있다.
도 33i를 참조하면, 도 19a, 도 19b, 도 20a, 도 20b, 도 21, 도 22a 및 도 22b를 참조하여 상술한 공정들을 이용하여 콘택홀(HB') 내부에 지지구조(150[1])를 형성할 수 있다. 지지구조(150[1])는 더미 메모리패턴(151B), 더미 채널막(153B) 및 더미 코어 절연패턴(155B)을 포함할 수 있다.
이 후, 도 23a 및 도 23b를 참조하여 설명한 바와 같이, 콘택홀(HB') 내부에 보이드(273)가 정의될 수 있도록 충진 절연막(131) 상에 상부 보호막(271)을 형성할 수 있다.
도 33j를 참조하면, 도 24a 및 도 24b를 참조하여 설명한 공정들을 이용하여, 도 33i에 도시된 복수의 희생막들(SC') 및 복수의 제2 희생패드들(331)을 제거할 수 있다. 이로써 복수의 게이트 영역들(375)이 개구될 수 있다.
이 후, 도 25a, 도 25b, 도 26, 도 27, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a 및 도 32b를 참조하여 설명한 공정들을 수행할 수 있다.
도 34a 내지 도 34o는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 34a 내지 도 34o는 게이트 적층체의 셀 영역(CAR") 및 콘택영역(CTR")에 대응하는 반도체 메모리 장치의 일부 영역들에 대한 제조방법을 나타낸다. 이하의 도면에 도시되진 않았으나, 게이트 적층체는 도 2를 참조하여 설명한 바와 같이 연장영역을 포함할 수 있으며, 연장영역에서의 제조공정은 이하의 콘택영역(CTR")에서의 제조공정과 유사하게 진행될 수 있다. 이하, 도 7a 내지 도 32b에서와 동일한 구성들에 대한 중복되는 설명을 생략한다.
도 34a를 참조하면, 제1 하부 절연막(101) 상에 제1 반도체막, 하부 적층체 및 제2 반도체막을 순차로 형성할 수 있다. 하부 적층체는 도 7a 및 도 7b를 참조하여 설명한 바와 같이, 제1 보호막(107), 제1 보호막(107) 상의 예비 수평막(201) 및 예비 수평막(201) 상의 제2 보호막(109)을 포함할 수 있다.
이어서, 도 7a 및 도 7b를 참조하여 설명한 바와 같이, 제2 반도체막, 하부 적층체 및 제1 반도체막을 식각할 수 있다. 이로써, 제1 반도체막은 제1 하부 절연막(101)에 중첩된 복수의 제1 반도체 패턴들(105A, 105B)로 분리될 수 있다. 제2 반도체막은 복수의 제1 반도체 패턴들(105A, 105B)에 각각 중첩된 복수의 제2 반도체 패턴들(111A, 111B)로 분리될 수 있다. 또한, 하부 적층체는 예비 수평패턴(200A) 및 복수의 예비 콘택구조들(200B)로 분리될 수 있다. 예비 수평패턴(200A)은 셀 영역(CAR")의 제1 반도체 패턴(105A)과 제2 반도체 패턴(111A) 사이에 배치될 수 있고, 복수의 예비 콘택구조들(200B)은 콘택영역(CTR")의 복수의 제1 반도체 패턴들(105B) 및 복수의 제2 반도체 패턴들(111B) 사이에 배치될 수 있다.
이 후, 복수의 제1 반도체 패턴들(105A, 105B) 사이의 공간을 제2 하부 절연막(104)으로 채울 수 있다. 제2 하부 절연막(104)은 예비 수평패턴(200A) 및 복수의 예비 콘택구조들(200B) 사이와, 복수의 제2 반도체 패턴들(111A, 111B) 사이를 채울 수 있다.
이어서, 복수의 하부 콘택들(403A)을 형성할 수 있다. 각각의 하부 콘택(403A)은 콘택영역(CTR")에서 제2 반도체 패턴(111B), 예비 콘택구조(200B), 제1 반도체 패턴(105B) 및 제1 하부 절연막(101)을 관통할 수 있다.
도 34b를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 제2 하부 절연막(104) 및 복수의 제2 반도체 패턴들(111A, 111B) 상에 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)을 Z축 방향으로 교대로 적층할 수 있다.
이어서, 셀 어레이 영역(CAR")에서 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)을 관통하고, 제1 반도체 패턴(105A) 내부로 연장된 제1 예비 채널홀(H1A)을 형성할 수 있다. 제1 예비 채널홀(H1A)은 제2 반도체 패턴(111A) 및 예비 수평패턴(200A)을 관통할 수 있고, 제1 반도체 패턴(105A) 내부로 연장될 수 있다.
이 후, 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 제1 예비 채널홀(H1A)을 희생기둥(225A)으로 채울 수 있다. 제1 예비 채널홀(H1A) 및 희생기둥(225A)을 형성하는 동안, 콘택영역(CTR")에서 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)은 복수의 하부 콘택들(403A)에 중첩된 상태로 잔류될 수 있다.
이어서, 도 9a 및 도 9b를 참조하여 설명한 바와 같이, 복수의 제1 물질막들(221) 및 복수의 제2 물질막들(223)의 적층체와, 희생기둥(225A) 상에 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)을 Z축 방향으로 교대로 적층할 수 있다.
도 34c를 참조하면, 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)의 적층체 상에 식각 정지막(410)을 형성할 수 있다. 식각 정지막(410)은 질화막을 포함할 수 있다. 식각 정지막(410) 형성 후, 도 34b에 도시된 희생기둥(225A)에 중첩된 식각 정지막(410), 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229) 식각함으로써, 제2 예비 채널홀(H2A)을 형성할 수 있다. 제2 예비 채널홀(H2A)은 식각 정지막(410), 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)을 관통하여 도 34b에 도시된 희생기둥(225A)을 노출할 수 있다.
이어서, 제2 예비 채널홀(H2A)을 통해 도 34b에 도시된 희생기둥(225A)을 제거할 수 있다. 이에 따라, 제1 예비 채널홀(H1A)이 개구될 수 있다. 제2 예비 채널홀(H2A)은 제1 예비 채널홀(H1A)에 연결될 수 있고, 이로써 채널홀(HA")이 정의될 수 있다. 채널홀(HA")은 셀 영역(CAR")에서 복수의 제1 물질막들(221), 복수의 제2 물질막들(223), 복수의 제3 물질막들(227), 복수의 제4 물질막들(229), 제2 반도체 패턴(111A) 및 예비 수평패턴(200A)을 관통할 수 있다. 또한, 채널홀(HA")은 제1 반도체 패턴(105A) 내부로 연장될 수 있다. 채널홀(HA")을 형성하는 동안, 콘택영역(CTR")에서 복수의 제1 물질막들(221), 복수의 제2 물질막들(223), 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)은 복수의 하부 콘택들(403A)에 중첩된 상태로 잔류될 수 있다.
이 후, 채널홀(HA") 내부에 메모리패턴(151A) 및 채널구조(CH)를 형성할 수 있다. 채널구조(CH)는 셀 채널막(153A), 코어 절연패턴(155A) 및 캡핑패턴(157)을 포함할 수 있다.
메모리패턴(151A) 및 채널구조(CH)를 형성하는 단계는, 채널홀(HA")의 표면을 따라 제1 블로킹 절연막, 데이터 저장막 및 터널 절연막을 순차로 적층함으로써 메모리막을 형성하는 단계, 메모리막의 표면을 따라 채널막을 형성하는 단계, 채널홀(HA")의 중심영역을 코어 절연패턴(155A) 및 캡핑패턴(157)으로 채우는 단계 및 식각 정지막(410)이 노출되도록 평탄화 공정을 수행함으로써 메모리막 및 채널막 각각의 일부를 제거하는 단계를 포함할 수 있다.
도 34d를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 같이, 예비 계단형 적층체(220)가 정의되도록, 복수의 제1 물질막들(221), 복수의 제2 물질막들(223), 복수의 제3 물질막들(227) 및 복수의 제4 물질막들(229)을 식각할 수 있다. 복수의 제1 물질막들(221) 및 잔류하는 복수의 제4 물질막들(229)은 복수의 층간 절연막들(IL)로서 잔류될 수 있고, 복수의 제2 물질막들(223) 및 복수의 제3 물질막들(227)은 복수의 희생막들(SC)로서 잔류될 수 있다. 도 10a 및 도 10b를 참조하여 설명한 바와 같이, 각각의 희생막(SC)은 베이스부(SB) 및 베이스부(SB)로부터 연장된 에지부(SE)를 포함할 수 있다. 에지부(SE)는 베이스부(SB) 보다 얇게 잔류될 수 있다.
이어서, 도 34c에 도시된 식각 정지막(410)의 잔류부를 제거할 수 있다. 이 후, 예비 계단형 적층체(220)의 셀 영역(CAR") 및 콘택영역(CTR")을 덮도록, 충진 절연막(420)을 형성할 수 있다.
도 34e를 참조하면, 제1 예비 슬릿(SI1) 및 복수의 콘택홀들(HB")이 정의되도록 충진 절연막(420) 및 예비 계단형 적층체(220)를 식각할 수 있다. 제1 예비 슬릿(SI1) 및 복수의 콘택홀들(HB")을 형성하는 동안, 셀 영역(CAR")의 제2 반도체 패턴(111A) 및 콘택영역(CTR")의 복수의 하부 콘택들(403A)이 식각 정지막으로 이용될 수 있다. 복수의 콘택홀들(HB")은 제1 예비 슬릿(SI1) 형성 공정을 이용하여 정의되므로, 반도체 메모리 장치의 제조방법을 단순화할 수 있다.
제1 예비 슬릿(SI1)은 셀 영역(CAR")에서 충진 절연막(420) 및 예비 계단형 적층체(220)를 관통할 수 있다. 제1 예비 슬릿(SI1)은 복수의 희생막들(SC)의 복수의 베이스부들(SB)을 관통할 수 있다. 복수의 콘택홀들(HB")은 복수의 하부 콘택들(403A)을 각각 노출하도록, 콘택영역(CTR")에서 충진 절연막(420) 및 예비 계단형 적층체(220)를 관통할 수 있다. 복수의 희생막들(SC)의 복수의 에지부들(SE)은 복수의 콘택홀들(HB")에 의해 각각 관통될 수 있다.
도 34f를 참조하면, 충진 절연막(420) 상에 제1 상부 보호막(431)을 형성할 수 있다. 제1 예비 슬릿(SI1)과 복수의 콘택홀들(HB") 각각의 중심영역에 보이드(433)가 정의될 수 있도록, 제1 상부 보호막(431)은 단차 도포성이 낮은 증착 방식을 이용하여 형성될 수 있다.
도 34g를 참조하면, 계단형 적층체(220)의 콘택영역(CTR")에 중첩된 제1 상부 보호막(431)의 일부를 제거할 수 있다. 이로써, 복수의 콘택홀들(HB")이 개구될 수 있으며, 복수의 희생막들(SC)의 복수의 에지부들(SE)이 복수의 콘택홀들(HB")을 통해 각각 노출될 수 있다.
도 34h를 참조하면, 도 14a 및 도 14b를 참조하여 설명한 바와 같이, 복수의 콘택홀들(HB")을 통해 복수의 희생막들(SC)을 식각함으로써, 복수의 제1 리세스 영역들(231) 및 복수의 제2 리세스 영역들(233)이 정의될 수 있다.
각각의 제1 리세스 영역(231)은 도 34g에 도시된 희생막(SC)의 에지부(SE)가 제거된 영역에 정의될 수 있다. 각각의 제2 리세스 영역(233)은 도 34g에 도시된 에지부(SE) 아래에 배치된 희생막(SC)의 베이스부(SB)의 일부가 제거된 영역에 정의될 수 있다.
이어서, 도 15a 및 도 15b를 참조하여 설명한 공정들 및 도 16a 및 도 16b를 참조하여 설명한 공정들을 이용하여, 제1 리세스 영역(231) 내부에 희생패드(241P)를 형성할 수 있다.
도 34i를 참조하면, 콘택홀(HB")의 표면을 따라 콘택 절연막(441)을 형성할 수 있다. 콘택 절연막(441)은 제2 리세스 영역(233)을 채울 수 있다. 콘택홀(HB")의 중심영역은 콘택 절연막(441)에 의해 채워지지 않고 개구될 수 있다. 콘택 절연막(441)은 콘택영역(CTR")에서 충진 절연막(420)의 표면을 따라 연장될 수 있으며, 셀 영역(CAR")에서 제1 상부 보호막(431)의 상면을 따라 연장될 수 있다. 콘택 절연막(441)은 희생막(SC)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시 예로서, 콘택 절연막(441)은 산화막을 포함할 수 있다.
이어서, 콘택 절연막(441) 상에 라이너막(443)을 형성할 수 있다. 라이너막(443)은 콘택 절연막(441)에 대한 식각 선택성을 갖는 물질을 포함할 수 있다. 일 실시 예로서, 라이너막(443)은 실리콘을 포함할 수 있다. 콘택홀(HB")의 중심영역은 라이너막(443)으로 채워지지 않고 개구될 수 있다.
도 34j를 참조하면, 라이너막(443) 상에 제2 상부 보호막(445)을 형성할 수 있다. 복수의 콘택홀들(HB") 각각의 중심영역에 보이드(451)가 정의될 수 있도록, 제2 상부 보호막(445)은 단차 도포성이 낮은 증착 방식을 이용하여 형성될 수 있다.
도 34k를 참조하면, 계단형 적층체(220)의 셀 영역(CAR")에 중첩된 제2 상부보호막(445), 라이너막(443) 및 콘택 절연막(441) 각각의 일부를 제거할 수 있다. 이어서, 제1 예비 슬릿(SI1)이 개구되도록 제1 상부 보호막(431)의 일부를 제거할 수 있다. 이를 위해, 계단형 적층체(220)의 셀 영역(CAR")을 개구하고, 콘택영역(CTR")을 차단하는 마스크 패턴(미도시)을 식각 베리어로 이용할 수 있다. 예비 슬릿(SI1) 개구 후, 마스크 패턴은 제거될 수 있다.
도 34l을 참조하면, 도 34k에 도시된 예비 계단형 적층체(220)의 복수의 희생막들(SC) 및 복수의 희생패드들(241P)을 제1 예비 슬릿(SI1)을 통해 제거할 수 있다. 이로써, 도 24a 및 도 24b에 도시된 바와 같이 복수의 게이트 영역들(275)이 정의될 수 있다. 이 때, 복수의 콘택홀들(HB") 내부에 잔류된 콘택 절연막(441) 및 라이너막(443)은 Z축 방향으로 이웃한 층간 절연막들(IL) 사이의 갭을 안정적으로 유지하는 지지구조로 이용될 수 있다. 지지구조의 콘택 절연막(441)은 서로 이웃한 층간 절연막들(IL) 사이로 연장될 수 있다.
이 후, 도 25a 및 도 25b를 참조하여 설명한 바와 같이, 제2 블로킹 절연막(161) 및 복수의 도전패턴들(CP)을 형성할 수 있다. 각각의 도전패턴(CP)은 도 25a 및 도 25b를 참조하여 설명한 바와 같이, 제2 블로킹 절연막(161)의 제1 개구부(OP1)에 의해 노출될 수 있다. 각각의 도전패턴(CP)은 도 25a 및 도 25b를 참조하여 설명한 바와 같이, 베이스부(CB) 및 베이스부(CB)보다 얇은 두께의 에지부(CE)를 포함할 수 있다. 베이스부(CB)는 채널구조(CH) 및 메모리패턴(151A)을 감쌀 수 있다.
도 34m을 참조하면, 도 26을 참조하여 설명한 바와 같이, 제2 반도체 패턴(111A)을 관통하는 제2 예비 슬릿(SI2)을 형성함으로써 슬릿(SI)이 정의될 수 있다. 이어서, 도 27을 참조하여 설명한 바와 같이, 슬릿(SI)의 측벽에 측벽 절연막(171)을 형성한 후, 도 34l에 도시된 예비 수평패턴(200A) 및 도 34l에 도시된 메모리패턴(151A)의 일부를 제거할 수 있다. 이로써, 수평공간(275)이 개구될 수 있으며, 수평공간(275)에 의해 제1 메모리패턴(151P1) 및 제2 메모리패턴(151P2)이 서로 분리될 수 있다. 또한, 수평공간(275)에 의해 셀 채널막(153A)의 측벽이 노출될 수 있다.
이 후, 도 28a 및 도 28b를 참조하여 설명한 바와 같이, 수평공간(275)과 슬릿(SI)이 채워지도록 도프트 반도체막(173)을 형성할 수 있다. 도프트 반도체막(173)은 제1 상부 보호막(431) 및 제2 상부 보호막(445)을 덮도록 연장될 수 있다.
도 34n을 참조하면, 콘택영역(CTR")을 차단하고, 셀 영역(CAR")을 개구하는 마스크 패턴(미도시)을 식각 베리어로 이용한 식각공정을 이용하여 도프트 반도체막(173)의 일부 및 도 34m에 도시된 제2 상부 보호막(445) 및 라이너막(443)을 순차적으로 제거할 수 있다. 이어서, 도 34m에 도시된 콘택 절연막(441)의 일부를 에치-백 등의 식각공정을 통해 제거함으로써, 제2 블로킹 절연막(161)의 일부를 노출시킬 수 있다. 이 때, 도 34m에 도시된 콘택홀(HB")의 측벽을 향하는 제2 블로킹 절연막(161)의 일부가 노출될 수 있으며, 도 34m에 도시된 층간 절연막들(IL) 사이의 콘택 절연막(441)의 일부는 제2 리세스 영역 내부에 콘택 절연패턴(441P)으로서 잔류될 수 있다. 또한, 복수의 콘택홀들(HB")이 개구될 수 있다.
이 후, 도 30a 및 도 30b를 참조하여 설명한 바와 같이, 제2 블로킹 절연막(161)의 일부를 제거함으로써, 제2 개구부(OP2)가 정의될 수 있다. 도전패턴(CP)의 에지부(CE)는 제2 블로킹 절연막(161)의 제2 개구부(OP2)에 의해 노출될 수 있다. 마스크 패턴은 제2 개구부(OP2) 형성 후 제거될 수 있다.
도 34o를 참조하면, 도 34m에 도시된 복수의 콘택홀들(HB")을 도전물로 채운 후, 충진 절연막(420)이 노출되도록 평탄화 공정을 수행할 수 있다. 이로써, 복수의 하부 콘택들(403A)에 각각 접속된 복수의 도전성 게이트 콘택들(181A)이 형성될 수 있다. 콘택영역(CTR")에서 제2 반도체 패턴(111B), 예비 콘택구조(200B) 및 제1 반도체 패턴(105B)은 각각의 하부 콘택(403A)을 감싸도록 잔류될 수 있다.
도 34m에 도시된 도프트 반도체막(173)은 상술한 평탄화 공정에 의해 공통소스패턴(CSL)으로서 잔류될 수 있다. 도 32a를 참조하여 설명한 바와 같이, 공통소스패턴(CSL)은 수평 도프트 반도체 패턴(173H) 및 도전성 수직콘택(173VC)으로 구분될 수 있으며, 셀 채널막(153A)에 접촉될 수 있다.
이어서, 도 3a, 도 3b 및 도 3c에 도시된 상부 절연막(UI), 비트라인 콘택(193A), 상부 콘택(193B), 비트라인(BL) 및 상부 배선(UL)을 형성하기 위한 후속 공정을 수행할 수 있다.
도 34a 내지 도 34m은 베이스부(CB) 및 베이스부(CB)보다 얇은 두께의 에지부(CE)를 포함하는 도전패턴(CP)의 제조방법에 대한 실시 예에 대해 설명하고 있으나, 본 발명의 실시 예에는 이에 제한되지 않는다. 다른 실시 예로서, 도 33a 내지 도 33j에 도시된 공정을 이용하여, 도전패턴의 에지부는 도전패턴의 베이스부보다 두껍게 형성될 수 있다.
도 35는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 35를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 계단형으로 적층된 복수의 도전패턴들과, 복수의 도전패턴들 중 하나의 도전패턴의 에지부를 관통하고 에지부에 접촉된 도전성 게이트 콘택을 포함할 수 있다. 복수의 도전패턴들은 도전성 게이트 콘택에 접촉된 도전패턴의 에지부 아래에 배치된 하부 도전패턴을 포함할 수 있고, 도전성 게이트 콘택은 하부 도전패턴을 관통할 수 있다. 도전성 게이트 콘택은 콘택 절연패턴에 의해 하부 도전패턴으로부터 절연될 수 있다. 또한, 메모리 장치(1120)는 복수의 도전패턴들 아래에 배치된 수평 도프트 반도체 패턴 및 수평 도프트 반도체 패턴에 접속되고 복수의 도전패턴들로 둘러싸이도록 연장된 셀 채널막을 포함할 수 있다. 도전성 게이트 콘택은 수평 도프트 반도체 패턴이 배치된 레벨로 연장될 수 있으며, 수평 도프트 반도체 패턴이 배치된 레벨에서 보호막이 삽입된 홈을 가질 수 있다. 또는 도전성 게이트 콘택은 수평 도프트 반도체 패턴이 배치된 레벨로 연장된 하부 콘택에 접촉되도록 연장될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 36은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 36을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 도 35를 참조하여 설명한 메모리 장치(1120)와 동일하게 구성될 수 있다.
181A: 도전성 게이트 콘택 181B: 더미 콘택
141, 441P: 콘택 절연패턴 UI: 상부 절연막
CP: 도전패턴 CSL: 공통소스패턴
CE: 도전패턴의 에지부 CB: 도전패턴의 베이스부
CPL: 셀 플러그 151: 메모리막
153: 채널막 153A: 셀 채널막
155A: 코어 절연패턴 155B, 155C: 더미 코어 절연패턴
157: 캡핑패턴 IL: 층간 절연막
161: 블로킹 절연막 OP1, OP2, OP2': 개구부
ST: 계단형 적층체 220, 320: 예비 계단형 적층체
CAR, CAR": 셀 영역 CTR, CTR', CTR": 콘택영역
ER: 연장영역 SI: 슬릿
171: 측벽 절연막 173VC: 도전성 수직콘택
173H: 수평 도프트 반도체 패턴 193A: 비트라인 콘택
193B: 상부 콘택 BL: 비트라인
UL: 상부배선 107, 109: 보호막
131, 420: 충진 절연막 201: 예비 수평막
200A: 예비 수평패턴 200B: 예비 콘택구조
200C: 예비 더미구조 173: 도프트 반도체막
150[1], 150[2]: 지지구조 SC, SC': 희생막
SE, SE': 희생막의 에지부 SB, SB': 희생막의 베이스부
HA, HA": 채널홀 HB, HB', HB": 콘택홀
HC: 더미홀 241P, 303, 331: 희생패드
231, 233, 311, 313: 리세스 영역 273, 433, 451: 보이드
271, 431, 445: 상부 보호막 275, 375: 게이트 영역

Claims (42)

  1. 제1 도전성 게이트 콘택;
    상기 제1 도전성 게이트 콘택을 감싸는 제1 콘택 절연패턴;
    상기 제1 콘택 절연패턴을 감싸는 제1 도전패턴;
    상기 제1 도전패턴 상에 배치되고, 상기 제1 도전성 게이트 콘택을 감싸는 제2 도전패턴; 및
    상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 셀 플러그를 포함하고,
    상기 제2 도전패턴은,
    상기 제1 콘택 절연패턴에 중첩되고 상기 제1 도전성 게이트 콘택에 접촉된 제1 에지부; 및
    상기 제1 에지부로부터 상기 셀 플러그를 향해 연장되고, 상기 제1 에지부보다 두꺼운 제1 베이스부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 도전패턴은,
    상기 제2 도전패턴의 상기 제1 에지부에 중첩되고, 상기 제1 에지부보다 두꺼운 제2 베이스부; 및
    상기 제2 베이스부로부터 연장되고, 상기 제2 베이스부보다 얇은 제2 에지부를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 도전패턴의 상기 제2 에지부로 둘러싸이고, 상기 제2 에지부에 접촉된 측벽을 갖는 제2 도전성 게이트 콘택을 더 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 도전패턴과 상기 제2 도전패턴 사이의 층간 절연막;
    상기 제1 도전패턴, 상기 제2 도전패턴 및 상기 층간 절연막의 측벽들을 따라 연장된 측벽 절연막;
    상기 측벽 절연막 상의 도전성 수직콘택; 및
    상기 제1 도전패턴 및 상기 제2 도전패턴 각각의 표면을 따라 연장된 블로킹 절연막을 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 블로킹 절연막은 상기 측벽 절연막을 향하는 제1 개구부 및 상기 제1 도전성 게이트 콘택을 향하는 제2 개구부를 포함하고,
    상기 제2 개구부는 상기 제1 개구부보다 좁게 형성된 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 도전패턴 및 상기 제2 도전패턴을 관통하는 더미 콘택;
    상기 제1 도전패턴 및 상기 제2 도전패턴 중 적어도 어느 하나와 상기 더미 콘택 사이에 배치된 제2 콘택 절연패턴; 및
    상기 더미 콘택의 상면을 차단하는 상부 절연막을 더 포함하는 반도체 메모리 장치.
  7. 수평 도프트 반도체 패턴;
    상기 수평 도프트 반도체 패턴 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하고, 상기 수평 도프트 반도체 패턴에 중첩된 셀 영역 및 상기 셀 영역으로부터 연장된 콘택영역을 포함하는 계단형 적층체;
    상기 수평 도프트 반도체 패턴에 접속되고, 상기 계단형 적층체의 상기 셀 영역을 관통하는 셀 채널막;
    상기 계단형 적층체의 상기 콘택영역을 관통하고 상기 수평 도프트 반도체 패턴이 배치된 레벨로 연장된 복수의 도전성 게이트 콘택들; 및
    상기 도전성 게이트 콘택들 각각의 측벽을 파고드는 보호막을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 복수의 도전성 게이트 콘택들은, 서로 이격된 제1 도전성 게이트 콘택 및 제2 도전성 게이트 콘택을 포함하고,
    상기 복수의 도전패턴들은,
    상기 제1 도전성 게이트 콘택 및 상기 제2 도전성 게이트 콘택을 감싸는 제1 도전패턴; 및
    상기 제1 도전패턴 상에 배치되고 상기 제2 도전성 게이트 콘택으로부터 이격된 제2 도전패턴을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제2 도전패턴은, 상기 제1 도전성 게이트 콘택을 감싸는 제1 에지부, 및 상기 제1 에지부로부터 상기 셀 채널막을 향해 연장된 제1 베이스부를 포함하고,
    상기 제1 도전패턴은, 상기 제2 도전패턴의 상기 제1 에지부에 중첩되고 상기 제1 도전성 게이트 콘택을 감싸는 제2 베이스부, 및 상기 제2 베이스부로부터 상기 제2 도전성 게이트 콘택을 감싸도록 연장된 제2 에지부를 포함하고,
    상기 제2 도전패턴의 상기 제1 에지부는 상기 제1 도전성 게이트 콘택에 접촉된 측벽을 갖고,
    상기 제1 도전패턴의 상기 제2 에지부는 상기 제2 도전성 게이트 콘택에 접촉된 측벽을 갖는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 에지부 및 상기 제2 에지부는 상기 제1 베이스부 및 상기 제2 베이스부보다 얇게 형성된 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제1 에지부 및 상기 제2 에지부는 상기 제1 베이스부 및 상기 제2 베이스부보다 두껍게 형성된 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제1 도전패턴과 상기 제1 도전성 게이트 콘택 사이에 배치된 콘택 절연패턴을 더 포함하는 반도체 메모리 장치.
  13. 제 7 항에 있어서,
    상기 수평 도프트 반도체 패턴으로부터 상기 셀 채널막에 나란하게 연장된 도전성 수직콘택;
    상기 도전성 수직콘택과 상기 계단형 적층체 사이의 측벽 절연막; 및
    상기 복수의 도전패턴들 각각의 표면을 따라 연장된 블로킹 절연막을 더 포함하고,
    상기 블로킹 절연막은 상기 측벽 절연막을 향하는 제1 개구부 및 상기 복수의 도전성 게이트 콘택들 중 그에 대응하는 하나의 도전성 게이트 콘택을 향하는 제2 개구부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 좁은 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 넓은 반도체 메모리 장치.
  16. 제 7 항에 있어서,
    상기 계단형 적층체는 상기 콘택영역으로부터 연장된 연장영역을 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 복수의 도전성 게이트 콘택들에 접속된 복수의 상부 콘택들;
    상기 상부 콘택들에 접속된 복수의 상부 배선들;
    상기 계단형 적층체의 상기 연장영역을 관통하고 상기 수평 도프트 반도체 패턴이 배치된 레벨로 연장된 복수의 더미 콘택들; 및
    상기 복수의 상부 콘택들 사이와 상기 복수의 상부 배선들 사이를 채우고, 상기 복수의 더미 콘택들을 덮는 상부 절연막을 더 포함하는 반도체 메모리 장치.
  18. 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하고, 셀 영역 및 상기 셀 영역으로부터 연장된 콘택영역을 포함하는 계단형 적층체;
    상기 계단형 적층체의 상기 셀 영역 아래에 배치된 수평 도프트 반도체 패턴;
    상기 수평 도프트 반도체 패턴이 배치된 레벨에서 상기 계단형 적층체의 상기 콘택영역 아래에 배치된 하부 절연막;
    상기 하부 절연막을 관통하는 복수의 하부 콘택들;
    상기 수평 도프트 반도체 패턴에 접속되고, 상기 계단형 적층체의 상기 셀 영역을 관통하는 셀 채널막; 및
    상기 복수의 하부 콘택들에 접속되고, 상기 계단형 적층체의 상기 콘택영역을 관통하는 복수의 도전성 게이트 콘택들을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 하부 콘택들 각각과 상기 하부 절연막 사이에서 상기 하부 콘택들 각각을 감싸고, 순차로 적층된 제1 보호막, 예비 수평막 및 제2 보호막;
    상기 제1 보호막 아래에 배치되고, 상기 하부 콘택들 각각을 감싸는 제1 반도체 패턴; 및
    상기 제2 보호막 상에 배치되고, 상기 하부 콘택들 각각을 감싸는 제2 반도체 패턴을 더 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 복수의 도전성 게이트 콘택들은, 서로 이격된 제1 도전성 게이트 콘택 및 제2 도전성 게이트 콘택을 포함하고,
    상기 복수의 도전패턴들은,
    상기 제1 도전성 게이트 콘택 및 상기 제2 도전성 게이트 콘택을 감싸는 제1 도전패턴; 및
    상기 제1 도전패턴 상에 배치되고 상기 제2 도전성 게이트 콘택으로부터 이격된 제2 도전패턴을 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제2 도전패턴은, 상기 제1 도전성 게이트 콘택을 감싸는 제1 에지부, 및 상기 제1 에지부로부터 상기 셀 채널막을 향해 연장된 제1 베이스부를 포함하고,
    상기 제1 도전패턴은, 상기 제2 도전패턴의 상기 제1 에지부에 중첩되고 상기 제1 도전성 게이트 콘택을 감싸는 제2 베이스부, 및 상기 제2 베이스부로부터 상기 제2 도전성 게이트 콘택을 감싸도록 연장된 제2 에지부를 포함하고,
    상기 제2 도전패턴의 상기 제1 에지부는 상기 제1 도전성 게이트 콘택에 접촉된 측벽을 갖고,
    상기 제1 도전패턴의 상기 제2 에지부는 상기 제2 도전성 게이트 콘택에 접촉된 측벽을 갖는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제1 에지부 및 상기 제2 에지부는 상기 제1 베이스부 및 상기 제2 베이스부와 상이한 두께를 갖는 반도체 메모리 장치.
  23. 하부 층간 절연막, 중간 층간 절연막, 상부 층간 절연막, 상기 하부 층간 절연막과 상기 중간 층간 절연막 사이의 하부 베이스부 및 상기 하부 베이스부로부터 상기 중간 층간 절연막보다 측부로 돌출되고 상기 하부 베이스보다 얇은 하부 에지부를 포함하는 하부 희생막, 및 상기 중간 층간 절연막과 상기 상부 층간 절연막 사이의 상부 베이스부 및 상기 상부 베이스부로부터 상기 상부 층간 절연막보다 측부로 돌출되고 상기 상부 베이스부보다 얇은 상부 에지부를 포함하는 예비 계단형 적층체를 형성하는 단계;
    상기 예비 계단형 적층체를 덮는 충진 절연막을 형성하는 단계;
    상기 충진 절연막, 상기 상부 에지부, 상기 중간 층간 절연막, 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 상기 상부 에지부를 희생패드로 대체하는 단계;
    상기 콘택홀을 통해 상기 하부 베이스부의 일부를 콘택 절연패턴으로 대체하는 단계; 및
    상기 콘택홀의 내부에 상기 콘택 절연패턴 및 상기 희생패드로 둘러싸인 지지구조를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 상부 층간 절연막, 상기 상부 베이스부, 상기 중간 층간 절연막, 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하는 채널홀을 형성하는 단계;
    상기 채널홀의 표면을 따라 메모리막을 형성하는 단계;
    상기 메모리막의 표면을 따라 채널막을 형성하는 단계; 및
    상기 채널홀의 중심영역을 코어 절연패턴과 상기 코어 절연패턴 상의 캡핑패턴으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 지지구조는 상기 콘택홀 내부로 연장된 상기 메모리막 및 상기 채널막과, 상기 콘택홀 내부에서 상기 채널막 상에 배치된 더미 코어 절연패턴을 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 콘택홀 내부에 보이드(void)가 정의되도록 상기 지지구조, 및 상기 캡핑패턴을 덮는 상부 보호막을 형성하는 단계;
    상기 상부 보호막, 상기 상부 층간 절연막, 상기 상부 베이스부, 상기 중간 층간 절연막, 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하는 슬릿을 형성하는 단계;
    상기 지지구조 및 상기 콘택 절연패턴이 노출되도록 상기 슬릿을 통해 상기 하부 희생막, 상기 상부 희생막 및 상기 희생패드를 제거하는 단계;
    상기 하부 희생막이 제거된 하부 게이트 영역 및 상기 상부 희생막 및 상기 희생패드가 제거된 상부 게이트 영역 각각의 표면을 따라 블로킹 절연막을 형성하는 단계; 및
    상기 하부 게이트 영역과 상기 상부 게이트 영역 각각의 중심영역을 도전패턴으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 지지구조를 제거함으로써, 상기 블로킹 절연막의 일부 및 상기 콘택 절연패턴을 노출하는 단계;
    상기 콘택 절연패턴에 중첩된 상기 도전패턴의 에지부가 노출되도록 상기 블로킹 절연막의 노출된 영역을 제거하는 단계; 및
    상기 도전패턴의 상기 에지부에 접촉되도록 상기 지지구조가 제거된 영역을 도전성 게이트 콘택으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  28. 예비 수평막 및 보호막이 적층된 하부 적층체를 형성하는 단계;
    상기 하부 적층체를 예비 수평패턴과 예비 콘택구조로 분리하는 단계;
    상기 예비 수평패턴과 상기 예비 콘택구조 상에, 순차로 적층된 하부 층간 절연막, 하부 희생막, 중간 층간 절연막, 상부 희생막 및 상부 층간 절연막을 포함하는 예비 계단형 적층체를 형성하는 단계;
    상기 예비 계단형 적층체를 관통하고 상기 예비 콘택구조 내부로 연장된 지지구조를 형성하는 단계;
    상기 하부 희생막 및 상기 상부 희생막 각각을 도전패턴으로 교체하는 단계; 및
    상기 예비 콘택구조의 상기 예비 수평막 및 상기 지지구조를 도전성 게이트 콘택으로 대체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 하부 적층체의 상기 보호막은 상기 도전성 게이트 콘택의 내부에 잔류되는 반도체 메모리 장치의 제조방법.
  30. 제 28 항에 있어서,
    상기 하부 희생막은, 상기 하부 층간 절연막과 상기 중간 층간 절연막 사이의 하부 베이스부 및 상기 하부 베이스부로부터 상기 중간 층간 절연막보다 측부로 돌출된 하부 에지부를 포함하고,
    상기 상부 희생막은, 상기 중간 층간 절연막과 상기 상부 층간 절연막 사이의 상부 베이스부 및 상기 상부 베이스부로부터 상기 상부 층간 절연막보다 측부로 돌출된 상부 에지부를 포함하는 반도체 메모리 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 하부 에지부는 상기 하부 베이스부보다 얇고, 상기 상부 에지부는 상기 상부 베이스부보다 얇게 형성된 반도체 메모리 장치의 제조방법.
  32. 제 31 항에 있어서,
    상기 지지구조를 형성하는 단계는,
    상기 상부 에지부, 상기 중간 층간 절연막, 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 상기 하부 베이스부의 일부와 상기 상부 에지부를 제거하는 단계;
    상기 상부 에지부가 제거된 제1 리세스 영역을 채우는 희생패드를 형성하는 단계;
    상기 하부 베이스부의 일부가 제거된 제2 리세스 영역을 채우는 콘택 절연패턴을 형성하는 단계;
    상기 희생패드 및 상기 콘택 절연패턴 각각의 측벽을 덮도록 상기 콘택홀의 측벽을 따라 메모리막을 형성하는 단계;
    상기 메모리막의 표면을 따라 채널막을 형성하는 단계; 및
    상기 채널막 상에 더미 코어 절연패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 하부 희생막 및 상기 상부 희생막 각각을 상기 도전패턴으로 교체하는 단계는,
    상기 콘택홀 내부에 보이드(void)가 정의되도록 상기 지지구조를 덮는 상부 보호막을 형성하는 단계;
    상기 상부 보호막, 상기 상부 층간 절연막, 상기 상부 희생막의 상기 상부 베이스부, 상기 중간 층간 절연막, 상기 하부 희생막의 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하는 슬릿을 형성하는 단계;
    상기 지지구조 및 상기 콘택 절연패턴이 노출되도록 상기 슬릿을 통해 상기 하부 희생막, 상기 상부 희생막 및 상기 희생패드를 제거하는 단계;
    상기 하부 희생막이 제거된 하부 게이트 영역 및 상기 상부 희생막 및 상기 희생패드가 제거된 상부 게이트 영역 각각의 표면을 따라 블로킹 절연막을 형성하는 단계; 및
    상기 하부 게이트 영역과 상기 상부 게이트 영역 각각의 중심영역을 제1 도전물로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 예비 콘택구조의 상기 예비 수평막 및 상기 지지구조를 상기 도전성 게이트 콘택으로 대체하는 단계는,
    상기 지지구조를 제거함으로써, 상기 블로킹 절연막의 일부 및 상기 콘택 절연패턴을 노출하는 단계;
    상기 콘택 절연패턴에 중첩된 상기 도전패턴의 에지부가 노출되도록 상기 블로킹 절연막의 상기 일부를 제거하는 단계; 및
    상기 도전패턴의 에지부에 접촉되도록 상기 지지구조가 제거된 영역을 제2 도전물로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  35. 제 30 항에 있어서,
    상기 상부 에지부 상에 제1 희생패드를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  36. 제 35 항에 있어서,
    상기 지지구조를 형성하는 단계는,
    상기 제1 희생패드, 상기 상부 에지부, 상기 중간 층간 절연막, 상기 상부 베이스부 및 상기 하부 층간 절연막을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 상기 하부 베이스부의 일부, 상기 상부 에지부 및 상기 제1 희생패드를 제거하는 단계;
    상기 상부 에지부 및 상기 제1 희생패드가 제거된 제1 리세스 영역을 채우는 제2 희생패드를 형성하는 단계;
    상기 하부 베이스부의 일부가 제거된 제2 리세스 영역을 채우는 콘택 절연패턴을 형성하는 단계;
    상기 제2 희생패드 및 상기 콘택 절연패턴 각각의 측벽을 덮도록 상기 콘택홀의 측벽을 따라 메모리막을 형성하는 단계;
    상기 메모리막의 표면을 따라 채널막을 형성하는 단계; 및
    상기 채널막 상에 더미 코어 절연패턴을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  37. 제 36 항에 있어서,
    상기 하부 희생막 및 상기 상부 희생막 각각을 상기 도전패턴으로 교체하는 단계는,
    상기 콘택홀 내부에 보이드(void)가 정의되도록 상기 지지구조를 덮는 상부 보호막을 형성하는 단계;
    상기 지지구조 및 상기 콘택 절연패턴이 노출되도록 상기 하부 희생막, 상기 상부 희생막 및 상기 제2 희생패드를 제거하는 단계;
    상기 하부 희생막이 제거된 하부 게이트 영역 및 상기 상부 희생막 및 상기 제2 희생패드가 제거된 상부 게이트 영역 각각의 표면을 따라 블로킹 절연막을 형성하는 단계; 및
    상기 하부 게이트 영역과 상기 상부 게이트 영역 각각의 중심영역을 제1 도전물로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  38. 제 28 항에 있어서,
    상기 상부 층간 절연막, 상기 상부 베이스부, 상기 중간 층간 절연막, 상기 하부 베이스부 및 상기 하부 층간 절연막을 관통하고, 상기 예비 수평패턴의 상기 예비 수평막 내부로 연장된 채널홀을 형성하는 단계;
    상기 채널홀의 표면을 따라 메모리막을 형성하는 단계;
    상기 메모리막의 표면을 따라 채널막을 형성하는 단계;
    상기 채널홀의 중심영역을 코어 절연패턴과 상기 코어 절연패턴 상의 캡핑패턴으로 채우는 단계;
    상기 예비 계단형 적층체를 관통하고, 상기 예비 수평패턴의 상기 예비 수평막을 노출하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 메모리막의 일부가 노출되도록 상기 예비 수평패턴의 상기 예비 수평막을 제거하는 단계;
    상기 채널막의 일부가 노출되도록 상기 메모리막의 노출된 영역을 제거하는 단계; 및
    상기 채널막에 접촉되도록 상기 예비 수평막이 제거된 영역을 도프트 반도체막으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  39. 예비 수평막 및 보호막이 적층된 하부 적층체를 형성하는 단계;
    상기 하부 적층체를 예비 수평패턴과 예비 콘택구조로 분리하는 단계;
    상기 예비 콘택구조를 관통하는 하부 콘택을 형성하는 단계;
    상기 예비 수평패턴, 상기 예비 콘택구조 및 상기 하부 콘택을 포함하는 하부 구조상에, 교대로 적층된 복수의 층간 절연막들 및 복수의 희생막들을 포함하는 예비 계단형 적층체를 형성하는 단계;
    상기 예비 계단형 적층체를 식각함으로써, 상기 예비 수평막에 중첩된 상기 예비 계단형 적층체의 셀 영역을 관통하는 슬릿 및 상기 하부 콘택에 중첩된 상기 예비 계단형 적층체의 콘택영역을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 배치되고, 상기 층간 절연막들 사이로 연장된 지지구조를 형성하는 단계;
    상기 희생막들 각각을 도전패턴으로 교체하는 단계; 및
    상기 콘택홀 내부의 상기 지지구조의 일부를 상기 하부 콘택에 접속된 도전성 게이트 콘택으로 대체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  40. 제 39 항에 있어서,
    상기 복수의 희생막들 중 하나는, 상기 하부 콘택에 중첩된 에지부 및 상기 에지부로부터 상기 예비 계단형 적층체의 셀 영역을 향해 연장되며 상기 에지부와 상이한 두께를 갖는 베이스부를 포함하고,
    상기 콘택홀은 상기 에지부를 관통하는 반도체 메모리 장치의 제조방법.
  41. 제 40 항에 있어서,
    상기 지지구조를 형성하는 단계는,
    상기 슬릿 내부에 보이드가 정의되도록 상기 예비 계단형 적층체의 상기 셀 영역에 중첩된 제1 상부 보호막을 형성하는 단계;
    상기 복수의 희생막들 중 상기 에지부에 중첩된 하부 희생막의 일부와, 상기 에지부를 상기 콘택홀을 통해 제거하는 단계;
    상기 에지부가 제거된 제1 리세스 영역을 희생패드로 채우는 단계;
    상기 하부 희생막의 상기 일부가 제거된 제2 리세스 영역이 채워지도록 상기 콘택홀의 측벽을 따라 콘택 절연막을 형성하는 단계; 및
    상기 콘택 절연막 상에 라이너막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  42. 제 41 항에 있어서,
    상기 희생막들 각각을 도전패턴으로 교체하는 단계는,
    상기 예비 계단형 적층체의 상기 콘택영역에 중첩된 제2 상부 보호막을 형성하는 단계;
    상기 슬릿이 개구되도록 상기 제1 상부 보호막의 일부를 제거하는 단계;
    상기 슬릿을 통해 상기 복수의 희생막들 및 상기 희생패드를 제거하는 단계; 및
    상기 복수의 희생막들 및 상기 희생패드가 제거된 영역들 각각을 도전물로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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