TW202249245A - 半導體記憶體裝置和半導體記憶體裝置的製造方法 - Google Patents

半導體記憶體裝置和半導體記憶體裝置的製造方法 Download PDF

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Abstract

本揭示內容提供一種半導體記憶體裝置和半導體記憶體裝置的製造方法。半導體記憶體裝置包括：貫穿階梯式堆疊結構的接觸區域的導電閘極接觸部，階梯式堆疊結構包括交替堆疊的多個層間絕緣層和多個導電圖案。

Description

半導體記憶體裝置和半導體記憶體裝置的製造方法
本揭示內容總體上涉及一種半導體記憶體裝置和一種半導體記憶體裝置的製造方法，更具體地涉及一種三維半導體記憶體裝置和一種三維半導體記憶體裝置的製造方法。 相關申請的交叉引用
本申請主張於2021年6月14日向韓國知識產權局提交的韓國專利申請No. 10-2021-0076983的優先權，其全部公開內容通過引用結合於此。
半導體記憶體裝置包括能夠存儲數據的記憶體單元。三維半導體記憶體裝置包括三維記憶體單元陣列。
為了提高三維記憶體單元陣列的整合度，可以增加記憶體單元的堆疊數量。隨著記憶體單元的堆疊數量增加，三維半導體記憶體裝置的製造製程可能變得複雜，並且三維半導體記憶體裝置的結構穩定性可能惡化。
根據本揭示內容的一個實施方式，提供一種半導體記憶體裝置，該半導體記憶體裝置包括：第一導電閘極接觸部；第一接觸部絕緣圖案，該第一接觸部絕緣圖案圍繞第一導電閘極接觸部；第一導電圖案，該第一導電圖案圍繞第一接觸部絕緣圖案；以及第二導電圖案，該第二導電圖案設置在第一導電圖案上方，該第二導電圖案圍繞第一導電閘極接觸部，其中，第二導電圖案包括：第一邊緣部，該第一邊緣部與第一接觸部絕緣圖案重疊，第一邊緣部與第一導電閘極接觸部接觸；以及第一基部，該第一基部通過第一邊緣部與第一導電閘極接觸部間隔開，從第一邊緣部延伸遠離第一導電閘極接觸部，並且該第一基部比第一邊緣部更厚。
根據本揭示內容的另一實施方式，提供一種半導體記憶體裝置，該半導體記憶體裝置包括：水平摻雜半導體圖案；階梯式堆疊結構，該階梯式堆疊結構包括交替堆疊在水平摻雜半導體圖案上的多個層間絕緣層和多個導電圖案，該階梯式堆疊結構包括與水平摻雜半導體圖案重疊的單元區域和從單元區域延伸的接觸區域；單元通道層，該單元通道層與水平摻雜半導體圖案接觸，該單元通道層貫穿階梯式堆疊結構的單元區域；多個導電閘極接觸部，該多個導電閘極接觸部貫穿階梯式堆疊結構的接觸區域，該多個導電閘極接觸部延伸到水平摻雜半導體圖案所設置在的高度；以及保護層，該保護層貫穿導電閘極接觸部中的每一個的側壁。
根據本揭示內容的又一實施方式，提供一種半導體記憶體裝置，該半導體記憶體裝置包括：階梯式堆疊結構，該階梯式堆疊結構包括交替堆疊的多個層間絕緣層和多個導電圖案，該階梯式堆疊結構包括單元區域和從單元區域延伸的接觸區域；水平摻雜半導體圖案，該水平摻雜半導體圖案設置在階梯式堆疊結構的單元區域之下；下絕緣層，該下絕緣層設置在階梯式堆疊結構的接觸區域之下，下絕緣層基本處於水平摻雜半導體圖案所設置在的高度處；多個下接觸部，該多個下接觸部貫穿下絕緣層；單元通道層，該單元通道層與水平摻雜半導體圖案接觸，該單元通道層貫穿階梯式堆疊結構的單元區域；以及多個導電閘極接觸部，該多個導電閘極接觸部連接到多個下接觸部，該多個導電閘極接觸部貫穿階梯式堆疊結構的接觸區域。
根據本揭示內容的又一實施方式，提供一種製造半導體記憶體裝置的方法，該方法包括以下步驟：形成初步階梯式堆疊結構，該初步階梯式堆疊結構包括下層間絕緣層、中間層間絕緣層、上層間絕緣層、下犧牲層和上犧牲層，該下犧牲層包括位於下層間絕緣層和中間層間絕緣層之間的下基部以及從下基部相對於中間層間絕緣層進一步突出到側部並且比下基部更薄的下邊緣部，該上犧牲層包括位於中間層間絕緣層和上層間絕緣層之間的上基部以及從上基部相對於上層間絕緣層進一步突出到側部並且比上基部更薄的上邊緣部；形成填充絕緣層，該填充絕緣層覆蓋初步階梯式堆疊結構；形成接觸孔，該接觸孔貫穿填充絕緣層、上邊緣部、中間層間絕緣層、下基部和下層間絕緣層；通過接觸孔利用犧牲墊塊替換上邊緣部；通過接觸孔利用接觸部絕緣圖案替換下基部的一部分；以及在接觸孔中形成由接觸部絕緣圖案和犧牲墊塊圍繞的支撐結構。
根據本揭示內容的又一實施方式，提供一種製造半導體記憶體裝置的方法，該方法包括以下步驟：形成其中水平層和保護層進行堆疊的下堆疊結構；將下堆疊結構隔離成初步水平圖案和初步接觸結構；通過在初步水平圖案和初步接觸結構上方堆疊下層間絕緣層、下犧牲層、中間層間絕緣層、上犧牲層和上層間絕緣層來形成初步階梯式堆疊結構；形成貫穿初步階梯式堆疊結構的支撐結構，該支撐結構延伸到初步接觸結構的內部；利用導電圖案替換下犧牲層和上犧牲層中的每一個；以及利用導電閘極接觸部替換初步接觸結構的水平層和支撐結構。
根據本揭示內容的又一實施方式，提供一種製造半導體記憶體裝置的方法，該方法包括：形成其中水平層和保護層進行堆疊的下堆疊結構；將下堆疊結構隔離成初步水平圖案和初步接觸結構；形成貫穿初步接觸結構的下接觸部；在包括初步水平圖案、初步接觸結構和下接觸部的下部結構上方形成包括交替堆疊的多個層間絕緣層和多個犧牲層的初步階梯式堆疊結構；蝕刻初步階梯式堆疊結構，以形成貫穿初步階梯式堆疊結構的與水平層重疊的單元區域的狹縫，以及貫穿初步階梯式堆疊結構的與下接觸部重疊的接觸區域的接觸孔；形成設置在接觸孔中的支撐結構，該支撐結構在層間絕緣層之間延伸；利用導電圖案替換犧牲層中的每一個；以及利用連接到下接觸部的導電閘極接觸部替換接觸孔中的支撐結構的一部分。
本文公開的具體的結構描述和功能描述僅僅是例示性的，用於描述根據本揭示內容的構思的實施方式的目的。根據本揭示內容的構思的實施方式能夠以各種形式實現，並且它們不應被解釋為限於本文闡述的特定實施方式。
在下文中，術語“第一”和“第二”用於區分一個組件與另一個組件，而並不意在暗示部件的特定數量或順序。這些術語可以用來描述各種組件，但是組件不受這些術語的限制。應當理解，當一個元件被稱為“耦合”或“連接”到另一個元件時，該一個元件能夠直接耦合或連接到該另一個元件，或者其間可以存在中間元件。相反，應當理解，當一個元件被稱為“直接耦合”或“直接連接”到另一個元件時，不存在中間元件。
實施方式提供了一種半導體記憶體裝置和一種半導體記憶體裝置的製造方法，其能夠提高結構穩定性和製造製程的穩定性。
圖1是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的示意性構造的圖。
參照圖1，半導體記憶體裝置可以包括記憶體單元陣列20和用於控制記憶體單元陣列20的周邊電路30。記憶體單元陣列20可以設置在周邊電路30上方。因此，在一個實施方式中，可以減小由記憶體單元陣列20和周邊電路30佔據的基板的面積。
記憶體單元陣列20可以包括多個記憶體區塊。每個記憶體區塊可以經由位元線BL1或BL2、字元線WL、源極選擇線SSL、汲極選擇線DSL1或DSL2以及公共源極圖案CSL連接到周邊電路30。
每個記憶體區塊可以包括多條位元線。多條位元線可以包括第一位元線BL1和第二位元線BL2。位元線的數量不限於附圖所示的數量。
多個記憶體單元串可以並聯（in parallel）連接到每條位元線BL1或BL2。每個記憶體區塊可以包括並聯連接到公共源極圖案CSL的第一記憶體單元串CS1、第二記憶體單元串CS2、第三記憶體單元串CS3和第四記憶體單元串CS4。在一個實施方式中，第一記憶體單元串CS1和第三記憶體單元串CS3可以並聯連接到第一位元線BL1，並且第二記憶體單元串CS2和第四記憶體單元串CS4可以並聯連接到第二位元線BL2。連接到每條位元線BL1或BL2的記憶體單元串的數量和連接到公共源極圖案CSL的記憶體單元串的數量不限於附圖中所示的數量。
第一記憶體單元串CS1、第二記憶體單元串CS2、第三記憶體單元串CS3和第四記憶體單元串CS4可以連接到多條字元線WL。第一記憶體單元串CS1、第二記憶體單元串CS2、第三記憶體單元串CS3和第四記憶體單元串CS4可以共同連接到每條字元線WL。
共同連接到每條字元線WL的第一記憶體單元串CS1、第二記憶體單元串CS2、第三記憶體單元串CS3和第四記憶體單元串CS4可以分別地（dividedly）連接到彼此隔離的兩條或更多條源極選擇線，或者分別地連接到彼此隔離的兩條或更多條汲極選擇線。在一個實施方式中，第一記憶體單元串CS1、第二記憶體單元串CS2、第三記憶體單元串CS3和第四記憶體單元串CS4可以共同連接到源極選擇線SSL。分別連接到第一位元線BL1和第二位元線BL2的第一記憶體單元串CS1和第二記憶體單元串CS2可以共同連接到第一汲極選擇線DSL1，並且分別連接到第一位元線BL1和第二位元線BL2的第三記憶體單元串CS3和第四記憶體單元串CS4可以共同連接到第二汲極選擇線DSL2。然而，本揭示內容不限於此，並且記憶體單元串、汲極選擇線和源極選擇線的連接結構可以是各種各樣的。
每個記憶體單元串CS1、CS2、CS3或CS4可以包括彼此串聯連接的源極選擇電晶體SST、汲極選擇電晶體DST和多個記憶體單元MC。每個記憶體單元串CS1、CS2、CS3或CS4可以經由源極選擇電晶體SST連接到公共源極圖案CSL。每個記憶體單元串CS1、CS2、CS3或CS4可以經由汲極選擇電晶體DST連接到與其對應的位元線BL1或BL2。多個記憶體單元MC可以通過單元通道層串聯連接在源極選擇電晶體SST和汲極選擇電晶體DST之間。
源極選擇電晶體SST的閘極可以連接到源極選擇線SSL。汲極選擇電晶體DST的閘極可以連接到汲極選擇線DSL1或DSL2。記憶體單元MC的閘極可以連接到與其對應的字元線WL。
周邊電路30可以包括源極驅動器SD、頁緩衝器PB和列解碼器RD。
源極驅動器SD可以通過公共源極圖案CSL連接到記憶體單元陣列20。源極驅動器SD可以將記憶體單元陣列20的操作所需的電壓傳輸到公共源極圖案CSL。
列解碼器RD可以通過多條字元線WL、源極選擇線SSL以及第一汲極選擇線DSL1和第二汲極選擇線DSL2連接到記憶體單元陣列20。列解碼器RD可以被配置為響應於列地址信號將操作電壓傳輸到多條字元線WL、源極選擇線SSL以及第一汲極選擇線DSL1和第二汲極選擇線DSL2。
頁緩衝器PB可以通過第一位元線BL1和第二位元線BL2連接到記憶體單元陣列20。頁緩衝器PB可以根據向其輸入的外部數據選擇性地對第一位元線BL1和第二位元線BL2預充電，以將數據存儲在記憶體單元中。頁緩衝器PB可以感測第一位元線BL1和第二位元線BL2的電流或電壓，以從記憶體單元MC讀取數據。
源極驅動器SD、頁緩衝器PB和列解碼器RD可以通過互連件連接到多條字元線WL、源極選擇線SSL、第一汲極選擇線DSL1和第二汲極選擇線DSL2以及第一位元線BL1和第二位元線BL2。
圖2是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的一部分的平面圖。
參照圖2，半導體記憶體裝置可以包括通過多個狹縫SI彼此隔離的多個階梯式堆疊結構ST。每個階梯式堆疊結構ST可以包括單元區域CAR、接觸區域CTR和延伸區域ER。
階梯式堆疊結構ST的單元區域CAR可以由多個單元插塞CPL貫穿。多個單元插塞CPL可以在XYZ坐標系的XY平面上以之字形佈置。多個單元插塞CPL的佈置不限於此。每個單元插塞CPL可以在XYZ坐標系的Z軸方向上延伸。單元插塞CPL可以具有各種截面形狀，包括圓形形狀、橢圓形形狀、多邊形形狀、正方形形狀等。
階梯式堆疊結構ST的接觸區域CTR可以從單元區域CAR延伸。階梯式堆疊結構ST的接觸區域CTR可以由多個導電閘極接觸部181A貫穿。每個導電閘極接觸部181A可以在Z軸方向上延伸。導電閘極接觸部181A可以具有各種截面形狀，包括圓形形狀、橢圓形形狀、多邊形形狀、正方形形狀等。導電閘極接觸部181A可以形成為在XY平面上具有比單元插塞CPL的面積更寬的面積。
階梯式堆疊結構ST的延伸區域ER可以從接觸區域CTR延伸。階梯式堆疊結構ST的延伸區域ER可以由多個虛設接觸部181B貫穿。虛設接觸部181B可以具有各種截面形狀，包括圓形形狀、橢圓形形狀、多邊形形狀、正方形形狀等。每個虛設接觸部181B可以形成為在XY平面上具有比單元插塞CPL的面積更寬的面積。在一個實施方式中，虛設接觸部181B可以形成為在XY平面上具有與導電閘極接觸部181A的面積基本相等的面積。
至少一個汲極隔離狹縫DSI可以設置在彼此相鄰的狹縫SI之間。圖1所示的第一汲極選擇線DSL1和第二汲極選擇線DSL2可以通過汲極隔離狹縫DSI彼此隔離。汲極隔離狹縫DSI可以埋入階梯式堆疊結構ST。在Z軸方向上，汲極隔離狹縫DSI可以比狹縫SI更短。
圖3A、圖3B和圖3C是圖2所示的半導體記憶體裝置的截面圖。圖3A示出了沿著圖2所示的線A-A’截取的階梯式堆疊結構ST的單元區域CAR的截面。圖3B示出了沿著圖2所示的線B- B’截取的階梯式堆疊結構ST的接觸區域CTR的截面。圖3C示出了沿著圖2所示的線C-C’截取的階梯式堆疊結構ST的延伸區域ER的截面。
參照圖3A至圖3C，階梯式堆疊結構ST可以設置在第一下絕緣層101上，該第一下絕緣層101由多個下接觸部103A和多個下虛設接觸部103B貫穿。多個下接觸部103A和多個下虛設接觸部103B可以由各種導電材料形成。
半導體記憶體裝置可以包括位於第一下絕緣層101和階梯式堆疊結構ST之間的水平源極層10和第二下絕緣層104。
水平源極層10可以包括堆疊在第一下絕緣層101上的第一半導體圖案105A、水平摻雜半導體圖案173H和第二半導體圖案111A。第一半導體圖案105A、水平摻雜半導體圖案173H和第二半導體圖案111A中的每一個可以包括n型雜質和p型雜質中的至少一種。在一個實施方式中，第一半導體圖案105A、水平摻雜半導體圖案173H和第二半導體圖案111A中的每一個可以包括n型雜質。水平源極層10可以與階梯式堆疊結構ST的單元區域CAR重疊。
第二下絕緣層104可以設置在與水平源極層10的高度基本相等的高度處。在一個實施方式中，第二下絕緣層104設置在階梯式堆疊結構ST的接觸區域CTR之下，在與水平摻雜半導體圖案173H所設置在的高度基本相等的高度處。第二下絕緣層104可以設置在第一下絕緣層101與階梯式堆疊結構ST的接觸區域CTR和延伸區域ER中的每一個之間。
單元插塞CPL可以延伸到水平源極層10的內部。在一個實施方式中，單元插塞CPL可以貫穿第二半導體圖案111A和水平摻雜半導體圖案173H，並且延伸到第一半導體圖案105A的內部。單元插塞CPL可以包括通道結構CH和圍繞通道結構CH的記憶體圖案151A。
水平摻雜半導體圖案173H可以貫穿記憶體圖案151A以與通道結構CH接觸。記憶體圖案151A可以通過水平摻雜半導體圖案173H而被隔離成第一記憶體圖案151P1和第二記憶體圖案151P2。第一記憶體圖案151P1可以設置在通道結構CH和階梯式堆疊結構ST之間。第二記憶體圖案151P2可以設置在通道結構CH和第一半導體圖案105A之間。
在一個實施方式中，記憶體圖案151A可以包括穿隧絕緣層、數據存儲層和第一阻擋絕緣層。穿隧絕緣層可以沿著通道結構CH的表面延伸，並且包括電荷能夠隧穿的絕緣材料。數據存儲層可以沿著通道結構CH的表面延伸，並且使穿隧絕緣層插置其間。數據存儲層可以包括能夠存儲使用福勒-諾德海姆隧穿改變的數據的材料層。在一個實施方式中，數據存儲層可以包括其中能夠捕獲電荷的氮化物層。然而，本揭示內容不限於此，並且數據存儲層可以包括相變材料、奈米點等。第一阻擋絕緣層可以沿著通道結構CH的表面延伸，並且使穿隧絕緣層和數據存儲層插置其間。第一阻擋絕緣層可以包括能夠阻擋電荷移動的絕緣材料。
通道結構CH可以包括單元通道層153A、核心絕緣圖案155A和封蓋圖案157。單元通道層153A用作記憶體單元串的通道。單元通道層153A可以連接到水平源極層10的水平摻雜半導體圖案173H。
單元通道層153A可以設置在記憶體圖案151A上。單元通道層153A可以由半導體材料形成。例如，單元通道層153A可以包括矽。核心絕緣圖案155A和封蓋圖案157可以填充通道結構CH的中央區域。核心絕緣圖案155A可以包括氧化物。封蓋圖案157可以設置在核心絕緣圖案155A上，並且包括由單元通道層153A的上端圍繞的側壁。封蓋圖案157可以包括摻雜半導體層，該摻雜半導體層包括n型雜質和p型雜質中的至少一種。
階梯式堆疊結構ST可以包括在Z軸方向上交替堆疊的多個層間絕緣層IL和多個導電圖案CP。
多個導電圖案CP可以用作如圖1所示的源極選擇線SSL、多條字元線WL和汲極選擇線DSL1或DSL2。在一個實施方式中，多個導電圖案CP中的最下層可以用作圖1所示的源極選擇線SSL，多個導電圖案CP中的最上層可以用作圖1所示的汲極選擇線DSL1或DSL2，並且多個導電圖案CP中的位於最下層和最上層之間的多個中間層可以用作圖1所示的多條字元線WL。
多個導電圖案CP從階梯式堆疊結構ST的單元區域CAR朝向接觸區域CTR和延伸區域ER延伸。多個接觸圖案CP可以在接觸區域CTR和延伸區域ER中形成階梯結構。為此，多個導電圖案CP可以隨著其在接觸區域CTR和延伸區域ER中更靠近第二下絕緣層104而延伸為具有更長的長度。在一個實施方式中，多個導電圖案CP可以隨著其在接觸區域CTR和延伸區域ER中更靠近第二下絕緣層104而延伸為在X軸方向上具有更長的長度。
每個導電圖案CP可以包括邊緣部CE和從邊緣部CE延伸的基部CB。多個導電圖案CP的多個邊緣部CE可以在接觸區域CTR和延伸區域ER中形成階梯結構。多個接觸圖案CP的多個基部CB可以從多個邊緣部CE延伸到單元區域CAR，以圍繞單元插塞CPL。
階梯式堆疊結構ST可以由填充絕緣層131覆蓋。填充絕緣層131可以包括第一填充絕緣層131A和位於第一填充絕緣層131A上的第二填充絕緣層131B。第一填充絕緣層131A可以與階梯式堆疊結構ST的接觸區域CTR和延伸區域ER重疊，以覆蓋多個導電圖案CP的多個邊緣部CE。第二填充絕緣層131B可以延伸以覆蓋階梯式堆疊結構ST的單元區域CAR、接觸區域CTR和延伸區域ER。填充絕緣層131可以由單元插塞CPL和狹縫SI貫穿。
填充絕緣層131和多個邊緣部CE可以由多個導電閘極接觸部181A和多個虛設接觸部181B貫穿。多個導電閘極接觸部181A可以分別貫穿接觸區域CTR中的多個邊緣部CE，並且多個虛設接觸部181B可以分別貫穿延伸區域ER中的多個邊緣部CE。導電閘極接觸部181A和虛設接觸部181B中的每一個可以由多個導電圖案CP中的至少一個和多個層間絕緣層IL中的至少一個圍繞。多個導電閘極接觸部181A和多個虛設接觸部181B中的至少一個可以貫穿多個導電圖案CP中的至少一個的基部CB。
多個導電閘極接觸部181A和多個虛設接觸部181B不僅可以與多個導電圖案CP的多個基部CB間隔開，而且還可以通過多個接觸部絕緣圖案141與多個導電圖案CP絕緣。多個接觸部絕緣圖案141可以包括第一接觸部絕緣圖案141A和第二接觸部絕緣圖案141B。第一接觸部絕緣圖案141A可以設置在導電閘極接觸部181A和導電圖案CP的基部CB之間。第一接觸部絕緣圖案141A可以圍繞與其對應的導電閘極接觸部181A的側壁。第二接觸部絕緣圖案141B可以設置在虛設接觸部181B和導電圖案CP的基部CB之間。第二接觸部絕緣圖案141B可以圍繞與其對應的虛設接觸部181B。
多個導電閘極接觸部181A和多個虛設接觸部181B可以延伸到水平源極層10所設置在的高度。例如，多個導電閘極接觸部181A和多個虛設接觸部181B可以延伸以貫穿第二下絕緣層104。可以在導電閘極接觸部181A的側壁和虛設接觸部181B的側壁處限定填充有保護層的至少一個凹槽。在一個實施方式中，半導體記憶體裝置可以包括第一保護層107和第二保護層109，其在水平源極層10和第二下絕緣層104所設置在的高度在Z軸方向上彼此間隔開。第一保護層107和第二保護層109可以貫穿導電閘極接觸部181A的側壁或貫穿虛設接觸部181B的側壁。第一保護層107和第二保護層109中的每一個可以圍繞與其對應的導電閘極接觸部181A或虛設接觸部181B的側壁。
可以利用側壁絕緣層171和導電垂直接觸部173VC填充狹縫SI。側壁絕緣層171可以沿著多個導電圖案CP和多個層間絕緣層IL的側壁延伸。狹縫SI和側壁絕緣層171可以延伸以貫穿第二半導體圖案111A。導電垂直接觸部173VC可以設置在側壁絕緣層171上，並且設置在狹縫SI的中央區域中。導電垂直接觸部173VC不僅可以與多個導電圖案CP間隔開，而且還可以通過側壁絕緣層171與多個導電圖案CP絕緣。導電垂直接觸部173VC可以從水平摻雜半導體圖案173H在Z軸方向上延伸以平行於單元通道層153A。在一個實施方式中，導電垂直接觸部173VC可以與水平摻雜半導體圖案173H整合，並且與水平摻雜半導體圖案173H由相同的材料形成。然而，本揭示內容的實施方式不限於此。在另一個實施方式中，導電垂直接觸部173VC可以包括與水平摻雜半導體圖案173H的導電材料不同的導電材料。例如，導電垂直接觸部173VC可以包括金屬。導電垂直接觸部173VC和水平摻雜半導體圖案173H可以用作圖1所示的公共源極圖案CSL。
半導體記憶體裝置可以包括沿著每個導電圖案CP的表面延伸的第二阻擋絕緣層161。第二阻擋絕緣層161可以包括介電常數高於記憶體圖案151A的第一阻擋絕緣層的介電常數的絕緣材料。在一個實施方式中，第一阻擋絕緣層可以包括氧化矽，並且第二阻擋絕緣層161可以包括諸如氧化鋁的金屬氧化物。
第二阻擋絕緣層161可以包括面向側壁絕緣層171的第一開口OP1、面向每個導電閘極接觸部181A的第二開口OP2和面向每個虛設接觸部181B的第三開口OP3。導電圖案CP可以通過第一開口OP1與側壁絕緣層171接觸。導電圖案CP可以通過第二開口OP2與與其對應的導電閘極接觸部181A接觸。導電圖案CP可以通過第三開口OP3與與其對應的虛設接觸部181B接觸。
每個導電閘極接觸部181A可以與與其對應的邊緣部CE接觸並且由與其對應的邊緣部CE圍繞。每個虛設接觸部181B可以與與其對應的邊緣部CE接觸並且由與其對應的邊緣部CE圍繞。導電圖案CP的基部CB可以比導電圖案CP的邊緣部CE更厚。因此，第二開口OP2和第三開口OP3中的每一個在Z軸方向上的寬度可以比第一開口OP1在Z軸方向上的寬度更窄。
填充絕緣層131可以由上絕緣層UI覆蓋。上絕緣層UI可以包括填充絕緣層131上方的第一上絕緣層191和第一上絕緣層191上方的第二上絕緣層195。
單元插塞CPL的封蓋圖案157可以經由位元線接觸部193A連接到位元線BL。位元線BL可以設置在第二上絕緣層195所設置在的高度處。也就是說，位元線BL可以設置在第一上絕緣層191上。位元線接觸部193A可以貫穿第一上絕緣層191，並且將封蓋圖案157和位元線BL彼此連接。
多個導電閘極接觸部181A可以經由多個上接觸部193B連接到多條上線路UL。第一上絕緣層191可以填充在多個上接觸部193B之間。第二上絕緣層195可以填充在多條上線路UL之間。多條上線路UL、多個上接觸部193B、多個導電閘極接觸部181A和多個下接觸部103A可以用作用於將多個導電圖案CP連接到圖1所示的列解碼器RD的互連件。
多個下虛設接觸部103B和多個虛設接觸部181B可以保留為未電連接到圖1所示的周邊電路30的浮置圖案。為此，多個虛設接觸部181B的頂面可以由上絕緣層UI覆蓋。
根據本揭示內容的實施方式，接觸區域CTR和延伸區域ER形成為彼此相似的結構，因此，能夠通過使用用於提供接觸區域CTR的製造製程來執行用於提供延伸區域ER的製造製程。因此，根據本揭示內容的實施方式，能夠簡化半導體記憶體裝置的製造製程。
圖4是圖3B所示的區域AR1的放大截面圖。
參照圖4，多個導電閘極接觸部181A可以包括由相對較大數量的導電圖案CP圍繞的第一導電閘極接觸部A1和由相對較少數量的導電圖案CP圍繞的第二導電閘極接觸部A2。第一導電閘極接觸部A1和第二導電閘極接觸部A2可以彼此間隔開。
多個導電圖案CP可以包括設置在相對更低部分的第一導電圖案CP1和設置在相對更高部分的第二導電圖案CP2。也就是說，第二導電圖案CP2可以設置在第一導電圖案CP1上方。多個層間絕緣層IL中的一個可以設置在第一導電圖案CP1和第二導電圖案CP2之間。
第一導電圖案CP1和第二導電圖案CP2可以彼此平行延伸以圍繞第一導電閘極接觸部A1。第一接觸部絕緣圖案141A可以設置在第一導電閘極接觸部A1和第一導電圖案CP1之間。第一導電圖案CP1可以通過第一接觸部絕緣圖案141A與第一導電閘極接觸部A1絕緣。第一導電圖案CP1可以延伸以圍繞第二導電閘極接觸部A2。
第二阻擋絕緣層161可以圍繞第一接觸部絕緣圖案141A的側壁。第二阻擋絕緣層161可以沿著第一導電圖案CP1和第二導電圖案CP2中的每一個的面對第一填充絕緣層131A的表面延伸，並且沿著第一導電圖案CP1和第二導電圖案CP2中的每一個的面對層間絕緣層IL的表面延伸。第二阻擋絕緣層161的第二開口OP2可以在第一導電圖案CP1所設置在的高度和第二導電圖案CP2所設置在的高度中的每一個處對齊。第一導電圖案CP1和第二導電圖案CP2中的每一個的邊緣部CE可以通過第二開口OP2與與其對應的導電閘極接觸部181A接觸。
例如，第二導電圖案CP2可以包括與第一導電閘極接觸部A1接觸的第一邊緣部E1和從第一邊緣部E1延伸的第一基部B1。第一導電圖案CP1可以包括與第二導電閘極接觸部A2接觸的第二邊緣部E2和從第二邊緣部E2延伸的第二基部B2。如參照圖3A至圖3C所述，第一邊緣部E1和第二邊緣部E2中的每一個的厚度D2可以小於第一基部B1和第二基部B2中的每一個的厚度D1。
第二導電圖案CP2的第一邊緣部E1可以與第一接觸部絕緣圖案141A重疊。第一邊緣部E1可以圍繞第一導電閘極接觸部A1。第一填充絕緣層131A可以插置在第二導電圖案CP2的第一邊緣部E1和第二導電閘極接觸部A2之間。
多個第一接觸部絕緣圖案141A中與第一邊緣部E1重疊的第一接觸部絕緣圖案141A可以由第一導電圖案CP1的第二基部B2圍繞。第二導電閘極接觸部A2可以與與第一邊緣部E1重疊的第一接觸部絕緣圖案141A間隔開。第二導電閘極接觸部A2可以具有與第一導電圖案CP1的第二邊緣部E2接觸的側壁。第二邊緣部E2可以從第二基部B2延伸，並且圍繞第二導電閘極接觸部A2。
圖5是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的截面圖。更具體地，圖5是示出階梯式堆疊結構的變型實施方式的截面圖。圖5示出了根據本揭示內容的一個實施方式的階梯式堆疊結構ST’的接觸區域CTR’。圖5所示的接觸區域CTR’可以從圖3A所示的單元區域CAR延伸。雖然圖中未示出，但是從圖5所示的接觸區域CTR’延伸的階梯式堆疊結構ST’的延伸區域可以形成為與圖5所示的接觸區域CTR’的結構相似的結構。圖6是圖5所示的區域AR2的放大截面圖。在下文中，為了簡化描述，將省略與圖3A至圖3C和圖4中所示的描述重疊的描述。
參照圖5和圖6，第二下絕緣層104可以設置在由多個下接觸部103A貫穿的第一下絕緣層101上。第二下絕緣層104可以由分別連接到多個下接觸部103A的多個導電閘極接觸部181A’貫穿。多個導電閘極接觸部181A’可以貫穿階梯式堆疊結構ST’。第一保護層107和第二保護層109可以埋入每個導電閘極接觸部181A’。
階梯式堆疊結構ST’的多個導電圖案CP’和多個層間絕緣層IL可以在Z軸方向上交替設置。每個導電圖案CP’可以包括邊緣部CE’和從邊緣部CE’延伸的基部CB。多個導電圖案CP’的多個邊緣部CE’可以在接觸區域CTR’中形成階梯結構。基部CB可以通過如圖3A所示的第二阻擋絕緣層161的第一開口OP1與側壁絕緣層171接觸，並且邊緣部CE’可以通過如圖5和圖6所示的第二阻擋絕緣層161的第二開口OP2’與與其對應的導電閘極接觸部181A’接觸。邊緣部CE’的厚度D2’可以大於基部CB的厚度D1。此外，圖5和圖6所示的第二開口OP2’在Z軸方向上的寬度可以進一步大於圖3A所示的第一開口在Z軸方向上的寬度。
多個導電圖案CP’的多個邊緣部CE’可以與多個層間絕緣層IL的側壁間隔開。填充絕緣層131的第一填充絕緣層131A可以在在相同高度處彼此相鄰的層間絕緣層IL和邊緣部CE’之間延伸。
每個導電閘極接觸部181A’可以在Z軸方向上延伸，以貫穿階梯式堆疊結構ST’、第一填充絕緣層131A和第二填充絕緣層131B。導電圖案CP’的邊緣部CE’可以圍繞與其對應的導電閘極接觸部181A’。
接觸部絕緣圖案141可以與導電圖案CP’的邊緣部CE’重疊，並且由設置在導電圖案CP’的邊緣部CE’之下的另一個導電圖案CP’的基部CB圍繞。導電閘極接觸部181A’可以通過接觸部絕緣圖案141與基部CB絕緣。
在下文中，將描述根據本揭示內容實施方式的半導體記憶體裝置的製造方法。
圖7A和圖7B是示出根據本揭示內容的一個實施方式將下堆疊結構隔離成多個圖案的製程的截面圖。
參照圖7A和圖7B，下堆疊結構可以包括第一保護層107、位於第一保護層107上的水平層201和位於水平層201上的第二保護層109。
在形成下堆疊結構之前，可以執行形成由多個下接觸部103A和多個下虛設接觸部103B貫穿的第一下絕緣層101的製程以及在第一下絕緣層101上堆疊第一半導體層的製程。儘管圖中未示出，但是第一下絕緣層101可以形成在包括圖1所示的源極驅動器SD、頁緩衝器PB和列解碼器RD的周邊電路結構上。第一半導體層是用於多個第一半導體圖案105A、105B和105C的層，並且可以包括n型雜質和p型雜質中的至少一種。在一個實施方式中，第一半導體層可以包括n型雜質。
下堆疊結構的第一保護層107、水平層201和第二保護層109可以堆疊在第一半導體層上。可以從相對於第一保護層107和第二保護層109具有蝕刻選擇性的材料中選擇水平層201。第一保護層107和第二保護層109可以包括相同的材料。在一個實施方式中，第一保護層107和第二保護層109可以包括氧化矽，並且水平層201可以包括未摻雜矽。
在形成下堆疊結構之後，可以在第二保護層109上形成第二半導體層。第二半導體層是用於多個第二半導體圖案111A、111B和111C的層，並且可以是未摻雜半導體層或者包括n型雜質和p型雜質中的至少一種的摻雜半導體層。在一個實施方式中，第二半導體層可以包括n型雜質。
隨後，可以通過使用光刻製程的蝕刻製程來蝕刻第二半導體層、下堆疊結構和第一半導體層。因此，可以將第二半導體層隔離成多個第二半導體圖案111A、111B和111C。此外，可以將下堆疊結構隔離成初步水平圖案200A、多個初步接觸結構200B和多個初步虛設結構200C。此外，可以將第一半導體層隔離成多個第一半導體圖案105A、105B和105C。多個第一半導體圖案105A、105B和105C可以分別與初步水平圖案200A、多個初步接觸結構200B和多個初步虛設結構200C重疊。初步水平圖案200A可以與第一下絕緣層101重疊。多個初步接觸結構200B可以分別與多個下接觸部103A重疊。多個初步虛設結構200C可以分別與多個下虛設接觸部103B重疊。多個第二半導體圖案111A、111B和111C可以分別與初步水平圖案200A、多個初步接觸結構200B和多個初步虛設結構200C重疊。
圖8A、圖8B、圖9A、圖9B、圖10A和圖10B是示出根據本揭示內容的一個實施方式的形成初步階梯式堆疊結構的方法的截面圖。
參照圖8A和圖8B，第二下絕緣層104可以填充在多個第一半導體圖案105A、105B和105C之間的空間中。第二下絕緣層104可以填充在初步水平圖案200A、多個初步接觸結構200B和多個初步虛設結構200C之間以及多個第二半導體圖案111A、111B和111C之間。
隨後，多個第一材料層221和多個第二材料層223可以在第二下絕緣層104和多個第二半導體圖案111A、111B和111C上沿著Z軸方向交替堆疊。
隨後，可以形成貫穿多個第一材料層221和多個第二材料層223並且延伸到多個第一半導體圖案105A、105B和105C的內部的多個第一初步孔H1A、H1B和H1C。多個第一初步孔H1A、H1B和H1C可以包括第一初步通道孔H1A、多個第一初步接觸孔H1B和多個第一初步虛設孔H1C。第一初步通道孔H1A可以貫穿第二半導體圖案111A和初步水平圖案200A，並且延伸到第一半導體圖案105A的內部。每個第一初步接觸孔H1B可以貫穿與其對應的第二半導體圖案111B和與其對應的初步接觸結構200B，並且延伸到與其對應的第一半導體圖案105B的內部。每個第一初步虛設孔H1C可以貫穿與其對應的第二半導體圖案111C和與其對應的初步虛設結構200C，並且延伸到與其對應的第一半導體圖案105C的內部。第一初步接觸孔H1B的寬度W2和第一初步虛設孔H1C的寬度W3中的每一個可以形成為比第一初步通道孔H1A的寬度W1更寬。第一初步接觸孔H1B的寬度W2和第一初步虛設孔H1C的寬度W3可以彼此相同或不同。
當執行用於形成多個第一初步孔H1A、H1B和H1C的蝕刻製程時，多個第一半導體圖案105A、105B和105C可以用作蝕刻停止層。
隨後，可以利用多個犧牲柱225A、225B和225C分別填充第一初步孔H1A、H1B和H1C。多個犧牲柱225A、225B和225C可以包括第一犧牲柱225A、多個第二犧牲柱225B和多個第三犧牲柱225C。第一犧牲柱225A可以填充第一初步通道孔H1A。每個第二犧牲柱225B可以填充與其對應的第一初步接觸孔H1B。每個第三犧牲柱225C可以填充與其對應的第一初步虛設孔H1C。
參照圖9A和圖9B，多個第三材料層227和多個第四材料層229可以在多個第一材料層221和多個第二材料層223的堆疊結構以及多個犧牲柱225A、225B和225C上沿著Z軸方向交替堆疊。
多個第三材料層227和多個第四材料層229的堆疊結構中的最下面的第三材料層227可以與多個第一材料層221和多個第二材料層223的堆疊結構中的最上面的第一材料層221接觸。多個第三材料層227可以由與多個第二材料層223相同的材料構成，並且多個第四材料層229可以由與多個第一材料層221相同的材料構成。
多個第一材料層221和多個第四材料層229可以由用於層間絕緣層的絕緣材料構成。多個第二材料層223和多個第三材料層227可以由相對於多個第一材料層221和多個第四材料層229具有蝕刻選擇性的材料構成。在一個實施方式中，多個第二材料層223和多個第三材料層227可以包括氮化矽。多個犧牲柱225A、225B和225C可以由相對於多個第一材料層221、多個第二材料層223、多個第三材料層227和多個第四材料層229具有蝕刻選擇性的材料構成。在一個實施方式中，多個犧牲柱225A、225B和225C可以包括諸如鎢的金屬。
參照圖10A和圖10B，可以蝕刻多個第一材料層221、多個第二材料層223、多個第三材料層227和多個第四材料層229，從而限定初步階梯式堆疊結構220。初步階梯式堆疊結構220可以由在Z軸方向上交替設置的多個層間絕緣層IL和多個犧牲層SC構成。多個層間絕緣層IL可以由多個剩餘的第一材料層221和多個剩餘的第四材料層229構成。多個犧牲層SC可以由多個剩餘的第二材料層223和多個剩餘的第三材料層227構成。多個層間絕緣層IL和多個犧牲層SC中的每一個可以具有在XY平面上延伸的板形形狀。
初步階梯式堆疊結構220可以包括單元區域CAR、從單元區域CAR延伸的接觸區域CTR以及從接觸區域CTR延伸的延伸區域ER。初步階梯式堆疊結構220可以在接觸區域CTR和延伸區域ER中形成階梯結構。為此，可以將多個犧牲層SC圖案化為在接觸區域CTR和延伸區域ER中隨著更靠近第二下絕緣層104而具有更長的長度。在一個實施方式中，多個犧牲層SC可以在接觸區域CTR和延伸區域ER中隨著更靠近第二下絕緣層104而在X軸方向上具有更長的長度。
每個犧牲層SC可以包括基部SB和從基部SB延伸的邊緣部SE。基部SB可以設置在沿著Z軸方向彼此相鄰的層間絕緣層IL之間，並且邊緣部的頂面可以敞開（opened）。
多個犧牲層SC的多個基部SB可以與單元區域CAR中的初步水平圖案200A重疊。
多個犧牲層SC的多個邊緣部SE可以在接觸區域CTR和延伸區域ER中形成階梯結構。例如，多個層間絕緣層IL可以包括在Z軸方向上堆疊的下層間絕緣層LIL、中間層間絕緣層MIL和上層間絕緣層UIL。多個犧牲層SC可以包括位於下層間絕緣層LIL和中間層間絕緣層MIL之間的下犧牲層LSC以及位於中間層間絕緣層MIL和上層間絕緣層UIL之間的上犧牲層USC。下犧牲層LSC可以包括位於下層間絕緣層LIL和中間層間絕緣層MIL之間的下基部LB，以及從下基部LB相對於中間層間絕緣層MIL進一步突出到側部的下邊緣部LE。上犧牲層USC可以包括位於中間層間絕緣層MIL和上層間絕緣層UIL之間的上基部UB以及從上基部UB相對於上層間絕緣層UIL進一步突出到側部的上邊緣部UE。
第一犧牲柱225A可以埋入初步階梯式堆疊結構220的單元區域CAR。多個邊緣部SE中的一些可以與多個第二犧牲柱225B和多個第三犧牲柱225C中的一些重疊，並且多個第二犧牲柱225B和多個第三犧牲柱225C中的其它一些可以相對於多個邊緣部SE中的其它一些在Z軸方向上進一步突出。
隨後，可以蝕刻多個邊緣部SE中的每一個的一部分，使得多個邊緣部SE具有比多個基部SB的厚度D11更薄的厚度D22。因此，上邊緣部UE和下邊緣部LE中的每一個可以具有比上基部UB和下基部LB中的每一個更薄的厚度。
圖11A、圖11B、圖12A、圖12B、圖13A和圖13B是示出根據本揭示內容的一個實施方式的形成接觸孔和虛設孔的方法的截面圖。
參照圖11A和圖11B，填充絕緣層131可以形成在初步階梯式堆疊結構220上方。填充絕緣層131可以包括覆蓋初步階梯式堆疊結構220的接觸區域CTR和延伸區域ER的第一填充絕緣層131A以及位於第一填充絕緣層131A上的第二填充絕緣層131B。第一填充絕緣層131A的表面可以基本平坦化。第二填充絕緣層131B可以延伸以覆蓋初步階梯式堆疊結構220的單元區域CAR。
參照圖12A和圖12B，可以蝕刻與多個第二犧牲柱225B和多個第三犧牲柱225C重疊的填充絕緣層131和初步階梯式堆疊結構220。因此，可以形成暴露多個第二犧牲柱225B和多個第三犧牲柱225C的多個第二初步接觸孔H2B和多個第二初步虛設孔H2C。
每個第二初步接觸孔H2B可以貫穿與與其對應的第二犧牲柱225B重疊的填充絕緣層131和初步階梯式堆疊結構200的接觸區域CTR。每個第二初步虛設孔H2C可以貫穿與與其對應的第三犧牲柱225C重疊的填充絕緣層131和初步階梯式堆疊結構220的延伸區域ER。第二初步接觸孔H2B的寬度可以等於或不同於第二初步虛設孔H2C的寬度。第二初步接觸孔H2B和第二初步虛設孔H2C中的每一個的寬度可以形成為大於第一初步通道孔H1A的寬度。
參照圖13A和圖13B，可以通過多個第二初步接觸孔H2B和多個第二初步虛設孔H2C而去除圖12A和圖12B所示的多個第二犧牲柱225B和多個第三犧牲柱225C。因此，多個第一初步接觸孔H1B和多個第一初步虛設孔H1C可以敞開。多個第一初步接觸孔H1B可以分別連接到多個第二初步接觸孔H2B，因此，可以限定多個接觸孔HB。多個第一初步虛設孔H1C可以連接到多個第二初步虛設孔H2C，因此，可以限定多個虛設孔HC。
多個犧牲層SC的多個邊緣部SE可以分別由多個接觸孔HB和多個虛設孔HC貫穿。每個接觸孔HB可以貫穿初步階梯式堆疊結構220的接觸區域CTR、與其對應的第二半導體圖案111B和與其對應的初步接觸結構200B，並且延伸到與其對應的第一半導體圖案105B的內部。每個虛設孔HC可以貫穿初步階梯式堆疊結構220的延伸區域ER、與其對應的第二半導體圖案111C和與其對應的初步虛設結構200C，並且延伸到與其對應的第一半導體圖案105C的內部。接觸孔HB的寬度可以等於或不同於虛設孔HC的寬度WC。
在下文中，將更詳細地描述貫穿基於多個接觸孔HB中的參考孔R參照圖10A限定的上犧牲層USC、中間層間絕緣層MIL、下犧牲層LSC和下層間絕緣層LIL的接觸孔的結構。參考孔R可以與上層間絕緣層UIL間隔開。參考孔R可以貫穿上犧牲層USC的上邊緣部UE和下犧牲層LSC的下基部LB。
圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A和圖17B是示出根據本揭示內容的一個實施方式的形成犧牲墊塊（sacrificial pad）和接觸部絕緣圖案的方法的截面圖。
參照圖14A和圖14B，可以通過接觸孔HB和虛設孔HC而去除圖13A和圖13B所示的多個犧牲層SC的多個邊緣部SE。因此，可以在去除了多個邊緣部SE的區域中限定多個第一凹陷區域231。在去除多個邊緣部SE時，可以通過接觸孔HB和虛設孔HC蝕刻多個基部SB。因此，可以在去除了多個基部SB的區域中限定多個第二凹陷區域233。由於邊緣部SE和基部SB之間的厚度差，可以將第一凹陷區域231限定為在Z軸方向上比第二凹陷區域233更窄。
參照圖15A和圖15B，可以沿著第一凹陷區域231、第二凹陷區域233、接觸孔HB和虛設孔HC的表面形成犧牲墊塊層241。犧牲墊塊層241可以沿著填充絕緣層131的表面延伸。
犧牲墊塊層241可以由與多個犧牲層SC相同的材料形成。犧牲墊塊層241可以填充具有相對較窄寬度的多個第一凹陷區域231。犧牲墊塊層241可以沿著多個第二凹陷區域233的表面延伸。具有相對較寬寬度的第二凹陷區域233沒有被犧牲墊塊層241完全填充，而是可以使第二凹陷區域233的中央區域敞開。
參照圖16A和圖16B，可以蝕刻圖15A和圖15B所示的犧牲墊塊層241以將其隔離成多個犧牲墊塊241P。每個犧牲墊塊241P可以保留在與其對應的第一凹陷區域231中。可以通過犧牲墊塊層241的蝕刻製程使多個第二凹陷區域233敞開。
參照圖17A和圖17B，可以通過接觸孔HB和虛設孔HC利用多個接觸部絕緣圖案141分別填充多個第二凹陷區域233。多個接觸部絕緣圖案141可以包括相對於多個犧牲層SC和多個犧牲墊塊241P具有蝕刻選擇性的材料。
如上所述，圖13A和圖13B所示的犧牲層SC的邊緣部SE可以利用圖17A和圖17B所示的犧牲墊塊241P替換，並且圖13A和圖13B所示的犧牲層SC的基部SB的一部分可以利用接觸部絕緣圖案141替換。接觸部絕緣圖案141可以通過使用圖13A和圖13B中所示的犧牲層SC的基部SB與邊緣部SE之間的厚度差而在目標位置處自動對準。更具體地，接觸部絕緣圖案141可以自動對準以與犧牲墊塊241P重疊。此外，接觸部絕緣圖案141可以在層間絕緣層IL之間自動對準。此外，接觸部絕緣圖案141可以在犧牲層SC的基部SB的面向接觸孔HB和虛設孔HC中的每一個的側壁上自動對準。
圖18是示出根據本揭示內容的一個實施方式的形成通道孔的方法的截面圖。
參照圖18，可以蝕刻與圖17A所示的第一犧牲柱225A重疊的填充絕緣層131和初步階梯式堆疊結構220的單元區域CAR。因此，可以形成暴露圖17A所示的第一犧牲柱225A的第二初步通道孔H2A。
隨後，可以通過第二初步通道孔H2A來去除圖17A所示的第一犧牲柱225A。因此，可以使第一初步通道孔H1A敞開。第二初步通道孔H2A可以連接到第一初步通道孔H1A，因此，可以限定通道孔HA。通道孔HA不僅可以貫穿多個犧牲層SC的多個基部SB和多個層間絕緣層IL，而且還可以貫穿與其對應的第二半導體圖案111A。此外，通道孔HA可以貫穿初步水平圖案200A，並且延伸到與其對應的第一半導體圖案105A的內部。通道孔HA的寬度WA可以比圖17B所示的接觸孔HB的寬度WB和虛設孔的寬度WC更窄。
圖19A、圖19B、圖20A、圖20B、圖21、圖22A和圖22B是示出根據本揭示內容的一個實施方式的形成初步記憶體圖案、通道結構、第一支撐結構和第二支撐結構的方法的截面圖。
參照圖19A和圖19B，記憶體層151可以沿著通道孔HA、多個接觸孔HB和多個虛設孔HC中的每一個的表面形成。第一阻擋絕緣層、數據存儲層和穿隧絕緣層可以順序堆疊，從而形成記憶體層151。接觸部絕緣圖案141的側壁和犧牲墊塊241P的側壁可以由記憶體層151覆蓋。
隨後，可以沿著記憶體層151的表面形成通道層153。通道孔HA、多個接觸孔HB和多個虛設孔HC中的每一個的中央區域沒有被通道層153完全填充，而是可以使中央區域的一部分敞開。
隨後，可以執行在通道層153的表面上形成絕緣材料的製程和平坦化絕緣材料以暴露通道層153的製程。因此，可以將絕緣材料隔離成通道孔HA中的初步核心絕緣圖案155PA、多個接觸孔HB中的多個第一虛設核心絕緣圖案155B和多個虛設孔HC中的多個第二虛設核心絕緣圖案155C。通道孔HA的中央區域可以由初步核心絕緣圖案155填充。因為接觸孔HB形成為比通道孔HA更寬，所以接觸孔HB的中央區域沒有被第一虛設核心絕緣圖案155B完全填充，而是可以使中央區域的一部分敞開。由於虛設孔HC形成為比通道孔HA更寬，所以虛設孔HC的中央區域沒有被第二虛設核心絕緣圖案155C完全填充，而是可以使中央區域的一部分敞開。
參照圖20A和圖20B，第一上保護層261可以形成在通道層153上。可以通過使用具有低臺階覆蓋率的沉積製程形成第一上保護層261，從而可以在接觸孔HB和虛設孔HC中的每一個的中央區域中限定空隙263。在一個實施方式中，可以通過等離子體增強化學氣相沉積（PECVD）形成第一上保護層261。例如，可以通過等離子體增強原矽酸四乙酯（PETEOS）形成第一上保護層261。本揭示內容實施方式不限於此。
參照圖21，可以去除第一上保護層261的與初步階梯式堆疊結構220的單元區域CAR重疊的部分。為此，對初步階梯式堆疊結構220的單元區域CAR開口並且遮擋初步階梯式堆疊結構220的接觸區域CTR和延伸區域的遮罩圖案（未示出）可以用作蝕刻屏障。因此，可以暴露圖20A所示的初步核心絕緣圖案155PA的一部分。隨後，可以去除初步核心絕緣圖案的暴露部分，從而限定核心絕緣圖案155A和核心槽265。可以在形成核心絕緣圖案155A之後去除遮罩圖案。
貫穿初步階梯式堆疊結構220的接觸區域CTR的第一虛設核心絕緣圖案155B和圖20B中所示的貫穿初步階梯式堆疊結構220的延伸區域ER的第二虛設核心絕緣圖案155C可以由第一上保護層保護。
參照圖22A和圖22B，可以形成封蓋圖案157來填充圖21所示的核心槽265。形成封蓋圖案157的製程可以包括用摻雜半導體材料填充圖21所示的核心槽265的製程，以及平坦化摻雜半導體材料以暴露填充絕緣層131的製程。通過平坦化去除圖21所示的第一上保護層261，從而可以使接觸孔HB和虛設孔HC中的每一個的中央區域敞開。
通過平坦化，可以將圖21所示的通道層153隔離成單元通道層153A、多個第一虛設通道層153B和多個第二虛設通道層153C。通過平坦化，可以將圖21所示的記憶體層151隔離成記憶體圖案151A、多個第一虛設記憶體圖案151B和多個第二虛設記憶體圖案151C。
通過上述製程，可以用記憶體圖案151A和通道結構CH填充通道孔HA。通道結構CH可以包括單元通道層153A、核心絕緣圖案155A和封蓋圖案157。此外，可以在接觸孔HB中形成第一支撐結構150[1]。第一支撐結構150[1]可以包括第一虛設記憶體圖案151B、第一虛設通道層153B和第一虛設核心絕緣圖案155B。此外，可以在虛設孔HC中形成第二支撐結構150[2]。第二支撐結構150[2]可以包括第二虛設記憶體圖案151C、第二虛設通道層153C和第二虛設核心絕緣圖案155C。
第一支撐結構150[1]可以貫穿初步階梯式堆疊結構220的接觸區域CTR，並且延伸到與其對應的初步接觸結構200B的內部。第二支撐結構150[2]可以貫穿初步階梯式堆疊結構220的延伸區域ER，並且延伸到與其對應的初步虛設結構200C的內部。第一支撐結構150[1]和第二支撐結構150[2]中的每一個可以由接觸部絕緣圖案141和犧牲墊塊241P圍繞。通過使用形成記憶體圖案151A和通道結構CH的製程來形成第一支撐結構150[1]和第二支撐結構150[2]，從而能夠簡化半導體記憶體裝置的製造製程。
圖23A、圖23B、圖24A、圖24B、圖25A和圖25B是示出根據本揭示內容的一個實施方式的形成阻擋絕緣層和導電圖案的方法的截面圖。
參照圖23A和圖23B，可以在填充絕緣層131上方形成第二上保護層271。可以通過具有低臺階覆蓋率的沉積製程形成第二上保護層271，從而可以在接觸孔HB和虛設孔HC中的每一個的中央區域中限定空隙273。第二上保護層271可以覆蓋通道結構CH、記憶體圖案151A、第一支撐結構150[1]和第二支撐結構150[2]。
參照圖24A和圖24B，可以在圖23A所示的初步階梯式堆疊結構220的單元區域CAR中蝕刻多個層間絕緣層IL和多個犧牲層SC，從而形成第一初步狹縫SI1。隨後，可以通過第一初步狹縫SI1選擇性地去除圖23A和圖23B所示的多個犧牲層SC和多個犧牲墊塊241P。因此，可以使多個閘極區域275敞開。每個閘極區域275可以被限定在沿著Z軸方向彼此相鄰的層間絕緣層IL之間，並且在沿著Z軸方向彼此相鄰的填充絕緣層131和層間絕緣層IL之間延伸。可以通過多個閘極區域275來暴露接觸部絕緣圖案141、第一支撐結構150[1]和第二支撐結構150[2]。
多個閘極區域275可以包括上閘極區域275U和下閘極區域275L。上閘極區域275U可以限定在去除了圖23A所示的上犧牲層USC和與其高度相同的犧牲墊塊241P的區域中，並且下閘極區域275L可以限定在去除了圖23A所示的下犧牲層LSC和與其高度相同的犧牲墊塊241P的區域中。
參照圖25A和圖25B，可以沿著圖24A和圖24B所示的閘極區域275的表面形成第二阻擋絕緣層161。第二阻擋絕緣層161可以具有面向第一初步狹縫SI1的第一開口OP1。第二阻擋絕緣層161可以沿著第一支撐結構150[1]和第二支撐結構150[2]中的每一個的側壁延伸。第二阻擋絕緣層161可以沿著接觸部絕緣圖案141的側壁延伸。
隨後，閘極區域275的通過第二阻擋絕緣層161敞開的中央區域可以由第一導電材料填充。第一導電材料可以通過第一開口OP1引入圖24A和圖24B所示的閘極區域275。隨後，可以去除第一初步狹縫SI1中的第一導電材料，從而形成設置在多個閘極區域275中並且在Z軸方向上彼此隔離的多個導電圖案CP。多個導電圖案CP可以包括圖24A所示的上閘極區域275U中的上導電圖案UCP和圖24A所示的下閘極區域275L中的下導電圖案LCP。
每個導電圖案CP可以包括基部CB和厚度比基部CB的厚度更薄的邊緣部CE。基部CB可以圍繞通道結構CH和記憶體圖案151A。邊緣部CE可以圍繞與其對應的第一支撐結構150[1]和第二支撐結構150[2]。
通過第一支撐結構150[1]和第二支撐結構150[2]，能夠穩定地保持在Z軸方向上彼此相鄰的層間絕緣層IL之間的間隙。
圖26、圖27、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖31A、圖31B、圖32A和圖32B是示出根據本揭示內容的一個實施方式的形成公共源極圖案、導電閘極接觸部和虛設接觸部的方法的截面圖。
參照圖26，可以形成連接到第一初步狹縫SI1的第二初步狹縫SI2。第二初步狹縫SI2可以延伸以貫穿第二半導體圖案111A。可以通過彼此連接的第一初步狹縫SI1和第二初步狹縫SI2限定狹縫SI。
參照圖27，可以在狹縫SI的側壁上形成側壁絕緣層171。在蝕刻側壁絕緣層171以暴露狹縫SI的底面時，可以去除圖26所示的初步水平圖案200A的第二保護層109的一部分。因此，可以暴露圖26所示的初步水平圖案200A的水平層201。
隨後，可以通過狹縫SI選擇性地去除圖26所示的初步水平圖案200A的水平層201。因此，可以暴露圖26所示的初步水平圖案200A的第一保護層107和第二保護層109。隨後，可以經由去除了初步水平圖案200A的區域去除記憶體圖案151A的一部分，從而暴露單元通道層153A。
在去除記憶體圖案151A的一部分時，可以去除圖26所示的初步水平圖案200A的第一保護層107和第二保護層109。因此，可以暴露第一半導體圖案105A和第二半導體圖案111A。
通過上述製程，可以使第一半導體圖案105A和第二半導體圖案111A之間的水平空間277敞開。此外，記憶體圖案151A可以通過水平空間277而被隔離成第一記憶體圖案151P1和第二記憶體圖案151P2。
參照圖28A和圖28B，可以形成摻雜半導體層173以填充圖27所示的水平空間277和狹縫SI。摻雜半導體層173可以包括n型雜質。摻雜半導體層173可以延伸以與第二上保護層271重疊，並且與單元通道層153A接觸。
參照圖29A和圖29B，可以去除圖28A和圖28B所示的摻雜半導體層173的在第一支撐結構150[1]和第二支撐結構150[2]上方的部分以及第二上保護層271的一部分。為此，可以在單元區域CAR中遮擋摻雜半導體層173，並且可以將暴露接觸區域CTR和延伸區域ER中的摻雜半導體層173的遮罩圖案（未示出）用作蝕刻屏障。可以蝕刻摻雜半導體層173和第二上保護層271，從而暴露圖28A和圖28B所示的第一支撐結構150[1]和第二支撐結構150[2]。可以在蝕刻摻雜半導體層173和第二上保護層271之後去除遮罩圖案。
隨後，可以去除圖28A和圖28B所示的第一支撐結構150[1]和第二支撐結構150[2]。因此，可以使接觸孔HB和虛設孔HC敞開。可以通過接觸孔HB和虛設孔HC暴露第二阻擋絕緣層161和接觸部絕緣圖案141。
圖30A是圖29A所示的區域AR3的放大截面圖。
參照圖30A，當去除圖28A所示的第一支撐結構105[1]時，可以通過接觸孔HB暴露第二阻擋絕緣層161和接觸部絕緣圖案141。
雖然未在放大截面圖中示出，但是當去除圖28B所示的第二支撐結構150[2]時，可以通過圖29B所示的虛設孔HC暴露第二阻擋絕緣層161和接觸部絕緣圖案141。
圖30B示出在參照圖29A、圖29B和圖30A描述的製程之後繼續進行的後續製程的一個實施方式。
參照圖30B，可以通過接觸孔HB去除第二阻擋絕緣層161的暴露部分。因此，可以限定第二開口OP2。可以通過第二開口OP2暴露導電圖案CP的邊緣部CE。
儘管未在放大截面圖中示出，但是可以通過圖29B所示的虛設孔HC去除第二阻擋絕緣層161的暴露部分。因此，可以如圖31B所示地限定第三開口OP3，並且可以通過第三開口OP3暴露導電圖案CP的對應於第三開口OP3的邊緣部CE。
儘管去除了第二阻擋絕緣層161的一部分，但是接觸部絕緣圖案141可以保留為與導電圖案CP的邊緣部CE重疊。
參照圖31A和圖31B，可以通過接觸孔HB和虛設孔HC去除圖29A所示的初步接觸結構200B的水平層201和圖29B所示的初步虛設結構200C的水平層201。此外，可以去除與圖29A所示的初步接觸結構200B重疊的第一半導體圖案105B和第二半導體圖案111B，以及與圖29B所示的初步虛設結構200C重疊的第一半導體圖案105C和第二半導體圖案111C。
可以在去除了圖29A和圖29B所示的第一半導體圖案105B和105C中的每一個的區域中限定第一下凹陷區域283A，可以在去除了圖29A和圖29B所示的水平層201的區域中限定第二下凹陷區域283B，並且可以在去除了圖29A和圖29B所示的第二半導體圖案111B和111C中的每一個的區域中限定第三下凹陷區域283C。在去除圖29A和圖29B所示的第一半導體圖案105B和105C、水平層201以及第二半導體圖案111B和111C時，可以去除摻雜半導體層173的設置在第二上保護層271上方的部分。
第一保護層107和第二保護層109可以保留在第一下凹陷區域283A、第二下凹陷區域283B和第三下凹陷區域283C之間的邊界處。
參照圖32A和圖32B，可以利用第二導電材料填充圖31A和圖31B所示的接觸孔HB、虛設孔HC、第一下凹陷區域283A、第二下凹陷區域283B和第三下凹陷區域283C。隨後，可以蝕刻第二導電材料，使得填充絕緣層131暴露。因此，可以限定導電閘極接觸部181A和虛設接觸部181B。
可以通過用於形成導電閘極接觸部181A和虛設接觸部181B平坦化製程來平坦化圖31A所示的摻雜半導體層173。因此，圖31A所示的摻雜半導體層173可以保留為公共源極圖案CSL。公共源極圖案CSL可以包括水平摻雜半導體圖案173H和導電垂直接觸部173VC。水平摻雜半導體圖案173H可以與通道結構CH的單元通道層153A接觸，並且設置在第一摻雜半導體圖案105A和第二摻雜半導體圖案111A之間。導電垂直接觸部173VC可以從水平摻雜半導體圖案173H在Z軸方向上延伸。導電垂直接觸部173VC可以通過側壁絕緣層171與多個導電圖案CP絕緣。
導電閘極接觸部181A不僅可以填充圖31A所示的接觸孔HB，而且還可以填充連接到圖31A所示的接觸孔HB的第一下凹陷區域283A、第二下凹陷區域283B和第三下凹陷區域283C。導電閘極接觸部181A可以通過第二開口OP2與與其對應的導電圖案CP的邊緣部CE接觸。導電圖案CP的基部CB可以通過剩餘的接觸部絕緣圖案141與導電閘極接觸部181A間隔開。
虛設接觸部181B不僅可以填充圖31B所示的虛設孔HC，而且還可以填充連接到圖31B所示的虛設孔HC的第一下凹陷區域283A、第二下凹陷區域283B和第三下凹陷區域283C。虛設接觸部181B可以通過第三開口OP3與與其對應的導電圖案CP的邊緣部CE接觸。導電圖案CP的基部CB可以通過剩餘的接觸部絕緣圖案141與虛設接觸部181B間隔開。
在利用導電閘極接觸部181A替換圖28A所示的第一支撐結構150[1]和圖29A所示的初步接觸結構200B的水平層201，以及利用虛設接觸部181B替換圖28B所示的第二支撐結構150[2]和圖29A所示的初步虛設結構200C的水平層201的製程中，第一保護層107和第二保護層109並未去除，而是可以保留。
隨後，可以執行用於形成圖3A、圖3B和圖3C所示的上絕緣層UI、位元線接觸部193A、上接觸部193B、位元線BL和上線路UL的後續製程。
圖33A至圖33J是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的製造方法的截面圖。圖33A至圖33J是示出形成犧牲墊塊的製程的變型實施方式的截面圖。圖33A至圖33J示出了初步階梯式堆疊結構320的接觸區域CTR’。雖然圖中未示出，但是初步階梯式堆疊結構320可以包括從接觸區域CTR’延伸的延伸區域，並且用於延伸區域的製程可以與將在後面描述的用於接觸區域CTR’的製程類似地執行。
參照圖33A，可以形成由如參照圖7A和圖7B所述的多個下接觸部103A貫穿的第一下絕緣層101、多個初步接觸結構200B和第二下絕緣層104。
隨後，如參照圖8A、圖8B、圖9A、圖9B、圖10A和圖10B所述，在第二下絕緣層104上方形成初步階梯式堆疊結構320。初步階梯式堆疊結構320可以由交替設置在第二下絕緣層104上方的多個層間絕緣層IL和多個犧牲層SC’構成。多個犧牲柱225B可以埋入初步階梯式堆疊結構320的接觸區域CTR’的一部分。多個犧牲柱225B可以延伸到多個初步接觸結構200B中的每一個的內部。
可以將多個犧牲層SC’圖案化為在接觸區域CTR’中隨著更加靠近第二下絕緣層104而具有更長的朝向側部長度。每個犧牲層SC’可以包括基部SB’和從基部SB’延伸的邊緣部SE’。基部SB’可以設置在沿著Z軸方向彼此相鄰的層間絕緣層IL之間，並且邊緣部SE’的頂面可以敞開。多個犧牲層SC’的多個邊緣部SE’可以在接觸區域CTR’中形成階梯結構。犧牲層SC’可以由相對於層間絕緣層IL具有蝕刻選擇性的材料構成。
隨後，可以形成間隔圖案301。間隔圖案301可以設置在構成初步階梯式堆疊結構320的臺階中的每一個的邊緣部SE’和層間絕緣層IL的側壁上。間隔圖案301可以由相對於犧牲層SC’具有蝕刻選擇性的材料構成。多個邊緣部SE’中的每一個可以包括與其頂部上的間隔圖案301重疊的區域和不與間隔圖案301重疊但被暴露的區域。
例如，多個層間絕緣層IL可以包括在Z軸方向上堆疊的下層間絕緣層LIL、中間層間絕緣層MIL和上層間絕緣層UIL。多個犧牲層SC’可以包括位於下層間絕緣層LIL和中間層間絕緣層MIL之間的下犧牲層LSC’以及位於中間層間絕緣層MIL和上層間絕緣層UIL之間的上犧牲層USC’。下犧牲層LSC’可以包括位於下層間絕緣層LIL和中間層間絕緣層MIL之間的下基部LB’以及從下基部LB’相對於中間層間絕緣層MIL朝向側部進一步突出的下邊緣部LE’。上犧牲層USC’可以包括位於中間層間絕緣層MIL和上層間絕緣層UIL之間的上基部UB’以及從上基部UB’相對於上層間絕緣層UIL朝向側部進一步突出的上邊緣部UE’。多個間隔圖案中的至少一個可以設置在下邊緣部LE’上。下邊緣部LE’的頂面的一部分可以與間隔圖案301重疊，並且下邊緣部LE’的頂面的另一部分不與間隔圖案301重疊而是可以被暴露。與下邊緣部LE’的頂面的一部分重疊的間隔圖案301可以沿著中間層間絕緣層MIL的側壁和上邊緣部UE’的側壁延伸。
參照圖33B，第一犧牲墊塊303可以分別形成在多個邊緣部SE’上。第一犧牲墊塊303可以由與犧牲層SC’相同的材料構成。
第一犧牲墊塊303可以與犧牲層SC’的邊緣部SE’的頂面的由間隔圖案301暴露的部分重疊。第一犧牲墊塊303可以通過間隔圖案301與犧牲層SC’間隔開。
形成第一犧牲墊塊303的製程不限於上述示例，並且可以是各種各樣的。
參照圖33C，可以去除圖33B所示的間隔圖案301。隨後，如參照圖11A和圖11B所述，可以形成第一填充絕緣層131A。第一填充絕緣層131A可以覆蓋初步階梯式堆疊結構320，並且包括填充去除了圖33B所示的間隔圖案301的區域的突出部分131P。然而，本揭示內容不限於此。在一個實施方式中，可以保留由絕緣材料構成的間隔圖案301，並且第一填充絕緣層131A可以覆蓋保留的間隔圖案301。
參照圖33D，如參照圖11A和圖11B所述，可以在第一填充絕緣層131A上形成第二填充絕緣層131B。因此，可以在初步階梯式堆疊結構320上方形成包括第一填充絕緣層131A和第二填充絕緣層131B的填充絕緣層131。
隨後，可以蝕刻與圖33C所示的多個犧牲柱225B重疊的填充絕緣層131和初步階梯式堆疊結構320。隨後，可以去除圖33C所示的多個犧牲柱225B。因此，可以形成多個接觸孔HB’。
多個犧牲層SC’的多個邊緣部SE’可以分別由多個接觸孔HB’貫穿。每個接觸孔HB’可以貫穿初步階梯結構320的接觸區域CTR’以及與其對應的第二半導體圖案111B和初步接觸結構200B，並且延伸到與其對應的第一半導體圖案105B的內部。第一犧牲墊塊303可以分別由多個接觸孔HB’貫穿。
如參照圖13A所述，多個接觸孔HB’中的參考孔R’可以與上層間絕緣層UIL間隔開，並且貫穿中間層間絕緣層MIL、上犧牲層USC’、下犧牲層LSC’和下層間絕緣層LIL。例如，參考孔R’可以貫穿上犧牲層USC’的上邊緣部UE’和下犧牲層LSC’的下基部LB’。
參照圖33E，可以通過多個接觸孔HB’去除圖33D所示的多個犧牲層SC’的多個邊緣部SE’和多個第一犧牲墊塊303。因此，可以限定多個第一凹陷區域311。在去除圖33D所示的多個第一犧牲墊塊303和多個邊緣部SE’時，可以通過多個接觸孔HB’蝕刻多個基部SB’。因此，可以在去除了多個基部SB’的區域中限定多個第二凹陷區域313。由於第一犧牲墊塊303的去除，可以將第一凹陷區域311限定為在Z軸方向上比第二凹陷區域313具有更寬的寬度。
參照圖33F，可以沿著第一凹陷區域311、第二凹陷區域313和接觸孔HB’的表面形成接觸部絕緣層141L。接觸部絕緣層141L可以沿著填充絕緣層131的表面延伸。接觸部絕緣層141L可以由相對於犧牲層SC’具有蝕刻選擇性的材料形成。
接觸部絕緣層141L可以填充具有相對較窄寬度的第二凹陷區域313。具有相對較寬寬度的第一凹陷區域311沒有被接觸部絕緣層141L完全填充，而是可以使第一凹陷區域311的中央區域敞開。
參照圖33G，可以蝕刻圖33F所示的接觸部絕緣層141L以將其隔離成多個接觸部絕緣圖案141。每個接觸部絕緣圖案141可以保留在與其對應的第二凹陷區域313中。多個第一凹陷區域311可以通過蝕刻接觸部絕緣層141L的製程而敞開。
參照圖33H，可以通過多個接觸孔HB’利用多個第二犧牲墊塊331分別填充多個第一凹陷區域311。第二犧牲墊塊331可以由與犧牲層SC’相同的材料形成。第二犧牲墊塊331可以在Z軸方向上形成為比犧牲層SC’更厚。
如上所述，可以利用接觸部絕緣圖案141替換圖33D所示的犧牲層SC’的基部SB’的一部分，並且可以利用第二犧牲墊塊331替換圖33D所示的犧牲層SC’的邊緣部SE’和第一犧牲墊塊303。接觸部絕緣圖案141可以通過圖33D所示的犧牲層SC’的邊緣部SE’和第一犧牲墊塊303的總厚度與犧牲層SC’的基部SB’的厚度之間的差異而在目標位置處自動對準。
參照圖33I，通過使用上面參照圖19A、圖19B、圖20A、圖20B、圖21、圖22A和圖22B描述的製程，可以在接觸孔HB’中形成支撐結構150[1]。支撐結構150[1]可以包括虛設記憶體圖案151B、虛設通道層153B和虛設核心絕緣圖案155B。
隨後，如參照圖23A和圖23B所述，可以在填充絕緣層131上方形成上保護層271，從而能夠在接觸孔HB’中限定空隙273。
參照圖33J，可以通過使用參照圖24A和圖24B描述的製程來去除圖33I所示的多個犧牲層SC’和多個第二犧牲墊塊331。因此，可以使多個閘極區域375敞開。
隨後，可以執行參照圖25A、圖25B、圖26、圖27、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖31A、圖31B、圖32A和圖32B描述的製程。
圖34A至圖34O是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的製造方法的截面圖。圖34A至圖34O示出了半導體記憶體裝置的部分區域的製造方法，所述區域對應於閘極堆疊結構的單元區域CAR”和接觸區域CTR”。雖然在下面的附圖中沒有示出，但是閘極堆疊結構可以包括如參照圖2描述的延伸區域，並且延伸區域中的製造製程可以與將在後面描述的接觸區域CTR”中的製造製程類似地執行。在下文中，將省略與圖7A至圖32B所示的組件相同的組件的重疊描述。
參照圖34A，可以在第一下絕緣層101上堆疊第一半導體層、下堆疊結構和第二半導體層。如參照圖7A和圖7B所述，下堆疊結構可以包括第一保護層107、位於第一保護層107上的水平層201和位於水平層201上的第二保護層109。
隨後，如參照圖7A和圖7B所述，可以蝕刻第二半導體層、下堆疊結構和第一半導體層。因此，可以將第一半導體層隔離成與第一下絕緣層101重疊的多個第一半導體圖案105A和105B。可以將第二半導體層隔離成分別與多個第一半導體圖案105A和105B重疊的多個第二半導體圖案111A和111B。此外，可以將下堆疊結構隔離成初步水平圖案200A和多個初步接觸結構200B。初步水平圖案200A可以設置在單元區域CAR”的第一半導體圖案105A和第二半導體圖案111A之間，並且多個初步接觸結構200B可以設置在接觸區域CTR”的多個第一半導體圖案105B和多個第二半導體圖案111B之間。
隨後，可以利用第二下絕緣層104填充多個第一半導體圖案105A和105B之間的空間。第二下絕緣層104可以填充在初步水平圖案200A和多個初步接觸結構200B之間以及多個第二半導體圖案111A和111B之間。
隨後，可以形成多個下接觸部403A。每個下接觸部403A可以貫穿接觸區域CTR”中的第二半導體圖案111B、初步接觸結構200B、第一半導體圖案105B和第一下絕緣層101。
參照圖34B，如參照圖8A和圖8B所述，可以在第二下絕緣層104和多個第二半導體圖案111A和111B上沿著Z軸方向交替堆疊多個第一材料層221和多個第二材料層223。
隨後，可以形成第一初步通道孔H1A，其貫穿多個第一材料層221和多個第二材料層223並且延伸到單元區域CAR”中的第一半導體圖案105A的內部。第一初步通道孔H1A可以貫穿第二半導體圖案111A和初步水平圖案200A，並且延伸到第一半導體圖案105A的內部。
隨後，如參照圖8A和圖8B所述，可以利用犧牲柱225A填充第一初步通道孔H1A。在形成第一初步通道孔H1A和犧牲柱225A時，多個第一材料層221和多個第二材料層223可以保留在多個第一材料層221和多個第二材料層223與接觸區域CTR”中的多個下接觸部403A重疊的狀態。
隨後，如參照圖9A和圖9B所述，犧牲柱225A上的多個第三材料層227和多個第四材料層229可以交替堆疊在多個第一材料層221和多個第二材料層223的堆疊結構以及犧牲柱225A上方。
參照圖34C，可以在多個第三材料層227和多個第四材料層229的堆疊結構上方形成蝕刻停止層410。蝕刻停止層410可以包括氮化物層。在形成蝕刻停止層410之後，可以蝕刻與圖34B所示的犧牲柱225A重疊的蝕刻停止層410、多個第三材料層227和多個第四材料層229，從而形成第二初步通道孔H2A。第二初步通道孔H2A可以暴露圖34B所示的犧牲柱225A，同時貫穿蝕刻停止層410、多個第三材料層227和多個第四材料層229。
隨後，可以通過第二初步通道孔H2A去除圖34B中所示的犧牲柱225A。因此，可以使第一初步通道孔H1A敞開。第二初步通道孔H2A可以連接到第一初步通道孔H1A，因此，可以限定通道孔HA”。通道孔HA”可以貫穿單元區域CAR”中的多個第一材料層221、多個第二材料層223、多個第三材料層227、多個第四材料層229、第二半導體層111A和初步水平圖案200A。此外，通道孔HA”可以延伸到第一半導體圖案105A的內部。在形成通道孔HA”時，多個第一材料層221、多個第二材料層223、多個第三材料層227和多個第四材料層229可以保留在多個第一材料層221、多個第二材料層223、多個第三材料層227和多個第四材料層229與接觸區域CTR”中的多個下接觸部403A重疊的狀態。
隨後，可以在通道孔HA”中形成記憶體圖案151A和通道結構CH。通道結構CH可以包括單元通道層153A、核心絕緣圖案155A和封蓋圖案157。
形成記憶體圖案151A和通道結構CH的製程可以包括通過沿著通道孔HA”的表面順序堆疊第一阻擋絕緣層、數據存儲層和穿隧絕緣層來形成記憶體層的製程，沿著記憶體層的表面形成通道層的製程，利用核心絕緣圖案155A和封蓋圖案157填充通道孔HA”的中央區域的製程，以及通過執行平坦化製程來去除記憶體層和通道層中的每一個的一部分以暴露蝕刻停止層410的製程。
參照圖34D，如參照圖10A和圖10B所述，可以蝕刻多個第一材料層221、多個第二材料層223、多個第三材料層227和多個第四材料層229，從而限定初步階梯式堆疊結構220。多個第一材料層221和多個第四材料層229可以保留為多個層間絕緣層IL，並且多個第二材料層223和多個第三材料層227可以保留為多個犧牲層SC。如參照圖10A和圖10B所述，每個犧牲層SC可以包括基部SB和從基部SB延伸的邊緣部SE。邊緣部SE可以保留為比基部SB更薄。
隨後，可以去除圖34C所示的蝕刻停止層410的剩餘部分。隨後，可以形成填充絕緣層420以覆蓋初步階梯式堆疊結構220的單元區域CAR”和接觸區域CTR”。
參照圖34E，可以蝕刻填充絕緣層420和初步階梯式堆疊結構220，從而限定第一初步狹縫SI1和多個接觸孔HB”。在形成第一初步狹縫SI1和多個接觸孔HB”時，單元區域CAR”的第二半導體圖案111A和接觸區域CTR”的多個下接觸部403A可以用作蝕刻停止層。通過使用形成第一初步狹縫SI1的製程來限定多個接觸孔HB”，因此能夠簡化半導體記憶體裝置的製造方法。
第一初步狹縫SI1可以貫穿單元區域CAR”中的填充絕緣層420和初步階梯式堆疊結構220。第一初步狹縫SI1可以貫穿多個犧牲層SC的多個基部SB。多個接觸孔HB”可以貫穿接觸區域CTR”中的填充絕緣層420和初步階梯式堆疊結構220，以分別暴露多個下接觸部403A。多個犧牲層SC的多個邊緣部SE可以分別由多個接觸孔HB”貫穿。
參照圖34F，可以在填充絕緣層420上方形成第一上保護層431。可以通過使用具有低臺階覆蓋率的沉積製程來形成第一上保護層431，從而能夠在第一初步狹縫SI1和多個接觸孔HB”中的每一個的中央區域中限定空隙433。
參照圖34G，可以去除第一上保護層431的與初步階梯式堆疊結構220的接觸區域CTR”重疊的部分。因此，多個接觸孔HB”可以敞開，並且多個犧牲層SC的多個邊緣部SE可以通過多個接觸孔HB”分別暴露。
參照圖34H，如參照圖14A和圖14B所述，可以通過多個接觸孔HB”蝕刻多個犧牲層SC，從而限定多個第一凹陷區域231和多個第二凹陷區域233。
可以在去除了圖34G所示的犧牲層SC的邊緣部SE的區域中限定每個第一凹陷區域231。可以在犧牲層SC的基部SB的設置在圖34G所示的邊緣部SE下方的部分被去除的區域中限定每個第二凹陷區域233。
隨後，通過使用參照圖15A和圖15B描述的製程以及參照圖16A和圖16B描述的製程，可以在第一凹陷區域231中形成犧牲墊塊241P。
參照圖34I，可以沿著接觸孔HB”的表面形成接觸部絕緣層441。接觸部絕緣層441可以填充第二凹陷區域233。接觸孔HB”的中央區域沒有被接觸部絕緣層441填充，而是可以敞開。接觸部絕緣層441可以在接觸區域CTR”中沿著填充絕緣層420的表面延伸，並且在單元區域CAR”中沿著第一上保護層431的頂面延伸。接觸部絕緣層441可以由相對於犧牲層SC具有蝕刻選擇性的材料形成。在一個實施方式中，接觸部絕緣層441可以包括氧化物層。
隨後，可以在接觸部絕緣層441上方形成內襯層443。內襯層443可以包括相對於接觸部絕緣層441具有蝕刻選擇性的材料。在一個實施方式中，內襯層443可以包括矽。接觸孔HB”的中央區域沒有被內襯層443填充，而是可以敞開。
參照圖34J，可以在內襯層443上形成第二上保護層445。可以通過使用具有低臺階覆蓋率的沉積製程來形成第二上保護層445，從而能夠在多個接觸孔HB”的中央區域中限定空隙451。
參照圖34K，可以去除第二上保護層445、內襯層443和接觸部絕緣層441中的每一個的與初步階梯式堆疊結構220的單元區域CAR”重疊的部分。隨後，可以去除第一上保護層431的一部分，使得第一初步狹縫SI1敞開。為此，對初步階梯式堆疊結構220的單元區域CAR”開口並且遮擋接觸區域CTR”的遮罩圖案（未示出）可以用作蝕刻屏障。在第一初步狹縫SI1敞開之後，可以去除遮罩圖案。
參照圖34L，可以通過第一初步狹縫SI1去除圖34K所示的初步階梯式堆疊結構220的多個犧牲層SC和多個犧牲墊塊241P。因此，可以如圖24A和圖24B所示地限定多個閘極區域275。保留在多個接觸孔HB”中的接觸部絕緣層441和內襯層443可以用作支撐結構，其穩定地保持在Z軸方向上彼此相鄰的層間絕緣層IL之間的間隙。支撐結構的接觸部絕緣層441可以在彼此相鄰的層間絕緣層IL之間延伸。
隨後，如參照圖25A和圖25B所述，可以形成第二阻擋絕緣層161和多個導電圖案CP。如參照圖25A和圖25B所述，可以通過第二阻擋絕緣層161的第一開口OP1暴露每個導電圖案CP。如參照圖25A和圖25B所述，每個導電圖案CP可以包括基部CB和厚度比基部CB的厚度更薄的邊緣部CE。基部CB可以圍繞通道結構CH和記憶體圖案151A。
參照圖34M，如參照圖26所述，可以形成貫穿第二半導體圖案111A的第二初步狹縫SI2，從而限定狹縫SI。隨後，如參照圖27所述，在側壁絕緣層171形成在狹縫SI的側壁上之後，可以去除圖34L所示的初步水平圖案200A和圖34L所示的記憶體圖案151A的一些部分。因此，可以使水平空間277敞開，並且第一記憶體圖案151P1和第二記憶體圖案151P2可以通過水平空間277彼此隔離。此外，單元通道層153A的側壁可以通過水平空間277暴露。
隨後，如參照圖28A和圖28B所述，可以形成摻雜半導體層173以填充水平空間277和狹縫SI。摻雜半導體層173可以延伸以覆蓋第一上保護層431和第二上保護層445。
參照圖34N，可以通過使用蝕刻製程去除圖34M所示的摻雜半導體層173的一部分以及上保護層445和內襯層443，該蝕刻製程使用遮擋單元區域CAR”並且對接觸區域CTR”開口的遮罩圖案（未示出）作為蝕刻屏障。隨後，可以通過諸如回蝕的蝕刻製程去除圖34M所示的接觸部絕緣層441的一部分，從而暴露第二阻擋絕緣層161的一部分。可以暴露第二阻擋絕緣層161的面對圖34M所示的接觸孔HB”的側壁的部分，並且圖34M所示的接觸部絕緣層441的位於層間絕緣層IL之間的部分可以在第二凹陷區域中保留為接觸部絕緣圖案441P。此外，可以使多個接觸孔HB”敞開。
隨後，如參照圖30A和圖30B所述，可以去除第二阻擋絕緣層161的一部分，從而限定第二開口OP2。導電圖案CP的邊緣部CE可以通過第二阻擋絕緣層161的第二開口OP2暴露。可以在形成第二開口OP2之後去除遮罩圖案。
參照圖34O，在利用導電材料填充圖34M所示的多個接觸孔HB”之後，可以執行平坦化製程以暴露填充絕緣層420。因此，可以形成分別連接到多個下接觸部403A的多個導電閘極接觸部181A。第二半導體圖案111B、初步接觸結構200B和第一半導體圖案105B可以保留以圍繞接觸區域CTR”中的每個下接觸部403A。
通過上述平坦化製程，圖34M所示的摻雜半導體層173可以保留為公共源極圖案CSL。如參照圖32A所述，公共源極圖案CSL可以劃分成水平摻雜半導體圖案173H和導電垂直接觸部173VC，並且與單元通道層153A接觸。
隨後，可以執行用於形成圖3A、圖3B和圖3C所示的上絕緣層UI、位元線接觸部193A、上接觸193H、位元線BL和上線路UL的後續製程。
圖34A至圖34M示出了導電圖案CP的製造方法的一個實施方式，導電圖案CP包括基部CB和厚度比基部CB的厚度更薄的邊緣部CE。然而，本揭示內容的實施方式不限於此。在另一個實施方式中，通過使用圖33A至圖33J所示的製程，導電圖案的邊緣部可以形成為比導電圖案的基部更厚。
圖35是示出根據本揭示內容的一個實施方式的記憶體系統的構造的方塊圖。
參照圖35，記憶體系統1100包括記憶體裝置1120和記憶體控制器1110。
記憶體裝置1120可以是由多個閃存記憶體晶片構成的多晶片封裝。記憶體裝置1120可以包括堆疊為階梯形狀的多個導電圖案，以及貫穿多個導電圖案中的一個導電圖案的邊緣部並且與該邊緣部接觸的導電閘極接觸部。多個導電圖案可以包括設置在導電圖案的與導電閘極接觸部接觸的邊緣部之下的下導電圖案，並且導電閘極接觸部可以貫穿下導電圖案。導電閘極接觸部可以通過接觸部絕緣圖案與下導電圖案絕緣。此外，記憶體裝置1120可以包括設置在多個導電圖案之下的水平摻雜半導體圖案，以及連接到水平摻雜半導體圖案並且延伸以由多個導電圖案圍繞的單元通道層。導電閘極接觸部可以延伸到水平摻雜半導體圖案所設置在的高度並且具有凹槽，保護層在水平摻雜半導體圖案所設置在的高度插入到該凹槽中。另選地，導電閘極接觸部可以延伸以與延伸到水平摻雜半導體圖案所設置在的高度的下接觸部接觸。
記憶體控制器1110被配置為控制記憶體裝置1120，並且可以包括靜態隨機存取記憶體（SRAM）1111、中央處理單元（CPU）1112、主機介面1113、錯誤更正碼（ECC）電路1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112執行記憶體控制器1110的數據交換的總體控制操作，並且主機介面1113包括與記憶體系統1100連接的主機的數據交換協議。ECC電路1114檢測並且更正從記憶體裝置1120讀取的數據中包括的錯誤，而記憶體介面1115與記憶體裝置1120進行介面連接。記憶體控制器1110還可以包括用於存儲用於與主機進行介面連接的代碼數據的ROM等。
如上所述地配置的記憶體系統1100可以是記憶卡或固態硬碟（SSD），其中記憶體裝置1120與控制器1110結合。例如，當記憶體系統1100是SSD時，記憶體控制器1100可以通過各種介面協議中的一種與外部（例如，主機）通信，所述介面協議例如為通用串列匯流排（USB）協議、多媒體卡（MMC）協議、周邊組件互連（PCI）協議、快速PCI（PCI-E）協議、先進技術附件（ATA）協議、串列ATA（SATA）協議、平行ATA（PATA）協議、小型電腦系統介面（SCSI）協議、增強小磁盤介面（ESDI）協議和整合驅動電子裝置（IDE）協議。
圖36是示出根據本揭示內容的一個實施方式的計算系統的構造的方塊圖。
參照圖36，計算系統1200可以包括電連接到系統匯流排1260的CPU 1220、隨機存取記憶體（RAM）1230、用戶介面1240、調制解調器1250和記憶體系統1210。當計算系統1200是移動裝置時，還可以包括用於向計算系統1200提供操作電壓的電池，並且還可以包括應用晶片組、相機影像處理器（CIS）、移動D-RAM等。
記憶體系統1210可以由記憶體裝置1212和記憶體控制器1211構成。
記憶體裝置1212可以與參照圖35描述的記憶體裝置1120相同地構成。
根據一個實施方式，通過使用犧牲層和犧牲墊塊中的至少一個中包括的犧牲材料的厚度差，接觸部絕緣圖案可在目標位置處自行對準。因此，能夠提高製造製程的穩定性。
根據一個實施方式，支撐結構設置有導電閘極接觸部，從而能夠減小導電閘極接觸部和支撐結構佔據的面積。此外，在一個實施方式中，儘管在導電閘極接觸部的周邊沒有設置任何單獨的支撐結構，但是能夠通過在將要設置導電閘極接觸部的區域中預先形成的支撐結構來提高結構穩定性和製造製程的穩定性。
根據一個實施方式，儘管省略了設置在導電閘極接觸部的周邊的一些支撐結構，但是能夠提高製造製程的穩定性。因此，在一個實施方式中，能夠對應於支撐結構的省略面積增加導電閘極接觸部的面積。
10:水平源極層 20:記憶體單元陣列 30:周邊電路 101:第一下絕緣層 103A:多個下接觸部 103B:多個下虛設接觸部 104:第二下絕緣層 105A、105B、105C:第一半導體圖案 107:第一保護層 109:第二保護層 111A、111B、111C:第二半導體圖案 131:填充絕緣層 131A:第一填充絕緣層 131B:第二填充絕緣層 141:多個接觸部絕緣圖案 141A:第一接觸部絕緣圖案 141B:第二接觸部絕緣圖案 141L:接觸部絕緣層 150[1]:第一支撐結構 150[2]:第二支撐結構 151:記憶體層 151A:記憶體圖案 151B:第一虛設記憶體圖案 151C:第二虛設記憶體圖案 151P1:第一記憶體圖案 151P2:第二記憶體圖案 153A:單元通道層 155A:核心絕緣圖案 157:封蓋圖案 161:第二阻擋絕緣層 171:側壁絕緣層 173H:水平摻雜半導體圖案 173VC:導電垂直接觸部 181A:導電閘極接觸部 181B:虛設接觸部 191:第一上絕緣層 193A:位元線接觸部 193B:上接觸部 195:第二上絕緣層 200A:初步水平圖案 200B:初步接觸結構 200C:初步虛設結構 201:水平層 220:初步階梯式堆疊結構 221:第一材料層 223:第二材料層 225A、225B、225C:犧牲柱 227:第三材料層 229:第四材料層 231:第一凹陷區域 233:第二凹陷區域 241:犧牲墊塊層 241P:犧牲墊塊 261:第一上保護層 263:空隙 265:核心槽 271:第二上保護層 273:空隙 275:多個閘極區域 275L:下閘極區域 275U:上閘極區域 277:水平空間 283A:第一下凹陷區域 283B:第二下凹陷區域 283C:第三下凹陷區域 301:間隔圖案 303:第一犧牲墊塊 311:第一凹陷區域 313:第二凹陷區域 320:初步階梯式堆疊結構 331:第二犧牲墊塊 375:閘極區域 403A:下接觸部 410:蝕刻停止層 420:填充絕緣層 431:第一上保護層 433:空隙 441:接觸部絕緣層 443:內襯層 445:第二上保護層 451:空隙 1100:記憶體系統 1110:記憶體控制器 1111:靜態隨機存取記憶體（SRAM） 1112:中央處理單元（CPU） 1113:主機介面 1114:錯誤更正碼（ECC）電路 1115:記憶體介面 1120:記憶體裝置 1200:計算系統 1210:記憶體系統 1211:記憶體控制器 1212:記憶體裝置 1220:CPU 1230:隨機存取記憶體（RAM） 1240:用戶介面 1250:調制解調器 1260:系統匯流排 AR1:區域 BL、BL1、BL2:位元線 CH:通道結構 CB:基部 CE:邊緣部 CP:導電圖案 CAR:單元區域 CTR:接觸區域 CS1:第一記憶體單元串 CS2:第二記憶體單元串 CS3:第三記憶體單元串 CS4:第四記憶體單元串 CSL:公共源極圖案 CPL:單元插塞 DSI:汲極隔離狹縫 DSL1、DSL2:汲極選擇線 DST:汲極選擇電晶體 ER:延伸區域 H1A、H1B、H1C:第一初步孔 HB、HB’:接觸孔 HC:虛設孔 IL:層間絕緣層 MC:記憶體單元 OP1:第一開口 OP2:第二開口 OP3:第三開口 PB:頁緩衝器 RD:列解碼器 SC、SC’:犧牲層 SE、SE’:邊緣部 ST:階梯式堆疊結構 SI:狹縫 SD:源極驅動器 SSL:源極選擇線 SST:源極選擇電晶體 UI:上絕緣層 WL:字元線
[圖1]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的示意性構造的圖。
[圖2]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的一部分的平面圖。
[圖3A、圖3B和圖3C]是圖2所示的半導體記憶體裝置的截面圖。
[圖4]是圖3B所示的區域AR1的放大截面圖。
[圖5]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的截面圖。
[圖6]是圖5所示的區域AR2的放大截面圖。
[圖7A和圖7B]是示出根據本揭示內容的一個實施方式將下堆疊結構隔離成多個圖案的製程的截面圖。
[圖8A、圖8B、圖9A、圖9B、圖10A和圖10B]是示出根據本揭示內容的一個實施方式的形成初步階梯式堆疊結構的方法的截面圖。
[圖11A、圖11B、圖12A、圖12B、圖13A和圖13B]是示出根據本揭示內容的一個實施方式的形成接觸孔和虛設孔的方法的截面圖。
[圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A和圖17B]是示出根據本揭示內容的一個實施方式的形成犧牲墊塊和接觸部絕緣圖案的方法的截面圖。
[圖18]是示出根據本揭示內容的一個實施方式的形成通道孔的方法的截面圖。
[圖19A、圖19B、圖20A、圖20B、圖21、圖22A和圖22B]是示出根據本揭示內容的一個實施方式的形成初步記憶體圖案、通道結構、第一支撐結構和第二支撐結構的方法的截面圖。
[圖23A、圖23B、圖24A、圖24B、圖25A和圖25B]是示出根據本揭示內容的一個實施方式的形成阻擋絕緣層和導電圖案的方法的截面圖。
[圖26、圖27、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖31A、圖31B、圖32A和圖32B]是示出根據本揭示內容的一個實施方式的形成公共源極圖案、導電閘極接觸部和虛設接觸部的方法的截面圖。
[圖33A、圖33B、圖33C、圖33D、圖33E、圖33F、圖33G、圖33H、圖33I和圖33J]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的製造方法的截面圖。
[圖34A、圖34B、圖34C、圖34D、圖34E、圖34F、圖34G、圖34H、圖34I、圖34J、圖34K、圖34L、圖34M、圖34N和圖34O]是示出根據本揭示內容的一個實施方式的半導體記憶體裝置的製造方法的截面圖。
[圖35]是示出根據本揭示內容的一個實施方式的記憶體系統的構造的方塊圖。
[圖36]是示出根據本揭示內容的一個實施方式的計算系統的構造的方塊圖。
181A:導電閘極接觸部
181B:虛設接觸部
CAR:單元區域
CTR:接觸區域
DSI:汲極隔離狹縫
ER:延伸區域
ST:階梯式堆疊結構
SI:狹縫

Claims (42)

  1. 一種半導體記憶體裝置，所述半導體記憶體裝置包括： 第一導電閘極接觸部； 第一接觸部絕緣圖案，所述第一接觸部絕緣圖案圍繞所述第一導電閘極接觸部； 第一導電圖案，所述第一導電圖案圍繞所述第一接觸部絕緣圖案；以及 第二導電圖案，所述第二導電圖案設置在所述第一導電圖案上方，所述第二導電圖案圍繞所述第一導電閘極接觸部， 其中，所述第二導電圖案包括： 第一邊緣部，所述第一邊緣部與所述第一接觸部絕緣圖案重疊，所述第一邊緣部與所述第一導電閘極接觸部接觸；以及 第一基部，所述第一基部通過所述第一邊緣部與所述第一導電閘極接觸部間隔開，從所述第一邊緣部延伸遠離所述第一導電閘極接觸部，並且所述第一基部比所述第一邊緣部更厚。
  2. 根據請求項1所述的半導體記憶體裝置，其中，所述第一導電圖案包括： 第二基部，所述第二基部與所述第二導電圖案的所述第一邊緣部重疊，所述第二基部比所述第一邊緣部更厚；以及 第二邊緣部，所述第二邊緣部從所述第二基部延伸，所述第二邊緣部比所述第二基部更薄。
  3. 根據請求項2所述的半導體記憶體裝置，所述半導體記憶體裝置還包括第二導電閘極接觸部，所述第二導電閘極接觸部由所述第一導電圖案的所述第二邊緣部圍繞，所述第二導電閘極接觸部具有與所述第二邊緣部接觸的側壁。
  4. 根據請求項1所述的半導體記憶體裝置，所述半導體記憶體裝置還包括： 層間絕緣層，所述層間絕緣層位於所述第一導電圖案和所述第二導電圖案之間； 側壁絕緣層，所述側壁絕緣層沿著所述第一導電圖案、所述第二導電圖案和所述層間絕緣層的側壁延伸； 導電垂直接觸部，所述導電垂直接觸部位於所述側壁絕緣層上；以及 阻擋絕緣層，所述阻擋絕緣層沿著所述第一導電圖案和所述第二導電圖案中的每一個的表面延伸。
  5. 根據請求項4所述的半導體記憶體裝置，其中，所述阻擋絕緣層包括面向所述側壁絕緣層的第一開口和面向所述第一導電閘極接觸部的第二開口，並且 其中，所述第二開口比所述第一開口更窄。
  6. 根據請求項1所述的半導體記憶體裝置，所述半導體記憶體裝置還包括： 虛設接觸部，所述虛設接觸部貫穿所述第一導電圖案和所述第二導電圖案； 第二接觸部絕緣圖案，所述第二接觸部絕緣圖案設置在所述虛設接觸部與所述第一導電圖案和所述第二導電圖案中的至少一個之間；以及 上絕緣層，所述上絕緣層位於所述虛設接觸部的頂面上。
  7. 一種半導體記憶體裝置，所述半導體記憶體裝置包括： 水平摻雜半導體圖案； 階梯式堆疊結構，所述階梯式堆疊結構包括交替堆疊在所述水平摻雜半導體圖案上的多個層間絕緣層和多個導電圖案，所述階梯式堆疊結構包括與所述水平摻雜半導體圖案重疊的單元區域和從所述單元區域延伸的接觸區域； 單元通道層，所述單元通道層與所述水平摻雜半導體圖案接觸，所述單元通道層貫穿所述階梯式堆疊結構的所述單元區域； 多個導電閘極接觸部，所述多個導電閘極接觸部貫穿所述階梯式堆疊結構的所述接觸區域，所述多個導電閘極接觸部延伸到所述水平摻雜半導體圖案所設置在的高度；以及 保護層，所述保護層貫穿所述多個導電閘極接觸部中的每一個的側壁。
  8. 根據請求項7所述的半導體記憶體裝置，其中，所述多個導電閘極接觸部包括彼此間隔開的第一導電閘極接觸部和第二導電閘極接觸部，並且 其中，所述多個導電圖案包括： 第一導電圖案，所述第一導電圖案圍繞所述第一導電閘極接觸部和所述第二導電閘極接觸部；以及 第二導電圖案，所述第二導電圖案設置在所述第一導電圖案上方，所述第二導電圖案與所述第二導電閘極接觸部間隔開。
  9. 根據請求項8所述的半導體記憶體裝置，其中，所述第二導電圖案包括圍繞所述第一導電閘極接觸部的第一邊緣部和從所述第一邊緣部朝向所述單元通道層延伸的第一基部， 其中，所述第一導電圖案包括與所述第二導電圖案的所述第一邊緣部重疊並且圍繞所述第一導電閘極接觸部的第二基部，以及從所述第二基部延伸以圍繞所述第二導電閘極接觸部的第二邊緣部， 其中，所述第二導電圖案的所述第一邊緣部包括與所述第一導電閘極接觸部接觸的側壁，並且 其中，所述第一導電圖案的所述第二邊緣部包括與所述第二導電閘極接觸部接觸的側壁。
  10. 根據請求項9所述的半導體記憶體裝置，其中，所述第一邊緣部和所述第二邊緣部比所述第一基部和所述第二基部更薄。
  11. 根據請求項9所述的半導體記憶體裝置，其中，所述第一邊緣部和所述第二邊緣部比所述第一基部和所述第二基部更厚。
  12. 根據請求項9所述的半導體記憶體裝置，所述半導體記憶體裝置還包括設置在所述第一導電圖案和所述第一導電閘極接觸部之間的接觸部絕緣圖案。
  13. 根據請求項7所述的半導體記憶體裝置，所述半導體記憶體裝置還包括： 導電垂直接觸部，所述導電垂直接觸部從所述水平摻雜半導體圖案平行於所述單元通道層延伸； 側壁絕緣層，所述側壁絕緣層位於所述導電垂直接觸部和所述階梯式堆疊結構之間；以及 阻擋絕緣層，所述阻擋絕緣層沿著所述多個導電圖案中的每一個的表面延伸， 其中，所述阻擋絕緣層包括面對所述側壁絕緣層的第一開口和面對所述多個導電閘極接觸部中的對應導電閘極接觸部的第二開口。
  14. 根據請求項13所述的半導體記憶體裝置，其中，所述第二開口的寬度比所述第一開口的寬度更窄。
  15. 根據請求項13所述的半導體記憶體裝置，其中，所述第二開口的寬度比所述第一開口的寬度更寬。
  16. 根據請求項7所述的半導體記憶體裝置，其中，所述階梯式堆疊結構還包括從所述接觸區域延伸的延伸區域。
  17. 根據請求項16所述的半導體記憶體裝置，所述半導體記憶體裝置還包括： 多個上接觸部，所述多個上接觸部連接到所述多個導電閘極接觸部； 多條上線路，所述多條上線路連接到所述多個上接觸部； 多個虛設接觸部，所述多個虛設接觸部貫穿所述階梯式堆疊結構的所述延伸區域，所述多個虛設接觸部延伸到所述水平摻雜半導體圖案所設置在的高度；以及 上絕緣層，所述上絕緣層位於所述多個上接觸部之間和所述多條上線路之間，所述上絕緣層覆蓋所述多個虛設接觸部。
  18. 一種半導體記憶體裝置，所述半導體記憶體裝置包括： 階梯式堆疊結構，所述階梯式堆疊結構包括交替堆疊的多個層間絕緣層和多個導電圖案，所述階梯式堆疊結構包括單元區域和從所述單元區域延伸的接觸區域； 水平摻雜半導體圖案，所述水平摻雜半導體圖案設置在所述階梯式堆疊結構的所述單元區域下方； 下絕緣層，所述下絕緣層設置在所述階梯式堆疊結構的所述接觸區域下方，所述下絕緣層位於所述水平摻雜半導體圖案所設置在的高度處； 多個下接觸部，所述多個下接觸部貫穿所述下絕緣層； 單元通道層，所述單元通道層與所述水平摻雜半導體圖案接觸，所述單元通道層貫穿所述階梯式堆疊結構的所述單元區域；以及 多個導電閘極接觸部，所述多個導電閘極接觸部連接到所述多個下接觸部，所述多個導電閘極接觸部貫穿所述階梯式堆疊結構的所述接觸區域。
  19. 根據請求項18所述的半導體記憶體裝置，所述半導體記憶體裝置還包括： 第一保護層、水平層和第二保護層，所述第一保護層、所述水平層和所述第二保護層在所述多個下接觸部中的每一個和所述下絕緣層之間圍繞所述多個下接觸部中的每一個，所述第一保護層、所述水平層和所述第二保護層在所述多個層間絕緣層和所述多個導電圖案進行堆疊的方向上堆疊； 第一半導體圖案，所述第一半導體圖案設置在所述第一保護層下方，所述第一半導體圖案圍繞所述多個下接觸部中的每一個；以及 第二半導體圖案，所述第二半導體圖案設置在所述第二保護層上，所述第二半導體圖案圍繞所述多個下接觸部中的每一個。
  20. 根據請求項18所述的半導體記憶體裝置，其中，所述多個導電閘極接觸部包括彼此間隔開的第一導電閘極接觸部和第二導電閘極接觸部，並且 其中，所述多個導電圖案包括： 第一導電圖案，所述第一導電圖案圍繞所述第一導電閘極接觸部和所述第二導電閘極接觸部；以及 第二導電圖案，所述第二導電圖案設置在所述第一導電圖案上方，所述第二導電圖案與所述第二導電閘極接觸部間隔開。
  21. 根據請求項20所述的半導體記憶體裝置，其中，所述第二導電圖案包括圍繞所述第一導電閘極接觸部的第一邊緣部和從所述第一邊緣部朝向所述單元通道層延伸的第一基部， 其中，所述第一導電圖案包括與所述第二導電圖案的所述第一邊緣部重疊並且圍繞所述第一導電閘極接觸部的第二基部以及從所述第二基部延伸以圍繞所述第二導電閘極接觸部的第二邊緣部， 其中，所述第二導電圖案的所述第一邊緣部包括與所述第一導電閘極接觸部接觸的側壁，並且 其中，所述第一導電圖案的所述第二邊緣部包括與所述第二導電閘極接觸部接觸的側壁。
  22. 根據請求項21所述的半導體記憶體裝置，其中，所述第一邊緣部和所述第二邊緣部的厚度不同於所述第一基部和所述第二基部的厚度。
  23. 一種製造半導體記憶體裝置的方法，所述方法包括以下步驟： 形成初步階梯式堆疊結構，所述初步階梯式堆疊結構包括下層間絕緣層、中間層間絕緣層、上層間絕緣層、下犧牲層和上犧牲層，所述下犧牲層包括位於所述下層間絕緣層和所述中間層間絕緣層之間的下基部以及從所述下基部相對於所述中間層間絕緣層進一步突出到側部並且比所述下基部更薄的下邊緣部，所述上犧牲層包括位於所述中間層間絕緣層和所述上層間絕緣層之間的上基部以及從所述上基部相對於所述上層間絕緣層進一步突出到側部並且比所述上基部更薄的上邊緣部； 形成填充絕緣層，所述填充絕緣層覆蓋所述初步階梯式堆疊結構； 形成接觸孔，所述接觸孔貫穿所述填充絕緣層、所述上邊緣部、所述中間層間絕緣層、所述下基部和所述下層間絕緣層； 通過所述接觸孔利用犧牲墊塊替換所述上邊緣部； 通過所述接觸孔利用接觸部絕緣圖案替換所述下基部的一部分；以及 在所述接觸孔中形成由所述接觸部絕緣圖案和所述犧牲墊塊圍繞的支撐結構。
  24. 根據請求項23所述的方法，所述方法還包括以下步驟： 形成通道孔，所述通道孔貫穿所述上層間絕緣層、所述上基部、所述中間層間絕緣層、所述下基部和所述下層間絕緣層； 沿著所述通道孔的表面形成記憶體層； 沿著所述記憶體層的表面形成通道層；以及 利用核心絕緣圖案和所述核心絕緣圖案上的封蓋圖案填充所述通道孔的中央區域。
  25. 根據請求項24所述的方法，其中，所述支撐結構包括延伸到所述接觸孔的內部的所述記憶體層和所述通道層以及設置在所述接觸孔中的所述通道層上的虛設核心絕緣圖案。
  26. 根據請求項25所述的方法，所述方法還包括以下步驟： 形成覆蓋所述支撐結構和所述封蓋圖案的上保護層，以使得在所述接觸孔中限定空隙； 形成狹縫，所述狹縫貫穿所述上保護層、所述上層間絕緣層、所述上基部、所述中間層間絕緣層、所述下基部和所述下層間絕緣層； 去除所述下犧牲層、所述上犧牲層和所述犧牲墊塊，以暴露所述支撐結構和所述接觸部絕緣圖案； 沿著去除了所述下犧牲層的下閘極區域和去除了所述上犧牲層和所述犧牲墊塊的上閘極區域的表面形成阻擋絕緣層；以及 利用導電圖案填充所述下閘極區域和所述上閘極區域中的每一個的中央區域。
  27. 根據請求項26所述的方法，所述方法還包括以下步驟： 通過去除所述支撐結構來暴露所述接觸部絕緣圖案和所述阻擋絕緣層的一部分； 去除所述阻擋絕緣層的暴露部分，以暴露所述導電圖案的與所述接觸部絕緣圖案重疊的邊緣部；以及 利用導電閘極接觸部填充去除了所述支撐結構的區域，以與所述導電圖案的所述邊緣部接觸。
  28. 一種製造半導體記憶體裝置的方法，所述方法包括以下步驟： 形成其中水平層和保護層進行堆疊的下堆疊結構； 將所述下堆疊結構隔離成初步水平圖案和初步接觸結構； 通過在所述初步水平圖案和所述初步接觸結構上方堆疊下層間絕緣層、下犧牲層、中間層間絕緣層、上犧牲層和上層間絕緣層來形成初步階梯式堆疊結構； 形成貫穿所述初步階梯式堆疊結構的支撐結構，所述支撐結構延伸到所述初步接觸結構的內部； 利用導電圖案替換所述下犧牲層和所述上犧牲層中的每一個；以及 利用導電閘極接觸部替換所述初步接觸結構的所述水平層和所述支撐結構。
  29. 根據請求項28所述的方法，其中，所述下堆疊結構的所述保護層保留在所述導電閘極接觸部中。
  30. 根據請求項28所述的方法，其中，所述下犧牲層包括位於所述下層間絕緣層和所述中間層間絕緣層之間的下基部以及從所述下基部相對於所述中間層間絕緣層進一步突出到側部的下邊緣部，並且 其中，所述上犧牲層包括位於所述中間層間絕緣層和所述上層間絕緣層之間的上基部以及從所述上基部相對於所述上層間絕緣層進一步突出到側部的上邊緣部。
  31. 根據請求項30所述的方法，其中，所述下邊緣部被形成為比所述下基部更薄，並且所述上邊緣部被形成為比所述上基部更薄。
  32. 根據請求項31所述的方法，其中，形成所述支撐結構的步驟包括以下步驟： 形成接觸孔，所述接觸孔貫穿所述上邊緣部、所述中間層間絕緣層、所述下基部和所述下層間絕緣層； 通過所述接觸孔去除所述下基部的一部分和所述上邊緣部； 形成填充去除了所述上邊緣部的第一凹陷區域的犧牲墊塊； 形成填充去除了所述下基部的所述一部分的第二凹陷區域的接觸部絕緣圖案； 沿著所述接觸孔的側壁形成記憶體層，以覆蓋所述犧牲墊塊和所述接觸部絕緣圖案中的每一個的側壁； 沿著所述記憶體層的表面形成通道層；以及 在所述通道層上形成虛設核心絕緣圖案。
  33. 根據請求項32所述的方法，其中，利用所述導電圖案替換所述下犧牲層和所述上犧牲層中的每一個的步驟包括以下步驟： 形成覆蓋所述支撐結構的上保護層，以使得在所述接觸孔中限定空隙； 形成狹縫，所述狹縫貫穿所述上保護層、所述上層間絕緣層、所述上犧牲層的所述上基部、所述中間層間絕緣層、所述下犧牲層的所述下基部和所述下層間絕緣層； 通過所述狹縫去除所述下犧牲層、所述上犧牲層和所述犧牲墊塊，以暴露所述支撐結構和所述接觸部絕緣圖案； 沿著去除了所述下犧牲層的下閘極區域和去除了所述上犧牲層和所述犧牲墊塊的上閘極區域中的每一個的表面形成阻擋絕緣層；以及 利用第一導電材料填充所述下閘極區域和所述上閘極區域中的每一個的中央區域。
  34. 根據請求項33所述的方法，其中，利用所述導電閘極接觸部替換所述初步接觸結構的所述水平層和所述支撐結構的步驟包括以下步驟： 通過去除所述支撐結構來暴露所述接觸部絕緣圖案和所述阻擋絕緣層的一部分； 去除所述阻擋絕緣層的所述一部分以暴露所述導電圖案的與所述接觸部絕緣圖案重疊的邊緣部；以及 利用第二導電材料填充去除了所述支撐結構的區域，以與所述導電圖案的所述邊緣部接觸。
  35. 根據請求項30所述的方法，所述方法還包括以下步驟：在所述上邊緣部上形成第一犧牲墊塊。
  36. 根據請求項35所述的方法，其中，形成所述支撐結構的步驟包括以下步驟： 形成接觸孔，所述接觸孔貫穿所述第一犧牲墊塊、所述上邊緣部、所述中間層間絕緣層、所述上基部和所述下層間絕緣層； 通過所述接觸孔去除所述下基部的一部分、所述上邊緣部和所述第一犧牲墊塊； 形成填充去除了所述上邊緣部和所述第一犧牲墊塊的第一凹陷區域的第二犧牲墊塊； 形成填充去除了所述下基部的所述一部分的第二凹陷區域的接觸部絕緣圖案； 沿著所述接觸孔的側壁形成記憶體層，以覆蓋所述第二犧牲墊塊和所述接觸部絕緣圖案中的每一個的側壁； 沿著所述記憶體層的表面形成通道層；以及 在所述通道層上形成虛設核心絕緣圖案。
  37. 根據請求項36所述的方法，其中，利用所述導電圖案替換所述下犧牲層和所述上犧牲層中的每一個的步驟包括以下步驟： 形成覆蓋所述支撐結構的上保護層，以使得在所述接觸孔中限定空隙； 去除所述下犧牲層、所述上犧牲層和所述第二犧牲墊塊，以暴露所述支撐結構和所述接觸部絕緣圖案； 沿著去除了所述下犧牲層的下閘極區域和去除了所述上犧牲層和所述第二犧牲墊塊的上閘極區域中的每一個的表面形成阻擋絕緣層；以及 利用第一導電材料填充所述下閘極區域和所述上閘極區域中的每一個的中央區域。
  38. 根據請求項30所述的方法，所述方法還包括以下步驟： 形成通道孔，所述通道孔貫穿所述上層間絕緣層、所述上基部、所述中間層間絕緣層、所述下基部和所述下層間絕緣層，所述通道孔延伸到所述初步水平圖案的所述水平層的內部； 沿著所述通道孔的表面形成記憶體層； 沿著所述記憶體層的表面形成通道層； 利用核心絕緣圖案和所述核心絕緣圖案上的封蓋圖案填充所述通道孔的中央區域； 形成貫穿所述初步階梯式堆疊結構的狹縫，所述狹縫暴露所述初步水平圖案的所述水平層； 通過所述狹縫去除所述初步水平圖案的所述水平層以暴露所述記憶體層的一部分； 去除所述記憶體層的暴露部分以暴露所述通道層的一部分；以及 利用摻雜半導體層填充去除了所述水平層的區域，以與所述通道層接觸。
  39. 一種製造半導體記憶體裝置的方法，所述方法包括以下步驟： 形成其中水平層和保護層進行堆疊的下堆疊結構； 將所述下堆疊結構隔離成初步水平圖案和初步接觸結構； 形成貫穿所述初步接觸結構的下接觸部； 在包括所述初步水平圖案、所述初步接觸結構和所述下接觸部的下部結構上方形成包括交替堆疊的多個層間絕緣層和多個犧牲層的初步階梯式堆疊結構； 蝕刻所述初步階梯式堆疊結構，以形成貫穿所述初步階梯式堆疊結構的與所述水平層重疊的單元區域的狹縫以及貫穿所述初步階梯式堆疊結構的與所述下接觸部重疊的接觸區域的接觸孔； 形成設置在所述接觸孔中的支撐結構，所述支撐結構在所述層間絕緣層之間延伸； 利用導電圖案替換所述犧牲層中的每一個；以及 利用連接到所述下接觸部的導電閘極接觸部替換所述接觸孔中的所述支撐結構的一部分。
  40. 根據請求項39所述的方法，其中，所述多個犧牲層中的一個包括與所述下接觸部重疊的邊緣部以及從所述邊緣部朝向所述初步階梯式堆疊結構的所述單元區域延伸並且厚度不同於所述邊緣部的厚度的基部，並且 其中，所述接觸孔貫穿所述邊緣部。
  41. 根據請求項40所述的方法，其中，形成所述支撐結構的步驟包括以下步驟： 形成與所述初步階梯式堆疊結構的所述單元區域重疊的第一上保護層，以使得在所述狹縫中限定空隙； 通過所述接觸孔去除所述多個犧牲層中的下犧牲層的與所述邊緣部重疊的一部分和所述邊緣部； 利用犧牲墊塊填充去除了所述邊緣部的第一凹陷區域； 沿著所述接觸孔的側壁形成接觸部絕緣層，以填充去除了所述下犧牲層的所述一部分的第二凹陷區域；以及 在所述接觸部絕緣層上形成內襯層。
  42. 根據請求項41所述的方法，其中，利用所述導電圖案替換所述犧牲層中的每一個的步驟包括以下步驟： 形成與所述初步階梯式堆疊結構的所述接觸區域重疊的第二上保護層； 去除所述第一上保護層的一部分，以使得所述狹縫敞開； 通過所述狹縫去除所述多個犧牲層和所述犧牲墊塊；以及 利用導電材料填充去除了所述多個犧牲層和所述犧牲墊塊的區域中的每個。
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