CN115548026A - 半导体存储器装置和半导体存储器装置的制造方法 - Google Patents

半导体存储器装置和半导体存储器装置的制造方法 Download PDF

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Abstract

本公开提供一种半导体存储器装置和半导体存储器装置的制造方法。半导体存储器装置包括：贯穿阶梯式层叠结构的接触区域的导电栅极接触部，阶梯式层叠结构包括交替层叠的多个层间绝缘层和多个导电图案。

Description

半导体存储器装置和半导体存储器装置的制造方法
技术领域
本公开总体上涉及一种半导体存储器装置和一种半导体存储器装置的制造方法，更具体地涉及一种三维半导体存储器装置和一种三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。三维半导体存储器装置包括三维存储器单元阵列。
为了提高三维存储器单元阵列的集成度，可以增加存储器单元的层叠数量。随着存储器单元的层叠数量增加，三维半导体存储器装置的制造工艺可能变得复杂，并且三维半导体存储器装置的结构稳定性可能恶化。
发明内容
根据本公开的一个实施方式，提供一种半导体存储器装置，该半导体存储器装置包括：第一导电栅极接触部；第一接触部绝缘图案，该第一接触部绝缘图案围绕第一导电栅极接触部；第一导电图案，该第一导电图案围绕第一接触部绝缘图案；以及第二导电图案，该第二导电图案设置在第一导电图案上方，该第二导电图案围绕第一导电栅极接触部，其中，第二导电图案包括：第一边缘部，该第一边缘部与第一接触部绝缘图案交叠，第一边缘部与第一导电栅极接触部接触；以及第一基部，该第一基部通过第一边缘部与第一导电栅极接触部间隔开，从第一边缘部延伸远离第一导电栅极接触部，并且该第一基部比第一边缘部更厚。
根据本公开的另一实施方式，提供一种半导体存储器装置，该半导体存储器装置包括：水平掺杂半导体图案；阶梯式层叠结构，该阶梯式层叠结构包括交替层叠在水平掺杂半导体图案上的多个层间绝缘层和多个导电图案，该阶梯式层叠结构包括与水平掺杂半导体图案交叠的单元区域和从单元区域延伸的接触区域；单元沟道层，该单元沟道层与水平掺杂半导体图案接触，该单元沟道层贯穿阶梯式层叠结构的单元区域；多个导电栅极接触部，该多个导电栅极接触部贯穿阶梯式层叠结构的接触区域，该多个导电栅极接触部延伸到水平掺杂半导体图案所设置在的高度；以及保护层，该保护层贯穿导电栅极接触部中的每一个的侧壁。
根据本公开的又一实施方式，提供一种半导体存储器装置，该半导体存储器装置包括：阶梯式层叠结构，该阶梯式层叠结构包括交替层叠的多个层间绝缘层和多个导电图案，该阶梯式层叠结构包括单元区域和从单元区域延伸的接触区域；水平掺杂半导体图案，该水平掺杂半导体图案设置在阶梯式层叠结构的单元区域之下；下绝缘层，该下绝缘层设置在阶梯式层叠结构的接触区域之下，下绝缘层基本处于水平掺杂半导体图案所设置在的高度处；多个下接触部，该多个下接触部贯穿下绝缘层；单元沟道层，该单元沟道层与水平掺杂半导体图案接触，该单元沟道层贯穿阶梯式层叠结构的单元区域；以及多个导电栅极接触部，该多个导电栅极接触部连接到多个下接触部，该多个导电栅极接触部贯穿阶梯式层叠结构的接触区域。
根据本公开的又一实施方式，提供一种制造半导体存储器装置的方法，该方法包括以下步骤：形成初步阶梯式层叠结构，该初步阶梯式层叠结构包括下层间绝缘层、中间层间绝缘层、上层间绝缘层、下牺牲层和上牺牲层，该下牺牲层包括位于下层间绝缘层和中间层间绝缘层之间的下基部以及从下基部相对于中间层间绝缘层进一步突出到侧部并且比下基部更薄的下边缘部，该上牺牲层包括位于中间层间绝缘层和上层间绝缘层之间的上基部以及从上基部相对于上层间绝缘层进一步突出到侧部并且比上基部更薄的上边缘部；形成填充绝缘层，该填充绝缘层覆盖初步阶梯式层叠结构；形成接触孔，该接触孔贯穿填充绝缘层、上边缘部、中间层间绝缘层、下基部和下层间绝缘层；通过接触孔利用牺牲垫块替换上边缘部；通过接触孔利用接触部绝缘图案替换下基部的一部分；以及在接触孔中形成由接触部绝缘图案和牺牲垫块围绕的支撑结构。
根据本公开的又一实施方式，提供一种制造半导体存储器装置的方法，该方法包括以下步骤：形成其中水平层和保护层进行层叠的下层叠结构；将下层叠结构隔离成初步水平图案和初步接触结构；通过在初步水平图案和初步接触结构上方层叠下层间绝缘层、下牺牲层、中间层间绝缘层、上牺牲层和上层间绝缘层来形成初步阶梯式层叠结构；形成贯穿初步阶梯式层叠结构的支撑结构，该支撑结构延伸到初步接触结构的内部；利用导电图案替换下牺牲层和上牺牲层中的每一个；以及利用导电栅极接触部替换初步接触结构的水平层和支撑结构。
根据本公开的又一实施方式，提供一种制造半导体存储器装置的方法，该方法包括：形成其中水平层和保护层进行层叠的下层叠结构；将下层叠结构隔离成初步水平图案和初步接触结构；形成贯穿初步接触结构的下接触部；在包括初步水平图案、初步接触结构和下接触部的下部结构上方形成包括交替层叠的多个层间绝缘层和多个牺牲层的初步阶梯式层叠结构；蚀刻初步阶梯式层叠结构，以形成贯穿初步阶梯式层叠结构的与水平层交叠的单元区域的狭缝，以及贯穿初步阶梯式层叠结构的与下接触部交叠的接触区域的接触孔；形成设置在接触孔中的支撑结构，该支撑结构在层间绝缘层之间延伸；利用导电图案替换牺牲层中的每一个；以及利用连接到下接触部的导电栅极接触部替换接触孔中的支撑结构的一部分。
附图说明
图1是示出根据本公开的一个实施方式的半导体存储器装置的示意性构造的图。
图2是示出根据本公开的一个实施方式的半导体存储器装置的一部分的平面图。
图3A、图3B和图3C是图2所示的半导体存储器装置的截面图。
图4是图3B所示的区域AR1的放大截面图。
图5是示出根据本公开的一个实施方式的半导体存储器装置的截面图。
图6是图5所示的区域AR2的放大截面图。
图7A和图7B是示出根据本公开的一个实施方式将下层叠结构隔离成多个图案的工艺的截面图。
图8A、图8B、图9A、图9B、图10A和图10B是示出根据本公开的一个实施方式的形成初步阶梯式层叠结构的方法的截面图。
图11A、图11B、图12A、图12B、图13A和图13B是示出根据本公开的一个实施方式的形成接触孔和虚设孔的方法的截面图。
图14A、图14B、图15A、图15B、图16A、图16B、图17A和图17B是示出根据本公开的一个实施方式的形成牺牲垫块和接触部绝缘图案的方法的截面图。
图18是示出根据本公开的一个实施方式的形成沟道孔的方法的截面图。
图19A、图19B、图20A、图20B、图21、图22A和图22B是示出根据本公开的一个实施方式的形成初步存储器图案、沟道结构、第一支撑结构和第二支撑结构的方法的截面图。
图23A、图23B、图24A、图24B、图25A和图25B是示出根据本公开的一个实施方式的形成阻挡绝缘层和导电图案的方法的截面图。
图26、图27、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A和图32B是示出根据本公开的一个实施方式的形成公共源极图案、导电栅极接触部和虚设接触部的方法的截面图。
图33A、图33B、图33C、图33D、图33E、图33F、图33G、图33H、图33I和图33J是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。
图34A、图34B、图34C、图34D、图34E、图34F、图34G、图34H、图34I、图34J、图34K、图34L、图34M、图34N和图34O是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。
图35是示出根据本公开的一个实施方式的存储器系统的构造的框图。
图36是示出根据本公开的一个实施方式的计算系统的构造的框图。
具体实施方式
本文公开的具体的结构描述和功能描述仅仅是例示性的，用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式能够以各种形式实现，并且它们不应被解释为限于本文阐述的特定实施方式。
在下文中，术语“第一”和“第二”用于区分一个组件与另一个组件，而并不意在暗示部件的特定数量或顺序。这些术语可以用来描述各种组件，但是组件不受这些术语的限制。应当理解，当一个元件被称为“联接”或“连接”到另一个元件时，该一个元件能够直接联接或连接到该另一个元件，或者其间可以存在中间元件。相反，应当理解，当一个元件被称为“直接联接”或“直接连接”到另一个元件时，不存在中间元件。
实施方式提供了一种半导体存储器装置和一种半导体存储器装置的制造方法，其能够提高结构稳定性和制造工艺的稳定性。
图1是示出根据本公开的一个实施方式的半导体存储器装置的示意性构造的图。
参照图1，半导体存储器装置可以包括存储器单元阵列20和用于控制存储器单元阵列20的外围电路30。存储器单元阵列20可以设置在外围电路30上方。因此，在一个实施方式中，可以减小由存储器单元阵列20和外围电路30占据的基板的面积。
存储器单元阵列20可以包括多个存储块。每个存储块可以经由位线BL1或BL2、字线WL、源极选择线SSL、漏极选择线DSL1或DSL2以及公共源极图案CSL连接到外围电路30。
每个存储块可以包括多条位线。多条位线可以包括第一位线BL1和第二位线BL2。位线的数量不限于附图所示的数量。
多个存储器单元串可以并联(in parallel)连接到每条位线BL1或BL2。每个存储块可以包括并联连接到公共源极图案CSL的第一存储器单元串CS1、第二存储器单元串CS2、第三存储器单元串CS3和第四存储器单元串CS4。在一个实施方式中，第一存储器单元串CS1和第三存储器单元串CS3可以并联连接到第一位线BL1，并且第二存储器单元串CS2和第四存储器单元串CS4可以并联连接到第二位线BL2。连接到每条位线BL1或BL2的存储器单元串的数量和连接到公共源极图案CSL的存储器单元串的数量不限于附图中所示的数量。
第一存储器单元串CS1、第二存储器单元串CS2、第三存储器单元串CS3和第四存储器单元串CS4可以连接到多条字线WL。第一存储器单元串CS1、第二存储器单元串CS2、第三存储器单元串CS3和第四存储器单元串CS4可以共同连接到每条字线WL。
共同连接到每条字线WL的第一存储器单元串CS1、第二存储器单元串CS2、第三存储器单元串CS3和第四存储器单元串CS4可以分别地(dividedly)连接到彼此隔离的两条或更多条源极选择线，或者分别地连接到彼此隔离的两条或更多条漏极选择线。在一个实施方式中，第一存储器单元串CS1、第二存储器单元串CS2、第三存储器单元串CS3和第四存储器单元串CS4可以共同连接到源极选择线SSL。分别连接到第一位线BL1和第二位线BL2的第一存储器单元串CS1和第二存储器单元串CS2可以共同连接到第一漏极选择线DSL1，并且分别连接到第一位线BL1和第二位线BL2的第三存储器单元串CS3和第四存储器单元串CS4可以共同连接到第二漏极选择线DSL2。然而，本公开不限于此，并且存储器单元串、漏极选择线和源极选择线的连接结构可以是各种各样的。
每个存储器单元串CS1、CS2、CS3或CS4可以包括彼此串联连接的源极选择晶体管SST、漏极选择晶体管DST和多个存储器单元MC。每个存储器单元串CS1、CS2、CS3或CS4可以经由源极选择晶体管SST连接到公共源极图案CSL。每个存储器单元串CS1、CS2、CS3或CS4可以经由漏极选择晶体管DST连接到与其对应的位线BL1或BL2。多个存储器单元MC可以通过单元沟道层串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。
源极选择晶体管SST的栅极可以连接到源极选择线SSL。漏极选择晶体管DST的栅极可以连接到漏极选择线DSL1或DSL2。存储器单元MC的栅极可以连接到与其对应的字线WL。
外围电路30可以包括源极驱动器SD、页缓冲器PB和行解码器RD。
源极驱动器SD可以通过公共源极图案CSL连接到存储器单元阵列20。源极驱动器SD可以将存储器单元阵列20的操作所需的电压传输到公共源极图案CSL。
行解码器RD可以通过多条字线WL、源极选择线SSL以及第一漏极选择线DSL1和第二漏极选择线DSL2连接到存储器单元阵列20。行解码器RD可以被配置为响应于行地址信号将操作电压传输到多条字线WL、源极选择线SSL以及第一漏极选择线DSL1和第二漏极选择线DSL2。
页缓冲器PB可以通过第一位线BL1和第二位线BL2连接到存储器单元阵列20。页缓冲器PB可以根据向其输入的外部数据选择性地对第一位线BL1和第二位线BL2预充电，以将数据存储在存储器单元中。页缓冲器PB可以感测第一位线BL1和第二位线BL2的电流或电压，以从存储器单元MC读取数据。
源极驱动器SD、页缓冲器PB和行解码器RD可以通过互连件连接到多条字线WL、源极选择线SSL、第一漏极选择线DSL1和第二漏极选择线DSL2以及第一位线BL1和第二位线BL2。
图2是示出根据本公开的一个实施方式的半导体存储器装置的一部分的平面图。
参照图2，半导体存储器装置可以包括通过多个狭缝SI彼此隔离的多个阶梯式层叠结构ST。每个阶梯式层叠结构ST可以包括单元区域CAR、接触区域CTR和延伸区域ER。
阶梯式层叠结构ST的单元区域CAR可以由多个单元插塞CPL贯穿。多个单元插塞CPL可以在XYZ坐标系的XY平面上以之字形布置。多个单元插塞CPL的布置不限于此。每个单元插塞CPL可以在XYZ坐标系的Z轴方向上延伸。单元插塞CPL可以具有各种截面形状，包括圆形形状、椭圆形形状、多边形形状、正方形形状等。
阶梯式层叠结构ST的接触区域CTR可以从单元区域CAR延伸。阶梯式层叠结构ST的接触区域CTR可以由多个导电栅极接触部181A贯穿。每个导电栅极接触部181A可以在Z轴方向上延伸。导电栅极接触部181A可以具有各种截面形状，包括圆形形状、椭圆形形状、多边形形状、正方形形状等。导电栅极接触部181A可以形成为在XY平面上具有比单元插塞CPL的面积更宽的面积。
阶梯式层叠结构ST的延伸区域ER可以从接触区域CTR延伸。阶梯式层叠结构ST的延伸区域ER可以由多个虚设接触部181B贯穿。虚设接触部181B可以具有各种截面形状，包括圆形形状、椭圆形形状、多边形形状、正方形形状等。每个虚设接触部181B可以形成为在XY平面上具有比单元插塞CPL的面积更宽的面积。在一个实施方式中，虚设接触部181B可以形成为在XY平面上具有与导电栅极接触部181A的面积基本相等的面积。
至少一个漏极隔离狭缝DSI可以设置在彼此相邻的狭缝SI之间。图1所示的第一漏极选择线DSL1和第二漏极选择线DSL2可以通过漏极隔离狭缝DSI彼此隔离。漏极隔离狭缝DSI可以埋入阶梯式层叠结构ST。在Z轴方向上，漏极隔离狭缝DSI可以比狭缝SI更短。
图3A、图3B和图3C是图2所示的半导体存储器装置的截面图。图3A示出了沿着图2所示的线A-A’截取的阶梯式层叠结构ST的单元区域CAR的截面。图3B示出了沿着图2所示的线B-B’截取的阶梯式层叠结构ST的接触区域CTR的截面。图3C示出了沿着图2所示的线C-C’截取的阶梯式层叠结构ST的延伸区域ER的截面。
参照图3A至图3C，阶梯式层叠结构ST可以设置在第一下绝缘层101上，该第一下绝缘层101由多个下接触部103A和多个下虚设接触部103B贯穿。多个下接触部103A和多个下虚设接触部103B可以由各种导电材料形成。
半导体存储器装置可以包括位于第一下绝缘层101和阶梯式层叠结构ST之间的水平源极层10和第二下绝缘层104。
水平源极层10可以包括层叠在第一下绝缘层101上的第一半导体图案105A、水平掺杂半导体图案173H和第二半导体图案111A。第一半导体图案105A、水平掺杂半导体图案173H和第二半导体图案111A中的每一个可以包括n型杂质和p型杂质中的至少一种。在一个实施方式中，第一半导体图案105A、水平掺杂半导体图案173H和第二半导体图案111A中的每一个可以包括n型杂质。水平源极层10可以与阶梯式层叠结构ST的单元区域CAR交叠。
第二下绝缘层104可以设置在与水平源极层10的高度基本相等的高度处。在一个实施方式中，第二下绝缘层104设置在阶梯式层叠结构ST的接触区域CTR之下，在与水平掺杂半导体图案173H所设置在的高度基本相等的高度处。第二下绝缘层104可以设置在第一下绝缘层101与阶梯式层叠结构ST的接触区域CTR和延伸区域ER中的每一个之间。
单元插塞CPL可以延伸到水平源极层10的内部。在一个实施方式中，单元插塞CPL可以贯穿第二半导体图案111A和水平掺杂半导体图案173H，并且延伸到第一半导体图案105A的内部。单元插塞CPL可以包括沟道结构CH和围绕沟道结构CH的存储器图案151A。
水平掺杂半导体图案173H可以贯穿存储器图案151A以与沟道结构CH接触。存储器图案151A可以通过水平掺杂半导体图案173H而被隔离成第一存储器图案151P1和第二存储器图案151P2。第一存储器图案151P1可以设置在沟道结构CH和阶梯式层叠结构ST之间。第二存储器图案151P2可以设置在沟道结构CH和第一半导体图案105A之间。
在一个实施方式中，存储器图案151A可以包括隧道绝缘层、数据存储层和第一阻挡绝缘层。隧道绝缘层可以沿着沟道结构CH的表面延伸，并且包括电荷能够隧穿的绝缘材料。数据存储层可以沿着沟道结构CH的表面延伸，并且使隧道绝缘层插置其间。数据存储层可以包括能够存储使用福勒-诺德海姆隧穿改变的数据的材料层。在一个实施方式中，数据存储层可以包括其中能够捕获电荷的氮化物层。然而，本公开不限于此，并且数据存储层可以包括相变材料、纳米点等。第一阻挡绝缘层可以沿着沟道结构CH的表面延伸，并且使隧道绝缘层和数据存储层插置其间。第一阻挡绝缘层可以包括能够阻挡电荷移动的绝缘材料。
沟道结构CH可以包括单元沟道层153A、芯绝缘图案155A和封盖图案157。单元沟道层153A用作存储器单元串的沟道。单元沟道层153A可以连接到水平源极层10的水平掺杂半导体图案173H。
单元沟道层153A可以设置在存储器图案151A上。单元沟道层153A可以由半导体材料形成。例如，单元沟道层153A可以包括硅。芯绝缘图案155A和封盖图案157可以填充沟道结构CH的中央区域。芯绝缘图案155A可以包括氧化物。封盖图案157可以设置在芯绝缘图案155A上，并且包括由单元沟道层153A的上端围绕的侧壁。封盖图案157可以包括掺杂半导体层，该掺杂半导体层包括n型杂质和p型杂质中的至少一种。
阶梯式层叠结构ST可以包括在Z轴方向上交替层叠的多个层间绝缘层IL和多个导电图案CP。
多个导电图案CP可以用作如图1所示的源极选择线SSL、多条字线WL和漏极选择线DSL1或DSL2。在一个实施方式中，多个导电图案CP中的最下层可以用作图1所示的源极选择线SSL，多个导电图案CP中的最上层可以用作图1所示的漏极选择线DSL1或DSL2，并且多个导电图案CP中的位于最下层和最上层之间的多个中间层可以用作图1所示的多条字线WL。
多个导电图案CP从阶梯式层叠结构ST的单元区域CAR朝向接触区域CTR和延伸区域ER延伸。多个接触图案CP可以在接触区域CTR和延伸区域ER中形成阶梯结构。为此，多个导电图案CP可以随着其在接触区域CTR和延伸区域ER中更靠近第二下绝缘层104而延伸为具有更长的长度。在一个实施方式中，多个导电图案CP可以随着其在接触区域CTR和延伸区域ER中更靠近第二下绝缘层104而延伸为在X轴方向上具有更长的长度。
每个导电图案CP可以包括边缘部CE和从边缘部CE延伸的基部CB。多个导电图案CP的多个边缘部CE可以在接触区域CTR和延伸区域ER中形成阶梯结构。多个接触图案CP的多个基部CB可以从多个边缘部CE延伸到单元区域CAR，以围绕单元插塞CPL。
阶梯式层叠结构ST可以由填充绝缘层131覆盖。填充绝缘层131可以包括第一填充绝缘层131A和位于第一填充绝缘层131A上的第二填充绝缘层131B。第一填充绝缘层131A可以与阶梯式层叠结构ST的接触区域CTR和延伸区域ER交叠，以覆盖多个导电图案CP的多个边缘部CE。第二填充绝缘层131B可以延伸以覆盖阶梯式层叠结构ST的单元区域CAR、接触区域CTR和延伸区域ER。填充绝缘层131可以由单元插塞CPL和狭缝SI贯穿。
填充绝缘层131和多个边缘部CE可以由多个导电栅极接触部181A和多个虚设接触部181B贯穿。多个导电栅极接触部181A可以分别贯穿接触区域CTR中的多个边缘部CE，并且多个虚设接触部181B可以分别贯穿延伸区域ER中的多个边缘部CE。导电栅极接触部181A和虚设接触部181B中的每一个可以由多个导电图案CP中的至少一个和多个层间绝缘层IL中的至少一个围绕。多个导电栅极接触部181A和多个虚设接触部181B中的至少一个可以贯穿多个导电图案CP中的至少一个的基部CB。
多个导电栅极接触部181A和多个虚设接触部181B不仅可以与多个导电图案CP的多个基部CB间隔开，而且还可以通过多个接触部绝缘图案141与多个导电图案CP绝缘。多个接触部绝缘图案141可以包括第一接触部绝缘图案141A和第二接触部绝缘图案141B。第一接触部绝缘图案141A可以设置在导电栅极接触部181A和导电图案CP的基部CB之间。第一接触部绝缘图案141A可以围绕与其对应的导电栅极接触部181A的侧壁。第二接触部绝缘图案141B可以设置在虚设接触部181B和导电图案CP的基部CB之间。第二接触部绝缘图案141B可以围绕与其对应的虚设接触部181B。
多个导电栅极接触部181A和多个虚设接触部181B可以延伸到水平源极层10所设置在的高度。例如，多个导电栅极接触部181A和多个虚设接触部181B可以延伸以贯穿第二下绝缘层104。可以在导电栅极接触部181A的侧壁和虚设接触部181B的侧壁处限定填充有保护层的至少一个凹槽。在一个实施方式中，半导体存储器装置可以包括第一保护层107和第二保护层109，其在水平源极层10和第二下绝缘层104所设置在的高度在Z轴方向上彼此间隔开。第一保护层107和第二保护层109可以贯穿导电栅极接触部181A的侧壁或贯穿虚设接触部181B的侧壁。第一保护层107和第二保护层109中的每一个可以围绕与其对应的导电栅极接触部181A或虚设接触部181B的侧壁。
可以利用侧壁绝缘层171和导电垂直接触部173VC填充狭缝SI。侧壁绝缘层171可以沿着多个导电图案CP和多个层间绝缘层IL的侧壁延伸。狭缝SI和侧壁绝缘层171可以延伸以贯穿第二半导体图案111A。导电垂直接触部173VC可以设置在侧壁绝缘层171上，并且设置在狭缝SI的中央区域中。导电垂直接触部173VC不仅可以与多个导电图案CP间隔开，而且还可以通过侧壁绝缘层171与多个导电图案CP绝缘。导电垂直接触部173VC可以从水平掺杂半导体图案173H在Z轴方向上延伸以平行于单元沟道层153A。在一个实施方式中，导电垂直接触部173VC可以与水平掺杂半导体图案173H集成，并且与水平掺杂半导体图案173H由相同的材料形成。然而，本公开的实施方式不限于此。在另一个实施方式中，导电垂直接触部173VC可以包括与水平掺杂半导体图案173H的导电材料不同的导电材料。例如，导电垂直接触部173VC可以包括金属。导电垂直接触部173VC和水平掺杂半导体图案173H可以用作图1所示的公共源极图案CSL。
半导体存储器装置可以包括沿着每个导电图案CP的表面延伸的第二阻挡绝缘层161。第二阻挡绝缘层161可以包括介电常数高于存储器图案151A的第一阻挡绝缘层的介电常数的绝缘材料。在一个实施方式中，第一阻挡绝缘层可以包括氧化硅，并且第二阻挡绝缘层161可以包括诸如氧化铝的金属氧化物。
第二阻挡绝缘层161可以包括面向侧壁绝缘层171的第一开口OP1、面向每个导电栅极接触部181A的第二开口OP2和面向每个虚设接触部181B的第三开口OP3。导电图案CP可以通过第一开口OP1与侧壁绝缘层171接触。导电图案CP可以通过第二开口OP2与与其对应的导电栅极接触部181A接触。导电图案CP可以通过第三开口OP3与与其对应的虚设接触部181B接触。
每个导电栅极接触部181A可以与与其对应的边缘部CE接触并且由与其对应的边缘部CE围绕。每个虚设接触部181B可以与与其对应的边缘部CE接触并且由与其对应的边缘部CE围绕。导电图案CP的基部CB可以比导电图案CP的边缘部CE更厚。因此，第二开口OP2和第三开口OP3中的每一个在Z轴方向上的宽度可以比第一开口OP1在Z轴方向上的宽度更窄。
填充绝缘层131可以由上绝缘层UI覆盖。上绝缘层UI可以包括填充绝缘层131上方的第一上绝缘层191和第一上绝缘层191上方的第二上绝缘层195。
单元插塞CPL的封盖图案157可以经由位线接触部193A连接到位线BL。位线BL可以设置在第二上绝缘层195所设置在的高度处。也就是说，位线BL可以设置在第一上绝缘层191上。位线接触部193A可以贯穿第一上绝缘层191，并且将封盖图案157和位线BL彼此连接。
多个导电栅极接触部181A可以经由多个上接触部193B连接到多条上线路UL。第一上绝缘层191可以填充在多个上接触部193B之间。第二上绝缘层195可以填充在多条上线路UL之间。多条上线路UL、多个上接触部193B、多个导电栅极接触部181A和多个下接触部103A可以用作用于将多个导电图案CP连接到图1所示的行解码器RD的互连件。
多个下虚设接触部103B和多个虚设接触部181B可以保留为未电连接到图1所示的外围电路30的浮置图案。为此，多个虚设接触部181B的顶面可以由上绝缘层UI覆盖。
根据本公开的实施方式，接触区域CTR和延伸区域ER形成为彼此相似的结构，因此，能够通过使用用于提供接触区域CTR的制造工艺来执行用于提供延伸区域ER的制造工艺。因此，根据本公开的实施方式，能够简化半导体存储器装置的制造工艺。
图4是图3B所示的区域AR1的放大截面图。
参照图4，多个导电栅极接触部181A可以包括由相对较大数量的导电图案CP围绕的第一导电栅极接触部A1和由相对较少数量的导电图案CP围绕的第二导电栅极接触部A2。第一导电栅极接触部A1和第二导电栅极接触部A2可以彼此间隔开。
多个导电图案CP可以包括设置在相对更低部分的第一导电图案CP1和设置在相对更高部分的第二导电图案CP2。也就是说，第二导电图案CP2可以设置在第一导电图案CP1上方。多个层间绝缘层IL中的一个可以设置在第一导电图案CP1和第二导电图案CP2之间。
第一导电图案CP1和第二导电图案CP2可以彼此平行延伸以围绕第一导电栅极接触部A1。第一接触部绝缘图案141A可以设置在第一导电栅极接触部A1和第一导电图案CP1之间。第一导电图案CP1可以通过第一接触部绝缘图案141A与第一导电栅极接触部A1绝缘。第一导电图案CP1可以延伸以围绕第二导电栅极接触部A2。
第二阻挡绝缘层161可以围绕第一接触部绝缘图案141A的侧壁。第二阻挡绝缘层161可以沿着第一导电图案CP1和第二导电图案CP2中的每一个的面对第一填充绝缘层131A的表面延伸，并且沿着第一导电图案CP1和第二导电图案CP2中的每一个的面对层间绝缘层IL的表面延伸。第二阻挡绝缘层161的第二开口OP2可以在第一导电图案CP1所设置在的高度和第二导电图案CP2所设置在的高度中的每一个处对齐。第一导电图案CP1和第二导电图案CP2中的每一个的边缘部CE可以通过第二开口OP2与与其对应的导电栅极接触部181A接触。
例如，第二导电图案CP2可以包括与第一导电栅极接触部A1接触的第一边缘部E1和从第一边缘部E1延伸的第一基部B1。第一导电图案CP1可以包括与第二导电栅极接触部A2接触的第二边缘部E2和从第二边缘部E2延伸的第二基部B2。如参照图3A至图3C所述，第一边缘部E1和第二边缘部E2中的每一个的厚度D2可以小于第一基部B1和第二基部B2中的每一个的厚度D1。
第二导电图案CP2的第一边缘部E1可以与第一接触部绝缘图案141A交叠。第一边缘部E1可以围绕第一导电栅极接触部A1。第一填充绝缘层131A可以插置在第二导电图案CP2的第一边缘部E1和第二导电栅极接触部A2之间。
多个第一接触部绝缘图案141A中与第一边缘部E1交叠的第一接触部绝缘图案141A可以由第一导电图案CP1的第二基部B2围绕。第二导电栅极接触部A2可以与与第一边缘部E1交叠的第一接触部绝缘图案141A间隔开。第二导电栅极接触部A2可以具有与第一导电图案CP1的第二边缘部E2接触的侧壁。第二边缘部E2可以从第二基部B2延伸，并且围绕第二导电栅极接触部A2。
图5是示出根据本公开的一个实施方式的半导体存储器装置的截面图。更具体地，图5是示出阶梯式层叠结构的变型实施方式的截面图。图5示出了根据本公开的一个实施方式的阶梯式层叠结构ST’的接触区域CTR’。图5所示的接触区域CTR’可以从图3A所示的单元区域CAR延伸。虽然图中未示出，但是从图5所示的接触区域CTR’延伸的阶梯式层叠结构ST’的延伸区域可以形成为与图5所示的接触区域CTR’的结构相似的结构。图6是图5所示的区域AR2的放大截面图。在下文中，为了简化描述，将省略与图3A至图3C和图4中所示的描述重叠的描述。
参照图5和图6，第二下绝缘层104可以设置在由多个下接触部103A贯穿的第一下绝缘层101上。第二下绝缘层104可以由分别连接到多个下接触部103A的多个导电栅极接触部181A’贯穿。多个导电栅极接触部181A’可以贯穿阶梯式层叠结构ST’。第一保护层107和第二保护层109可以埋入每个导电栅极接触部181A’。
阶梯式层叠结构ST’的多个导电图案CP’和多个层间绝缘层IL可以在Z轴方向上交替设置。每个导电图案CP’可以包括边缘部CE’和从边缘部CE’延伸的基部CB。多个导电图案CP’的多个边缘部CE’可以在接触区域CTR’中形成阶梯结构。基部CB可以通过如图3A所示的第二阻挡绝缘层161的第一开口OP1与侧壁绝缘层171接触，并且边缘部CE’可以通过如图5和图6所示的第二阻挡绝缘层161的第二开口OP2’与与其对应的导电栅极接触部181A’接触。边缘部CE’的厚度D2’可以大于基部CB的厚度D1。此外，图5和图6所示的第二开口OP2’在Z轴方向上的宽度可以进一步大于图3A所示的第一开口在Z轴方向上的宽度。
多个导电图案CP’的多个边缘部CE’可以与多个层间绝缘层IL的侧壁间隔开。填充绝缘层131的第一填充绝缘层131A可以在在相同高度处彼此相邻的层间绝缘层IL和边缘部CE’之间延伸。
每个导电栅极接触部181A’可以在Z轴方向上延伸，以贯穿阶梯式层叠结构ST’、第一填充绝缘层131A和第二填充绝缘层131B。导电图案CP’的边缘部CE’可以围绕与其对应的导电栅极接触部181A’。
接触部绝缘图案141可以与导电图案CP’的边缘部CE’交叠，并且由设置在导电图案CP’的边缘部CE’之下的另一个导电图案CP’的基部CB围绕。导电栅极接触部181A’可以通过接触部绝缘图案141与基部CB绝缘。
在下文中，将描述根据本公开实施方式的半导体存储器装置的制造方法。
图7A和图7B是示出根据本公开的一个实施方式将下层叠结构隔离成多个图案的工艺的截面图。
参照图7A和图7B，下层叠结构可以包括第一保护层107、位于第一保护层107上的水平层201和位于水平层201上的第二保护层109。
在形成下层叠结构之前，可以执行形成由多个下接触部103A和多个下虚设接触部103B贯穿的第一下绝缘层101的工艺以及在第一下绝缘层101上层叠第一半导体层的工艺。尽管图中未示出，但是第一下绝缘层101可以形成在包括图1所示的源极驱动器SD、页缓冲器PB和行解码器RD的外围电路结构上。第一半导体层是用于多个第一半导体图案105A、105B和105C的层，并且可以包括n型杂质和p型杂质中的至少一种。在一个实施方式中，第一半导体层可以包括n型杂质。
下层叠结构的第一保护层107、水平层201和第二保护层109可以层叠在第一半导体层上。可以从相对于第一保护层107和第二保护层109具有蚀刻选择性的材料中选择水平层201。第一保护层107和第二保护层109可以包括相同的材料。在一个实施方式中，第一保护层107和第二保护层109可以包括氧化硅，并且水平层201可以包括未掺杂硅。
在形成下层叠结构之后，可以在第二保护层109上形成第二半导体层。第二半导体层是用于多个第二半导体图案111A、111B和111C的层，并且可以是未掺杂半导体层或者包括n型杂质和p型杂质中的至少一种的掺杂半导体层。在一个实施方式中，第二半导体层可以包括n型杂质。
随后，可以通过使用光刻工艺的蚀刻工艺来蚀刻第二半导体层、下层叠结构和第一半导体层。因此，可以将第二半导体层隔离成多个第二半导体图案111A、111B和111C。此外，可以将下层叠结构隔离成初步水平图案200A、多个初步接触结构200B和多个初步虚设结构200C。此外，可以将第一半导体层隔离成多个第一半导体图案105A、105B和105C。多个第一半导体图案105A、105B和105C可以分别与初步水平图案200A、多个初步接触结构200B和多个初步虚设结构200C交叠。初步水平图案200A可以与第一下绝缘层101交叠。多个初步接触结构200B可以分别与多个下接触部103A交叠。多个初步虚设结构200C可以分别与多个下虚设接触部103B交叠。多个第二半导体图案111A、111B和111C可以分别与初步水平图案200A、多个初步接触结构200B和多个初步虚设结构200C交叠。
图8A、图8B、图9A、图9B、图10A和图10B是示出根据本公开的一个实施方式的形成初步阶梯式层叠结构的方法的截面图。
参照图8A和图8B，第二下绝缘层104可以填充在多个第一半导体图案105A、105B和105C之间的空间中。第二下绝缘层104可以填充在初步水平图案200A、多个初步接触结构200B和多个初步虚设结构200C之间以及多个第二半导体图案111A、111B和111C之间。
随后，多个第一材料层221和多个第二材料层223可以在第二下绝缘层104和多个第二半导体图案111A、111B和111C上沿着Z轴方向交替层叠。
随后，可以形成贯穿多个第一材料层221和多个第二材料层223并且延伸到多个第一半导体图案105A、105B和105C的内部的多个第一初步孔H1A、H1B和H1C。多个第一初步孔H1A、H1B和H1C可以包括第一初步沟道孔H1A、多个第一初步接触孔H1B和多个第一初步虚设孔H1C。第一初步沟道孔H1A可以贯穿第二半导体图案111A和初步水平图案200A，并且延伸到第一半导体图案105A的内部。每个第一初步接触孔H1B可以贯穿与其对应的第二半导体图案111B和与其对应的初步接触结构200B，并且延伸到与其对应的第一半导体图案105B的内部。每个第一初步虚设孔H1C可以贯穿与其对应的第二半导体图案111C和与其对应的初步虚设结构200C，并且延伸到与其对应的第一半导体图案105C的内部。第一初步接触孔H1B的宽度W2和第一初步虚设孔H1C的宽度W3中的每一个可以形成为比第一初步沟道孔H1A的宽度W1更宽。第一初步接触孔H1B的宽度W2和第一初步虚设孔H1C的宽度W3可以彼此相同或不同。
当执行用于形成多个第一初步孔H1A、H1B和H1C的蚀刻工艺时，多个第一半导体图案105A、105B和105C可以用作蚀刻停止层。
随后，可以利用多个牺牲柱225A、225B和225C分别填充第一初步孔H1A、H1B和H1C。多个牺牲柱225A、225B和225C可以包括第一牺牲柱225A、多个第二牺牲柱225B和多个第三牺牲柱225C。第一牺牲柱225A可以填充第一初步沟道孔H1A。每个第二牺牲柱225B可以填充与其对应的第一初步接触孔H1B。每个第三牺牲柱225C可以填充与其对应的第一初步虚设孔H1C。
参照图9A和图9B，多个第三材料层227和多个第四材料层229可以在多个第一材料层221和多个第二材料层223的层叠结构以及多个牺牲柱225A、225B和225C上沿着Z轴方向交替层叠。
多个第三材料层227和多个第四材料层229的层叠结构中的最下面的第三材料层227可以与多个第一材料层221和多个第二材料层223的层叠结构中的最上面的第一材料层221接触。多个第三材料层227可以由与多个第二材料层223相同的材料构成，并且多个第四材料层229可以由与多个第一材料层221相同的材料构成。
多个第一材料层221和多个第四材料层229可以由用于层间绝缘层的绝缘材料构成。多个第二材料层223和多个第三材料层227可以由相对于多个第一材料层221和多个第四材料层229具有蚀刻选择性的材料构成。在一个实施方式中，多个第二材料层223和多个第三材料层227可以包括氮化硅。多个牺牲柱225A、225B和225C可以由相对于多个第一材料层221、多个第二材料层223、多个第三材料层227和多个第四材料层229具有蚀刻选择性的材料构成。在一个实施方式中，多个牺牲柱225A、225B和225C可以包括诸如钨的金属。
参照图10A和图10B，可以蚀刻多个第一材料层221、多个第二材料层223、多个第三材料层227和多个第四材料层229，从而限定初步阶梯式层叠结构220。初步阶梯式层叠结构220可以由在Z轴方向上交替设置的多个层间绝缘层IL和多个牺牲层SC构成。多个层间绝缘层IL可以由多个剩余的第一材料层221和多个剩余的第四材料层229构成。多个牺牲层SC可以由多个剩余的第二材料层223和多个剩余的第三材料层227构成。多个层间绝缘层IL和多个牺牲层SC中的每一个可以具有在XY平面上延伸的板形形状。
初步阶梯式层叠结构220可以包括单元区域CAR、从单元区域CAR延伸的接触区域CTR以及从接触区域CTR延伸的延伸区域ER。初步阶梯式层叠结构220可以在接触区域CTR和延伸区域ER中形成阶梯结构。为此，可以将多个牺牲层SC图案化为在接触区域CTR和延伸区域ER中随着更靠近第二下绝缘层104而具有更长的长度。在一个实施方式中，多个牺牲层SC可以在接触区域CTR和延伸区域ER中随着更靠近第二下绝缘层104而在X轴方向上具有更长的长度。
每个牺牲层SC可以包括基部SB和从基部SB延伸的边缘部SE。基部SB可以设置在沿着Z轴方向彼此相邻的层间绝缘层IL之间，并且边缘部的顶面可以敞开(opened)。
多个牺牲层SC的多个基部SB可以与单元区域CAR中的初步水平图案200A交叠。
多个牺牲层SC的多个边缘部SE可以在接触区域CTR和延伸区域ER中形成阶梯结构。例如，多个层间绝缘层IL可以包括在Z轴方向上层叠的下层间绝缘层LIL、中间层间绝缘层MIL和上层间绝缘层UIL。多个牺牲层SC可以包括位于下层间绝缘层LIL和中间层间绝缘层MIL之间的下牺牲层LSC以及位于中间层间绝缘层MIL和上层间绝缘层UIL之间的上牺牲层USC。下牺牲层LSC可以包括位于下层间绝缘层LIL和中间层间绝缘层MIL之间的下基部LB，以及从下基部LB相对于中间层间绝缘层MIL进一步突出到侧部的下边缘部LE。上牺牲层USC可以包括位于中间层间绝缘层MIL和上层间绝缘层UIL之间的上基部UB以及从上基部UB相对于上层间绝缘层UIL进一步突出到侧部的上边缘部UE。
第一牺牲柱225A可以埋入初步阶梯式层叠结构220的单元区域CAR。多个边缘部SE中的一些可以与多个第二牺牲柱225B和多个第三牺牲柱225C中的一些交叠，并且多个第二牺牲柱225B和多个第三牺牲柱225C中的其它一些可以相对于多个边缘部SE中的其它一些在Z轴方向上进一步突出。
随后，可以蚀刻多个边缘部SE中的每一个的一部分，使得多个边缘部SE具有比多个基部SB的厚度D11更薄的厚度D22。因此，上边缘部UE和下边缘部LE中的每一个可以具有比上基部UB和下基部LB中的每一个更薄的厚度。
图11A、图11B、图12A、图12B、图13A和图13B是示出根据本公开的一个实施方式的形成接触孔和虚设孔的方法的截面图。
参照图11A和图11B，填充绝缘层131可以形成在初步阶梯式层叠结构220上方。填充绝缘层131可以包括覆盖初步阶梯式层叠结构220的接触区域CTR和延伸区域ER的第一填充绝缘层131A以及位于第一填充绝缘层131A上的第二填充绝缘层131B。第一填充绝缘层131A的表面可以基本平坦化。第二填充绝缘层131B可以延伸以覆盖初步阶梯式层叠结构220的单元区域CAR。
参照图12A和图12B，可以蚀刻与多个第二牺牲柱225B和多个第三牺牲柱225C交叠的填充绝缘层131和初步阶梯式层叠结构220。因此，可以形成暴露多个第二牺牲柱225B和多个第三牺牲柱225C的多个第二初步接触孔H2B和多个第二初步虚设孔H2C。
每个第二初步接触孔H2B可以贯穿与与其对应的第二牺牲柱225B交叠的填充绝缘层131和初步阶梯式层叠结构200的接触区域CTR。每个第二初步虚设孔H2C可以贯穿与与其对应的第三牺牲柱225C交叠的填充绝缘层131和初步阶梯式层叠结构220的延伸区域ER。第二初步接触孔H2B的宽度可以等于或不同于第二初步虚设孔H2C的宽度。第二初步接触孔H2B和第二初步虚设孔H2C中的每一个的宽度可以形成为大于第一初步沟道孔H1A的宽度。
参照图13A和图13B，可以通过多个第二初步接触孔H2B和多个第二初步虚设孔H2C而去除图12A和图12B所示的多个第二牺牲柱225B和多个第三牺牲柱225C。因此，多个第一初步接触孔H1B和多个第一初步虚设孔H1C可以敞开。多个第一初步接触孔H1B可以分别连接到多个第二初步接触孔H2B，因此，可以限定多个接触孔HB。多个第一初步虚设孔H1C可以连接到多个第二初步虚设孔H2C，因此，可以限定多个虚设孔HC。
多个牺牲层SC的多个边缘部SE可以分别由多个接触孔HB和多个虚设孔HC贯穿。每个接触孔HB可以贯穿初步阶梯式层叠结构220的接触区域CTR、与其对应的第二半导体图案111B和与其对应的初步接触结构200B，并且延伸到与其对应的第一半导体图案105B的内部。每个虚设孔HC可以贯穿初步阶梯式层叠结构220的延伸区域ER、与其对应的第二半导体图案111C和与其对应的初步虚设结构200C，并且延伸到与其对应的第一半导体图案105C的内部。接触孔HB的宽度可以等于或不同于虚设孔HC的宽度WC。
在下文中，将更详细地描述贯穿基于多个接触孔HB中的参考孔R参照图10A限定的上牺牲层USC、中间层间绝缘层MIL、下牺牲层LSC和下层间绝缘层LIL的接触孔的结构。参考孔R可以与上层间绝缘层UIL间隔开。参考孔R可以贯穿上牺牲层USC的上边缘部UE和下牺牲层LSC的下基部LB。
图14A、图14B、图15A、图15B、图16A、图16B、图17A和图17B是示出根据本公开的一个实施方式的形成牺牲垫块(sacrificial pad)和接触部绝缘图案的方法的截面图。
参照图14A和图14B，可以通过接触孔HB和虚设孔HC而去除图13A和图13B所示的多个牺牲层SC的多个边缘部SE。因此，可以在去除了多个边缘部SE的区域中限定多个第一凹陷区域231。在去除多个边缘部SE时，可以通过接触孔HB和虚设孔HC蚀刻多个基部SB。因此，可以在去除了多个基部SB的区域中限定多个第二凹陷区域233。由于边缘部SE和基部SB之间的厚度差，可以将第一凹陷区域231限定为在Z轴方向上比第二凹陷区域233更窄。
参照图15A和图15B，可以沿着第一凹陷区域231、第二凹陷区域233、接触孔HB和虚设孔HC的表面形成牺牲垫块层241。牺牲垫块层241可以沿着填充绝缘层131的表面延伸。
牺牲垫块层241可以由与多个牺牲层SC相同的材料形成。牺牲垫块层241可以填充具有相对较窄宽度的多个第一凹陷区域231。牺牲垫块层241可以沿着多个第二凹陷区域233的表面延伸。具有相对较宽宽度的第二凹陷区域233没有被牺牲垫块层241完全填充，而是可以使第二凹陷区域233的中央区域敞开。
参照图16A和图16B，可以蚀刻图15A和图15B所示的牺牲垫块层241以将其隔离成多个牺牲垫块241P。每个牺牲垫块241P可以保留在与其对应的第一凹陷区域231中。可以通过牺牲垫块层241的蚀刻工艺使多个第二凹陷区域233敞开。
参照图17A和图17B，可以通过接触孔HB和虚设孔HC利用多个接触部绝缘图案141分别填充多个第二凹陷区域233。多个接触部绝缘图案141可以包括相对于多个牺牲层SC和多个牺牲垫块241P具有蚀刻选择性的材料。
如上所述，图13A和图13B所示的牺牲层SC的边缘部SE可以利用图17A和图17B所示的牺牲垫块241P替换，并且图13A和图13B所示的牺牲层SC的基部SB的一部分可以利用接触部绝缘图案141替换。接触部绝缘图案141可以通过使用图13A和图13B中所示的牺牲层SC的基部SB与边缘部SE之间的厚度差而在目标位置处自动对准。更具体地，接触部绝缘图案141可以自动对准以与牺牲垫块241P交叠。此外，接触部绝缘图案141可以在层间绝缘层IL之间自动对准。此外，接触部绝缘图案141可以在牺牲层SC的基部SB的面向接触孔HB和虚设孔HC中的每一个的侧壁上自动对准。
图18是示出根据本公开的一个实施方式的形成沟道孔的方法的截面图。
参照图18，可以蚀刻与图17A所示的第一牺牲柱225A交叠的填充绝缘层131和初步阶梯式层叠结构220的单元区域CAR。因此，可以形成暴露图17A所示的第一牺牲柱225A的第二初步沟道孔H2A。
随后，可以通过第二初步沟道孔H2A来去除图17A所示的第一牺牲柱225A。因此，可以使第一初步沟道孔H1A敞开。第二初步沟道孔H2A可以连接到第一初步沟道孔H1A，因此，可以限定沟道孔HA。沟道孔HA不仅可以贯穿多个牺牲层SC的多个基部SB和多个层间绝缘层IL，而且还可以贯穿与其对应的第二半导体图案111A。此外，沟道孔HA可以贯穿初步水平图案200A，并且延伸到与其对应的第一半导体图案105A的内部。沟道孔HA的宽度WA可以比图17B所示的接触孔HB的宽度WB和虚设孔的宽度WC更窄。
图19A、图19B、图20A、图20B、图21、图22A和图22B是示出根据本公开的一个实施方式的形成初步存储器图案、沟道结构、第一支撑结构和第二支撑结构的方法的截面图。
参照图19A和图19B，存储器层151可以沿着沟道孔HA、多个接触孔HB和多个虚设孔HC中的每一个的表面形成。第一阻挡绝缘层、数据存储层和隧道绝缘层可以顺序层叠，从而形成存储器层151。接触部绝缘图案141的侧壁和牺牲垫块241P的侧壁可以由存储器层151覆盖。
随后，可以沿着存储器层151的表面形成沟道层153。沟道孔HA、多个接触孔HB和多个虚设孔HC中的每一个的中央区域没有被沟道层153完全填充，而是可以使中央区域的一部分敞开。
随后，可以执行在沟道层153的表面上形成绝缘材料的工艺和平坦化绝缘材料以暴露沟道层153的工艺。因此，可以将绝缘材料隔离成沟道孔HA中的初步芯绝缘图案155PA、多个接触孔HB中的多个第一虚设芯绝缘图案155B和多个虚设孔HC中的多个第二虚设芯绝缘图案155C。沟道孔HA的中央区域可以由初步芯绝缘图案155填充。因为接触孔HB形成为比沟道孔HA更宽，所以接触孔HB的中央区域没有被第一虚设芯绝缘图案155B完全填充，而是可以使中央区域的一部分敞开。由于虚设孔HC形成为比沟道孔HA更宽，所以虚设孔HC的中央区域没有被第二虚设芯绝缘图案155C完全填充，而是可以使中央区域的一部分敞开。
参照图20A和图20B，第一上保护层261可以形成在沟道层153上。可以通过使用具有低台阶覆盖率的沉积工艺形成第一上保护层261，从而可以在接触孔HB和虚设孔HC中的每一个的中央区域中限定空隙263。在一个实施方式中，可以通过等离子体增强化学气相沉积(PECVD)形成第一上保护层261。例如，可以通过等离子体增强原硅酸四乙酯(PETEOS)形成第一上保护层261。本公开实施方式不限于此。
参照图21，可以去除第一上保护层261的与初步阶梯式层叠结构220的单元区域CAR交叠的部分。为此，对初步阶梯式层叠结构220的单元区域CAR开口并且遮挡初步阶梯式层叠结构220的接触区域CTR和延伸区域的掩模图案(未示出)可以用作蚀刻屏障。因此，可以暴露图20A所示的初步芯绝缘图案155PA的一部分。随后，可以去除初步芯绝缘图案的暴露部分，从而限定芯绝缘图案155A和芯槽265。可以在形成芯绝缘图案155A之后去除掩模图案。
贯穿初步阶梯式层叠结构220的接触区域CTR的第一虚设芯绝缘图案155B和图20B中所示的贯穿初步阶梯式层叠结构220的延伸区域ER的第二虚设芯绝缘图案155C可以由第一上保护层保护。
参照图22A和图22B，可以形成封盖图案157来填充图21所示的芯槽265。形成封盖图案157的工艺可以包括用掺杂半导体材料填充图21所示的芯槽265的工艺，以及平坦化掺杂半导体材料以暴露填充绝缘层131的工艺。通过平坦化去除图21所示的第一上保护层261，从而可以使接触孔HB和虚设孔HC中的每一个的中央区域敞开。
通过平坦化，可以将图21所示的沟道层153隔离成单元沟道层153A、多个第一虚设沟道层153B和多个第二虚设沟道层153C。通过平坦化，可以将图21所示的存储器层151隔离成存储器图案151A、多个第一虚设存储器图案151B和多个第二虚设存储器图案151C。
通过上述工艺，可以用存储器图案151A和沟道结构CH填充沟道孔HA。沟道结构CH可以包括单元沟道层153A、芯绝缘图案155A和封盖图案157。此外，可以在接触孔HB中形成第一支撑结构150[1]。第一支撑结构150[1]可以包括第一虚设存储器图案151B、第一虚设沟道层153B和第一虚设芯绝缘图案155B。此外，可以在虚设孔HC中形成第二支撑结构150[2]。第二支撑结构150[2]可以包括第二虚设存储器图案151C、第二虚设沟道层153C和第二虚设芯绝缘图案155C。
第一支撑结构150[1]可以贯穿初步阶梯式层叠结构220的接触区域CTR，并且延伸到与其对应的初步接触结构200B的内部。第二支撑结构150[2]可以贯穿初步阶梯式层叠结构220的延伸区域ER，并且延伸到与其对应的初步虚设结构200C的内部。第一支撑结构150[1]和第二支撑结构150[2]中的每一个可以由接触部绝缘图案141和牺牲垫块241P围绕。通过使用形成存储器图案151A和沟道结构CH的工艺来形成第一支撑结构150[1]和第二支撑结构150[2]，从而能够简化半导体存储器装置的制造工艺。
图23A、图23B、图24A、图24B、图25A和图25B是示出根据本公开的一个实施方式的形成阻挡绝缘层和导电图案的方法的截面图。
参照图23A和图23B，可以在填充绝缘层131上方形成第二上保护层271。可以通过具有低台阶覆盖率的沉积工艺形成第二上保护层271，从而可以在接触孔HB和虚设孔HC中的每一个的中央区域中限定空隙273。第二上保护层271可以覆盖沟道结构CH、存储器图案151A、第一支撑结构150[1]和第二支撑结构150[2]。
参照图24A和图24B，可以在图23A所示的初步阶梯式层叠结构220的单元区域CAR中蚀刻多个层间绝缘层IL和多个牺牲层SC，从而形成第一初步狭缝SI1。随后，可以通过第一初步狭缝SI1选择性地去除图23A和图23B所示的多个牺牲层SC和多个牺牲垫块241P。因此，可以使多个栅极区域275敞开。每个栅极区域275可以被限定在沿着Z轴方向彼此相邻的层间绝缘层IL之间，并且在沿着Z轴方向彼此相邻的填充绝缘层131和层间绝缘层IL之间延伸。可以通过多个栅极区域275来暴露接触部绝缘图案141、第一支撑结构150[1]和第二支撑结构150[2]。
多个栅极区域275可以包括上栅极区域275U和下栅极区域275L。上栅极区域275U可以限定在去除了图23A所示的上牺牲层USC和与其高度相同的牺牲垫块241P的区域中，并且下栅极区域275L可以限定在去除了图23A所示的下牺牲层LSC和与其高度相同的牺牲垫块241P的区域中。
参照图25A和图25B，可以沿着图24A和图24B所示的栅极区域275的表面形成第二阻挡绝缘层161。第二阻挡绝缘层161可以具有面向第一初步狭缝SI1的第一开口OP1。第二阻挡绝缘层161可以沿着第一支撑结构150[1]和第二支撑结构150[2]中的每一个的侧壁延伸。第二阻挡绝缘层161可以沿着接触部绝缘图案141的侧壁延伸。
随后，栅极区域275的通过第二阻挡绝缘层161敞开的中央区域可以由第一导电材料填充。第一导电材料可以通过第一开口OP1引入图24A和图24B所示的栅极区域275。随后，可以去除第一初步狭缝SI1中的第一导电材料，从而形成设置在多个栅极区域275中并且在Z轴方向上彼此隔离的多个导电图案CP。多个导电图案CP可以包括图24A所示的上栅极区域275U中的上导电图案UCP和图24A所示的下栅极区域275L中的下导电图案LCP。
每个导电图案CP可以包括基部CB和厚度比基部CB的厚度更薄的边缘部CE。基部CB可以围绕沟道结构CH和存储器图案151A。边缘部CE可以围绕与其对应的第一支撑结构150[1]和第二支撑结构150[2]。
通过第一支撑结构150[1]和第二支撑结构150[2]，能够稳定地保持在Z轴方向上彼此相邻的层间绝缘层IL之间的间隙。
图26、图27、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A和图32B是示出根据本公开的一个实施方式的形成公共源极图案、导电栅极接触部和虚设接触部的方法的截面图。
参照图26，可以形成连接到第一初步狭缝SI1的第二初步狭缝SI2。第二初步狭缝SI2可以延伸以贯穿第二半导体图案111A。可以通过彼此连接的第一初步狭缝SI1和第二初步狭缝SI2限定狭缝SI。
参照图27，可以在狭缝SI的侧壁上形成侧壁绝缘层171。在蚀刻侧壁绝缘层171以暴露狭缝SI的底面时，可以去除图26所示的初步水平图案200A的第二保护层109的一部分。因此，可以暴露图26所示的初步水平图案200A的水平层201。
随后，可以通过狭缝SI选择性地去除图26所示的初步水平图案200A的水平层201。因此，可以暴露图26所示的初步水平图案200A的第一保护层107和第二保护层109。随后，可以经由去除了初步水平图案200A的区域去除存储器图案151A的一部分，从而暴露单元沟道层153A。
在去除存储器图案151A的一部分时，可以去除图26所示的初步水平图案200A的第一保护层107和第二保护层109。因此，可以暴露第一半导体图案105A和第二半导体图案111A。
通过上述工艺，可以使第一半导体图案105A和第二半导体图案111A之间的水平空间277敞开。此外，存储器图案151A可以通过水平空间277而被隔离成第一存储器图案151P1和第二存储器图案151P2。
参照图28A和图28B，可以形成掺杂半导体层173以填充图27所示的水平空间277和狭缝SI。掺杂半导体层173可以包括n型杂质。掺杂半导体层173可以延伸以与第二上保护层271交叠，并且与单元沟道层153A接触。
参照图29A和图29B，可以去除图28A和图28B所示的掺杂半导体层173的在第一支撑结构150[1]和第二支撑结构150[2]上方的部分以及第二上保护层271的一部分。为此，可以在单元区域CAR中遮挡掺杂半导体层173，并且可以将暴露接触区域CTR和延伸区域ER中的掺杂半导体层173的掩模图案(未示出)用作蚀刻屏障。可以蚀刻掺杂半导体层173和第二上保护层271，从而暴露图28A和图28B所示的第一支撑结构150[1]和第二支撑结构150[2]。可以在蚀刻掺杂半导体层173和第二上保护层271之后去除掩模图案。
随后，可以去除图28A和图28B所示的第一支撑结构150[1]和第二支撑结构150[2]。因此，可以使接触孔HB和虚设孔HC敞开。可以通过接触孔HB和虚设孔HC暴露第二阻挡绝缘层161和接触部绝缘图案141。
图30A是图29A所示的区域AR3的放大截面图。
参照图30A，当去除图28A所示的第一支撑结构105[1]时，可以通过接触孔HB暴露第二阻挡绝缘层161和接触部绝缘图案141。
虽然未在放大截面图中示出，但是当去除图28B所示的第二支撑结构150[2]时，可以通过图29B所示的虚设孔HC暴露第二阻挡绝缘层161和接触部绝缘图案141。
图30B示出在参照图29A、图29B和图30A描述的工艺之后继续进行的后续工艺的一个实施方式。
参照图30B，可以通过接触孔HB去除第二阻挡绝缘层161的暴露部分。因此，可以限定第二开口OP2。可以通过第二开口OP2暴露导电图案CP的边缘部CE。
尽管未在放大截面图中示出，但是可以通过图29B所示的虚设孔HC去除第二阻挡绝缘层161的暴露部分。因此，可以如图31B所示地限定第三开口OP3，并且可以通过第三开口OP3暴露导电图案CP的对应于第三开口OP3的边缘部CE。
尽管去除了第二阻挡绝缘层161的一部分，但是接触部绝缘图案141可以保留为与导电图案CP的边缘部CE交叠。
参照图31A和图31B，可以通过接触孔HB和虚设孔HC去除图29A所示的初步接触结构200B的水平层201和图29B所示的初步虚设结构200C的水平层201。此外，可以去除与图29A所示的初步接触结构200B交叠的第一半导体图案105B和第二半导体图案111B，以及与图29B所示的初步虚设结构200C交叠的第一半导体图案105C和第二半导体图案111C。
可以在去除了图29A和图29B所示的第一半导体图案105B和105C中的每一个的区域中限定第一下凹陷区域283A，可以在去除了图29A和图29B所示的水平层201的区域中限定第二下凹陷区域283B，并且可以在去除了图29A和图29B所示的第二半导体图案111B和111C中的每一个的区域中限定第三下凹陷区域283C。在去除图29A和图29B所示的第一半导体图案105B和105C、水平层201以及第二半导体图案111B和111C时，可以去除掺杂半导体层173的设置在第二上保护层271上方的部分。
第一保护层107和第二保护层109可以保留在第一下凹陷区域283A、第二下凹陷区域283B和第三下凹陷区域283C之间的边界处。
参照图32A和图32B，可以利用第二导电材料填充图31A和图31B所示的接触孔HB、虚设孔HC、第一下凹陷区域283A、第二下凹陷区域283B和第三下凹陷区域283C。随后，可以蚀刻第二导电材料，使得填充绝缘层131暴露。因此，可以限定导电栅极接触部181A和虚设接触部181B。
可以通过用于形成导电栅极接触部181A和虚设接触部181B平坦化工艺来平坦化图31A所示的掺杂半导体层173。因此，图31A所示的掺杂半导体层173可以保留为公共源极图案CSL。公共源极图案CSL可以包括水平掺杂半导体图案173H和导电垂直接触部173VC。水平掺杂半导体图案173H可以与沟道结构CH的单元沟道层153A接触，并且设置在第一掺杂半导体图案105A和第二掺杂半导体图案111A之间。导电垂直接触部173VC可以从水平掺杂半导体图案173H在Z轴方向上延伸。导电垂直接触部173VC可以通过侧壁绝缘层171与多个导电图案CP绝缘。
导电栅极接触部181A不仅可以填充图31A所示的接触孔HB，而且还可以填充连接到图31A所示的接触孔HB的第一下凹陷区域283A、第二下凹陷区域283B和第三下凹陷区域283C。导电栅极接触部181A可以通过第二开口OP2与与其对应的导电图案CP的边缘部CE接触。导电图案CP的基部CB可以通过剩余的接触部绝缘图案141与导电栅极接触部181A间隔开。
虚设接触部181B不仅可以填充图31B所示的虚设孔HC，而且还可以填充连接到图31B所示的虚设孔HC的第一下凹陷区域283A、第二下凹陷区域283B和第三下凹陷区域283C。虚设接触部181B可以通过第三开口OP3与与其对应的导电图案CP的边缘部CE接触。导电图案CP的基部CB可以通过剩余的接触部绝缘图案141与虚设接触部181B间隔开。
在利用导电栅极接触部181A替换图28A所示的第一支撑结构150[1]和图29A所示的初步接触结构200B的水平层201，以及利用虚设接触部181B替换图28B所示的第二支撑结构150[2]和图29A所示的初步虚设结构200C的水平层201的工艺中，第一保护层107和第二保护层109并未去除，而是可以保留。
随后，可以执行用于形成图3A、图3B和图3C所示的上绝缘层UI、位线接触部193A、上接触部193B、位线BL和上线路UL的后续工艺。
图33A至图33J是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。图33A至图33J是示出形成牺牲垫块的工艺的变型实施方式的截面图。图33A至图33J示出了初步阶梯式层叠结构320的接触区域CTR’。虽然图中未示出，但是初步阶梯式层叠结构320可以包括从接触区域CTR’延伸的延伸区域，并且用于延伸区域的工艺可以与将在后面描述的用于接触区域CTR’的工艺类似地执行。
参照图33A，可以形成由如参照图7A和图7B所述的多个下接触部103A贯穿的第一下绝缘层101、多个初步接触结构200B和第二下绝缘层104。
随后，如参照图8A、图8B、图9A、图9B、图10A和图10B所述，在第二下绝缘层104上方形成初步阶梯式层叠结构320。初步阶梯式层叠结构320可以由交替设置在第二下绝缘层104上方的多个层间绝缘层IL和多个牺牲层SC’构成。多个牺牲柱225B可以埋入初步阶梯式层叠结构320的接触区域CTR’的一部分。多个牺牲柱225B可以延伸到多个初步接触结构200B中的每一个的内部。
可以将多个牺牲层SC’图案化为在接触区域CTR’中随着更加靠近第二下绝缘层104而具有更长的朝向侧部长度。每个牺牲层SC’可以包括基部SB’和从基部SB’延伸的边缘部SE’。基部SB’可以设置在沿着Z轴方向彼此相邻的层间绝缘层IL之间，并且边缘部SE’的顶面可以敞开。多个牺牲层SC’的多个边缘部SE’可以在接触区域CTR’中形成阶梯结构。牺牲层SC’可以由相对于层间绝缘层IL具有蚀刻选择性的材料构成。
随后，可以形成间隔图案301。间隔图案301可以设置在构成初步阶梯式层叠结构320的台阶中的每一个的边缘部SE’和层间绝缘层IL的侧壁上。间隔图案301可以由相对于牺牲层SC’具有蚀刻选择性的材料构成。多个边缘部SE’中的每一个可以包括与其顶部上的间隔图案301交叠的区域和不与间隔图案301交叠但被暴露的区域。
例如，多个层间绝缘层IL可以包括在Z轴方向上层叠的下层间绝缘层LIL、中间层间绝缘层MIL和上层间绝缘层UIL。多个牺牲层SC’可以包括位于下层间绝缘层LIL和中间层间绝缘层MIL之间的下牺牲层LSC’以及位于中间层间绝缘层MIL和上层间绝缘层UIL之间的上牺牲层USC’。下牺牲层LSC’可以包括位于下层间绝缘层LIL和中间层间绝缘层MIL之间的下基部LB’以及从下基部LB’相对于中间层间绝缘层MIL朝向侧部进一步突出的下边缘部LE’。上牺牲层USC’可以包括位于中间层间绝缘层MIL和上层间绝缘层UIL之间的上基部UB’以及从上基部UB’相对于上层间绝缘层UIL朝向侧部进一步突出的上边缘部UE’。多个间隔图案中的至少一个可以设置在下边缘部LE’上。下边缘部LE’的顶面的一部分可以与间隔图案301交叠，并且下边缘部LE’的顶面的另一部分不与间隔图案301交叠而是可以被暴露。与下边缘部LE’的顶面的一部分交叠的间隔图案301可以沿着中间层间绝缘层MIL的侧壁和上边缘部UE’的侧壁延伸。
参照图33B，第一牺牲垫块303可以分别形成在多个边缘部SE’上。第一牺牲垫块303可以由与牺牲层SC’相同的材料构成。
第一牺牲垫块303可以与牺牲层SC’的边缘部SE’的顶面的由间隔图案301暴露的部分交叠。第一牺牲垫块303可以通过间隔图案301与牺牲层SC’间隔开。
形成第一牺牲垫块303的工艺不限于上述示例，并且可以是各种各样的。
参照图33C，可以去除图33B所示的间隔图案301。随后，如参照图11A和图11B所述，可以形成第一填充绝缘层131A。第一填充绝缘层131A可以覆盖初步阶梯式层叠结构320，并且包括填充去除了图33B所示的间隔图案301的区域的突出部分131P。然而，本公开不限于此。在一个实施方式中，可以保留由绝缘材料构成的间隔图案301，并且第一填充绝缘层131A可以覆盖保留的间隔图案301。
参照图33D，如参照图11A和图11B所述，可以在第一填充绝缘层131A上形成第二填充绝缘层131B。因此，可以在初步阶梯式层叠结构320上方形成包括第一填充绝缘层131A和第二填充绝缘层131B的填充绝缘层131。
随后，可以蚀刻与图33C所示的多个牺牲柱225B交叠的填充绝缘层131和初步阶梯式层叠结构320。随后，可以去除图33C所示的多个牺牲柱225B。因此，可以形成多个接触孔HB’。
多个牺牲层SC’的多个边缘部SE’可以分别由多个接触孔HB’贯穿。每个接触孔HB’可以贯穿初步阶梯结构320的接触区域CTR’以及与其对应的第二半导体图案111B和初步接触结构200B，并且延伸到与其对应的第一半导体图案105B的内部。第一牺牲垫块303可以分别由多个接触孔HB’贯穿。
如参照图13A所述，多个接触孔HB’中的参考孔R’可以与上层间绝缘层UIL间隔开，并且贯穿中间层间绝缘层MIL、上牺牲层USC’、下牺牲层LSC’和下层间绝缘层LIL。例如，参考孔R’可以贯穿上牺牲层USC’的上边缘部UE’和下牺牲层LSC’的下基部LB’。
参照图33E，可以通过多个接触孔HB’去除图33D所示的多个牺牲层SC’的多个边缘部SE’和多个第一牺牲垫块303。因此，可以限定多个第一凹陷区域311。在去除图33D所示的多个第一牺牲垫块303和多个边缘部SE’时，可以通过多个接触孔HB’蚀刻多个基部SB’。因此，可以在去除了多个基部SB’的区域中限定多个第二凹陷区域313。由于第一牺牲垫块303的去除，可以将第一凹陷区域311限定为在Z轴方向上比第二凹陷区域313具有更宽的宽度。
参照图33F，可以沿着第一凹陷区域311、第二凹陷区域313和接触孔HB’的表面形成接触部绝缘层141L。接触部绝缘层141L可以沿着填充绝缘层131的表面延伸。接触部绝缘层141L可以由相对于牺牲层SC’具有蚀刻选择性的材料形成。
接触部绝缘层141L可以填充具有相对较窄宽度的第二凹陷区域313。具有相对较宽宽度的第一凹陷区域311没有被接触部绝缘层141L完全填充，而是可以使第一凹陷区域311的中央区域敞开。
参照图33G，可以蚀刻图33F所示的接触部绝缘层141L以将其隔离成多个接触部绝缘图案141。每个接触部绝缘图案141可以保留在与其对应的第二凹陷区域313中。多个第一凹陷区域311可以通过蚀刻接触部绝缘层141L的工艺而敞开。
参照图33H，可以通过多个接触孔HB’利用多个第二牺牲垫块331分别填充多个第一凹陷区域311。第二牺牲垫块331可以由与牺牲层SC’相同的材料形成。第二牺牲垫块331可以在Z轴方向上形成为比牺牲层SC’更厚。
如上所述，可以利用接触部绝缘图案141替换图33D所示的牺牲层SC’的基部SB’的一部分，并且可以利用第二牺牲垫块331替换图33D所示的牺牲层SC’的边缘部SE’和第一牺牲垫块303。接触部绝缘图案141可以通过图33D所示的牺牲层SC’的边缘部SE’和第一牺牲垫块303的总厚度与牺牲层SC’的基部SB’的厚度之间的差异而在目标位置处自动对准。
参照图33I，通过使用上面参照图19A、图19B、图20A、图20B、图21、图22A和图22B描述的工艺，可以在接触孔HB’中形成支撑结构150[1]。支撑结构150[1]可以包括虚设存储器图案151B、虚设沟道层153B和虚设芯绝缘图案155B。
随后，如参照图23A和图23B所述，可以在填充绝缘层131上方形成上保护层271，从而能够在接触孔HB’中限定空隙273。
参照图33J，可以通过使用参照图24A和图24B描述的工艺来去除图33I所示的多个牺牲层SC’和多个第二牺牲垫块331。因此，可以使多个栅极区域375敞开。
随后，可以执行参照图25A、图25B、图26、图27、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A和图32B描述的工艺。
图34A至图34O是示出根据本公开的一个实施方式的半导体存储器装置的制造方法的截面图。图34A至图34O示出了半导体存储器装置的部分区域的制造方法，所述区域对应于栅极层叠结构的单元区域CAR”和接触区域CTR”。虽然在下面的附图中没有示出，但是栅极层叠结构可以包括如参照图2描述的延伸区域，并且延伸区域中的制造工艺可以与将在后面描述的接触区域CTR”中的制造工艺类似地执行。在下文中，将省略与图7A至图32B所示的组件相同的组件的重叠描述。
参照图34A，可以在第一下绝缘层101上层叠第一半导体层、下层叠结构和第二半导体层。如参照图7A和图7B所述，下层叠结构可以包括第一保护层107、位于第一保护层107上的水平层201和位于水平层201上的第二保护层109。
随后，如参照图7A和图7B所述，可以蚀刻第二半导体层、下层叠结构和第一半导体层。因此，可以将第一半导体层隔离成与第一下绝缘层101交叠的多个第一半导体图案105A和105B。可以将第二半导体层隔离成分别与多个第一半导体图案105A和105B交叠的多个第二半导体图案111A和111B。此外，可以将下层叠结构隔离成初步水平图案200A和多个初步接触结构200B。初步水平图案200A可以设置在单元区域CAR”的第一半导体图案105A和第二半导体图案111A之间，并且多个初步接触结构200B可以设置在接触区域CTR”的多个第一半导体图案105B和多个第二半导体图案111B之间。
随后，可以利用第二下绝缘层104填充多个第一半导体图案105A和105B之间的空间。第二下绝缘层104可以填充在初步水平图案200A和多个初步接触结构200B之间以及多个第二半导体图案111A和111B之间。
随后，可以形成多个下接触部403A。每个下接触部403A可以贯穿接触区域CTR”中的第二半导体图案111B、初步接触结构200B、第一半导体图案105B和第一下绝缘层101。
参照图34B，如参照图8A和图8B所述，可以在第二下绝缘层104和多个第二半导体图案111A和111B上沿着Z轴方向交替层叠多个第一材料层221和多个第二材料层223。
随后，可以形成第一初步沟道孔H1A，其贯穿多个第一材料层221和多个第二材料层223并且延伸到单元区域CAR”中的第一半导体图案105A的内部。第一初步沟道孔H1A可以贯穿第二半导体图案111A和初步水平图案200A，并且延伸到第一半导体图案105A的内部。
随后，如参照图8A和图8B所述，可以利用牺牲柱225A填充第一初步沟道孔H1A。在形成第一初步沟道孔H1A和牺牲柱225A时，多个第一材料层221和多个第二材料层223可以保留在多个第一材料层221和多个第二材料层223与接触区域CTR”中的多个下接触部403A交叠的状态。
随后，如参照图9A和图9B所述，牺牲柱225A上的多个第三材料层227和多个第四材料层229可以交替层叠在多个第一材料层221和多个第二材料层223的层叠结构以及牺牲柱225A上方。
参照图34C，可以在多个第三材料层227和多个第四材料层229的层叠结构上方形成蚀刻停止层410。蚀刻停止层410可以包括氮化物层。在形成蚀刻停止层410之后，可以蚀刻与图34B所示的牺牲柱225A交叠的蚀刻停止层410、多个第三材料层227和多个第四材料层229，从而形成第二初步沟道孔H2A。第二初步沟道孔H2A可以暴露图34B所示的牺牲柱225A，同时贯穿蚀刻停止层410、多个第三材料层227和多个第四材料层229。
随后，可以通过第二初步沟道孔H2A去除图34B中所示的牺牲柱225A。因此，可以使第一初步沟道孔H1A敞开。第二初步沟道孔H2A可以连接到第一初步沟道孔H1A，因此，可以限定沟道孔HA”。沟道孔HA”可以贯穿单元区域CAR”中的多个第一材料层221、多个第二材料层223、多个第三材料层227、多个第四材料层229、第二半导体层111A和初步水平图案200A。此外，沟道孔HA”可以延伸到第一半导体图案105A的内部。在形成沟道孔HA”时，多个第一材料层221、多个第二材料层223、多个第三材料层227和多个第四材料层229可以保留在多个第一材料层221、多个第二材料层223、多个第三材料层227和多个第四材料层229与接触区域CTR”中的多个下接触部403A交叠的状态。
随后，可以在沟道孔HA”中形成存储器图案151A和沟道结构CH。沟道结构CH可以包括单元沟道层153A、芯绝缘图案155A和封盖图案157。
形成存储器图案151A和沟道结构CH的工艺可以包括通过沿着沟道孔HA”的表面顺序层叠第一阻挡绝缘层、数据存储层和隧道绝缘层来形成存储器层的工艺，沿着存储器层的表面形成沟道层的工艺，利用芯绝缘图案155A和封盖图案157填充沟道孔HA”的中央区域的工艺，以及通过执行平坦化工艺来去除存储器层和沟道层中的每一个的一部分以暴露蚀刻停止层410的工艺。
参照图34D，如参照图10A和图10B所述，可以蚀刻多个第一材料层221、多个第二材料层223、多个第三材料层227和多个第四材料层229，从而限定初步阶梯式层叠结构220。多个第一材料层221和多个第四材料层229可以保留为多个层间绝缘层IL，并且多个第二材料层223和多个第三材料层227可以保留为多个牺牲层SC。如参照图10A和图10B所述，每个牺牲层SC可以包括基部SB和从基部SB延伸的边缘部SE。边缘部SE可以保留为比基部SB更薄。
随后，可以去除图34C所示的蚀刻停止层410的剩余部分。随后，可以形成填充绝缘层420以覆盖初步阶梯式层叠结构220的单元区域CAR”和接触区域CTR”。
参照图34E，可以蚀刻填充绝缘层420和初步阶梯式层叠结构220，从而限定第一初步狭缝SI1和多个接触孔HB”。在形成第一初步狭缝SI1和多个接触孔HB”时，单元区域CAR”的第二半导体图案111A和接触区域CTR”的多个下接触部403A可以用作蚀刻停止层。通过使用形成第一初步狭缝SI1的工艺来限定多个接触孔HB”，因此能够简化半导体存储器装置的制造方法。
第一初步狭缝SI1可以贯穿单元区域CAR”中的填充绝缘层420和初步阶梯式层叠结构220。第一初步狭缝SI1可以贯穿多个牺牲层SC的多个基部SB。多个接触孔HB”可以贯穿接触区域CTR”中的填充绝缘层420和初步阶梯式层叠结构220，以分别暴露多个下接触部403A。多个牺牲层SC的多个边缘部SE可以分别由多个接触孔HB”贯穿。
参照图34F，可以在填充绝缘层420上方形成第一上保护层431。可以通过使用具有低台阶覆盖率的沉积工艺来形成第一上保护层431，从而能够在第一初步狭缝SI1和多个接触孔HB”中的每一个的中央区域中限定空隙433。
参照图34G，可以去除第一上保护层431的与初步阶梯式层叠结构220的接触区域CTR”交叠的部分。因此，多个接触孔HB”可以敞开，并且多个牺牲层SC的多个边缘部SE可以通过多个接触孔HB”分别暴露。
参照图34H，如参照图14A和图14B所述，可以通过多个接触孔HB”蚀刻多个牺牲层SC，从而限定多个第一凹陷区域231和多个第二凹陷区域233。
可以在去除了图34G所示的牺牲层SC的边缘部SE的区域中限定每个第一凹陷区域231。可以在牺牲层SC的基部SB的设置在图34G所示的边缘部SE下方的部分被去除的区域中限定每个第二凹陷区域233。
随后，通过使用参照图15A和图15B描述的工艺以及参照图16A和图16B描述的工艺，可以在第一凹陷区域231中形成牺牲垫块241P。
参照图34I，可以沿着接触孔HB”的表面形成接触部绝缘层441。接触部绝缘层441可以填充第二凹陷区域233。接触孔HB”的中央区域没有被接触部绝缘层441填充，而是可以敞开。接触部绝缘层441可以在接触区域CTR”中沿着填充绝缘层420的表面延伸，并且在单元区域CAR”中沿着第一上保护层431的顶面延伸。接触部绝缘层441可以由相对于牺牲层SC具有蚀刻选择性的材料形成。在一个实施方式中，接触部绝缘层441可以包括氧化物层。
随后，可以在接触部绝缘层441上方形成内衬层443。内衬层443可以包括相对于接触部绝缘层441具有蚀刻选择性的材料。在一个实施方式中，内衬层443可以包括硅。接触孔HB”的中央区域没有被内衬层443填充，而是可以敞开。
参照图34J，可以在内衬层443上形成第二上保护层445。可以通过使用具有低台阶覆盖率的沉积工艺来形成第二上保护层445，从而能够在多个接触孔HB”的中央区域中限定空隙451。
参照图34K，可以去除第二上保护层445、内衬层443和接触部绝缘层441中的每一个的与初步阶梯式层叠结构220的单元区域CAR”交叠的部分。随后，可以去除第一上保护层431的一部分，使得第一初步狭缝SI1敞开。为此，对初步阶梯式层叠结构220的单元区域CAR”开口并且遮挡接触区域CTR”的掩模图案(未示出)可以用作蚀刻屏障。在第一初步狭缝SI1敞开之后，可以去除掩模图案。
参照图34L，可以通过第一初步狭缝SI1去除图34K所示的初步阶梯式层叠结构220的多个牺牲层SC和多个牺牲垫块241P。因此，可以如图24A和图24B所示地限定多个栅极区域275。保留在多个接触孔HB”中的接触部绝缘层441和内衬层443可以用作支撑结构，其稳定地保持在Z轴方向上彼此相邻的层间绝缘层IL之间的间隙。支撑结构的接触部绝缘层441可以在彼此相邻的层间绝缘层IL之间延伸。
随后，如参照图25A和图25B所述，可以形成第二阻挡绝缘层161和多个导电图案CP。如参照图25A和图25B所述，可以通过第二阻挡绝缘层161的第一开口OP1暴露每个导电图案CP。如参照图25A和图25B所述，每个导电图案CP可以包括基部CB和厚度比基部CB的厚度更薄的边缘部CE。基部CB可以围绕沟道结构CH和存储器图案151A。
参照图34M，如参照图26所述，可以形成贯穿第二半导体图案111A的第二初步狭缝SI2，从而限定狭缝SI。随后，如参照图27所述，在侧壁绝缘层171形成在狭缝SI的侧壁上之后，可以去除图34L所示的初步水平图案200A和图34L所示的存储器图案151A的一些部分。因此，可以使水平空间277敞开，并且第一存储器图案151P1和第二存储器图案151P2可以通过水平空间277彼此隔离。此外，单元沟道层153A的侧壁可以通过水平空间277暴露。
随后，如参照图28A和图28B所述，可以形成掺杂半导体层173以填充水平空间277和狭缝SI。掺杂半导体层173可以延伸以覆盖第一上保护层431和第二上保护层445。
参照图34N，可以通过使用蚀刻工艺去除图34M所示的掺杂半导体层173的一部分以及上保护层445和内衬层443，该蚀刻工艺使用遮挡单元区域CAR”并且对接触区域CTR”开口的掩模图案(未示出)作为蚀刻屏障。随后，可以通过诸如回蚀的蚀刻工艺去除图34M所示的接触部绝缘层441的一部分，从而暴露第二阻挡绝缘层161的一部分。可以暴露第二阻挡绝缘层161的面对图34M所示的接触孔HB”的侧壁的部分，并且图34M所示的接触部绝缘层441的位于层间绝缘层IL之间的部分可以在第二凹陷区域中保留为接触部绝缘图案441P。此外，可以使多个接触孔HB”敞开。
随后，如参照图30A和图30B所述，可以去除第二阻挡绝缘层161的一部分，从而限定第二开口OP2。导电图案CP的边缘部CE可以通过第二阻挡绝缘层161的第二开口OP2暴露。可以在形成第二开口OP2之后去除掩模图案。
参照图34O，在利用导电材料填充图34M所示的多个接触孔HB”之后，可以执行平坦化工艺以暴露填充绝缘层420。因此，可以形成分别连接到多个下接触部403A的多个导电栅极接触部181A。第二半导体图案111B、初步接触结构200B和第一半导体图案105B可以保留以围绕接触区域CTR”中的每个下接触部403A。
通过上述平坦化工艺，图34M所示的掺杂半导体层173可以保留为公共源极图案CSL。如参照图32A所述，公共源极图案CSL可以划分成水平掺杂半导体图案173H和导电垂直接触部173VC，并且与单元沟道层153A接触。
随后，可以执行用于形成图3A、图3B和图3C所示的上绝缘层UI、位线接触部193A、上接触193H、位线BL和上线路UL的后续工艺。
图34A至图34M示出了导电图案CP的制造方法的一个实施方式，导电图案CP包括基部CB和厚度比基部CB的厚度更薄的边缘部CE。然而，本公开的实施方式不限于此。在另一个实施方式中，通过使用图33A至图33J所示的工艺，导电图案的边缘部可以形成为比导电图案的基部更厚。
图35是示出根据本公开的一个实施方式的存储器系统的构造的框图。
参照图35，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存存储器芯片构成的多芯片封装。存储器装置1120可以包括层叠为阶梯形状的多个导电图案，以及贯穿多个导电图案中的一个导电图案的边缘部并且与该边缘部接触的导电栅极接触部。多个导电图案可以包括设置在导电图案的与导电栅极接触部接触的边缘部之下的下导电图案，并且导电栅极接触部可以贯穿下导电图案。导电栅极接触部可以通过接触部绝缘图案与下导电图案绝缘。此外，存储器装置1120可以包括设置在多个导电图案之下的水平掺杂半导体图案，以及连接到水平掺杂半导体图案并且延伸以由多个导电图案围绕的单元沟道层。导电栅极接触部可以延伸到水平掺杂半导体图案所设置在的高度并且具有凹槽，保护层在水平掺杂半导体图案所设置在的高度插入到该凹槽中。另选地，导电栅极接触部可以延伸以与延伸到水平掺杂半导体图案所设置在的高度的下接触部接触。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行存储器控制器1110的数据交换的总体控制操作，并且主机接口1113包括与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并且纠正从存储器装置1120读取的数据中包括的错误，而存储器接口1115与存储器装置1120进行接口连接。存储器控制器1110还可以包括用于存储用于与主机进行接口连接的代码数据的ROM等。
如上所述地配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110结合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过各种接口协议中的一种与外部(例如，主机)通信，所述接口协议例如为通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小磁盘接口(ESDI)协议和集成驱动电子装置(IDE)协议。
图36是示出根据本公开的一个实施方式的计算系统的构造的框图。
参照图36，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器系统1210可以由存储器装置1212和存储器控制器1211构成。
存储器装置1212可以与参照图35描述的存储器装置1120相同地构成。
根据一个实施方式，通过使用牺牲层和牺牲垫块中的至少一个中包括的牺牲材料的厚度差，接触部绝缘图案可在目标位置处自行对准。因此，能够提高制造工艺的稳定性。
根据一个实施方式，支撑结构设置有导电栅极接触部，从而能够减小导电栅极接触部和支撑结构占据的面积。此外，在一个实施方式中，尽管在导电栅极接触部的外围没有设置任何单独的支撑结构，但是能够通过在将要设置导电栅极接触部的区域中预先形成的支撑结构来提高结构稳定性和制造工艺的稳定性。
根据一个实施方式，尽管省略了设置在导电栅极接触部的外围的一些支撑结构，但是能够提高制造工艺的稳定性。因此，在一个实施方式中，能够对应于支撑结构的省略面积增加导电栅极接触部的面积。
相关申请的交叉引用
本申请要求于2021年6月14日向韩国知识产权局提交的韩国专利申请No.10-2021-0076983的优先权，其全部公开内容通过引用结合于此。

Claims (42)

1.一种半导体存储器装置，所述半导体存储器装置包括：
第一导电栅极接触部；
第一接触部绝缘图案，所述第一接触部绝缘图案围绕所述第一导电栅极接触部；
第一导电图案，所述第一导电图案围绕所述第一接触部绝缘图案；以及
第二导电图案，所述第二导电图案设置在所述第一导电图案上方，所述第二导电图案围绕所述第一导电栅极接触部，
其中，所述第二导电图案包括：
第一边缘部，所述第一边缘部与所述第一接触部绝缘图案交叠，所述第一边缘部与所述第一导电栅极接触部接触；以及
第一基部，所述第一基部通过所述第一边缘部与所述第一导电栅极接触部间隔开，从所述第一边缘部延伸远离所述第一导电栅极接触部，并且所述第一基部比所述第一边缘部更厚。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一导电图案包括：
第二基部，所述第二基部与所述第二导电图案的所述第一边缘部交叠，所述第二基部比所述第一边缘部更厚；以及
第二边缘部，所述第二边缘部从所述第二基部延伸，所述第二边缘部比所述第二基部更薄。
3.根据权利要求2所述的半导体存储器装置，所述半导体存储器装置还包括第二导电栅极接触部，所述第二导电栅极接触部由所述第一导电图案的所述第二边缘部围绕，所述第二导电栅极接触部具有与所述第二边缘部接触的侧壁。
4.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
层间绝缘层，所述层间绝缘层位于所述第一导电图案和所述第二导电图案之间；
侧壁绝缘层，所述侧壁绝缘层沿着所述第一导电图案、所述第二导电图案和所述层间绝缘层的侧壁延伸；
导电垂直接触部，所述导电垂直接触部位于所述侧壁绝缘层上；以及
阻挡绝缘层，所述阻挡绝缘层沿着所述第一导电图案和所述第二导电图案中的每一个的表面延伸。
5.根据权利要求4所述的半导体存储器装置，其中，所述阻挡绝缘层包括面向所述侧壁绝缘层的第一开口和面向所述第一导电栅极接触部的第二开口，并且
其中，所述第二开口比所述第一开口更窄。
6.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
虚设接触部，所述虚设接触部贯穿所述第一导电图案和所述第二导电图案；
第二接触部绝缘图案，所述第二接触部绝缘图案设置在所述虚设接触部与所述第一导电图案和所述第二导电图案中的至少一个之间；以及
上绝缘层，所述上绝缘层位于所述虚设接触部的顶面上。
7.一种半导体存储器装置，所述半导体存储器装置包括：
水平掺杂半导体图案；
阶梯式层叠结构，所述阶梯式层叠结构包括交替层叠在所述水平掺杂半导体图案上的多个层间绝缘层和多个导电图案，所述阶梯式层叠结构包括与所述水平掺杂半导体图案交叠的单元区域和从所述单元区域延伸的接触区域；
单元沟道层，所述单元沟道层与所述水平掺杂半导体图案接触，所述单元沟道层贯穿所述阶梯式层叠结构的所述单元区域；
多个导电栅极接触部，所述多个导电栅极接触部贯穿所述阶梯式层叠结构的所述接触区域，所述多个导电栅极接触部延伸到所述水平掺杂半导体图案所设置在的高度；以及
保护层，所述保护层贯穿所述多个导电栅极接触部中的每一个的侧壁。
8.根据权利要求7所述的半导体存储器装置，其中，所述多个导电栅极接触部包括彼此间隔开的第一导电栅极接触部和第二导电栅极接触部，并且
其中，所述多个导电图案包括：
第一导电图案，所述第一导电图案围绕所述第一导电栅极接触部和所述第二导电栅极接触部；以及
第二导电图案，所述第二导电图案设置在所述第一导电图案上方，所述第二导电图案与所述第二导电栅极接触部间隔开。
9.根据权利要求8所述的半导体存储器装置，其中，所述第二导电图案包括围绕所述第一导电栅极接触部的第一边缘部和从所述第一边缘部朝向所述单元沟道层延伸的第一基部，
其中，所述第一导电图案包括与所述第二导电图案的所述第一边缘部交叠并且围绕所述第一导电栅极接触部的第二基部，以及从所述第二基部延伸以围绕所述第二导电栅极接触部的第二边缘部，
其中，所述第二导电图案的所述第一边缘部包括与所述第一导电栅极接触部接触的侧壁，并且
其中，所述第一导电图案的所述第二边缘部包括与所述第二导电栅极接触部接触的侧壁。
10.根据权利要求9所述的半导体存储器装置，其中，所述第一边缘部和所述第二边缘部比所述第一基部和所述第二基部更薄。
11.根据权利要求9所述的半导体存储器装置，其中，所述第一边缘部和所述第二边缘部比所述第一基部和所述第二基部更厚。
12.根据权利要求9所述的半导体存储器装置，所述半导体存储器装置还包括设置在所述第一导电图案和所述第一导电栅极接触部之间的接触部绝缘图案。
13.根据权利要求7所述的半导体存储器装置，所述半导体存储器装置还包括：
导电垂直接触部，所述导电垂直接触部从所述水平掺杂半导体图案平行于所述单元沟道层延伸；
侧壁绝缘层，所述侧壁绝缘层位于所述导电垂直接触部和所述阶梯式层叠结构之间；以及
阻挡绝缘层，所述阻挡绝缘层沿着所述多个导电图案中的每一个的表面延伸，
其中，所述阻挡绝缘层包括面对所述侧壁绝缘层的第一开口和面对所述多个导电栅极接触部中的对应导电栅极接触部的第二开口。
14.根据权利要求13所述的半导体存储器装置，其中，所述第二开口的宽度比所述第一开口的宽度更窄。
15.根据权利要求13所述的半导体存储器装置，其中，所述第二开口的宽度比所述第一开口的宽度更宽。
16.根据权利要求7所述的半导体存储器装置，其中，所述阶梯式层叠结构还包括从所述接触区域延伸的延伸区域。
17.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括：
多个上接触部，所述多个上接触部连接到所述多个导电栅极接触部；
多条上线路，所述多条上线路连接到所述多个上接触部；
多个虚设接触部，所述多个虚设接触部贯穿所述阶梯式层叠结构的所述延伸区域，所述多个虚设接触部延伸到所述水平掺杂半导体图案所设置在的高度；以及
上绝缘层，所述上绝缘层位于所述多个上接触部之间和所述多条上线路之间，所述上绝缘层覆盖所述多个虚设接触部。
18.一种半导体存储器装置，所述半导体存储器装置包括：
阶梯式层叠结构，所述阶梯式层叠结构包括交替层叠的多个层间绝缘层和多个导电图案，所述阶梯式层叠结构包括单元区域和从所述单元区域延伸的接触区域；
水平掺杂半导体图案，所述水平掺杂半导体图案设置在所述阶梯式层叠结构的所述单元区域下方；
下绝缘层，所述下绝缘层设置在所述阶梯式层叠结构的所述接触区域下方，所述下绝缘层位于所述水平掺杂半导体图案所设置在的高度处；
多个下接触部，所述多个下接触部贯穿所述下绝缘层；
单元沟道层，所述单元沟道层与所述水平掺杂半导体图案接触，所述单元沟道层贯穿所述阶梯式层叠结构的所述单元区域；以及
多个导电栅极接触部，所述多个导电栅极接触部连接到所述多个下接触部，所述多个导电栅极接触部贯穿所述阶梯式层叠结构的所述接触区域。
19.根据权利要求18所述的半导体存储器装置，所述半导体存储器装置还包括：
第一保护层、水平层和第二保护层，所述第一保护层、所述水平层和所述第二保护层在所述多个下接触部中的每一个和所述下绝缘层之间围绕所述多个下接触部中的每一个，所述第一保护层、所述水平层和所述第二保护层在所述多个层间绝缘层和所述多个导电图案进行层叠的方向上层叠；
第一半导体图案，所述第一半导体图案设置在所述第一保护层下方，所述第一半导体图案围绕所述多个下接触部中的每一个；以及
第二半导体图案，所述第二半导体图案设置在所述第二保护层上，所述第二半导体图案围绕所述多个下接触部中的每一个。
20.根据权利要求18所述的半导体存储器装置，其中，所述多个导电栅极接触部包括彼此间隔开的第一导电栅极接触部和第二导电栅极接触部，并且
其中，所述多个导电图案包括：
第一导电图案，所述第一导电图案围绕所述第一导电栅极接触部和所述第二导电栅极接触部；以及
第二导电图案，所述第二导电图案设置在所述第一导电图案上方，所述第二导电图案与所述第二导电栅极接触部间隔开。
21.根据权利要求20所述的半导体存储器装置，其中，所述第二导电图案包括围绕所述第一导电栅极接触部的第一边缘部和从所述第一边缘部朝向所述单元沟道层延伸的第一基部，
其中，所述第一导电图案包括与所述第二导电图案的所述第一边缘部交叠并且围绕所述第一导电栅极接触部的第二基部以及从所述第二基部延伸以围绕所述第二导电栅极接触部的第二边缘部，
其中，所述第二导电图案的所述第一边缘部包括与所述第一导电栅极接触部接触的侧壁，并且
其中，所述第一导电图案的所述第二边缘部包括与所述第二导电栅极接触部接触的侧壁。
22.根据权利要求21所述的半导体存储器装置，其中，所述第一边缘部和所述第二边缘部的厚度不同于所述第一基部和所述第二基部的厚度。
23.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
形成初步阶梯式层叠结构，所述初步阶梯式层叠结构包括下层间绝缘层、中间层间绝缘层、上层间绝缘层、下牺牲层和上牺牲层，所述下牺牲层包括位于所述下层间绝缘层和所述中间层间绝缘层之间的下基部以及从所述下基部相对于所述中间层间绝缘层进一步突出到侧部并且比所述下基部更薄的下边缘部，所述上牺牲层包括位于所述中间层间绝缘层和所述上层间绝缘层之间的上基部以及从所述上基部相对于所述上层间绝缘层进一步突出到侧部并且比所述上基部更薄的上边缘部；
形成填充绝缘层，所述填充绝缘层覆盖所述初步阶梯式层叠结构；
形成接触孔，所述接触孔贯穿所述填充绝缘层、所述上边缘部、所述中间层间绝缘层、所述下基部和所述下层间绝缘层；
通过所述接触孔利用牺牲垫块替换所述上边缘部；
通过所述接触孔利用接触部绝缘图案替换所述下基部的一部分；以及
在所述接触孔中形成由所述接触部绝缘图案和所述牺牲垫块围绕的支撑结构。
24.根据权利要求23所述的方法，所述方法还包括以下步骤：
形成沟道孔，所述沟道孔贯穿所述上层间绝缘层、所述上基部、所述中间层间绝缘层、所述下基部和所述下层间绝缘层；
沿着所述沟道孔的表面形成存储器层；
沿着所述存储器层的表面形成沟道层；以及
利用芯绝缘图案和所述芯绝缘图案上的封盖图案填充所述沟道孔的中央区域。
25.根据权利要求24所述的方法，其中，所述支撑结构包括延伸到所述接触孔的内部的所述存储器层和所述沟道层以及设置在所述接触孔中的所述沟道层上的虚设芯绝缘图案。
26.根据权利要求25所述的方法，所述方法还包括以下步骤：
形成覆盖所述支撑结构和所述封盖图案的上保护层，以使得在所述接触孔中限定空隙；
形成狭缝，所述狭缝贯穿所述上保护层、所述上层间绝缘层、所述上基部、所述中间层间绝缘层、所述下基部和所述下层间绝缘层；
去除所述下牺牲层、所述上牺牲层和所述牺牲垫块，以暴露所述支撑结构和所述接触部绝缘图案；
沿着去除了所述下牺牲层的下栅极区域和去除了所述上牺牲层和所述牺牲垫块的上栅极区域的表面形成阻挡绝缘层；以及
利用导电图案填充所述下栅极区域和所述上栅极区域中的每一个的中央区域。
27.根据权利要求26所述的方法，所述方法还包括以下步骤：
通过去除所述支撑结构来暴露所述接触部绝缘图案和所述阻挡绝缘层的一部分；
去除所述阻挡绝缘层的暴露部分，以暴露所述导电图案的与所述接触部绝缘图案交叠的边缘部；以及
利用导电栅极接触部填充去除了所述支撑结构的区域，以与所述导电图案的所述边缘部接触。
28.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
形成其中水平层和保护层进行层叠的下层叠结构；
将所述下层叠结构隔离成初步水平图案和初步接触结构；
通过在所述初步水平图案和所述初步接触结构上方层叠下层间绝缘层、下牺牲层、中间层间绝缘层、上牺牲层和上层间绝缘层来形成初步阶梯式层叠结构；
形成贯穿所述初步阶梯式层叠结构的支撑结构，所述支撑结构延伸到所述初步接触结构的内部；
利用导电图案替换所述下牺牲层和所述上牺牲层中的每一个；以及
利用导电栅极接触部替换所述初步接触结构的所述水平层和所述支撑结构。
29.根据权利要求28所述的方法，其中，所述下层叠结构的所述保护层保留在所述导电栅极接触部中。
30.根据权利要求28所述的方法，其中，所述下牺牲层包括位于所述下层间绝缘层和所述中间层间绝缘层之间的下基部以及从所述下基部相对于所述中间层间绝缘层进一步突出到侧部的下边缘部，并且
其中，所述上牺牲层包括位于所述中间层间绝缘层和所述上层间绝缘层之间的上基部以及从所述上基部相对于所述上层间绝缘层进一步突出到侧部的上边缘部。
31.根据权利要求30所述的方法，其中，所述下边缘部被形成为比所述下基部更薄，并且所述上边缘部被形成为比所述上基部更薄。
32.根据权利要求31所述的方法，其中，形成所述支撑结构的步骤包括以下步骤：
形成接触孔，所述接触孔贯穿所述上边缘部、所述中间层间绝缘层、所述下基部和所述下层间绝缘层；
通过所述接触孔去除所述下基部的一部分和所述上边缘部；
形成填充去除了所述上边缘部的第一凹陷区域的牺牲垫块；
形成填充去除了所述下基部的所述一部分的第二凹陷区域的接触部绝缘图案；
沿着所述接触孔的侧壁形成存储器层，以覆盖所述牺牲垫块和所述接触部绝缘图案中的每一个的侧壁；
沿着所述存储器层的表面形成沟道层；以及
在所述沟道层上形成虚设芯绝缘图案。
33.根据权利要求32所述的方法，其中，利用所述导电图案替换所述下牺牲层和所述上牺牲层中的每一个的步骤包括以下步骤：
形成覆盖所述支撑结构的上保护层，以使得在所述接触孔中限定空隙；
形成狭缝，所述狭缝贯穿所述上保护层、所述上层间绝缘层、所述上牺牲层的所述上基部、所述中间层间绝缘层、所述下牺牲层的所述下基部和所述下层间绝缘层；
通过所述狭缝去除所述下牺牲层、所述上牺牲层和所述牺牲垫块，以暴露所述支撑结构和所述接触部绝缘图案；
沿着去除了所述下牺牲层的下栅极区域和去除了所述上牺牲层和所述牺牲垫块的上栅极区域中的每一个的表面形成阻挡绝缘层；以及
利用第一导电材料填充所述下栅极区域和所述上栅极区域中的每一个的中央区域。
34.根据权利要求33所述的方法，其中，利用所述导电栅极接触部替换所述初步接触结构的所述水平层和所述支撑结构的步骤包括以下步骤：
通过去除所述支撑结构来暴露所述接触部绝缘图案和所述阻挡绝缘层的一部分；
去除所述阻挡绝缘层的所述一部分以暴露所述导电图案的与所述接触部绝缘图案交叠的边缘部；以及
利用第二导电材料填充去除了所述支撑结构的区域，以与所述导电图案的所述边缘部接触。
35.根据权利要求30所述的方法，所述方法还包括以下步骤：在所述上边缘部上形成第一牺牲垫块。
36.根据权利要求35所述的方法，其中，形成所述支撑结构的步骤包括以下步骤：
形成接触孔，所述接触孔贯穿所述第一牺牲垫块、所述上边缘部、所述中间层间绝缘层、所述上基部和所述下层间绝缘层；
通过所述接触孔去除所述下基部的一部分、所述上边缘部和所述第一牺牲垫块；
形成填充去除了所述上边缘部和所述第一牺牲垫块的第一凹陷区域的第二牺牲垫块；
形成填充去除了所述下基部的所述一部分的第二凹陷区域的接触部绝缘图案；
沿着所述接触孔的侧壁形成存储器层，以覆盖所述第二牺牲垫块和所述接触部绝缘图案中的每一个的侧壁；
沿着所述存储器层的表面形成沟道层；以及
在所述沟道层上形成虚设芯绝缘图案。
37.根据权利要求36所述的方法，其中，利用所述导电图案替换所述下牺牲层和所述上牺牲层中的每一个的步骤包括以下步骤：
形成覆盖所述支撑结构的上保护层，以使得在所述接触孔中限定空隙；
去除所述下牺牲层、所述上牺牲层和所述第二牺牲垫块，以暴露所述支撑结构和所述接触部绝缘图案；
沿着去除了所述下牺牲层的下栅极区域和去除了所述上牺牲层和所述第二牺牲垫块的上栅极区域中的每一个的表面形成阻挡绝缘层；以及
利用第一导电材料填充所述下栅极区域和所述上栅极区域中的每一个的中央区域。
38.根据权利要求30所述的方法，所述方法还包括以下步骤：
形成沟道孔，所述沟道孔贯穿所述上层间绝缘层、所述上基部、所述中间层间绝缘层、所述下基部和所述下层间绝缘层，所述沟道孔延伸到所述初步水平图案的所述水平层的内部；
沿着所述沟道孔的表面形成存储器层；
沿着所述存储器层的表面形成沟道层；
利用芯绝缘图案和所述芯绝缘图案上的封盖图案填充所述沟道孔的中央区域；
形成贯穿所述初步阶梯式层叠结构的狭缝，所述狭缝暴露所述初步水平图案的所述水平层；
通过所述狭缝去除所述初步水平图案的所述水平层以暴露所述存储器层的一部分；
去除所述存储器层的暴露部分以暴露所述沟道层的一部分；以及
利用掺杂半导体层填充去除了所述水平层的区域，以与所述沟道层接触。
39.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
形成其中水平层和保护层进行层叠的下层叠结构；
将所述下层叠结构隔离成初步水平图案和初步接触结构；
形成贯穿所述初步接触结构的下接触部；
在包括所述初步水平图案、所述初步接触结构和所述下接触部的下部结构上方形成包括交替层叠的多个层间绝缘层和多个牺牲层的初步阶梯式层叠结构；
蚀刻所述初步阶梯式层叠结构，以形成贯穿所述初步阶梯式层叠结构的与所述水平层交叠的单元区域的狭缝以及贯穿所述初步阶梯式层叠结构的与所述下接触部交叠的接触区域的接触孔；
形成设置在所述接触孔中的支撑结构，所述支撑结构在所述层间绝缘层之间延伸；
利用导电图案替换所述牺牲层中的每一个；以及
利用连接到所述下接触部的导电栅极接触部替换所述接触孔中的所述支撑结构的一部分。
40.根据权利要求39所述的方法，其中，所述多个牺牲层中的一个包括与所述下接触部交叠的边缘部以及从所述边缘部朝向所述初步阶梯式层叠结构的所述单元区域延伸并且厚度不同于所述边缘部的厚度的基部，并且
其中，所述接触孔贯穿所述边缘部。
41.根据权利要求40所述的方法，其中，形成所述支撑结构的步骤包括以下步骤：
形成与所述初步阶梯式层叠结构的所述单元区域交叠的第一上保护层，以使得在所述狭缝中限定空隙；
通过所述接触孔去除所述多个牺牲层中的下牺牲层的与所述边缘部交叠的一部分和所述边缘部；
利用牺牲垫块填充去除了所述边缘部的第一凹陷区域；
沿着所述接触孔的侧壁形成接触部绝缘层，以填充去除了所述下牺牲层的所述一部分的第二凹陷区域；以及
在所述接触部绝缘层上形成内衬层。
42.根据权利要求41所述的方法，其中，利用所述导电图案替换所述牺牲层中的每一个的步骤包括以下步骤：
形成与所述初步阶梯式层叠结构的所述接触区域交叠的第二上保护层；
去除所述第一上保护层的一部分，以使得所述狭缝敞开；
通过所述狭缝去除所述多个牺牲层和所述牺牲垫块；以及
利用导电材料填充去除了所述多个牺牲层和所述牺牲垫块的区域中的每个。
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