KR20220064869A - 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR20220064869A
KR20220064869A KR1020210022705A KR20210022705A KR20220064869A KR 20220064869 A KR20220064869 A KR 20220064869A KR 1020210022705 A KR1020210022705 A KR 1020210022705A KR 20210022705 A KR20210022705 A KR 20210022705A KR 20220064869 A KR20220064869 A KR 20220064869A
Authority
KR
South Korea
Prior art keywords
conductive
conductive layer
slit
insulating
selection
Prior art date
Application number
KR1020210022705A
Other languages
English (en)
Inventor
이남재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to US17/380,632 priority Critical patent/US11894300B2/en
Priority to CN202110968524.XA priority patent/CN114497056A/zh
Publication of KR20220064869A publication Critical patent/KR20220064869A/ko
Priority to US18/390,171 priority patent/US20240162148A1/en

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L27/11519—
    • H01L27/11524—
    • H01L27/11529—
    • H01L27/11548—
    • H01L27/11556—
    • H01L27/11565—
    • H01L27/1157—
    • H01L27/11573—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술은 소스 구조체; 상기 소스 구조체와 중첩된 적층 도전막; 상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막; 상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막; 및 상기 제1 선택 도전막과 상기 제2 선택 도전막 사이의 분리 절연 구조체를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법을 제공한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법 {SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 3차원 반도체 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 구조체; 상기 소스 구조체에 중첩된 적층 도전막; 상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막; 상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막; 상기 적층 도전막 및 상기 적층 절연막을 관통하는 제1 슬릿 구조체 및 제2 슬릿 구조체; 및 상기 소스 구조체를 관통하는 분리 절연 구조체를 포함하고, 상기 제1 및 제2 슬릿 구조체들과 상기 분리 절연 구조체는 상기 제1 선택 도전막 및 상기 제2 선택 도전막 사이에 배치되고, 상기 분리 절연 구조체는 상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체 사이에 배치될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 구조체; 상기 소스 구조체에 중첩된 적층 도전막; 상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막; 상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막; 및 상기 소스 구조체를 관통하는 분리 절연 구조체를 포함하고, 상기 분리 절연 구조체는 상기 제1 및 제2 선택 도전막들 사이에 배치되고, 상기 적층 도전막은 상기 제1 선택 도전막에 중첩되는 제1 도전 연장부, 상기 제2 선택 도전막에 중첩되는 제2 도전 연장부 및 상기 분리 절연 구조체에 중첩되는 도전 연결부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 구조체; 상기 소스 구조체에 중첩된 적층 도전막; 상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막; 상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막; 상기 적층 도전막 및 상기 적층 절연막을 관통하고 제1 방향으로 서로 이격된 제1 슬릿 구조체 및 제2 슬릿 구조체; 및 상기 제1 및 제2 슬릿 구조체들 사이에 배치되는 분리 절연 구조체를 포함하고, 상기 제1 및 제2 선택 도전막들은 상기 제1 및 제2 슬릿 구조체들 및 상기 분리 절연 구조체에 의해 서로 이격되고, 상기 분리 절연 구조체의 폭은 상기 제1 및 제2 슬릿 구조체들의 폭들보다 클 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 서로 상반된 방향을 향하는 제1 면 및 제2 면을 갖는 소스 구조체를 형성하는 단계; 상기 소스 구조체의 상기 제1 면 상에, 예비 선택 도전막, 적층 도전막들, 적층 절연막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하고, 상기 소스 구조체에 연결되는 셀 플러그들을 형성하는 단계; 상기 소스 구조체의 상기 제2 면으로부터 상기 소스 구조체를 관통하는 분리 구조체 홀을 형성하는 단계; 및 상기 분리 구조체 홀 내에 분리 절연 구조체를 형성하는 단계를 포함하고, 상기 분리 구조체 홀을 형성하는 단계는 상기 예비 선택 도전막을 제1 선택 도전막 및 제2 선택 도전막으로 분리하는 단계를 포함할 수 있다.
본 기술의 실시 예들에 따르면, 소스 구조체를 관통하는 분리 절연 구조체를 통해 선택 도전막들을 서로 분리할 수 있다. 이로써, 본 기술의 실시 예들은 선택 도전막들의 패턴 불량을 줄일 수 있고, 선택 도전막들 내 퓸(fume)을 줄일 수 있다. 이에 따라, 본 기술의 실시 예들은 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 실시 예에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a에 도시된 선 Ⅰ-Ⅰ'를 따라 절취한 반도체 메모리 장치의 단면도이다.
도 1c는 도 1a에 도시된 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 반도체 메모리 장치의 단면도들이다.
도 2a는 도 1b에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 2b는 도 1b에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 2c는 도 1b에 도시된 선 C-C'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 2d는 도 1b에 도시된 선 D-D'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 3, 4, 5, 6, 7a, 7b, 8, 9, 10a, 10b 및 11은 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1a는 본 발명의 실시 예에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a에 도시된 선 Ⅰ-Ⅰ'를 따라 절취한 반도체 메모리 장치의 단면도이다. 도 1c는 도 1a에 도시된 선 Ⅱ-Ⅱ' 및 선 Ⅲ-Ⅲ'를 따라 절취한 반도체 메모리 장치의 단면도들이다. 도 1c에서 점선으로 나타낸 구성들은 절취선에 중첩되지 않으나, 반도체 메모리 장치의 구성들간 배열에 대한 이해를 돕기 위해 나타내었다.
도 1a를 참조하면, 반도체 메모리 장치는 게이트 적층체들(STA)을 포함할 수 있다. 게이트 적층체들(STA) 각각은 제1 방향(D1) 및 제2 방향(D2)으로 확장될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차되는 축들이 향하는 방향들일 수 있다. 달리 표현하면, 제2 방향(D2)은 제1 방향(D1)에 교차될 수 있다.
게이트 적층체들(STA) 각각은 메모리 셀 어레이 영역(CAR) 및 제1 컨택영역(AR1)을 포함할 수 있다. 제1 컨택영역(AR1)은 메모리 셀 어레이 영역(CAR)으로부터 연장될 수 있다. 일 실시 예로서, 제1 컨택영역(AR1)은 메모리 셀 어레이 영역(CAR)으로부터 제1 방향(D1)으로 연장될 수 있다. 제1 컨택영역(AR1)에서 게이트 적층체들(STA) 각각은 계단형 구조로 형성될 수 있다.
게이트 적층체들(STA) 각각은 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)에 의해 관통될 수 있다. 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 제3 방향(D3)으로 연장될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 평면에 교차되는 축이 향하는 방향으로 정의될 수 있다. 일 실시 예로서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 평면에 직교하는 축이 향하는 방향으로 정의될 수 있다. 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 서로 이격될 수 있다. 일 실시 예로서, 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 제1 방향(D1)으로 서로 이격될 수 있다. 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 제1 방향(D1)으로 연장될 수 있다.
게이트 적층체들(STA) 각각은 제1 슬릿 구조체(SLS1)와 제2 슬릿 구조체(SLS2) 사이의 분리 절연 구조체(DIS)에 중첩될 수 있다.
메모리 셀 어레이 영역(CAR)에서 게이트 적층체들(STA) 각각은 셀 플러그들(CPL)에 의해 관통될 수 있다. 제1 컨택영역(AR1)에서 게이트 적층체들(STA) 각각은 제1 더미 플러그들(DPL1)에 의해 관통될 수 있다. 메모리 셀 어레이 영역(CAR)에서 게이트 적층체들(STA) 각각은 제2 더미 플러그들(DPL2)에 의해 관통될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 제2 더미 플러그들(DPL2)은 생략될 수 있다. 셀 플러그들(CPL), 제1 더미 플러그들(DPL1) 및 제2 더미 플러그들(DPL2)은 제3 방향(D3)으로 연장될 수 있으며, 서로 동일한 물질막들을 포함할 수 있다.
게이트 적층체들(STA)은 제3 슬릿 구조체들(SLS3)에 의해 서로 분리될 수 있다. 각각의 제3 슬릿 구조체(SLS3)는 제3 방향(D3)으로 연장될 수 있다. 각각의 제3 슬릿 구조체(SLS3)는 제1 슬릿 구조체(SLS1)에 나란한 부분 및 제2 슬릿 구조체(SLS2)에 나란한 부분을 포함할 수 있다. 일 실시 예로서, 각각의 제3 슬릿 구조체(SLS3)는 제1 슬릿 구조체(SLS1)에 나란하도록 제1 방향(D1)으로 연장될 수 있다. 또한, 각각의 제3 슬릿 구조체(SLS3)는 제2 슬릿 구조체(SLS2)에 나란하도록 제1 방향(D1)으로 제1 슬릿 구조체(SLS1)보다 길게 연장될 수 있다.
게이트 적층체들(STA) 각각은 드레인 분리 절연 구조체(DSS)에 의해 관통되는 막들과 드레인 분리 절연 구조체(DSS)에 중첩되는 막들을 포함할 수 있다. 드레인 분리 절연 구조체(DSS)는 서로 이웃한 제1 슬릿 구조체(SLS1)와 제3 슬릿 구조체(SLS3) 사이에 배치될 수 있다. 드레인 분리 절연 구조체(DSS)는 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2) 및 제3 슬릿 구조체들(SLS3) 각각보다 제3 방향(D3)으로 짧게 형성될 수 있다.
셀 플러그들(CPL)은 드레인 분리 절연 구조체(DSS) 양측에서 게이트 적층체들(STA)을 관통할 수 있다. 제2 더미 플러그들(DPL2)은 드레인 분리 절연 구조체(DSS)의 연장방향을 따라 일렬로 배열될 수 있다. 드레인 분리 절연 구조체(DSS)는 제2 더미 플러그들(DPL2)에 중첩될 수 있다.
반도체 메모리 장치는 제1 컨택영역(AR1)에서 게이트 적층체들(STA)에 중첩된 게이트 컨택들(GCT)을 포함할 수 있다.
반도체 메모리 장치는 관통 컨택들(PCT)을 더 포함할 수 있다. 이하, 설명의 편의를 위해, 관통 컨택들(PCT)이 배치되는 영역을 제2 컨택영역(AR2)으로 정의한다. 제2 컨택영역(AR2)은 게이트 적층체들(STA)에 의해 개구된 영역일 수 있다.
도 1b 및 도 1c를 참조하면, 반도체 메모리 장치는 기판(100), 트랜지스터들(TR), 제1 절연막(110), 제1 인터커넥션들(IC1) 및 제1 본딩 패드들(BP1)을 포함할 수 있다.
기판(100)은 제1 방향(D1) 및 제2 방향(D2)을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 실시 예로서, 기판(100)은 반도체 기판일 수 있다.
제1 절연막(110)은 기판(100)을 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다. 제1 절연막(110)은 다중막일 수 있다.
트랜지스터들(TR)은 제1 절연막(110)과 기판(100) 사이에 배치될 수 있다. 트랜지스터들(TR)은 반도체 메모리 장치의 주변 회로를 구성할 수 있다.
트랜지스터들(TR) 각각은 불순물 영역들(IR), 게이트 절연막(GI) 및 게이트 전극(GM)를 포함할 수 있다. 불순물 영역들(IR)은 기판(100)의 활성영역들에 도전형 불순물이 도핑되어 정의될 수 있다. 게이트 전극(GM)은 게이트 절연막(GI)에 의해 기판(100)으로부터 이격될 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GM)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 게이트 전극(GM)은 텅스텐을 포함할 수 있다.
기판(100)의 활성영역들은 소자 분리막들(IS)에 의해 구획될 수 있다. 소자 분리막들(IS)은 기판(100) 내에 형성될 수 있다. 트랜지스터들(TR)은 소자 분리막들(IS)에 의해 서로 절연될 수 있다. 소자 분리막들(IS)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 소자 분리막들(IS)은 산화물을 포함할 수 있다.
제1 인터커넥션들(IC1)은 제1 절연막(110) 내에 형성될 수 있다. 제1 인터커넥션들(IC1)은 제1 본딩 패드들(BP1)과 트랜지스터들(TR) 사이에 배치될 수 있다. 제1 본딩 패드들(BP1)과 트랜지스터들(TR)은 제1 인터커넥션들(IC1)에 의해 전기적으로 연결될 수 있다. 제1 인터커넥션들(IC1)은 제1 컨택들(CT1) 및 제1 배선들(ML1)을 포함할 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)의 구조 및 배열은 다양할 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 제1 컨택들(CT1) 및 제1 배선들(ML1)은 텅스텐을 포함할 수 있다.
제1 본딩 패드들(BP1)은 제1 절연막(110) 내에 배치될 수 있다. 각각의 제1 본딩 패드(BP1)의 폭은 기판(100)에 가까워질수록 감소될 수 있다. 일 실시 예로서, 제1 본딩 패드(BP1)의 제1 방향(D1)으로의 폭은 기판(100)에 가까워질수록 감소될 수 있다. 제1 본딩 패드(BP1)는 도전 물질을 포함할 수 있다. 일 실시 예로서, 제1 본딩 패드(BP1)는 구리를 포함할 수 있다.
게이트 적층체(STA)는 제1 절연막(110)에 중첩될 수 있다. 게이트 적층체(STA)와 제1 절연막(110) 사이에 제2 절연막(120)이 배치될 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 제2 절연막(120)은 산화물 또는 질화물을 포함할 수 있다. 제2 절연막(120)은 다중막일 수 있다.
제2 절연막(120) 내에 제2 본딩 패드들(BP2) 및 제2 인터커넥션들(IC2)이 매립될 수 있다.
제2 본딩 패드들(BP2)은 제1 본딩 패드들(BP1)에 각각 연결될 수 있다. 각각의 제2 본딩 패드(BP2)의 폭은 제1 본딩 패드(BP1)에 가까워질수록 증가될 수 있다. 일 실시 예로, 제2 본딩 패드(BP2)의 제1 방향(D1)으로의 폭은 제1 본딩 패드(BP1)에 가까워질수록 증가될 수 있다. 제1 본딩 패드(BP1)의 폭은 제2 본딩 패드(BP2)에 가까워질수록 증가될 수 있다. 일 실시 예로서, 제1 본딩 패드(BP1)의 제1 방향(D1)으로의 폭은 제2 본딩 패드(BP2)에 가까워질수록 증가될 수 있다. 제2 본딩 패드(BP2)는 도전 물질을 포함할 수 있다. 일 실시 예로서, 제2 본딩 패드(BP2)는 구리를 포함할 수 있다.
제2 인터커넥션들(IC2)은 제2 본딩 패드들(BP2) 중 일부와 게이트 적층체(STA) 사이와, 제2 본딩 패드들(BP2) 중 다른 일부와 관통 컨택(PCT) 사이에 배치될 수 있다. 제2 인터커넥션들(IC2)은 제2 본딩 패턴들(BP2)에 각각 접속될 수 있다. 제2 인터커넥션들(IC2)은 제2 컨택들(CT2) 및 제2 배선들(ML2)을 포함할 수 있다. 제2 컨택들(CT2) 및 제2 배선들(ML2)의 구조 및 배열은 다양할 수 있다. 제2 컨택들(CT2) 및 제2 배선들(ML2)은 도전 물질을 포함할 수 있다. 일 실시 예로, 제2 컨택들(CT2) 및 제2 배선들(ML2)은 텅스텐을 포함할 수 있다.
반도체 메모리 장치는 비트라인들(BL) 및 비트라인 컨택들(BCT)을 포함할 수 있다. 비트라인들(BL) 및 비트라인 컨택들(BCT)은 제2 절연막(120) 내에 배치될 수 있다. 비트라인들(BL) 및 비트라인 컨택들(BCT)은 게이트 적층체(STA) 및 제2 인터커션들(IC2) 사이에 배치될 수 있다. 셀 플러그들(CPL)은 제3 방향(D3)으로 비트라인들(BL)로부터 이격될 수 있다. 비트라인 컨택들(BCT)은 셀 플러그들(CPL)을 비트라인들(BL)에 전기적으로 연결할 수 있다. 비트라인들(BL) 및 비트라인 컨택들(BCT)의 구조 및 배열은 다양할 수 있다. 비트라인들(BL) 및 비트라인 컨택들(BCT)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 비트라인들(BL) 및 비트라인 컨택들(BCT)은 텅스텐을 포함할 수 있다.
게이트 적층체(STA)는 제2 절연막(120) 상에 배치될 수 있다. 반도체 메모리 장치는 게이트 적층체(STA)의 계단형 구조와 제2 절연막(120) 사이의 제3 절연막(130)을 포함할 수 있다. 또한, 반도체 메모리 장치는 게이트 적층체(STA)와 제3 절연막(130)에 중첩된 소스 구조체(SOS)를 포함할 수 있다.
게이트 적층체(STA)는 적층 도전막들(DSL, WL), 적층 절연막들(IL) 및 선택 도전막들(SSL)을 포함할 수 있다. 적층 도전막들(DSL, WL)은 제3 방향(D3)으로 서로 이격될 수 있다. 선택 도전막들(SSL) 각각은 적층 도전막들(DSL, WL)에 중첩될 수 있다. 적층 절연막들(IL)은 제3 방향(D3)으로 이웃한 적층 도전막들(DSL, WL) 사이, 적층 도전막들(DSL, WL)과 선택 도전막들(SSL) 사이, 선택 도전막들(SSL)과 소스 구조체(SOS) 사이에 배치될 수 있다. 적층 절연막들(IL)은 적층 도전막들(DSL, WL)과 제3 방향(D3)으로 교대로 배치될 수 있다.
적층 도전막들(DSL, WL)은 워드라인(WL) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 일 실시 예로서, 적층 도전막들(DSL, WL) 중 비트라인(BL)에 인접한 적어도 한층은 드레인 선택 라인(DSL)일 수 있고, 나머지는 워드라인(WL)일 수 있다. 선택 도전막들(SSL)은 소스 선택 라인들일 수 있다. 선택 도전막들(SSL) 및 적층 도전막들(DSL, WL)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 선택 도전막들(SSL) 및 적층 도전막들(DSL, WL)은 텅스텐을 포함할 수 있다. 적층 절연막들(IL)은 절연 물질을 포함할 수 있다. 일 예로, 적층 절연막들(IL)은 산화물을 포함할 수 있다.
선택 도전막들(SSL) 및 적층 도전막들(DSL, WL)은 기판(100)으로부터의 이격거리에 따라 상이한 길이로 연장됨으로써, 게이트 적층체(STA)의 계단형 구조가 정의될 수 있다. 일 실시 예로서, 선택 도전막들(SSL) 및 적층 도전막들(DSL, WL)은 기판(100)으로부터의 멀어질수록 제1 방향(D1)으로 길게 연장될 수 있다. 보다 구체적으로, 선택 도전막들(SSL)은 적층 도전막들(DSL, WL)보다 제1 방향(D1)으로 더 길게 연장될 수 있다. 적층 절연막들(IL) 또한 기판(100)으로부터의 거리에 따라 상이한 길이로 연장되어 계단형 구조를 정의할 수 있다.
제3 절연막(130)은 게이트 적층체(STA)의 계단형 구조에 대응되는 계단형 표면을 포함할 수 있다. 제3 절연막(130)은 선택 도전막들(SSL), 적층 도전막들(DSL, WL) 및 적층 절연막들(IL)에 의한 계단형 구조와 제2 절연막(120) 사이에 배치될 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 제3 절연막(130)은 산화물 또는 질화물을 포함할 수 있다.
게이트 컨택들(GCT)은 제3 절연막(130)을 관통할 수 있다. 게이트 컨택들(GCT)은 제2 인터커넥션들(IC2) 중 일부에 연결되도록 제2 절연막(120) 내부로 연장될 수 있다. 게이트 컨택들(GCT)은 적층 도전막들(DSL, WL) 및 선택 도전막들(SSL)에 각각 연결되도록 적어도 하나의 적층 절연막(IL)을 관통할 수 있다. 게이트 컨택들(GCT)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 게이트 컨택들(GCT)은 텅스텐을 포함할 수 있다.
비트라인들(BL) 및 게이트 컨택들(GCT)은 제2 인터커넥션들(IC2), 제2 본딩 패드들(BP2), 제1 본딩 패드들(BP1), 및 제1 인터커넥션들(IC1)을 경유하여 주변 회로의 트랜지스터들(TR)에 전기적으로 연결될 수 있다. 일 실시 예로서, 트랜지스터들(TR)은 페이지 버퍼의 트랜지스터들과 X-디코더의 트랜지스터들을 포함할 수 있다.
선택 도전막들(SSL) 및 적층 도전막들(DSL, WL)은 게이트 컨택들(GCT)을 경유하여 X-디코더를 구성하는 트랜지스터들(TR)에 전기적으로 연결될 수 있다. X-디코더의 트랜지스터들(TR)은 선택 도전막들(SSL) 및 적층 도전막들(DSL, WL)에 동작 전압들을 전송하도록 구성될 수 있다.
셀 플러그들(CPL) 각각은 셀 필링막(CFI), 셀 필링막(CFI)을 둘러싸는 셀 채널막(CCH) 및 셀 채널막(CCH)을 둘러싸는 셀 메모리막(CML)을 포함할 수 있다.
셀 필링막(CFI)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 셀 필링막(CFI)은 산화물을 포함할 수 있다. 셀 채널막(CCH)은 반도체 물질을 포함할 수 있다. 일 실시 예로서, 셀 채널막(CCH)은 폴리 실리콘을 포함할 수 있다. 셀 메모리막(CML)은 셀 채널막(CCH)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 실시 예로서, 터널 절연막은 산화물을 포함할 수 있다. 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 데이터 저장막은 질화물을 포함할 수 있다. 이외에도, 데이터 저장막은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 실시 예로서, 데이터 저장막은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막은 전하의 이동을 차단할 수 있는 절연물을 포함할 수 있다. 일 예로, 블로킹막은 산화물을 포함할 수 있다.
제1 더미 플러그(DPL1)는 더미 필링막(DFI), 더미 필링막(DFI)을 둘러싸는 더미 채널막(DCH) 및 더미 채널막(DCH)을 둘러싸는 더미 메모리막(DML)을 포함할 수 있다.
더미 필링막(DFI)은 절연 물질을 포함할 수 있다. 더미 필링막(DFI)은 셀 필링막(CFI)과 동일한 물질을 포함할 수 있다. 일 실시 예로, 더미 필링막(DFI)은 산화물을 포함할 수 있다. 더미 채널막(DCH)은 반도체 물질을 포함할 수 있다. 더미 채널막(DCH)은 셀 채널막(CCH)과 동일한 물질을 포함할 수 있다. 일 실시 예로, 더미 채널막(DCH)은 폴리 실리콘을 포함할 수 있다. 더미 메모리막(DML)은 더미 채널막(DCH)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 더미 메모리막(DML)의 터널 절연막, 데이터 저장막 및 블로킹막은 셀 메모리막(CML)의 터널 절연막, 데이터 저장막 및 블로킹막과 동일한 물질들일 수 있다.
셀 플러그(CPL)의 셀 채널막(CCH)은 비트라인 컨택(BCT)을 경유하여 비트라인(BL)에 전기적으로 연결될 수 있다. 비트라인(BL)은 제2 인터커넥션(IC2), 제2 본딩 패드(BP2), 제1 본딩 패드(BP1), 제1 인터커넥션(IC1)을 경유하여 페이지 버퍼의 트랜지스터(TR)에 전기적으로 연결될 수 있다. 페이지 버퍼는 비트라인(BL)을 통해 수신된 데이터를 임시로 저장하거나 비트라인(BL)의 전압 또는 전류를 센싱하도록 구성될 수 있다.
제1 더미 플러그(DPL1)는 게이트 적층체(STA)를 지지하는 역할을 할 수 있다.
소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)으로 확장되는 플레이트의 형태를 가질 수 있다. 소스 구조체(SOS)는 적층 도전막들(DSL, WL)에 중첩될 수 있다. 선택 도전막들(SSL)은 적층 도전막들(DSL, WL)과 소스 구조체(SOS) 사이에 배치될 수 있다. 소스 구조체(SOS)는 적층 도전막들(DSL, WL) 및 선택 도전막들(SSL) 보다 기판(100)으로부터 멀리 이격될 수 있다. 선택 도전막들(SSL)은 적층 도전막들(DSL, WL) 보다 기판(100)으로부터 멀리 이격될 수 있다.
소스 구조체(SOS)는 셀 플러그들(CPL)의 셀 채널막들(CCH) 및 제1 더미 플러그들(DPL1)의 더미 채널막들(DCH)에 연결될 수 있다.
소스 구조체(SOS)는 반도체 메모리 장치의 소스 라인으로 이용될 수 있다. 일 실시 예로서, 소스 구조체(SOS)는 도프트 폴리 실리콘을 포함할 수 있다. 다른 실시 예로서, 소스 구조체(SOS)는 불순물이 도핑된 영역들을 포함하는 단결정 실리콘일 수 있다.
소스 구조체(SOS)는 제4 절연막(140)으로 덮일 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 제4 절연막(140)은 산화물 또는 질화물을 포함할 수 있다.
제4 절연막(140)은 제5 절연막(150)으로 덮일 수 있다. 제5 절연막(150)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 제5 절연막(150)은 산화물 또는 질화물을 포함할 수 있다.
제5 절연막(150)은 상부 배선들(TML)에 의해 관통될 수 있다. 상부 배선들(TML)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 상부 배선들(TML)은 알루미늄을 포함할 수 있다.
분리 절연 구조체(DIS)는 제4 절연막(140) 및 소스 구조체(SOS)를 관통할 수 있다. 분리 절연 구조체(DIS)는 소스 구조체(SOS)에 의해 둘러싸일 수 있다. 분리 절연 구조체(DIS)는 소스 구조체(SOS)와 선택 도전막들(SSL) 사이의 적층 절연막(IL)에 접할 수 있다. 분리 절연 구조체(DIS)는 절연 물질을 포함할 수 있다. 일 실시 예로서, 분리 절연 구조체(DIS)는 산화물을 포함할 수 있다.
제4 절연막(140) 및 소스 구조체(SOS)는 관통 절연 구조체(PIS) 및 관통 컨택(PCT)에 의해 관통될 수 있다. 관통 절연 구조체(PIS)는 소스 구조체(SOS)에 의해 둘러싸일 수 있다. 관통 절연 구조체(PIS)는 제3 절연막(130)에 접할 수 있다. 관통 절연 구조체(PIS)는 분리 절연 구조체(DIS)와 실질적으로 동일한 레벨에 배치될 수 있다. 관통 절연 구조체(PIS)는 절연 물질을 포함할 수 있다. 일 실시 예로서, 관통 절연 구조체(PIS)는 산화물을 포함할 수 있다.
관통 컨택(PCT)은 제1 관통 컨택으로 정의되는 제3 컨택(CT3)과 제2 관통 컨택으로 정의되는 제4 컨택(CT4)을 포함할 수 있다.
제3 컨택(CT3)은 제2 인터커넥션(IC2)과 제4 컨택(CT4) 사이에 배치될 수 있다. 제3 컨택(CT3)은 제2 인터커넥션(IC2)에 접할 수 있고, 제4 컨택(CT4)을 향해 제3 방향(D3)으로 연장될 수 있다. 제3 컨택(CT3)은 제2 절연막(120)의 일부 및 제3 절연막(130)을 관통할 수 있다. 제3 컨택(CT3)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 제3 컨택(CT3)은 텅스텐을 포함할 수 있다.
제4 컨택(CT4)은 소스 구조체(SOS)를 관통할 수 있다. 제4 컨택(CT4)은 관통 절연 구조체(PIS)에 의해 소스 구조체(SOS)로부터 절연될 수 있다. 제4 컨택(CT4)은 상부 배선(TML)과 연결될 수 있다. 제4 컨택(CT4)은 도전 물질을 포함할 수 있다. 일 실시 예로서, 제4 컨택(CT4)은 텅스텐을 포함할 수 있다.
상부 배선들(TML) 중 일부는 관통 컨택(PCT), 제2 인터커넥션(IC2), 제2 본딩 패드(BP2), 제1 본딩 패드(BP1), 제1 인터커넥션(IC1)을 경유하여 주변 회로의 트랜지스터들(TR) 중 일부에 전기적으로 연결될 수 있다.
이하, 도 2a 내지 도 2c를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 소스 구조체(SOS), 선택 도전막들(SSL), 워드라인들(WL) 및 드레인 선택 라인들(DSL)의 레이아웃에 대해 설명한다.
도 2a는 도 1b에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 2a를 참조하면, 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)으로 확장된 플레이트 형태를 가질 수 있다. 소스 구조체(SOS)는 분리 절연 구조체(DIS)를 둘러쌀 수 있다. 소스 구조체(SOS)는 관통 절연 구조체(PIS)를 둘러쌀 수 있다. 관통 절연 구조체(PIS)는 제4 컨택(CT4)을 둘러쌀 수 있으며, 소스구조체(SOS)는 관통 절연 구조체(PIS)를 사이에 두고 제4 컨택(CT4)을 둘러쌀 수 있다.
분리 절연 구조체(DIS), 제4 컨택(CT4), 및 관통 절연 구조체(PIS)는 제3 방향(D3)으로 연장될 수 있다.
도 2b는 도 1b에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 2b를 참조하면, 선택 도전막들(SSL)은 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2), 및 제3 슬릿 구조체들(SLS3)에 의해 서로 절연될 수 있다. 선택 도전막들(SSL)은 실질적으로 동일한 레벨에 배열될 수 있다. 선택 도전막들(SSL)은 도 2a에 도시된 소스 구조체(SOS)에 중첩될 수 있다. 선택 도전막들(SSL) 각각은 복수의 셀 플러그들(CPL)에 의해 관통될 수 있다. 선택 도전막들(SSL) 각각은 제1 더미 플러그들(DPL1)에 의해 관통될 수 있다. 선택 도전막들(SSL) 각각은 제2 더미 플러그들(DPL2)에 의해 관통될 수 있다. 선택 도전막들(SSL) 각각은 제3 절연막(130)을 따라 연장된 측벽을 가질 수 있다.
선택 도전막들(SSL)은 제3 슬릿 구조체들(SLS3) 사이의 제1 선택 도전막(SSL1) 및 제2 선택 도전막(SSL2)을 포함할 수 있다. 제1 선택 도전막(SSL1) 및 제2 선택 도전막(SSL2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 선택 도전막(SSL1)과 제2 선택 도전막(SSL2)은 실질적으로 동일한 레벨에 배열될 수 있다. 제1 선택 도전막(SSL1)은 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2) 및 분리 절연 구조체(DIS)에 의해 제2 선택 도전막(SSL2)으로부터 이격될 수 있을 뿐 아니라, 제2 선택 도전막(SSL2)으로부터 절연될 수 있다.
제3 슬릿 구조체들(SLS3)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2) 및 분리 절연 구조체(DIS)는 제3 슬릿 구조체들(SLS3) 사이에 배치될 수 있다. 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2) 및 분리 절연 구조체(DIS)는 제1 선택 도전막(SSL1)과 제2 선택 도전막(SSL2) 사이에 배치될 수 있다.
제1 내지 제3 슬릿 구조체들(SLS1, SLS2, SLS3)은 도 2a에 도시된 소스 구조체(SOS)로 덮일 수 있다. 제1 내지 제3 슬릿 구조체들(SLS1, SLS2, SLS3)은 절연 물질을 포함할 수 있다. 일 실시 예로서, 제1 내지 제3 슬릿 구조체들(SLS1, SLS2, SLS3)은 산화물을 포함할 수 있다.
분리 절연 구조체(DIS)는 제1 방향(D1)으로 서로 이격된 제1 슬릿 구조체(SLS1)와 제2 슬릿 구조체(SLS2) 사이에 배치될 수 있다. 분리 절연 구조체(DIS)는 제1 슬릿 구조체(SLS1)에 연결된 측부와 제2 슬릿 구조체(SLS2)에 연결된 측부를 포함할 수 있다.
분리 절연 구조체(DIS)의 폭은 제1 및 제2 슬릿 구조체들(SLS1, SLS2)의 폭들보다 클 수 있다. 일 실시 예로서, 분리 절연 구조체(DIS)의 제2 방향(D2)으로의 폭이 제1 폭(W1)으로 정의되고, 제1 슬릿 구조체(SLS1)의 제2 방향(D2)으로의 폭이 제2 폭(W2)으로 정의되고, 제2 슬릿 구조체(SLS2)의 제2 방향(D2)으로의 폭이 제3 폭(W3)으로 정의되면, 제1 폭(W1)은 제2 폭(W2) 및 제3 폭(W3)보다 클 수 있다.
제3 절연막(130)은 도 2a에 도시된 소스 구조체(SOS)로 덮힐 수 있다. 제2 슬릿 구조체(SLS2)는 제3 절연막(130)에 연결될 수 있다. 제2 슬릿 구조체(SLS2)는 분리 절연 구조체(DIS)로부터 제1 방향(D1)으로 연장될 수 있고, 제3 절연막(130)을 관통할 수 있다.
관통 컨택(PCT) 및 관통 절연 구조체(PIS)는 제3 절연막(130)의 일부를 관통하도록 연장될 수 있다. 도 1c에 도시된 관통 컨택(PCT)의 제3 컨택(CT3) 및 제4 컨택(CT4) 중 하나가 선택 도전막들(SSL)과 동일한 레벨에 배치되거나, 제3 컨택(CT3)의 일부와 제4 컨택(CT4)의 일부가 선택 도전막들(SSL)이 배치된 레벨로 연장될 수 있다.
도 2c는 도 1b에 도시된 선 C-C'를 따라 절취한 반도체 메모리 장치의 평면도이다. 도 2d는 도 1b에 도시된 선 D-D'를 따라 절취한 반도체 메모리 장치의 평면도이다.
도 2c 및 도 2d를 참조하면, 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2), 셀 플러그들(CPL), 제1 더미 플러그들(DPL1), 및 제2 더미 플러그들(DPL2) 각각은 적층 도전막들(WL, DSL)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 적층 도전막들(WL, DSL) 각각은 제3 절연막(130)을 따라 연장된 측벽을 가질 수 있다. 제3 절연막(130)은 게이트 컨택들(GCT)에 의해 관통될 수 있다.
도 2c를 참조하면, 적층 도전막들(WL, DSL)의 워드라인들(WL) 각각은 제1 도전 연장부(CEP1), 제2 도전 연장부(CEP2) 및 도전 연결부(CCP)를 포함할 수 있다. 제1 도전 연장부(CEP1), 제2 도전 연장부(CEP2) 및 도전 연결부(CCP)는 제2 방향(D2)으로 이웃한 제3 슬릿 구조체들(SLS3) 사이에 배치될 수 있다.
제1 도전 연장부(CEP1) 및 제2 도전 연장부(CEP2) 각각은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 플레이트 형태일 수 있다. 제1 도전 연장부(CEP1)는 제3 방향(D3)에서 도 2b에 도시된 제1 선택 도전막(SSL1)에 중첩될 수 있다. 제2 도전 연장부(CEP2)는 제3 방향(D3)에서 도 2b에 도시된 제2 선택 도전막(SSL2)에 중첩될 수 있다. 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 제1 도전 연장부(CEP1) 및 제2 도전 연장부(CEP2) 사이에 배치될 수 있다. 달리 표현하면, 제1 도전 연장부(CEP1) 및 제2 도전 연장부(CEP2)는 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 제1 도전 연장부(CEP1) 및 제2 도전 연장부(CEP2)는 도전 연결부(CCP)에 의해 서로 전기적으로 연결될 수 있다.
도전 연결부(CCP)는 제3 방향(D3)에서 도 2b에 도시된 분리 절연 구조체(DIS)에 중첩될 수 있다. 도전 연결부(CCP)는 제1 슬릿 구조체(SLS1)와 제2 슬릿 구조체(SLS2) 사이에 배치될 수 있다. 도전 연결부(CCP)는 제1 도전 연장부(CEP1)으로부터 제2 도전 연장부(CEP2)를 향해 제2 방향(D2)으로 연장될 수 있다.
각각의 워드라인(WL)은 도 2b에 도시된 선택 도전막들(SSL)에 비해 제1 방향(D1)으로 짧게 형성될 수 있다. 각각의 워드라인(WL)은 제3 절연막(130)을 따라 연장된 측벽을 가질 수 있다. 제3 절연막(130)은 도 2b에 도시된 선택 도전막들(SSL) 각각의 단부에 중첩되도록 연장될 수 있다. 각 워드라인(WL)이 배치된 레벨에서, 제3 절연막(130)은 제3 컨택(CT3)에 인접한 제1 더미 플러그들(DPL1)의 일부를 둘러쌀 수 있다.
도 2d를 참조하면, 적층 도전막들(WL, DSL)의 드레인 선택 라인들(DSL)은 실질적으로 동일한 레벨들에 배치될 수 있다. 드레인 선택 라인들(DSL)은 제1 슬릿 구조체(SLS1), 제3 슬릿 구조체들(SLS3) 및 드레인 분리 절연 구조체(DSS)에 의해 서로 이격될 뿐 아니라, 서로 절연될 수 있다.
드레인 분리 절연 구조체(DSS)는 제1 방향(D1)으로 일렬로 배열된 제2 더미 플러그들(DPL2)에 중첩될 수 있고, 제1 더미 플러그들(DPL1) 중 일부에 중첩될 수 있다. 드레인 분리 절연 구조체(DSS)는 제2 방향(D2)으로 이웃한 제1 슬릿 구조체(SLS1)와 제3 슬릿 구조체(SLS3) 사이의 도전막을 2이상의 드레인 선택 라인들(DSL)로 분리할 수 있다. 일 실시 예로서, 드레인 선택 라인들(DSL)은 서로 이웃한 제3 슬릿 구조체들(SLS3) 사이에 배치된 제1 그룹의 제1 드레인 선택 라인(DSL11), 제1 그룹의 제2 드레인 선택 라인(DSL12), 제2 그룹의 제1 드레인 선택 라인(DSL21) 및 제2 그룹의 제2 드레인 선택 라인(DSL22)을 포함할 수 있다.
제1 슬릿 구조체(SLS1)와 이에 이웃한 하나의 제3 슬릿 구조체(SLS3) 사이에 제1 그룹의 제1 드레인 선택 라인(DSL11) 및 제1 그룹의 제2 드레인 선택 라인(DSL12)이 배치될 수 있다. 제1 그룹의 제1 드레인 선택 라인(DSL11)은 드레인 분리 절연 구조체(DSS)에 의해 제1 그룹의 제2 드레인 선택 라인(DSL12)으로부터 이격될 뿐 아니라, 제1 그룹의 제2 드레인 선택 라인(DSL12)으로부터 절연될 수 있다. 제1 그룹의 제1 드레인 선택 라인(DSL11), 제1 그룹의 제2 드레인 선택 라인(DSL12) 및 제1 그룹의 제1 드레인 선택 라인(DSL11)과 제1 그룹의 제2 드레인 선택 라인(DSL12) 사이의 드레인 분리 절연 구조체(DSS)는 도 2c에 도시된 제1 도전 연장부(CEP1)에 중첩될 수 있다.
제1 슬릿 구조체(SLS1)와 이에 이웃한 다른 하나의 제3 슬릿 구조체(SLS3) 사이에 제2 그룹의 제1 드레인 선택 라인(DSL21) 및 제2 그룹의 제2 드레인 선택 라인(DSL22)이 배치될 수 있다. 제2 그룹의 제1 드레인 선택 라인(DSL21)은 드레인 분리 절연 구조체(DSS)에 의해 제2 그룹의 제2 드레인 선택 라인(DSL22)으로부터 이격될 뿐 아니라, 제2 그룹의 제2 드레인 선택 라인(DSL22)으로부터 절연될 수 있다. 제2 그룹의 제1 드레인 선택 라인(DSL21), 제2 그룹의 제2 드레인 선택 라인(DSL22) 및 제2 그룹의 제1 드레인 선택 라인(DSL21)과 제2 그룹의 제2 드레인 선택 라인(DSL22) 사이의 드레인 분리 절연 구조체(DSS)는 도 2c에 도시된 제2 도전 연장부(CEP2)에 중첩될 수 있다.
각각의 드레인 분리 절연 구조체(DSS)는 드레인 선택 라인들(DSL)보다 길게 연장될 수 있다. 일 실시 예로서, 각각의 드레인 분리 절연 구조체(DSS)는 드레인 선택 라인들(DSL)보다 제1 방향(D1)으로 길게 연장될 수 있다.
제1 슬릿 구조체(SLS1)는 드레인 선택 라인들(DSL) 각각보다 길게 연장될 수 있다. 일 실시 예로서, 제1 슬릿 구조체(SLS1)는 드레인 선택 라인들(DSL) 각각보다 제1 방향(D1)으로 길게 연장될 수 있다.
드레인 선택 라인들(DSL) 각각은 도 2c에 도시된 워드라인(WL)에 비해 제1 방향(D1)으로 짧게 형성될 수 있다. 드레인 선택 라인들(DSL) 각각은 제3 절연막(130)을 따라 연장된 측벽을 가질 수 있다. 제3 절연막(130)은 도 2c에 도시된 워드라인(WL)의 단부에 중첩되도록 연장될 수 있다. 제3 절연막(130)은 제1 슬릿 구조체(SLS1)와 제2 슬릿 구조체(SLS2) 사이로 연장된 연장부(130EP)를 포함할 수 있다. 연장부(130EP)는 드레인 선택 라인들(DSL)이 배치된 레벨에 배치될 수 있고, 도 2c에 도시된 도전 연결부(CCP)에 중첩될 수 있다.
상술한 본 발명의 실시 예에 따르면, 도 1c에 도시된 바와 같이 소스 구조체(SOS)을 관통하는 분리 절연 구조체(DIS)는 선택 도전막들(SSL)이 배치된 레벨로 연장될 수 있다. 이로써, 도 2b에 도시된 바와 같이, 제1 선택 도전막(SSL1) 및 제2 선택 도전막(SSL2)이 분리 절연 구조체(DIS)에 의해 서로 분리될 수 있다. 도 1c에 도시된 바와 같이, 선택 도전막들(SSL)은 적층 도전막들(WL, DSL)과 소스 구조체(SOS) 사이에 배치된다. 본 발명의 실시 예에 따르면, 분리 절연 구조체(DIS)의 깊이를 적층 도전막들(WL, DSL)을 관통하지 않도록 제어함으로써, 선택 도전막들(SSL)을 적층 도전막들(WL, DSL)과 다른 단위로 분리할 수 있다.
이하, 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 3, 4, 5, 6, 7a, 7b, 8, 9, 10a, 10b 및 11은 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략한다. 이하에서 단면도들은 도 1c에 도시된 구조를 위주로 나타내었다.
도 3은 도 1a에 도시된 제1 컨택영역(AR1) 및 제2 컨택영역(AR2)에 대응하는 기판(100)의 일부 영역들에 대한 단면도들이다. 도 3은 트랜지스터들(TR)의 형성공정을 나타내는 단면도들이다.
도 3을 참조하면, 기판(100)에 트랜지스터들(TR)을 형성할 수 있다. 트랜지스터들(TR)을 형성하는 단계는, 기판(100)의 활성영역들을 구획하는 소자 분리막들(IS)을 형성하는 단계 및 활성영역들 내에 트랜지스터들(TR) 각각의 불순물 영역들(IR)을 형성하는 단계를 포함할 수 있다. 불순물 영역들(IR)을 형성하기 전, 도 1b에 도시된 바와 같이, 트랜지스터들(TR) 각각의 게이트 절연막(GI) 및 게이트 전극(GM)을 기판(100)의 활성영역 상에 형성할 수 있다. 불순물 영역들(IR)은 도 1b에 도시된 게이트 전극(GM)에 중첩되지 않는 활성영역들 내에 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 주입함으로써 정의될 수 있다.
이어서, 트랜지스터들(TR)을 덮는 제1 절연막(110), 트랜지스터들(TR)에 전기적으로 연결된 제1 인터커넥션들(IC1), 제1 인터커넥션들(IC1)에 접하는 제1 본딩 패드들(BP1)을 형성할 수 있다. 제1 절연막(110), 제1 인터커넥션들(IC1)의 제1 컨택들(CT1) 및 제1 배선들(ML1)과, 제1 본딩 패드들(BP1)의 형성공정은 다수의 증착공정들 및 다수의 식각공정들을 포함할 수 있다.
도 4는 도 1a에 도시된 제1 컨택영역(AR1) 및 제2 컨택영역(AR2)에 대응하는 소스 구조체(SOS) 및 적층체(200) 각각의 일부 영역들에 대한 단면도들이다.
도 4를 참조하면, 서로 상반된 방향을 향하는 제1 면(SU1) 및 제2 면(SU2)을 포함하는 소스 구조체(SOS)를 제공할 수 있다. 소스 구조체(SOS)는 도프트 반도체일 수 있다.
이어서, 소스 구조체(SOS)의 제1 면(SU1) 상에 예비 적층체(200)를 형성할 수 있다. 예비 적층체(200)를 형성하는 것은, 적층 절연막(IL) 및 적층 희생막(FL)을 소스 구조체(SOS)의 제1 면(SU1) 상에 교대로 적층하는 것을 포함할 수 있다. 적층 절연막(IL)과 적층 희생막(FL)은 서로 다른 물질을 포함할 수 있다. 일 실시 예로서, 적층 절연막(IL)은 산화물을 포함할 수 있고, 적층 희생막(FL)은 질화물을 포함할 수 있다.
도 5 및 도 6은 예비 적층체(200) 형성 후 이어지는 후속 공정에 대한 일 실시 예를 나타내는 단면도들이다.
도 5를 참조하면, 도 4에 도시된 예비 적층체(200)의 적층 절연막들(IL) 및 적층 희생막들(FL)을 계단형으로 식각할 수 있다. 이로써, 계단형 구조(STE)를 갖는 계단형 적층체(200ST)가 정의될 수 있다.
적층 절연막들(IL) 및 적층 희생막들(FL)은 소스 구조체(SOS)의 일부 영역들을 개구하도록 식각될 수 있다. 일 실시 예로서, 제2 컨택 영역(AR2)에 대응되는 소스 구조체(SOS)의 일부 영역이 계단형 적층체(200ST)에 중첩되지 않고 노출될 수 있다.
도 6을 참조하면, 계단형 적층체(200ST) 및 소스 구조체(SOS)는 제3 절연막(130)으로 덮일 수 있다. 제3 절연막(130)은 계단형 적층체(200ST)의 계단형 구조(STE)를 덮을 수 있다.
이어서, 계단형 적층체(200ST)를 관통하는 제1 더미 플러그들(DPL1)을 형성할 수 있다. 제1 더미 플러그들(DPL1)은 도 1a 및 도 1b에 도시된 셀 플러그들(CPL) 및 제2 더미 플러그들(DPL2)과 동시에 형성될 수 있다.
제1 더미 플러그들(DPL1), 셀 플러그들(CPL) 및 제2 더미 플러그들(DPL2)을 형성하는 것은, 계단형 적층체(200ST)를 관통하는 플러그 홀들을 형성하는 것, 각각의 플러그 홀들 내에 더미 메모리막(DML) 또는 도 1b에 셀 메모리막(CML)을 형성하는 것 및 더미 채널막(DCH)과 도 1b에 도시된 셀 채널막(CCH)을 형성하는 것을 포함할 수 있다. 더미 채널막(DCH)과 셀 채널막(CCH)을 형성하는 것은 소스 구조체(SOS)에 접하고 더미 메모리막(DML)과 도 1b에 도시된 셀 메모리막(CML)을 따라 연장된 채널막을 형성하는 것, 및 채널막에 의해 개구된 플러그 홀들 각각의 중심영역의 상단을 도프트 반도체 패턴으로 채우는 것을 포함할 수 있다. 도프트 반도체 패턴으로 플러그홀들 각각의 중심영역의 상단을 채우기 전, 플러그홀들 각각의 중심영역의 일부는 더미 필링막들(DFI) 또는 도 1b에 도시된 셀 필링막들(CFI)으로 채워질 수 있다. 도프트 반도체 패턴은 더미 필링막들(DFI) 또는 도 1b에 도시된 셀 필링막들(CFI) 상에 형성될 수 있다.
도 7a는 게이트 적층체들(STA)을 형성하는 공정에 대한 일 실시 예를 나타내는 단면도이다. 도 7b는 도 7a에 도시된 선 E-E'를 따라 절취한 평면도이다.
도 7a 및 도 7b를 참조하면, 도 6에 도시된 계단형 적층체(200ST)를 관통하는 제1 트렌치(ST1), 제2 트렌치(ST2) 및 제3 트렌치들(ST3)을 형성할 수 있다. 제1 트렌치(ST1), 제2 트렌치(ST2) 및 제3 트렌치들(ST3) 각각은 제1 방향(D1)으로 연장될 수 있다. 계단형 적층체(200ST)는 제3 트렌치들(ST3)에 의해 예비 게이트 적층체들로 분리될 수 있다. 제3 트렌치들(ST3)은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 제1 트렌치(ST1) 및 제2 트렌치(ST2)는 제3 트렌치들(ST3) 사이에 배치될 수 있다. 제1 트렌치(ST1) 및 제2 트렌치(ST2)는 제1 방향(D1)으로 서로 이격될 수 있다.
이어서, 제1 트렌치(ST1), 제2 트렌치(ST2) 및 제3 트렌치들(ST3)을 통해 도 6에 도시된 적층 희생막들(FL)을 제거할 수 있다. 이 후, 적층 희생막들(FL)이 제거된 빈 공간들을 도전물을 채울 수 있다. 제1 트렌치(ST1), 제2 트렌치(ST2) 및 제3 트렌치들(ST3) 내부의 도전물은 식각 공정을 통해 제거될 수 있다. 이 후, 도 1a 및 도 2d에 도시된, 드레인 분리 절연 구조체(DSS)를 형성할 수 있다. 이로써 도전물은 예비 선택 도전막(pSSL) 및 적층 도전막들(WL, DSL)로 분리되며, 게이트 적층체들(STA)이 정의될 수 있다. 게이트 적층체들(STA) 각각은 셀 플러그들(CPL), 제1 더미 플러그들(DPL1), 및 제2 더미 플러그들(DPL2)을 감쌀 수 있다.
예비 선택 도전막(pSSL) 및 적층 도전막들(WL, DSL)은 적층 절연막들(IL)과 소스 구조체(SOS)의 제1 면(SU1) 상에 교대로 배치될 수 있다. 예비 선택 도전막(pSSL) 및 적층 도전막들(WL, DSL)은 적층 절연막들(IL)에 의해 서로 절연될 수 있다. 예비 선택 도전막(pSSL)은 적층 도전막들(WL, DSL)과 소스 구조체(SOS) 사이의 적층 절연막(IL)에 의해 소스 구도체(SOS)로부터 절연될 수 있다.
예비 선택 도전막(pSSL)은 적층 절연막들(IL) 및 적층 도전막들(WL, DSL)의 교대 적층 구조와 소스 구조체(SOS) 사이에 배치될 수 있다. 예비 선택 도전막(pSSL)은 소스 구조체(SOS)의 제1 면(SU1)에 나란한 제1 방향(D1)으로 적층 도전막들(WL, DSL)보다 길게 형성될 수 있다.
예비 선택 도전막(pSSL)은 제1 선택 연장부(SEP1), 제2 선택 연장부(SEP2) 및 선택 연결부(SCP)를 포함할 수 있다. 제1 선택 연장부(SEP1) 및 제2 선택 연장부(SEP2) 각각은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 플레이트 형태일 수 있다. 제1 선택 연장부(SEP1)는 제1 트렌치(ST1)와 제2 트렌치(ST2)에 의해 제2 선택 연장부(SEP2)로부터 제2 방향(D2)으로 이격될 수 있다. 선택 연결부(SCP)는 제1 선택 연장부(SEP1)와 제2 선택 연장부(SEP2) 사이에 배치될 수 있다. 선택 연결부(SCP)는 제1 선택 연장부(SEP1)로부터 제2 방향(D2)으로 연장되어 제2 선택 연장부(SEP2)에 연결될 수 있다. 달리 표현하면, 제1 선택 연장부(SEP1)와 제2 선택 연장부(SEP2)는 제1 선택 연장부(SEP1)와 제2 선택 연장부(SEP2) 사이의 선택 연결부(SCP)에 의해 서로 연결될 수 있다.
적층 도전막들(WL, DSL)은 드레인 선택 라인들(DSL) 및 워드라인들(WL)을 포함할 수 있다.
워드라인들(WL) 각각은 도 2c를 참조하여 설명한 바와 같이 제1 도전 연장부(CEP1), 제2 도전 연장부(CEP2) 및 도전 연결부(CCP)를 포함할 수 있다. 도 7a 및 도 7b에 도시된 공정에 따르면, 도 2c에 도시된 제1 도전 연장부(CEP1)는 제1 선택 연장부(SEP1)에 중첩될 수 있고, 도 2c에 도시된 제2 도전 연장부(CEP2)는 제2 선택 연장부(SEP2)에 중첩될 수 있고, 도 2c에 도시된 도전 연결부(CCP)는 선택 연결부(SCP)에 중첩될 수 있다.
제1 트렌치(ST1), 제2 트렌치(ST2) 및 제3 트렌치들(ST3)은 제1 슬릿 구조체(SLS1), 제2 슬릿 구조체(SLS2) 및 제3 슬릿 구조체들(SLS3)로 각각 채워질 수 있다. 예비 선택 도전막(pSSL)의 제1 선택 연장부(SEP1), 제2 선택 연장부(SEP2) 및 선택 연결부(SCP)는 제3 슬릿 구조체들(SLS3) 사이에 배치될 수 있다. 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 제1 선택 연장부(SEP1) 및 제2 선택 연장부(SEP2) 사이에 배치될 수 있다. 제1 슬릿 구조체(SLS1) 및 제2 슬릿 구조체(SLS2)는 선택 연결부(SCP)에 의해 서로 이격될 수 있다.
도 8은 게이트 적층체들(STA) 형성 후, 이어지는 후속 공정들에 대한 일 실시 예를 나타내는 단면도이다.
도 8을 참조하면, 게이트 적층체들(STA)과 제3 절연막(130)을 덮도록 제2 절연막(120)을 형성할 수 있다. 제2 절연막(120)은 2중층 이상의 절연막들을 포함할 수 있다.
게이트 컨택들(GCT), 제2 인터커넥션들(IC2)의 제2 컨택들(CT2) 및 제2 배선들(ML2), 제3 컨택(CT3)과 제2 본딩 패드들(BP2)은 다양한 공정들에 의해 제2 절연막(120) 내에 매립될 수 있다.
게이트 컨택들(GCT)은 게이트 적층체들(STA) 각각의 적층 도전막들(WL, DSL)과 예비 선택 도전막(pSSL)에 접하도록 제3 절연막(130)을 관통할 수 있다. 제3 컨택(CT3)은 소스 구조체(SOS)에 접하도록 제3 절연막(130)을 관통할 수 있다.
도 1b에 도시된 비트라인 컨택(BCT) 및 비트라인(BL)은 제2 인터커넥션들(IC2)의 제2 컨택들(CT2) 및 제2 배선들(ML2)의 일부를 형성하는 공정을 이용하여 형성될 수 있다.
일 실시 예로서, 제2 절연막(120)의 제1 하부층을 형성한 후, 제2 절연막(120)의 제1 하부층과 제3 절연막(130)을 관통하는 게이트 컨택들(GCT) 및 제3 컨택(CT3)을 형성할 수 있다. 이어서, 제2 절연막(120)의 제2 하부층을 형성한 후, 게이트 컨택들(GCT) 및 제3 컨택(CT3)에 접하는 최하층 제2 컨택들(CT2)을 형성할 수 있다. 최하층 제2 컨택들(CT2)은 제2 절연막(120)의 제2 하부층을 관통할 수 있다. 도 1b에 도시된 비트라인 컨택(BCT)은 도 1b에 도시된 셀 플러그(CPL)의 셀 채널막(CCH)에 접하도록 제2 절연막(120)의 제2 하부층 및 제1 하부층을 관통할 수 있다. 이어서, 제2 절연막(120)의 제3 하부층을 형성한 후, 최하층 제2 컨택들(CT2)에 접하는 최하층 제2 배선들(ML2)을 형성할 수 있다. 최하층 제2 배선들(ML2)은 제2 절연막(120)의 제3 하부층을 관통할 수 있다. 도 1b에 도시된 비트라인(BL)은 도 1b에 도시된 비트라인 컨택(BCT)에 접하도록 제2 절연막(120)의 제3 하부층을 관통할 수 있다. 이 후, 제2 절연막(120)의 중간층을 형성한 후, 제2 절연막(120)의 중간층을 관통하는 나머지 제2 컨택들(CT2) 및 나머지 제2 배선들(ML2)을 형성할 수 있다. 연이어, 제2 절연막(120)의 상부층을 형성한 후, 제2 절연막(120)의 상부층을 관통하는 제2 본딩 패드들(BP2)을 형성할 수 있다.
도 9는 주변 회로 구조와 메모리 셀 어레이 구조를 본딩하는 공정에 대한 일 실시 예를 나타낸다. 주변 회로 구조는 도 3을 참조하여 설명한 공정들에 의해 제공될 수 있으며, 메모리 셀 어레이 구조는 도 4, 도 5, 도 6, 도 7a, 도 7b 및 도 8을 참조하여 설명한 공정들에 의해 제공될 수 있다.
도 9를 참조하면, 제3 방향(D3)으로 제2 본딩 패드들(BP2)이 제1 본딩 패드들(BP1)에 마주하도록, 게이트 적층체(STA)를 포함하는 메모리 셀 어레이 구조를 트랜지스터들(TR)을 포함하는 주변 회로 구조에 정렬할 수 있다. 이어서, 제2 본딩 패드들(BP2)을 제1 본딩 패드들(BP1)에 본딩시킬 수 있고, 제2 절연막(120)을 제1 절연막(110)에 본딩시킬 수 있다.
이 후, 소스 구조체(SOS)를 덮는 제4 절연막(140)을 형성할 수 있다. 일 실시 예로서, 제4 절연막(140)을 형성하기 전에, 소스 구조체(SOS)의 두께를 줄일 수 있다. 소스 구조체(SOS)의 두께는 평탄화 공정 또는 식각 공정에 의해 줄일 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 소스 구조체(SOS)의 두께를 줄이는 단계는 생략될 수 있다.
도 10a는 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH)을 형성하는 공정에 대한 일 실시 예를 나타내는 단면도이다. 도 10b는 도 10a에 도시된 선 F-F'를 따라 절취한 평면도이다.
도 10a 및 도 10b를 참조하면, 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH)에 대응하는 개구부들을 갖는 마스크 패턴(미도시)을 형성할 수 있다. 이어서 마스크 패턴을 식각 베리어로 이용한 식각공정을 통해 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH)이 동시에 형성될 수 있다. 마스크 패턴은 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH) 형성 후 제거될 수 있다.
분리 구조체 홀(DSH)은 워드라인들(WL)에 중첩될 수 있다. 관통 구조체 홀(PSH)은 제3 컨택(CT3)에 중첩될 수 있다. 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH) 각각은 제4 절연막(140)을 관통할 수 있다. 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH) 각각은 소스 구조체(SOS)의 제2 면(SU2)으로부터 소스 구조체(SOS)를 관통할 수 있다.
분리 구조체 홀(DSH)은 소스 구조체(SOS)에 인접한 적층 절연막(IL)을 관통할 수 있다. 분리 구조체 홀(DSH)은 도 7a 및 도 7b에 도시된 예비 선택 도전막(pSSL)의 선택 연결부(SCP)를 관통할 수 있다. 분리 구조체 홀(DSH)은 도 7b에 도시된 선택 연결부(SCP)보다 넓은 면적으로 정의될 수 있다. 분리 구조체 홀(DSH)을 형성하는 동안 도 7b에 도시된 선택 연결부(SCP)가 제거될 뿐 아니라, 도 7b에 도시된 제1 및 제2 선택 연장부들(SEP1, SEP2) 각각의 일부가 제거될 수 있다. 분리 구조체 홀(DSH)에 의해 도 7a 및 도 7b에 도시된 예비 선택 도전막(pSSL)은 선택 도전막들(SSL)로 분리될 수 있다. 일 실시 예로서, 제3 슬릿 구조체들(SLS3) 사이의 예비 선택 도전막(pSSL)은 제1 선택 도전막(SSL1) 및 제2 선택 도전막(SSL2)으로 분리될 수 있다. 제3 슬릿 구조체들(SLS3) 사이의 제1 슬릿 구조체(SLS1)와 제2 슬릿 구조체(SLS2)는 분리 구조체 홀(DSH)에 의해 노출될 수 있다. 분리 구조체 홀(DSH)은 도 2c에 도시된 도전 연결부(CCP)에 중첩될 수 있다.
분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH)을 형성하는 동안, 제3 컨택(CT3)의 일부 및 제3 절연막(130)의 일부가 식각될 수 있다. 관통 구조체 홀(PSH)은 제3 컨택(CT3)을 노출하도록 형성될 수 있다.
상술한 바와 같이, 제1 선택 도전막(SSL1)과 제2 선택 도전막(SSL2)을 서로 분리하기 위한 식각공정을 별도로 진행하지 않더라도, 관통 구조체 홀(PSH)을 형성하는 동안 분리 구조체 홀(DSH)을 형성함으로써, 제1 선택 도전막(SSL1) 및 제2 선택 도전막(SSL2)을 서로 분리시킬 수 있다.
도 11은 분리 절연 구조체(DIS) 및 관통 절연 구조체(PIS)를 형성하는 공정에 대한 일 실시 예를 나타내는 단면도이다.
도 11을 참조하면, 분리 절연 구조체(DIS)는 분리 구조체 홀(DSH)을 채울 수 있다. 관통 절연 구조체(PIS)는 소스 구조체(SOS)의 측벽을 덮도록 관통 구조체 홀(PSH)의 측벽을 따라 연장될 수 있다. 제3 컨택(CT3)은 관통 구조체 홀(PSH)의 바닥면을 통해 노출될 수 있다.
관통 절연 구조체 홀(PSH)의 직경이 분리 구조체 홀(DSH)의 직경의 2배 이상 넓게 정의된 경우, 분리 절연 구조체(DIS)와 관통 절연 구조체(PIS)는 동시에 형성될 수 있다. 일 실시 예로서, 분리 절연 구조체(DIS)와 관통 절연 구조체(PIS)를 형성하는 것은, 분리 구조체 홀(DSH) 및 관통 구조체 홀(PSH) 내부에 절연 물질을 형성하는 것, 및 제3 컨택(CT3)이 노출되도록 절연 물질을 에치백(etch back) 공정으로 식각하는 것을 포함할 수 있다. 에치백 공정 수행 전, 절연 물질은 분리 구조체 홀(DSH)을 완전히 채우되, 분리 구조체 홀(DSH)보다 넓은 직경을 갖는 관통 구조체 홀(PSH)을 완전히 채우지 못하고 분리 구조체 홀(DSH)의 표면을 따라 컨포멀하게 형성될 수 있다.
상술한, 분리 절연 구조체(DIS)과 관통 절연 구조체(PIS)를 형성한 후, 도 1c에 도시된 바와 같이, 관통 컨택(PCT)의 제4 컨택(CT4)으로 관통 구조체 홀(PSH)의 중심 영역을 채울 수 있다.
이어서, 도 1c에 도시된 제5 절연막(150) 및 상부 배선들(TML)을 형성할 수 있다.
본 발명의 실시 예에 따르면, 분리 절연 구조체(DIS)를 형성하기 전에, 도 6에 도시된 희생막들(FL) 중 일부가 도 7a에 도시된 예비 선택 도전막(pSSL)으로 교체될 수 있다. 이에 따라, 희생막(FL)을 예비 선택 도전막(pSSL)으로 교체하는 공정은 분리 절연 구조체(DIS)의 방해없이 안정적으로 진행될 수 있다.
본 발명의 실시 예와 달리, 희생막을 예비 선택 도전막으로 교체하기 전, 분리 절연 구조체를 형성할 수 있다. 이 경우, 분리 절연 구조체에 의해 예비 선택 도전막의 패턴 불량이 발생되거나, 분리 절연 구조체에 의해 예비 선택 도전막 내 퓸(fume)이 원활하게 배출되기 어렵다. 본 발명의 실시 예에 따르면, 도 6에 도시된 희생막들(FL) 중 일부가 도 7a에 도시된 예비 선택 도전막(pSSL)으로 교체된 이후, 분리 절연 구조체(DIS)를 형성하므로, 예비 선택 도전막(pSSL)의 패턴 불량을 줄일 수 있고, 퓸(fume)의 배출을 원활히 할 수 있다.
본 발명의 실시 예에 따르면, 관통 구조체 홀(PSH)과 분리 구조체 홀(DSH)을 동시에 형성할 수 있으므로, 공정 스텝 수를 감소시킬 수 있다. 이로써, 본 발명의 실시 예에 따르면, 반도체 메모리 장치의 제조 시간 및 제조 비용을 줄일 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 소스 구조체와 적층 도전막 사이에 배치되고 서로 이격된 제1 선택 도전막 및 제2 선택 도전막을 포함할 수 있다. 제1 선택 도전막은 분리 절연 구조체에 의해 제2 선택 도전막으로부터 절연될 수 있다. 분리 절연 구조체는 소스 구조체를 관통하도록 연장될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 12를 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
SOS: 소스 구조체 WL, DSL: 적층 도전막
WL: 워드라인 CEP1: 제1 도전 연장부
CEP2: 제2 도전 연장부 CCP: 도전 연결부
SSL1: 제1 선택 도전막 SSL2: 제2 선택 도전막
STA: 게이트 적층체 IL: 적층 절연막
DIS: 분리 절연 구조체 PIS: 관통 절연 구조체
PCT: 관통 컨택 SLS1, SLS2, SLS3: 슬릿 구조체
GCT: 게이트 컨택 TR: 트랜지스터
110, 120, 130, 140, 150: 절연막 CPL: 셀 플러그
pSSL: 예비 선택 도전막 SEP1: 제1 선택 연장부
SEP2: 제2 선택 연장부 SCP: 선택 연결부
DSH: 분리 구조체 홀 PSH: 관통 구조체 홀
BP1: 제1 본딩 패드 BP2: 제2 본딩 패드

Claims (29)

  1. 소스 구조체;
    상기 소스 구조체에 중첩된 적층 도전막;
    상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막;
    상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막;
    상기 적층 도전막 및 상기 적층 절연막을 관통하는 제1 슬릿 구조체 및 제2 슬릿 구조체; 및
    상기 소스 구조체를 관통하는 분리 절연 구조체를 포함하고,
    상기 제1 및 제2 슬릿 구조체들과 상기 분리 절연 구조체는 상기 제1 선택 도전막 및 상기 제2 선택 도전막 사이에 배치되고,
    상기 분리 절연 구조체는 상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체 사이에 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 분리 절연 구조체는 상기 적층 절연막에 접하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 슬릿 구조체들은 제1 방향으로 연장되고,
    상기 제1 및 제2 슬릿 구조체들은 상기 분리 절연 구조체를 사이에 두고 상기 제1 방향으로 서로 이격되는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 선택 도전막들은 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 반도체 메모리 장치.
  5. 제3 항에 있어서,
    상기 분리 절연 구조체의 상기 제2 방향으로의 폭은 상기 제1 및 제2 슬릿 구조체들의 상기 제2 방향으로의 폭들보다 큰 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 적층 도전막은,
    상기 제1 선택 도전막에 중첩되는 제1 도전 연장부;
    상기 제2 선택 도전막에 중첩되는 제2 도전 연장부; 및
    상기 제1 도전 연장부 및 상기 제2 도전 연장부를 연결하는 도전 연결부를 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 도전 연결부는 상기 분리 절연 구조체에 중첩되는 반도체 메모리 장치.
  8. 제6 항에 있어서,
    상기 도전 연결부는 상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체 사이에 배치되는 반도체 메모리 장치.
  9. 소스 구조체;
    상기 소스 구조체에 중첩된 적층 도전막;
    상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막;
    상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막; 및
    상기 소스 구조체를 관통하는 분리 절연 구조체를 포함하고,
    상기 분리 절연 구조체는 상기 제1 및 제2 선택 도전막들 사이에 배치되고,
    상기 적층 도전막은 상기 제1 선택 도전막에 중첩되는 제1 도전 연장부, 상기 제2 선택 도전막에 중첩되는 제2 도전 연장부 및 상기 분리 절연 구조체에 중첩되는 도전 연결부를 포함하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 소스 구조체를 관통하는 관통 컨택을 더 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 관통 컨택을 둘러싸는 관통 절연 구조체를 더 포함하고,
    상기 관통 절연 구조체는 상기 분리 절연 구조체와 동일한 레벨에 배치되는 반도체 메모리 장치.
  12. 제9 항에 있어서,
    상기 소스 구조체는 상기 분리 절연 구조체를 둘러싸는 반도체 메모리 장치.
  13. 제9 항에 있어서,
    상기 분리 절연 구조체를 사이에 두고 서로 이격된 제1 슬릿 구조체와 제2 슬릿 구조체를 더 포함하고,
    상기 제1 선택 도전막과 상기 제2 선택 도전막은 상기 제1 슬릿 구조체, 상기 제2 슬릿 구조체 및 상기 분리 절연 구조체에 의해 서로 분리되고,
    상기 제1 및 제2 슬릿 구조체들은 상기 제1 도전 연장부와 상기 제2 도전 연장부 사이로 연장된 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 소스 구조체는 상기 제1 및 제2 슬릿 구조체들을 덮는 반도체 메모리 장치.
  15. 소스 구조체;
    상기 소스 구조체에 중첩된 적층 도전막;
    상기 소스 구조체와 상기 적층 도전막 사이에 배치되는 제1 선택 도전막 및 제2 선택 도전막;
    상기 제1 및 제2 선택 도전막들과 상기 적층 도전막 사이에 배치되는 적층 절연막;
    상기 적층 도전막 및 상기 적층 절연막을 관통하고 제1 방향으로 서로 이격된 제1 슬릿 구조체 및 제2 슬릿 구조체; 및
    상기 제1 및 제2 슬릿 구조체들 사이에 배치되는 분리 절연 구조체를 포함하고,
    상기 제1 및 제2 선택 도전막들은 상기 제1 및 제2 슬릿 구조체들 및 상기 분리 절연 구조체에 의해 서로 이격되고,
    상기 분리 절연 구조체의 폭은 상기 제1 및 제2 슬릿 구조체들의 폭들보다 큰 반도체 메모리 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제2 선택 도전막들은 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고,
    상기 분리 절연 구조체의 상기 제2 방향으로의 폭은 상기 제1 및 제2 슬릿 구조체들의 상기 제2 방향으로의 폭들보다 큰 반도체 메모리 장치.
  17. 제15 항에 있어서,
    상기 분리 절연 구조체는 상기 소스 구조체를 관통하는 반도체 메모리 장치.
  18. 제17 항에 있어서,
    상기 소스 구조체를 관통하는 관통 절연 구조체를 더 포함하는 반도체 메모리 장치.
  19. 제18 항에 있어서,
    상기 관통 절연 구조체에 의해 상기 소스 구조체로부터 절연되고, 상기 관통 절연 구조체로 둘러싸인 관통 컨택을 더 포함하는 반도체 메모리 장치.
  20. 제15 항에 있어서,
    상기 제1 선택 도전막 및 상기 제2 선택 도전막 각각은 상기 적층 도전막보다 상기 제1 방향으로 더 길게 연장된 반도체 메모리 장치.
  21. 서로 상반된 방향을 향하는 제1 면 및 제2 면을 갖는 소스 구조체를 형성하는 단계;
    상기 소스 구조체의 상기 제1 면 상에, 예비 선택 도전막, 적층 도전막들, 적층 절연막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하고, 상기 소스 구조체에 연결되는 셀 플러그들을 형성하는 단계;
    상기 소스 구조체의 상기 제2 면으로부터 상기 소스 구조체를 관통하는 분리 구조체 홀을 형성하는 단계; 및
    상기 분리 구조체 홀 내에 분리 절연 구조체를 형성하는 단계를 포함하고,
    상기 분리 구조체 홀을 형성하는 단계는 상기 예비 선택 도전막을 제1 선택 도전막 및 제2 선택 도전막으로 분리하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 소스 구조체의 상기 제1 면과 상기 적층체를 덮는 절연막을 형성하는 단계;
    상기 절연막을 관통하고, 상기 소스 구조체에 접하는 제1 관통 컨택을 형성하는 단계; 및
    상기 소스 구조체의 상기 제2 면으로부터 상기 소스 구조체를 관통하는 관통 구조체 홀을 형성하는 단계를 더 포함하고,
    상기 관통 구조체 홀은 상기 제1 관통 컨택을 노출시키는 반도체 메모리 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 관통 구조체 홀은 상기 분리 구조체 홀과 동시에 형성되는 반도체 메모리 장치의 제조 방법.
  24. 제21 항에 있어서,
    트랜지스터들을 형성하는 단계;
    상기 트랜지스터들과 각각 전기적으로 연결되는 제1 본딩 패드들을 형성하는 단계; 및
    상기 셀 플러그들 및 상기 적층 도전막들과 각각 전기적으로 연결되는 제2 본딩 패드들을 형성하는 단계;
    상기 제1 본딩 패드들에 상기 제2 본딩 패드들을 각각 본딩하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 예비 선택 도전막은 상기 적층 도전막들 및 상기 적층 절연막들의 교대 적층 구조와 상기 소스 구조체 사이에 배치되고, 상기 제1 면에 나란한 제1 방향으로 상기 적층 도전막들보다 길게 형성되는 반도체 메모리 장치의 제조 방법.
  26. 제21 항에 있어서,
    상기 예비 선택 도전막은 제1 선택 연장부, 제2 선택 연장부 및 상기 제1 선택 연장부와 상기 제2 선택 연장부를 연결하는 선택 연결부를 포함하는 반도체 메모리 장치의 제조 방법.
  27. 제26 항에 있어서,
    상기 적층 도전막들은 워드라인을 포함하고,
    상기 워드라인은, 상기 제1 선택 연장부에 중첩된 제1 도전 연장부, 상기 제2 선택 연장부에 중첩된 제2 도전 연장부 및 상기 선택 연결부에 중첩되고 상기 제1 도전 연장부와 상기 제2 도전 연장부를 연결하는 도전 연결부를 포함하는 반도체 메모리 장치의 제조 방법.
  28. 제27 항에 있어서,
    상기 제1 선택 연장부 및 상기 제2 선택 연장부 사이에 배치되고, 상기 선택 연결부에 의해 서로 이격된 제1 슬릿 구조체 및 제2 슬릿 구조체를 형성하는 단계를 더 포함하고,
    상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체는 상기 제1 도전 연장부와 상기 제2 도전 연장부 사이로 연장되는 반도체 메모리 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 분리 구조체 홀은 상기 선택 연결부를 관통하고, 상기 도전 연결부에 중첩되도록 형성되고,
    상기 분리 구조체 홀에 의해 상기 제1 슬릿 구조체 및 상기 제2 슬릿 구조체가 노출되는 반도체 메모리 장치의 제조 방법.
KR1020210022705A 2020-11-12 2021-02-19 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법 KR20220064869A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/380,632 US11894300B2 (en) 2020-11-12 2021-07-20 Semiconductor memory device and method of manufacturing semiconductor memory device
CN202110968524.XA CN114497056A (zh) 2020-11-12 2021-08-23 半导体存储装置以及半导体存储装置的制造方法
US18/390,171 US20240162148A1 (en) 2020-11-12 2023-12-20 Semiconductor memory device and method of manufacturing semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200150833 2020-11-12
KR20200150833 2020-11-12

Publications (1)

Publication Number Publication Date
KR20220064869A true KR20220064869A (ko) 2022-05-19

Family

ID=81804697

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210022705A KR20220064869A (ko) 2020-11-12 2021-02-19 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR20220064869A (ko)

Similar Documents

Publication Publication Date Title
KR102635442B1 (ko) 반도체 장치 및 그 제조방법
KR20150116510A (ko) 반도체 장치 및 그 제조방법
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
US20240162148A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
US20220320025A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20240172435A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR20160114907A (ko) 반도체 장치 및 그 제조방법
CN114121966A (zh) 半导体存储器装置及该半导体存储器装置的制造方法
US20230387056A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230180475A1 (en) Method for manufacturing semiconductor device
CN112310102A (zh) 半导体存储器装置
US20220173118A1 (en) Semiconductor device, method of manufacturing the same, and massive data storage system including the same
KR20220064869A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법
KR20220167688A (ko) 반도체 메모리 장치 및 그 제조방법
KR20220125029A (ko) 반도체 메모리 장치 및 그 제조방법
KR20210108548A (ko) 3차원 반도체 메모리 장치
US20220359442A1 (en) Semiconductor devices and data storage systems including the same
US20230084497A1 (en) Three-dimensional semiconductor memory devices, electronic systems including the same, and methods of fabricating the devices
KR20220082644A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20220199135A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
EP4369882A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230083114A1 (en) Semiconductor devices and data storage systems including the same
US20230046500A1 (en) Semiconductor devices and data storage systems including the same
US20240023337A1 (en) Three-dimensional semiconductor memory device, electronic system including the same, and method of fabricating the same
CN116916653A (zh) 半导体存储器装置和半导体存储器装置的制造方法