CN114497056A - 半导体存储装置以及半导体存储装置的制造方法 - Google Patents

半导体存储装置以及半导体存储装置的制造方法 Download PDF

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Abstract

本公开提供半导体存储装置以及半导体存储装置的制造方法。所述半导体存储装置包括：源极结构；层叠导电层，其与所述源极结构重叠；第一选择导电层和第二选择导电层，其布置在所述源极结构和所述层叠导电层之间；层叠绝缘层，其布置在所述第一选择导电层和所述第二选择导电层与所述层叠导电层之间；以及分离绝缘结构，其设置在所述第一选择导电层和所述第二选择导电层之间。

Description

半导体存储装置以及半导体存储装置的制造方法
技术领域
本公开的各个实施方式可以涉及一种半导体存储装置和制造该半导体存储装置的方法，更具体地涉及一种三维半导体存储装置和制造该三维半导体存储装置的方法。
背景技术
一种半导体存储装置包括配置成储存数据的存储单元。三维(3D)半导体存储装置可以包括三维布置的存储单元，从而减少存储单元在基板的单位面积上所占用的面积。
为了提高三维半导体存储装置的集成度，增加了层叠的存储器单元的数量。随着层叠的存储单元数量的增加，三维半导体存储装置的操作可靠性可能会降低。
发明内容
根据本公开的实施方式，一种半导体存储装置可以包括：源极结构；层叠导电层，所述层叠导电层与所述源极结构重叠；第一选择导电层和第二选择导电层，所述第一选择导电层和所述第二选择导电层布置在所述源极结构和所述层叠导电层之间；层叠绝缘层，所述层叠绝缘层布置在所述第一选择导电层和所述层叠导电层之间以及所述第二选择导电层和所述层叠导电层之间；第一狭缝结构和第二狭缝结构，所述第一狭缝结构和所述第二狭缝结构穿过所述层叠导电层和所述层叠绝缘层；以及分离绝缘结构，所述分离绝缘结构穿过所述源极结构，其中，所述第一狭缝结构和所述第二狭缝结构以及所述分离绝缘结构可以布置在所述第一选择导电层和所述第二选择导电层之间，并且所述分离绝缘结构可以布置在所述第一狭缝结构和所述第二狭缝结构之间。
根据本公开内容的实施方式，一种半导体存储装置可以包括：源极结构；层叠导电层，所述层叠导电层与所述源极结构重叠；第一选择导电层和第二选择导电层，所述第一选择导电层和所述第二选择导电层布置在所述源极结构和所述层叠导电层之间；层叠绝缘层，所述层叠绝缘层布置在所述第一选择导电层和所述层叠导电层之间以及所述第二选择导电层和所述层叠导电层之间；以及分离绝缘结构，所述分离绝缘结构穿过所述源极结构，其中，所述分离绝缘结构可以布置在所述第一选择导电层和所述第二选择导电层之间，并且所述层叠导电层可以包括：与所述第一选择导电层重叠的第一导电延伸部；与所述第二选择导电层重叠的第二导电延伸部；以及与所述分离绝缘结构重叠的导电连接器。
根据本公开的实施方式，一种半导体存储装置可以包括：源极结构；层叠导电层，所述层叠导电层与所述源极结构重叠；第一选择导电层和第二选择导电层，所述第一选择导电层和所述第二选择导电层布置在所述源极结构和所述层叠导电层之间；层叠绝缘层，所述层叠绝缘层布置在所述第一选择导电层和所述层叠导电层之间以及所述第二选择导电层和所述层叠导电层之间；第一狭缝结构和第二狭缝结构，所述第一狭缝结构和所述第二狭缝结构穿过所述层叠导电层和所述层叠绝缘层，并且沿第一方向相互间隔开；以及分离绝缘结构，所述分离绝缘结构布置在所述第一狭缝结构和所述第二狭缝结构之间，其中，所述第一选择导电层和所述第二选择导电层由于所述第一狭缝结构、所述第二狭缝结构和所述分离绝缘结构而可以相互间隔开，并且所述分离绝缘结构的宽度可以大于所述第一狭缝结构和所述第二狭缝结构的宽度。
根据本公开的实施方式，一种制造半导体存储装置的方法可以包括以下步骤：形成具有第一表面和第二表面的源极结构，所述第一表面和所述第二表面面向相反方向；在所述源极结构的所述第一表面上形成层叠体，所述层叠体包括初步选择导电层、层叠导电层和层叠绝缘层；形成穿过所述层叠体的单元插塞，所述单元插塞与所述源极结构连接；形成分离结构孔，所述分离结构孔从所述源极结构的所述第二表面穿过所述源极结构；以及在所述分离结构孔中形成分离绝缘结构，其中，形成所述分离结构孔的步骤可以包括将所述初步选择导电层分离成第一选择导电层和第二选择导电层。
附图说明
图1A是示出根据本公开的实施方式的半导体存储装置的平面图。
图1B是沿图1A的线I-I'剖切的半导体存储装置的剖视图。
图1C示出了沿图1A的线II-II'和线III-III'剖切的半导体存储装置的剖视图。
图2A是沿图1B的线A-A'剖切的半导体存储装置的平面图。
图2B是沿图1B的线B-B'剖切的半导体存储装置的平面图。
图2C是沿图1B的线C-C'剖切的半导体存储装置的平面图。
图2D是沿图1B的线D-D'剖切的半导体存储装置的平面图。
图3、图4、图5、图6、图7A、图7B、图8、图9、图10A、图10B和图11是示出根据本公开的实施方式的制造半导体存储装置的方法的图。
图12是示出根据本公开的实施方式的存储系统的配置的框图。
图13是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体结构和功能描述仅仅是为了描述根据本公开的概念的实施方式而说明的。根据本公开的概念的实施方式可以以各种形式实施，并且不应该被解释为限于本文所阐述的具体实施方式。
应当理解，尽管术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语用来将一个元件和另一个元件区分开。
本公开的各种实施方式涉及能够改善操作可靠性的半导体存储装置和制造该半导体存储装置的方法。
图1A是示出根据本公开的实施方式的半导体存储装置的平面图。图1B是沿图1A的线I-I'剖切的半导体存储装置的剖视图。图1C示出了沿图1A的线II-II'和线III-III'剖切的半导体存储装置的剖视图。图1C中由虚线所示的元件相对于线不相互重叠，但被示出以帮助理解半导体存储装置的元件的布置。
参照图1A，半导体存储装置可以包括栅极层叠体STA。每个栅极层叠体STA均可以在第一方向D1和第二方向D2上延伸。第一方向D1和第二方向D2可以是彼此相交的轴线延伸所沿的方向。在实施方式中，第二方向D2可以定义为与第一方向D1垂直的方向。
每个栅极层叠体STA均可以包括存储单元阵列区域CAR和第一接触区域AR1。第一接触区域AR1可以从存储单元阵列区域CAR延伸。在实施方式中，第一接触区域AR1可以在第一方向D1上从存储单元阵列区域CAR延伸。在第一接触区域AR1中，每个栅极层叠体STA均可以形成为阶梯结构。
每个栅极层叠体STA均可以被第一狭缝结构SLS1和第二狭缝结构SLS2贯穿。第一狭缝结构SLS1和第二狭缝结构SLS2可以沿第三方向D3延伸。第三方向D3可以定义为与基于第一方向D1和第二方向D2创建的平面相交的轴线延伸所沿的方向。在实施方式中，第三方向D3可以定义为与基于第一方向D1和第二方向D2创建的平面垂直的方向。第一狭缝结构SLS1和第二狭缝结构SLS2可以相互间隔开。在实施方式中，第一狭缝结构SLS1和第二狭缝结构SLS2可以在第一方向D1上相互间隔开。第一狭缝结构SLS1和第二狭缝结构SLS2可以在第一方向D1上延伸。
每个栅极层叠体STA均可以与布置在第一狭缝结构SLS1和第二狭缝结构SLS2之间的分离绝缘结构DIS重叠。
存储单元阵列区域CAR中的每个栅极层叠体STA均可以被单元插塞CPL贯穿。第一接触区域AR1中的每个栅极层叠体STA均可以被第一虚设插塞DPL1贯穿。存储单元阵列区域CAR中的每个栅极层叠体STA均可以被第二虚设插塞DPL2贯穿。本公开的实施方式不限于此，可以省略第二虚设插塞DPL2。单元插塞CPL、第一虚设插塞DPL1和第二虚设插塞DPL2可以沿第三方向D3延伸，并且可以包括相同的材料层。
栅极层叠体STA可以借助第三狭缝结构SLS3相互分离。每个第三狭缝结构SLS3均可以在第三方向D3上延伸。每个第三狭缝结构SLS3均可以包括与第一狭缝结构SLS1平行的部分和与第二狭缝结构SLS2平行的部分。在实施方式中，每个第三狭缝结构SLS3均可以在第一方向D1上延伸成与第一狭缝结构SLS1平行。此外，每个第三狭缝结构SLS3均可以在第一方向D1上比第一狭缝结构SLS1延伸得更远，以与第二狭缝结构SLS2平行。
每个栅极层叠体STA均可以包括被漏极分离绝缘结构DSS贯穿的层以及与漏极分离绝缘结构DSS重叠的层。漏极分离绝缘结构DSS可以布置在彼此相邻的第一狭缝结构SLS1和第三狭缝结构SLS3之间。漏极分离绝缘结构DSS可以形成为在第三方向D3上比第一狭缝结构SLS1、第二狭缝结构SLS2和第三狭缝结构SLS3中的每一者短。
单元插塞CPL可以在漏极分离绝缘结构DSS的两侧穿过栅极层叠体STA。第二虚设插塞DPL2可以沿着漏极分离绝缘结构DSS的延伸方向布置成一排。漏极分离绝缘结构DSS可以与第二虚设插塞DPL2重叠。
半导体存储装置可以包括在第一接触区域AR1中与栅极层叠体STA重叠的栅极接触件GCT。
半导体存储装置可以进一步包括贯穿接触件PCT。下文中，为便于解释，将贯穿接触件PCT布置的区域定义为第二接触区域AR2。第二接触区域AR2可以是未被栅极层叠体STA覆盖的开放区域。
参照图1B和图1C，半导体存储装置可以包括基板100、晶体管TR、第一绝缘层110、第一互连件IC1和第一接合焊盘BP1。
基板100可以具有在第一方向D1和第二方向D2上延伸的板的形状。在实施方式中，基板100可以是半导体基板。
基板100可以覆盖有第一绝缘层110。第一绝缘层110可以包括绝缘材料。在实施方式中，第一绝缘层110可以包括氧化物或氮化物。第一绝缘层110可以是多层结构。
晶体管TR可以布置在第一绝缘层110和基板100之间。晶体管TR可以形成半导体存储装置的外围电路。
每个晶体管TR均可以包括杂质区域IR、栅极绝缘层GI和栅电极GM。可以通过用导电杂质掺入基板100的有源区域来定义杂质区域IR。栅电极GM由于栅极绝缘层GI而可以与基板100间隔开。栅极绝缘层GI可以包括绝缘材料。在实施方式中，栅极绝缘层GI可以包括氧化物。栅电极GM可包括导电材料。在实施方式中，栅电极GM可以包括钨。
基板100的有源区域可以由隔离层IS隔开。隔离层IS可以形成在基板100中。晶体管TR可以由于隔离层IS而相互绝缘。隔离层IS可以包括绝缘材料。在实施方式中，隔离层IS可以包括氧化物。
第一互连件IC1可以形成在第一绝缘层110中。第一互连件IC1可以布置在第一接合焊盘BP1和晶体管TR之间。第一接合焊盘BP1和晶体管TR可以经由第一互连件IC1电连接。第一互连件IC1可以包括第一接触件CT1和第一线ML1。第一接触件CT1和第一线ML1的结构和布置可以变更。第一接触件CT1和第一线ML1可以包括导电材料。在实施方式中，第一接触件CT1和第一线ML1可以包括钨。
第一接合焊盘BP1可以布置在第一绝缘层110中。每个第一接合焊盘BP1的宽度均可以随着第一接合焊盘接近基板100而减小。在实施方式中，第一接合焊盘BP1在第一方向D1上的宽度可以随着第一接合焊盘靠近基板100而减小。第一接合焊盘BP1可包括导电材料。在实施方式中，第一接合焊盘BP1可以包括铜。
栅极层叠体STA可以与第一绝缘层110重叠。第二绝缘层120可以布置在栅极层叠体STA和第一绝缘层110之间。第二绝缘层120可以包括绝缘材料。在实施方式中，第二绝缘层120可以包括氧化物或氮化物。第二绝缘层120可以是多层结构。
第二接合焊盘BP2和第二互连件IC2可以嵌入第二绝缘层120中。
第二接合焊盘BP2可以分别与第一接合焊盘BP1联接。每个第二接合焊盘BP2的宽度均可随其接近第一接合焊盘BP1而增加。在实施方式中，第二接合焊盘BP2在第一方向D1上的宽度可以随其靠近第一接合焊盘BP1而增加。第一接合焊盘BP1的宽度可以随其靠近第二接合焊盘BP2而增加。在实施方式中，第一接合焊盘BP1在第一方向D1上的宽度可以随其靠近第二接合焊盘BP2而增加。第二接合焊盘BP2可以包括导电材料。在实施方式中，第二接合焊盘BP2可以包括铜。
第二互连件IC2可以布置在一些第二接合焊盘BP2与栅极层叠体STA之间以及一些第二接合焊盘BP2与贯穿接触件PCT之间。第二互连件IC2可以分别与第二接合图案BP2连接。第二互连件IC2可以包括第二接触件CT2和第二线ML2。第二接触件CT2和第二线ML2的结构和布置可以变更。第二接触件CT2和第二线ML2可以包括导电材料。在实施方式中，第二接触件CT2和第二线ML2可以包括钨。
半导体存储装置可以包括位线BL和位线接触件BCT。位线BL和位线接触件BCT可以布置在第二绝缘层120中。位线BL和位线接触件BCT可以布置在栅极层叠体STA和第二互连件IC2之间。单元插塞CPL可以在第三方向D3上与位线BL间隔开。位线接触件BCT可以将单元插塞CPL与位线BL电联接。位线BL和位线接触件BCT的结构和布置可以变更。位线BL和位线接触件BCT可以包括导电材料。在实施方式中，位线BL和位线接触件BCT可以包括钨。
栅极层叠体STA可以布置在第二绝缘层120上。半导体存储装置可以包括在栅极层叠体STA的阶梯结构和第二绝缘层120之间的第三绝缘层130。此外，半导体存储装置可以包括与栅极层叠体STA和第三绝缘层130重叠的源极结构SOS。
栅极层叠体STA可以包括层叠导电层DSL和WL、层叠绝缘层IL以及选择导电层SSL。层叠导电层DSL和WL可以在第三方向D3上相互间隔开。每个选择导电层SSL均可以与层叠导电层DSL和WL重叠。层叠绝缘层IL可以布置于在第三方向D3上彼此相邻的层叠导电层DSL和WL之间、在层叠导电层DSL和WL与选择导电层SSL之间以及在选择导电层SSL与源极结构SOS之间。层叠绝缘层IL可以在第三方向D3上与层叠导电层DSL和WL交替布置。
层叠导电层DSL和WL可以包括字线WL和漏极选择线DSL。在实施方式中，在层叠导电层DSL和WL中的与位线BL相邻的至少一个层可以是漏极选择线DSL，而其它层可以是字线WL。选择导电层SSL可以是源极选择线。选择导电层SSL和层叠导电层DSL和WL中的每一者均可以包括导电材料。在实施方式中，选择导电层SSL和层叠导电层DSL和WL中的每一者均可以包括钨。层叠绝缘层IL可以包括绝缘材料。例如，层叠绝缘层IL可以包括氧化物。
由于选择导电层SSL和层叠导电层DSL和WL根据与基板100的分离距离延伸不同长度，可以定义栅极层叠体STA的阶梯结构。在实施方式中，选择导电层SSL和层叠导电层DSL和WL可以随着与基板100的距离增加而在第一方向D1上延伸较长。更具体地说，选择导电层SSL可以在第一方向D1上比层叠导电层DSL和SL延伸得更远。层叠绝缘层IL也可以根据与基板100的距离延伸到不同长度，从而限定阶梯结构。
第三绝缘层130可以包括与栅极层叠体STA的阶梯结构相对应的阶梯表面。第三绝缘层130可以布置在第二绝缘层120和阶梯结构之间，该阶梯结构由选择导电层SSL、层叠导电层DSL和WL以及层叠绝缘层IL形成。第三绝缘层130可以包括绝缘材料。在实施方式中，第三绝缘层130可以包括氧化物或氮化物。
栅极接触件GCT可以穿过第三绝缘层130。栅极接触件GCT可以延伸到第二绝缘层120中，以连接到一些第二互连件IC2。栅极接触件GCT可以穿过至少一个层叠绝缘层IL，以分别连接到层叠导电层DSL和WL和选择导电层SSL。栅极接触件GCT可以包括导电材料。在实施方式中，栅极接触件GCT可以包括钨。
位线BL和栅极接触件GCT可以经由第二互连件IC2、第二接合焊盘BP2、第一接合焊盘BP1和第一互连件IC1电联接到外围电路的晶体管TR。在实施方式中，晶体管TR可以包括页缓冲器的晶体管和X-解码器的晶体管。
选择导电层SSL以及层叠导电层DSL和WL可以经由栅极接触件GCT与构成X-解码器的晶体管TR电联接。X-解码器的晶体管TR可以配置成向选择导电层SSL和层叠导电层DSL和WL传输操作电压。
每个单元插塞CPL均可以包括单元填充层CFI、包围单元填充层CFI的单元沟道层CCH以及配置成包围单元沟道层CCH的单元存储层CML。
单元填充层CFI可以包括绝缘材料。在实施方式中，单元填充层CFI可以包括氧化物。单元沟道层CCH可以包括半导体材料。在实施方式中，单元沟道层CCH可包括多晶硅。单元存储层CML可以包括包围单元沟道层CCH的隧道绝缘层、包围隧道绝缘层的数据存储层以及包围数据存储层的阻挡层。隧道绝缘层可以包括使电荷隧穿成为可能的材料。在实施方式中，隧道绝缘层可以包括氧化物。数据存储层可以包括能够捕获电荷的材料。在实施方式中，数据存储层可以包括氮化物。此外，根据数据存储方法，数据存储层可以包括各种材料。在实施方式中，数据存储层可以包括硅、相变材料或纳米点。阻挡层可以包括可以阻挡电荷移动的绝缘材料。例如，阻挡层可以包括氧化物。
第一虚设插塞DPL1可以包括虚设填充层DFI、包围虚设填充层DFI的虚设沟道层DCH以及包围虚设沟道层DCH的虚设存储层DML。
虚设填充层DFI可以包括绝缘材料。虚设填充层DFI可以包括与单元填充层CFI相同的材料。在实施方式中，虚设填充层DFI可以包括氧化物。虚设沟道层DCH可以包括半导体材料。虚设沟道层DCH可以包括与单元沟道层CCH相同的材料。在实施方式中，虚设沟道层DCH可以包括多晶硅。虚设存储层DML可以包括包围虚设沟道层DCH的隧道绝缘层、包围隧道绝缘层的数据存储层以及包围数据存储层的阻挡层。虚设存储层DML的隧道绝缘层、数据存储层以及阻挡层可以由与单元存储层CML的隧道绝缘层、数据存储层和阻挡层相同的材料制成。
单元插塞CPL的单元沟道层CCH可以经由位线接触件BCT电联接到位线BL。位线BL可以经由第二互连件IC2、第二接合焊盘BP2、第一接合焊盘BP1以及第一互连件IC1与页缓冲器的晶体管TR电联接。页缓冲器可以暂时存储经由位线BL接收的数据，或者用于感测位线BL的电压或电流。
第一虚设插塞DPL1可以用于支撑栅极层叠体STA。
源极结构SOS可以具有在第一方向D1和第二方向D2上延伸的板的形状。源极结构SOS可以与层叠导电层DSL和WL重叠。选择导电层SSL可以布置在层叠导电层DSL和WL与源极结构SOS之间。源极结构SOS可以比层叠导电层DSL和WL以及选择导电层SSL离基板100更远。选择导电层SSL可以比层叠导电层DSL和WL离基板100更远。
源极结构SOS可以联接到单元插塞CPL的单元沟道层CCH以及第一虚设插塞DPL1的虚设沟道层DCH。
源极结构SOS可以用作半导体存储装置的源极线。在实施方式中，源极结构SOS可以包括掺杂多晶硅。在实施方式中，源极结构SOS可以是具有掺杂了杂质的区域的单晶硅。
源极结构SOS可以覆盖有第四绝缘层140。第四绝缘层140可以包括绝缘材料。在实施方式中，第四绝缘层140可以包括氧化物或氮化物。
第四绝缘层140可以覆盖有第五绝缘层150。第五绝缘层150可以包括绝缘材料。在实施方式中，第五绝缘层150可以包括氧化物或氮化物。
第五绝缘层150可以被顶线TML贯穿。顶线TML可以包括导电材料。在实施方式中，顶线TML可以包括铝。
分离绝缘结构DIS可以穿过第四绝缘层140和源极结构SOS。分离绝缘结构DIS可以被源极结构SOS包围。分离绝缘结构DIS可以与源极结构SOS和选择导电层SSL之间的层叠绝缘层IL接触。分离绝缘结构DIS可以包括绝缘材料。在实施方式中，分离绝缘结构DIS可以包括氧化物。
第四绝缘层140和源极结构SOS可以被贯穿绝缘结构PIS和贯穿接触件PCT所贯穿。贯穿绝缘结构PIS可以由源极结构SOS包围。贯穿绝缘结构PIS可以与第三绝缘层130接触。贯穿绝缘结构PIS可以与分离绝缘结构DIS布置在基本相同的高度。贯穿绝缘结构PIS可以包括绝缘材料。在实施方式中，贯穿绝缘结构PIS可以包括氧化物。
贯穿接触件PCT可以包括定义为第一贯穿接触件的第三接触件CT3以及定义为第二贯穿接触件的第四接触件CT4。
第三接触件CT3可以布置在第二互连件IC2与第四接触件CT4之间。第三接触件CT3可以与第二互连件IC2接触，并且可以在第三方向D3上朝第四接触件CT4延伸。第三接触件CT3可以穿过第二绝缘层120和第三绝缘层130的一部分。第三接触件CT3可以包括导电材料。在实施方式中，第三接触件CT3可以包括钨。
第四接触件CT4可以穿过源极结构SOS。第四接触件CT4可以由于贯穿绝缘结构PIS而与源极结构SOS绝缘。第四接触件CT4可以联接到顶线TML。第四接触件CT4可以包括导电材料。在实施方式中，第四接触件CT4可以包括钨。
一些顶线TML可以经由贯穿接触件PCT、第二互连件IC2、第二接合焊盘BP2、第一接合焊盘BP1和第一互连件IC1与外围电路的一些晶体管TR电联接。
下文中，将参照图2A至图2C描述根据本发明的实施方式的半导体存储装置的源极结构SOS、选择导电层SSL、字线WL和漏极选择线DSL的布局。
图2A是沿图1B的线A-A'剖切的半导体存储装置的平面图。
参照图2A，源极结构SOS可以具有在第一方向D1和第二方向D2上延伸的板的形状。源极结构SOS可以包围分离绝缘结构DIS。源极结构SOS可以包围贯穿绝缘结构PIS。贯穿绝缘结构PIS可以包围第四接触件CT4，并且源极结构SOS可以包围第四接触件CT4，贯穿绝缘结构PIS插设在源极结构SOS与第四接触件CT4之间。
分离绝缘结构DIS、第四接触件CT4和贯穿绝缘结构PIS可以在第三方向D3上延伸。
图2B是沿图1B的线B-B'剖切的半导体存储装置的平面图。
参照图2B，由于第一狭缝结构SLS1、第二狭缝结构SLS2和第三狭缝结构SLS3，选择导电层SSL可以相互绝缘。选择导电层SSL可以布置在基本相同的高度。选择导电层SSL可以与图2A中所示的源极结构SOS重叠。每个选择导电层SSL均可以被多个单元插塞CPL贯穿。每个选择导电层SSL均可以被第一虚设插塞DPL1贯穿。每个选择导电层SSL均可以被第二虚设插塞DPL2贯穿。每个选择导电层SSL均可以具有沿第三绝缘层130延伸的侧壁。
选择导电层SSL可以包括在第三狭缝结构SLS3之间的第一选择导电层SSL1和第二选择导电层SSL2。第一选择导电层SSL1和第二选择导电层SSL2可以在第二方向D2上相互间隔开。第一选择导电层SSL1和第二选择导电层SSL2可以布置在基本相同的高度。由于第一狭缝结构SLS1、第二狭缝结构SLS2和分离绝缘结构DIS，第一选择导电层SSL1可能不仅与第二选择导电层SSL2间隔开，而且与第二选择导电层SSL2绝缘。
第三狭缝结构SLS3可以在第二方向D2上相互间隔开。第一狭缝结构SLS1、第二狭缝结构SLS2和分离绝缘结构DIS可以布置在第三狭缝结构SLS3之间。第一狭缝结构SLS1、第二狭缝结构SLS2和分离绝缘结构DIS可以布置在第一选择导电层SSL1和第二选择导电层SSL2之间。
第一狭缝结构SLS1、第二狭缝结构SLS2至第三狭缝结构SLS3可以被图2A中所示的源极结构SOS覆盖。第一至第三狭缝结构SLS1、SLS2和SLS3可以包括绝缘材料。在实施方式中，第一至第三狭缝结构SLS1、SLS2和SLS3可以包括氧化物。
分离绝缘结构DIS可以布置在沿第一方向D1相互间隔开的第一狭缝结构SLS1和第二狭缝结构SLS2之间。分离绝缘结构DIS可以包括与第一狭缝结构SLS1联接的一侧以及与第二狭缝结构SLS2联接的一侧。
分离绝缘结构DIS的宽度可以大于第一狭缝结构SLS1和第二狭缝结构SLS2的宽度。在实施方式中，如果分离绝缘结构DIS在第二方向D2上的宽度定义为第一宽度W1，第一狭缝结构SLS1在第二方向D2上的宽度定义为第二宽度W2，并且第二狭缝结构SLS2在第二方向D2上的宽度定义为第三宽度W3，那么第一宽度W1可以大于第二宽度W2和第三宽度W3。
第三绝缘层130可以覆盖有图2A中所示的源极结构SOS。第二狭缝结构SLS2可以联接到第三绝缘层130。第二狭缝结构SLS2可以沿第一方向D1从分离绝缘结构DIS延伸，并且可以穿过第三绝缘层130。
贯穿接触件PCT和贯穿绝缘结构PIS可以延伸成穿过第三绝缘层130的一部分。图1C中示出的贯穿接触件PCT的第三接触件CT3和第四接触件CT4中的任一者均可以布置在与选择导电层SSL相同的高度，或者第三接触件CT3的一部分和第四接触件CT4的一部分可以延伸到选择导电层SSL所布置的高度。
图2C是沿图1B的线C-C'剖切的半导体存储装置的平面图。图2D是沿图1B的线D-D'剖切的半导体存储装置的平面图。
参照图2C和图2D，第一狭缝结构SLS1、第二狭缝结构SLS2、单元插塞CPL、第一虚设插塞DPL1和第二虚设插塞DPL2中的每一者均可以在第三方向D3上延伸成穿过层叠导电层WL和DSL。层叠导电层WL和DSL中的每一者均可以具有沿第三绝缘层130延伸的侧壁。第三绝缘层130可以被栅极接触件GCT贯穿。
参照图2C，层叠导电层WL和DSL的每个字线WL均可以包括第一导电延伸部CEP1、第二导电延伸部CEP2和导电连接器CCP。第一导电延伸部CEP1、第二导电延伸部CEP2和导电连接器CCP可以布置于在第二方向D2上彼此相邻的第三狭缝结构SLS3之间。
第一导电延伸部CEP1和第二导电延伸部CEP2中的每一者均可以具有在第一方向D1和第二方向D2上延伸的板的形状。第一导电延伸部CEP1可以在第三方向D3上与图2B中所示的第一选择导电层SSL1重叠。第二导电延伸部CEP2可以在第三方向D3上与图2B中所示的第二选择导电层SSL2重叠。第一狭缝结构SLS1和第二狭缝结构SLS2可以布置在第一导电延伸部CEP1和第二导电延伸部CEP2之间。换句话说，第一导电延伸部CEP1和第二导电延伸部CEP2由于第一狭缝结构SLS1和第二狭缝结构SLS2而可以在第二方向D2上相互间隔开。第一导电延伸部CEP1和第二导电延伸部CEP2可以经由导电连接器CCP相互电联接。
导电连接器CCP可以在第三方向D3上与图2B中所示的分离绝缘结构DIS重叠。导电连接器CCP可以布置在第一狭缝结构SLS1和第二狭缝结构SLS2之间。导电连接器CCP可以在第二方向D2上从第一导电延伸部CEP1朝第二延伸部CEP2延伸。
每个字线WL均可以形成为在第一方向D1上比图2B中所示的选择导电层SSL短。每个字线WL均可以具有沿第三绝缘层130延伸的侧壁。第三绝缘层130可以延伸成与图2B中所示的每个选择导电层SSL的端部重叠。在每个字线WL所布置的高度处，第三绝缘层130可以包围邻近第三接触件CT3的一些第一虚设插塞DPL1。
参照图2D，层叠导电层WL和DSL的漏极选择线可以布置在基本相同的高度。由于第一狭缝结构SLS1、第三狭缝结构SLS3和漏极分离绝缘结构DSS，漏极选择线DSL不仅可以相互间隔开，而且可以相互绝缘。
漏极分离绝缘结构DSS可以与在第一方向D1上布置成一排的第二虚设插塞DPL2重叠，并且可以与一些第一虚设插塞DPL1重叠。漏极分离绝缘结构DSS可以将在第二方向D2上彼此相邻的第一狭缝结构SLS1和第三狭缝结构SLS3之间的导电层分离成两个或更多个漏极选择线DSL。在实施方式中，漏极选择线DSL可以包括第一组第一漏极选择线DSL11、第一组第二漏极选择线DSL12、第二组第一漏极选择线DSL21和第二组第二漏极选择线DSL22，这些漏极选择线布置在相邻的第三狭缝结构SLS3之间。
第一组第一漏极选择线DSL11和第一组第二漏极选择线DSL12可以布置在第一狭缝结构SLS1和与第一狭缝结构SLS1相邻的一个第三狭缝结构SLS3之间。由于漏极分离绝缘结构DSS，第一组第一漏极选择线DSL11不仅可以与第一组第二漏极选择线DSL12间隔开，而且可以与第一组第二漏极选择线DSL12绝缘。第一组第一漏极选择线DSL11、第一组第二漏极选择线DSL12以及第一组第一漏极选择线DSL11和第一组第二漏极选择线DSL12之间的漏极分离绝缘结构DSS可以与图2C中所示的第一导电延伸部CEP1重叠。
第二组第一漏极选择线DSL21和第二组第二漏极选择线DSL22可以布置在第一狭缝结构SLS1和与第一狭缝结构SLS1相邻的另一第三狭缝结构SLS3之间。由于漏极分离绝缘结构DSS，第二组第一漏极选择线DSL21不仅可以与第二组第二漏极选择线DSL22间隔开，而且可以与第二组第二漏极选择线DSL22绝缘。第二组第一漏极选择线DSL21、第二组第二漏极选择线DSL22以及第二组第一漏极选择线DSL21和第二组第二漏极选择线DSL22之间的漏极分离绝缘结构DSS可以与图2C中所示的第二导电延伸部CEP2重叠。
每个漏极分离绝缘结构DSS均可以比漏极选择线DSL延伸得更远。在实施方式中，每个漏极分离绝缘结构DSS均可以在第一方向D1上比漏极选择线DSL延伸得更远。
第一狭缝结构SLS1可以比每个漏极选择线DSL延伸得更长。在实施方式例中，第一狭缝结构SLS1可以在第一方向D1上比每个漏极选择线DSL延伸得更远。
每个漏极选择线DSL均可以形成为在第一方向D1上比图2C中所示的字线WL短。每个漏极选择线DSL均可以具有沿第三绝缘层130延伸的侧壁。第三绝缘层130可延伸成与图2C中所示的字线WL的端部重叠。第三绝缘层130可以包括延伸部130EP，该延伸部在第一狭缝结构SLS1和第二狭缝结构SLS2之间延伸。延伸部130EP可以布置在漏极选择线DSL的布置高度处，并且可以与图2C中所示的导电连接器CCP重叠。
在本公开的上述实施方式中，如图1C中所示的穿过源极结构SOS的分离绝缘结构DIS可以延伸到选择导电层SSL的布置高度。因此，如图2B中所示，第一选择导电层SSL1和第二选择导电层SSL2可以由于分离绝缘结构DIS而相互分离。如图1C中所示，选择导电层SSL布置在层叠导电层WL和DSL与源极结构SOS之间。第一选择导电层SSL1和第二选择导电层SSL2可以位于基于第一方向D1和第二方向D2创建的同一平面上。根据本公开的实施方式，分离绝缘结构DIS的深度可以被控制成使其不穿过层叠导电层WL和DSL，从而允许选择导电层SSL作为不同的单元与层叠导电层WL和DSL分离。
下文中，将描述根据本公开的实施方式的半导体存储装置的制造方法。
图3、图4、图5、图6、图7A、图7B、图8、图9、图10A、图10B和图11是示出根据本公开的实施方式的制造半导体存储装置的方法的图。下面，如果认为重复的解释是多余的，将省略这些重复解释。下文中，剖视图主要示出图1C中所示的结构。
图3示出了基板100的对应于图1A中所示的第一接触区域AR1和第二接触区域AR2的一些区域的剖视图。图3示出了示出形成晶体管TR的工艺的剖视图。
参照图3，晶体管TR可以形成在基板100上。形成晶体管TR的步骤可以包括：形成隔离层IS的步骤，该隔离层将基板100的有源区域隔开；以及在有源区域中形成每个晶体管TR的杂质区域IR的步骤。在形成杂质区域IR之前，如图1B中所示，每个晶体管TR的栅极绝缘层GI和栅电极GM可以形成在基板100的有源区域上。可以通过将n型杂质和p型杂质中的至少一种注入到与图1B中所示的栅电极GM不重叠的有源区域中来限定杂质区域IR。
随后，可以形成覆盖晶体管TR的第一绝缘层110、与晶体管TR电联接的第一互连件IC1以及与第一互连件IC1接触的第一接合焊盘BP1。形成第一绝缘层110、第一互连件IC1的第一接触件CT1和第一线ML1以及第一接合焊盘BP1的工艺可以包括多个沉积工艺和多个蚀刻工艺。
图4示出了源极结构SOS和层叠体200中的每一者的一些区域的剖视图，这些区域对应于图1A中所示的第一接触区域AR1和第二接触区域AR2。
参照图4，可以提供具有面向相反方向的第一表面SU1和第二表面SU2的源极结构SOS。源极结构SOS可以是掺杂半导体。
随后，可以在源极结构SOS的第一表面SU1上形成初步层叠体200。初步层叠体200的形成可以包括在源极结构SOS的第一表面SU1上交替层叠层叠绝缘层IL和层叠牺牲层FL的步骤。层叠绝缘层IL和层叠牺牲层FL可以包括不同的材料。在实施方式中，层叠绝缘层IL可以包括氧化物，并且层叠牺牲层FL可以包括氮化物。
图5和图6是示出初步层叠体200的形成之后的工艺的实施方式的剖视图。
参照图5，可以以阶梯方式蚀刻图4中所示的初步层叠体200的层叠绝缘层IL和层叠牺牲层FL。因此，可以定义具有阶梯结构STE的阶梯式层叠体200ST。
层叠绝缘层IL和层叠牺牲层FL可以被蚀刻以打开源极结构SOS的一些区域。在实施方式中，源极结构SOS的对应于第二接触区域AR2的一些区域可能不与阶梯式层叠体200ST重叠，而是可以暴露。
参照图6，阶梯式层叠体200ST和源极结构SOS可以覆盖有第三绝缘层130。第三绝缘层130可以覆盖阶梯式层叠体200ST的阶梯式结构STE。
随后，可以形成穿过阶梯式层叠体200ST的第一虚设插塞DPL1。第一虚设插塞DPL1可以与图1A和图1B中示出的单元插塞CPL以及第二虚设插塞DPL2同时形成。
第一虚设插塞DPL1、单元插塞CPL和第二虚设插塞DPL2的形成可以包括：形成穿过阶梯式层叠体200ST的插塞孔；在每个插塞孔中形成虚设存储层DML或图1B的单元存储层CML；以及形成虚设沟道层DCH和图1B中所示的单元沟道层CCH。虚设沟道层DCH和单元沟道层CCH的形成可以包括：形成与源极结构SOS接触并虚设存储层DML和沿图1B中所示的单元存储层CML延伸的沟道层；以及用掺杂半导体图案填充被沟道层打开的每个插塞孔的中央区域的上端。在用掺杂半导体图案填充每个插塞孔的中央区域的上端之前，每个插塞孔的中央区域的一部分可以用虚设填充层DFI或图1B中所示的单元填充层CFI填充。掺杂半导体图案可以形成在虚设填充层DFI或图1B中所示的单元填充层CFI上。
图7A是示出形成栅极层叠体STA的工艺的实施方式的剖视图。图7B是沿图7A的线E-E'剖切的平面图。
参照图7A和图7B，可以形成穿过图6中示出的阶梯式层叠体200ST的第一沟槽ST1、第二沟槽ST2和第三沟槽ST3。第一沟槽ST1、第二沟槽ST2和第三沟槽ST3中的每一者均可以在第一方向D1上延伸。由于第三沟槽ST3，阶梯式层叠体200ST可以被分离成初步栅极层叠体。第三沟槽ST3可以布置成在第二方向D2上相互间隔开。第一沟槽ST1和第二沟槽ST2可以布置在第三沟槽ST3之间。第一沟槽ST1和第二沟槽ST2可以在第一方向D1上相互间隔开。
随后，可以经由第一沟槽ST1、第二沟槽ST2和第三沟槽ST3去除图6中所示的层叠牺牲层FL。此后，可以用导电材料填充被去除了层叠牺牲层FL的空的空间。可以通过蚀刻工艺去除第一沟槽ST1、第二沟槽ST2和第三沟槽ST3中的每一者中的导电材料。此后，可以形成图1A和图2D中所示的漏极分离绝缘结构DSS。因此，导电材料可以被分离成初步选择导电层pSSL和层叠导电层WL和DSL，并可以限定栅极层叠体STA。每个栅极层叠体STA均可以围绕单元插塞CPL、第一虚设插塞DPL1和第二虚设插塞DPL2。
初步选择导电层pSSL以及层叠导电层WL和DSL可以交替地布置在层叠绝缘层IL和源极结构SOS的第一表面SU1上。初步选择导电层pSSL和层叠导电层WL和DSL可以由于层叠绝缘层IL而相互绝缘。由于层叠导电层WL和DSL与源极结构SOS之间的层叠绝缘层IL，初步选择导电层pSSL可以与源极结构SOS绝缘。
初步选择导电层pSSL可以布置在源极结构SOS和通过交替层叠绝缘层IL和层叠导电层WL和DSL形成的结构之间。初步选择导电层pSSL可以形成为在平行于源极结构SOS的第一表面SU1的第一方向D1上比层叠导电层WL和DSL延伸得更远。
初步选择导电层pSSL可以包括第一选择延伸部SEP1、第二选择延伸部SEP2和选择连接器SCP。第一选择延伸部SEP1和第二选择延伸部SEP2中的每一者均可以具有在第一方向D1和第二方向D2上延伸的板的形状。由于第一沟槽ST1和第二沟槽ST2，第一选择延伸部SEP1可以在第二方向D2上与第二选择延伸部SEP2间隔开。选择连接器SCP可以布置在第一选择延伸部SEP1和第二选择延伸部SEP2之间。选择连接器SCP可以从第一选择延伸部SEP1沿第二方向D2延伸成与第二选择延伸部SEP2联接。换句话说，第一选择延伸部SEP1和第二选择延伸部SEP2可以借助在第一选择延伸部SEP1和第二选择延伸部SEP2之间的选择连接器SCP相互联接。
层叠导电层WL和DSL可以包括漏极选择线DSL和字线WL。
每个字线WL均可以包括第一导电延伸部CEP1、第二导电延伸部CEP2和导电连接器CCP(如参照图2C所述)。在图7A和图7B所示的工艺中，图2C中所示的第一导电延伸部CEP1可以与第一选择延伸部SEP1重叠，图2C中所示的第二导电延伸部CEP2可以与第二选择延伸部SEP2重叠，并且图2C中所示的导电连接器CCP可以与选择连接器SCP重叠。
第一沟槽ST1、第二沟槽ST2和第三沟槽ST3可以分别填充有第一狭缝结构SLS1、第二狭缝结构SLS2和第三狭缝结构SLS3。初步选择导电层pSSL的第一选择延伸部SEP1、第二选择延伸部SEP2以及选择连接器SCP可以布置在第三狭缝结构SLS3之间。第一狭缝结构SLS1和第二狭缝结构SLS2可以布置在第一选择延伸部SEP1和第二选择延伸部SEP2之间。第一狭缝结构SLS1和第二狭缝结构SLS2可以由于选择连接器SCP而相互间隔开。
图8是示出在形成栅极层叠体STA之后的后续工艺的实施方式的剖视图。
参照图8，第二绝缘层120可以形成为覆盖栅极层叠体STA和第三绝缘层130。第二绝缘层120可以包括两个或更多个绝缘层。
栅极接触件GCT、第二互连件IC2的第二接触件CT2和第二线ML2、第三接触件CT3和第二接合焊盘BP2可以借助各种工艺嵌入到第二绝缘层120中。
栅极接触件GCT可以穿过第三绝缘层130，以与每个栅极层叠体STA的层叠导电层WL和DSL以及初步选择导电层pSSL接触。第三接触件CT3可以穿过第三绝缘层130以与源极结构SOS接触。
可以通过使用形成第二互连件IC2的一些第二接触件CT2和第二线ML2的工艺来形成图1B中所示的位线接触件BCT和位线BL。
在实施方式中，在形成第二绝缘层120的第一下层之后，可以形成穿过第二绝缘层120的第一下层和第三绝缘层130的栅极接触件GCT和第三接触件CT3。随后，在形成第二绝缘层120的第二下层后，可以形成与栅极接触件GCT和第三接触件CT3接触的最下第二接触件CT2。最下第二接触件CT2可以穿过第二绝缘层120的第二下层。图1B中所示的位线接触件BCT可以穿过第二绝缘层120的第二下层和第一下层，以与图1B中所示的单元插塞CPL的单元沟道层CCH接触。随后，在形成第二绝缘层120的第三下层后，可以形成与最下第二接触件CT2接触的最下第二线ML2。最下第二线ML2可以穿过第二绝缘层120的第三下层。图1B中所示的位线BL可以穿过第二绝缘层120的第三下层，以与图1B中所示的位线接触件BCT相接触。此后，在形成第二绝缘层120的中间层后，可以形成穿过第二绝缘层120的中间层的剩余的第二接触件CT2和剩余的第二线ML2。随后，在形成第二绝缘层120的上层之后，可以形成穿过第二绝缘层120的上层的第二接合焊盘BP2。
图9示出接合外围电路结构和存储单元阵列结构的工艺的实施方式。可以通过参照图3描述的工艺设置外围电路结构，并且可以通过参照图4、图5、图6、图7A、图7B和图8描述的工艺设置存储单元阵列结构。
参照图9，具有栅极层叠体STA的存储单元阵列结构可以与具有晶体管TR的外围电路结构对准，使得第二接合焊盘BP2在第三方向D3上面向第一接合焊盘BP1。随后，第二接合焊盘BP2可以接合到第一接合焊盘BP1，并且第二绝缘层120可以接合到第一绝缘层110。
此后，可以形成第四绝缘层140以覆盖源极结构SOS。在实施方式中，可以在形成第四绝缘层140之前降低源极结构SOS的厚度。可以通过平面化工艺或蚀刻工艺来降低源极结构SOS的厚度。本公开的实施方式不限于此，并且可以省略降低源极结构SOS的厚度的步骤。
图10A是示出形成分离结构孔DSH和贯穿结构孔PSH的工艺的实施方式的剖视图。图10B是沿图10A中所示的线F-F'剖切的平面图。
参照图10A和图10B，可以形成具有对应于分离结构孔DSH和贯穿结构孔PSH的开口的掩模图案(未示出)。随后，可以通过使用掩膜图案作为蚀刻屏障的蚀刻工艺同时形成分离结构孔DSH和贯穿结构孔PSH。在形成分离结构孔DSH和贯穿结构孔PSH之后，可以去除掩模图案。
分离结构孔DSH可以与字线WL重叠。贯穿结构孔PSH可以与第三接触件CT3重叠。分离结构孔DSH和贯穿结构孔PSH中的每一者均可以穿过第四绝缘层140。分离结构孔DSH和贯穿结构孔PSH中的每一者均可以从源极结构SOS的第二表面SU2穿过源极结构SOS。
分离结构孔DSH可以穿过与源极结构SOS相邻的层叠绝缘层IL。如图7A和图7B中所示，分离结构孔DSH可以穿过初步选择导电层pSSL的选择连接器SCP。分离结构孔DSH可以被限定为比图7B中所示的选择连接器SCP更宽的区域。在形成分离结构孔DSH的同时，不仅可以去除图7B中所示的选择连接器SCP，而且可以去除图7B中所示的第一选择延伸部SEP1和第二选择延伸部SEP2中的每一者的一部分。由于分离结构孔DSH，图7A和图7B中所示的初步选择导电层pSSL可以分离成选择导电层SSL。在实施方式中，位于第三狭缝结构SLS3之间的初步选择导电层pSSL可以分离成第一选择导电层SSL1和第二选择导电层SSL2。位于第三狭缝结构SLS3之间的第一狭缝结构SLS1和第二狭缝结构SLS2可以经由分离结构孔DSH暴露。分离结构孔DSH可以与图2C中所示的导电连接器CCP重叠。
当形成分离结构孔DSH和贯穿结构孔PSH时，可以蚀刻第三接触件CT3的一部分和第三绝缘层130的一部分。贯穿结构孔PSH可以形成为暴露出第三接触件CT3。
如上所述，即使不单独进行用于将第一选择导电层SSL1和第二选择导电层SSL2相互分离的蚀刻工艺，也可以在形成贯穿结构孔PSH的同时形成分离结构孔DSH，以便第一选择导电层SSL1和第二选择导电层SSL2可以相互分离。
图11是示出形成分离绝缘结构DIS和贯穿绝缘结构PIS的工艺的实施方式的剖视图。
参照图11，分离绝缘结构DIS可以填充分离结构孔DSH。贯穿绝缘结构PIS可以沿贯穿结构孔PSH的侧壁延伸成覆盖源极结构SOS的侧壁。第三接触件CT3可以经由贯穿结构孔PSH的底部暴露。
当贯穿结构孔PSH的直径被限定为等于或大于分离结构孔DSH的直径的两倍时，分离绝缘结构DIS和贯穿绝缘结构PIS可以同时形成。在实施方式中，分离绝缘结构DIS和贯穿绝缘结构PIS的形成可以包括：在分离结构孔DSH和贯穿结构孔PSH中形成绝缘材料；以及通过回蚀刻工艺蚀刻绝缘材料，从而使第三接触件CT3暴露。在进行回蚀刻工艺之前，绝缘材料可以完全填充分离结构孔DSH，但可能不会完全填充直径大于分离结构孔DSH的直径的贯穿结构孔PSH，并且可以沿分离结构孔DSH的表面保形地形成。
在形成上述分离绝缘结构DIS和贯穿绝缘结构PIS之后，如图1C中所示，可以用贯穿接触件PCT的第四接触件CT4填充贯穿结构孔PSH的中央区域。
随后，可以形成图1C中所示的第五绝缘层150和顶线TML。
根据本公开的实施方式，在形成分离绝缘结构DIS之前，可以用图7A中所示的初步选择导电层pSSL替换图6中所示的一些牺牲层FL。因此，可以在没有分离绝缘结构DIS的干扰下稳定地进行用初步选择导电层pSSL替换牺牲层FL的工艺。
与本公开的实施方式不同，可以在用初步选择导电层替换牺牲层之前形成分离绝缘结构。在这种情况下，由于分离绝缘结构，可能会发生初步选择导电层的图案故障，或者由于分离绝缘结构，可能难以顺利地从初步选择导电层排出烟尘。根据本公开的实施方式，因为分离绝缘结构DIS是在图6中所示的一些牺牲层FL被图7A中所示的初步选择导电层pSSL替换之后形成的，所以可以减少初步选择导电层pSSL的图案故障，并且可以顺利排出烟尘。
根据本公开的实施方式，因为贯穿结构孔PSH和分离结构孔DSH可以同时形成，所以可以减少工艺步骤的数量。因此，根据本公开的实施方式，能够减少半导体存储装置的制造时间和制造成本。
图12是示出根据本公开的实施方式的存储系统的配置的框图。
参照图12，根据本公开的实施方式的存储系统1100包括存储装置1120和存储控制器1110。
存储装置1120可以包括根据本公开的实施方式的半导体存储装置。存储装置1120可以是由多个闪存芯片形成的多芯片封装。存储装置1120可以包括第一选择导电层和第二选择导电层，第一选择导电层和第二选择导电层布置在源极结构和层叠导电层之间并且相互间隔开。第一选择导电层可以借助分离绝缘结构与第二选择导电层绝缘。该分离绝缘结构可以延伸成穿过源极结构。
存储控制器1110可以控制存储装置1120，并且包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正码(ECC)电路1114以及存储接口1115。SRAM 1111可以用作CPU 1112的操作存储器。CPU 1112可以为存储控制器1110的数据交换进行整体控制操作。主机接口1113可以提供与存储系统1100联接的主机的数据交换协议。此外，ECC电路1114可以检测并校正包括在从存储装置1120读取的数据中的错误，并且存储接口1115可以与存储装置1120对接。此外，存储控制器1110可以进一步包括储存用于与主机对接的代码数据的只读存储器(ROM)等。
上述存储系统1100可以是配备有存储装置1120和存储控制器1110的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1110可以经由各种接口协议之一与外部装置(例如，主机)进行通信，所述各种接口协议例如是通用串行总线(USB)、多媒体卡(MMC)、外围元件互连-Express(PCI-E)、串行先进技术附件(SATA)、并行先进技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子(IDE)协议。
图13是示出根据本公开的实施方式的计算系统的配置的框图。
参照图13，根据本公开的实施方式的计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250以及存储系统1210。此外，如果计算系统1200是移动装置，则其可以进一步包括用于向计算系统1200供应操作电压的单元。可以进一步包括应用芯片组、相机图像处理器、移动DRAM等。
与上面参照图12描述的类似，存储系统1210可以由存储装置1212和存储控制器1211组成。
根据本公开的实施方式，可以借助穿过源极结构的分离绝缘结构将选择导电层相互分离。因此，可以减少选择导电层的图案故障，并且可以减少选择导电层中的烟尘。因此，本公开的实施方式可以提高半导体存储装置的操作可靠性。
相关申请的交叉引用
本申请要求2020年11月12日在韩国知识产权局提交的韩国专利申请号10-2020-0150833和2021年2月19日在韩国知识产权局提交的韩国专利申请号10-2021-0022705的优先权，其全部公开内容通过引用并入本文中。

Claims (29)

1.一种半导体存储装置，所述半导体存储装置包括：
源极结构；
层叠导电层，所述层叠导电层与所述源极结构重叠；
第一选择导电层和第二选择导电层，所述第一选择导电层和所述第二选择导电层布置在所述源极结构和所述层叠导电层之间；
层叠绝缘层，所述层叠绝缘层布置在所述第一选择导电层和所述层叠导电层之间以及所述第二选择导电层和所述层叠导电层之间；
第一狭缝结构和第二狭缝结构，所述第一狭缝结构和所述第二狭缝结构穿过所述层叠导电层和所述层叠绝缘层；以及
分离绝缘结构，所述分离绝缘结构穿过所述源极结构，
其中，所述第一狭缝结构和所述第二狭缝结构以及所述分离绝缘结构布置在所述第一选择导电层和所述第二选择导电层之间，并且
其中，所述分离绝缘结构布置在所述第一狭缝结构和所述第二狭缝结构之间。
2.根据权利要求1所述的半导体存储装置，其中，所述分离绝缘结构与所述层叠绝缘层接触。
3.根据权利要求1所述的半导体存储装置，其中，
所述第一狭缝结构和所述第二狭缝结构中的每一者在第一方向上延伸，并且
所述第一狭缝结构和所述第二狭缝结构在所述第一方向上相互间隔开，所述分离绝缘结构插设在所述第一狭缝结构和所述第二狭缝结构之间。
4.根据权利要求3所述的半导体存储装置，其中，所述第一选择导电层和所述第二选择导电层在与所述第一方向相交的第二方向上相互间隔开。
5.根据权利要求3所述的半导体存储装置，其中，所述分离绝缘结构在与所述第一方向相交的第二方向上的宽度大于所述第一狭缝结构和所述第二狭缝结构在所述第二方向上的宽度。
6.根据权利要求1所述的半导体存储装置，其中，所述层叠导电层包括：
第一导电延伸部，所述第一导电延伸部与所述第一选择导电层重叠；
第二导电延伸部，所述第二导电延伸部与所述第二选择导电层重叠；以及
导电连接器，所述导电连接器连接所述第一导电延伸部和所述第二导电延伸部。
7.根据权利要求6所述的半导体存储装置，其中，所述导电连接器与所述分离绝缘结构重叠。
8.根据权利要求6所述的半导体存储装置，其中，所述导电连接器布置在所述第一狭缝结构和所述第二狭缝结构之间。
9.一种半导体存储装置，所述半导体存储装置包括：
源极结构；
层叠导电层，所述层叠导电层与所述源极结构重叠；
第一选择导电层和第二选择导电层，所述第一选择导电层和所述第二选择导电层布置在所述源极结构和所述层叠导电层之间；
层叠绝缘层，所述层叠绝缘层布置在所述第一选择导电层和所述层叠导电层之间以及所述第二选择导电层和所述层叠导电层之间；以及
分离绝缘结构，所述分离绝缘结构穿过所述源极结构，
其中，所述分离绝缘结构布置在所述第一选择导电层和所述第二选择导电层之间，并且
其中，所述层叠导电层包括：与所述第一选择导电层重叠的第一导电延伸部；与所述第二选择导电层重叠的第二导电延伸部；以及与所述分离绝缘结构重叠的导电连接器。
10.根据权利要求9所述的半导体存储装置，所述半导体存储装置进一步包括：
穿过所述源极结构的贯穿接触件。
11.根据权利要求10所述的半导体存储装置，所述半导体存储装置进一步包括：
贯穿绝缘结构，所述贯穿绝缘结构包围所述贯穿接触件，
其中，所述贯穿绝缘结构布置在与所述分离绝缘结构相同的高度。
12.根据权利要求9所述的半导体存储装置，其中，所述源极结构包围所述分离绝缘结构。
13.根据权利要求9所述的半导体存储装置，所述半导体存储装置进一步包括：
第一狭缝结构和第二狭缝结构，所述第一狭缝结构和所述第二狭缝结构相互间隔开，所述分离绝缘结构插设在所述第一狭缝和所述第二狭缝之间，
其中，所述第一选择导电层和所述第二选择导电层由于所述第一狭缝结构、所述
第二狭缝结构和所述分离绝缘结构而相互分离，并且
其中，所述第一狭缝结构和所述第二狭缝结构在所述第一导电延伸部和所述第二导电延伸部分之间延伸。
14.根据权利要求13所述的半导体存储装置，其中，所述源极结构覆盖所述第一狭缝结构和所述第二狭缝结构。
15.一种半导体存储装置，所述半导体存储装置包括：
源极结构；
层叠导电层，所述层叠导电层与所述源极结构重叠；
第一选择导电层和第二选择导电层，所述第一选择导电层和所述第二选择导电层布置在所述源极结构和所述层叠导电层之间；
层叠绝缘层，所述层叠绝缘层布置在所述第一选择导电层和所述层叠导电层之间以及所述第二选择导电层和所述层叠导电层之间；
第一狭缝结构和第二狭缝结构，所述第一狭缝结构和所述第二狭缝结构穿过所述层叠导电层和所述层叠绝缘层，并且沿第一方向相互间隔开；以及
分离绝缘结构，所述分离绝缘结构布置在所述第一狭缝结构和所述第二狭缝结构之间，
其中，所述第一选择导电层和所述第二选择导电层由于所述第一狭缝结构、所述第二狭缝结构和所述分离绝缘结构而相互间隔开，并且
其中，所述分离绝缘结构的宽度大于所述第一狭缝结构和所述第二狭缝结构的宽度。
16.根据权利要求15所述的半导体存储装置，其中，
所述第一选择导电层和所述第二选择导电层在与所述第一方向相交的第二方向上相互间隔开，
所述分离绝缘结构在所述第二方向上的宽度大于所述第一狭缝结构和所述第二狭缝结构在所述第二方向上的宽度。
17.根据权利要求15所述的半导体存储装置，其中，所述分离绝缘结构穿过所述源极结构。
18.根据权利要求17所述的半导体存储装置，所述半导体存储装置进一步包括：
穿过所述源极结构的贯穿绝缘结构。
19.根据权利要求18所述的半导体存储装置，所述半导体存储装置进一步包括：
贯穿接触件，所述贯穿接触件由于所述贯穿绝缘结构而与所述源极结构绝缘，并被所述贯穿绝缘结构围绕。
20.根据权利要求15所述的半导体存储装置，其中，所述第一选择导电层和所述第二选择导电层中的每一者均在所述第一方向上比所述层叠导电层延伸得更远。
21.一种制造半导体存储装置的方法，所述方法包括以下步骤：
形成具有第一表面和第二表面的源极结构，所述第一表面和所述第二表面面向相反方向；
在所述源极结构的所述第一表面上形成层叠体，所述层叠体包括初步选择导电层、层叠导电层和层叠绝缘层；
形成穿过所述层叠体的单元插塞，所述单元插塞与所述源极结构连接；
形成分离结构孔，所述分离结构孔从所述源极结构的所述第二表面穿过所述源极结构；以及
在所述分离结构孔中形成分离绝缘结构，
其中，形成所述分离结构孔的步骤包括将所述初步选择导电层分离成第一选择导电层和第二选择导电层。
22.根据权利要求21所述的方法，所述方法进一步包括以下步骤：
形成覆盖所述源极结构的所述第一表面并覆盖所述层叠体的绝缘层；
形成穿过所述绝缘层的第一贯穿接触件，所述第一贯穿接触件与所述源极结构接触；以及
形成贯穿结构孔，所述贯穿结构孔从所述源极结构的所述第二表面穿过所述源极结构，并且
其中，所述贯穿结构孔暴露所述第一贯穿接触件。
23.根据权利要求22所述的方法，其中，所述贯穿结构孔与所述分离结构孔同时形成。
24.根据权利要求21所述的方法，所述方法进一步包括以下步骤：
形成晶体管；
形成分别与所述晶体管电联接的第一接合焊盘；
形成分别与所述单元插塞和所述层叠导电层电联接的第二接合焊盘；以及
分别将所述第二接合焊盘与所述第一接合焊盘接合。
25.根据权利要求21所述的方法，其中，所述初步选择导电层布置在所述源极结构与通过交替层叠所述层叠导电层和所述层叠绝缘层形成的结构之间，并且
其中，所述初步选择导电层在与所述第一表面平行的第一方向上比所述层叠导电层延伸得更远。
26.根据权利要求21所述的方法，其中，所述初步选择导电层包括第一选择延伸部、第二选择延伸部以及选择连接器，所述选择连接器连接所述第一选择延伸部和所述第二选择延伸部。
27.根据权利要求26所述的方法，其中，
所述层叠导电层包括字线，并且
所述字线包括：与所述第一选择延伸部重叠的第一导电延伸部；与所述第二选择延伸部重叠的第二导电延伸部；以及与所述选择连接器重叠的导电连接器，所述导电连接器连接所述第一导电延伸部和所述第二导电延伸部。
28.根据权利要求27所述的方法，所述方法进一步包括以下步骤：
形成第一狭缝结构和第二狭缝结构，所述第一狭缝结构和所述第二狭缝结构布置在所述第一选择延伸部和所述第二选择延伸部之间，所述第一选择延伸部和所述第二选择延伸部由于所述选择连接器而相互间隔开，
其中，所述第一狭缝结构和所述第二狭缝结构在所述第一导电延伸部和所述第二导电延伸部之间延伸。
29.根据权利要求28所述的方法，其中，
所述分离结构孔形成为穿过所述选择连接器并与所述导电连接器重叠，并且
所述第一狭缝结构和所述第二狭缝结构经由所述分离结构孔暴露。
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