CN115715090A - 半导体存储器装置及制造半导体存储器装置的方法 - Google Patents

半导体存储器装置及制造半导体存储器装置的方法 Download PDF

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Abstract

本申请涉及半导体存储器装置及制造半导体存储器装置的方法。一种半导体存储器装置包括穿过源极结构的放电接触件、设置在源极结构的局部区域上的栅极层叠物、穿过栅极层叠物的垂直结构、以及在垂直结构与放电接触件之间穿过源极结构的绝缘图案。

Description

半导体存储器装置及制造半导体存储器装置的方法
技术领域
本公开的各种实施方式涉及半导体存储器装置及制造该半导体存储器装置的方法，更具体地，涉及三维半导体存储器装置及制造该三维半导体存储器装置的方法。
背景技术
为了提高半导体存储器装置的集成度，已经提出了包括以三维布置的存储器单元的三维半导体存储器装置。
为了提高三维半导体存储器装置的集成度，可以增加层叠在基板上的存储器单元的数量。随着层叠的存储器单元的数量增加，制造工艺的稳定性可能降低。
发明内容
根据本公开的实施方式，一种半导体存储器装置可以包括：源极结构，其包括栅极交叠区和从栅极交叠区延伸的延伸区；放电接触件，其在延伸区内穿过源极结构；栅极层叠物，其在栅极交叠区内设置于源极结构上；垂直结构，其穿过栅极层叠物并具有与延伸区交叠的端部；以及绝缘图案，其设置在垂直结构和放电接触件之间并且在延伸区内穿过源极结构。
根据本发明的实施方式，一种半导体存储器装置可以包括：半导体基板；源极结构，其位于半导体基板上；垂直结构，其设置在源极结构上；多个导电图案，其设置在垂直结构的两侧上，彼此间隔开，并层叠在源极结构上；放电接触件，其在与垂直结构间隔开的一定距离处穿过源极结构的局部区域；绝缘图案，其在放电接触件与垂直结构之间穿过源极结构；沟道层，其穿过多个导电图案并连接至源极结构；以及存储器图案，其位于多个导电图案中的每一个与沟道层之间。
根据本公开的实施方式，一种制造半导体存储器装置的方法可以包括：形成包括栅极交叠区和延伸区的下源极层，延伸区从栅极交叠区延伸；在下源极层上形成牺牲层；形成穿过延伸区内的下源极层和牺牲层的放电接触件；形成在栅极交叠区内的下源极层和放电接触件之间穿过下源极层和牺牲层的绝缘图案；形成栅极层叠物，其包括交替层叠在牺牲层上的多个层间绝缘层和多个导电图案并被狭缝贯穿；以及通过狭缝用掺杂半导体层代替牺牲层中与栅极层叠物交叠的部分。
附图说明
图1例示了根据本公开的实施方式的半导体存储器装置的示意性垂直布置。
图2是例示了根据本公开的实施方式的存储器单元阵列的电路图。
图3是例示了根据本公开的实施方式的半导体存储器装置的局部构造的平面图。
图4是例示了图3所示的源极结构的上源极层的平面图。
图5A、图5B、图5C和图5D是图3所示的半导体存储器装置的截面图。
图6、图7、图8、图9、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C和图13D是例示了根据本公开的实施方式的制造半导体存储器装置的方法的截面图。
图14是例示了根据本公开的实施方式的存储器系统的构造的框图。
图15是例示了根据本公开的实施方式的计算系统的构造的框图。
具体实施方式
本文所公开的具体结构和功能描述仅是出于描述根据本公开的概念的实施方式的目的而例示的。根据本公开的概念的实施方式可以以各种形式实施，并且它们不应被解释为限于这里阐述的具体实施方式。
应理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种要素，但是这些要素不受这些术语的限制。这些术语用于将一个要素与另一要素区分开来，而并非暗示要素的数量或次序。将理解，当元件或层被称为在另一元件或层“上”，或者“连接至”或“联接至”另一元件或层时，它可以“直接”在另一元件或层“上”、或者“直接连接至”或“直接联接至”另一元件或层，或可以存在居间元件或层。相反，当元件被称为“直接”在另一元件或层“上”，或者“直接连接至”或“直接联接至”另一元件或层时，不存在居间元件或层。
本公开的实施方式可以提供半导体存储器装置及制造半导体存储器装置的方法，其中该装置和方法能够提高制造工艺的稳定性。
图1例示了根据本公开的实施方式的半导体存储器装置的示意性垂直布置。
参照图1，半导体存储器装置可以包括半导体基板101、源极结构160、多个存储器单元阵列140A和140B以及多条位线BL。
源极结构160、多个存储器单元阵列140A和140B以及多条位线BL可以布置在半导体基板101上。作为实施方式，源极结构160可以设置在半导体基板101与多个存储器单元阵列140A和140B之间。
多个存储器单元阵列140A和140B可以包括连接至源极结构160和多条位线BL的多个存储器单元串。作为实施方式，半导体存储器装置可以包括第一存储器单元阵列140A和第二存储器单元阵列140B，并且第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个可以包括连接至源极结构160和多条位线BL的多个存储器单元串。每个存储器单元串可以包括连接至位线BL的沟道层和与其相对应的源极结构。作为实施方式，沟道层可以设置在源极结构160和与沟道层相对应的位线BL之间。
虽然为了便于描述而在图1中省略，但是下绝缘结构和穿过下绝缘结构的多个互连件可以设置在半导体基板101和源极结构160之间。另外，源极结构160的一部分可以被绝缘图案和第一绝缘柱贯穿。
虽然为了便于描述在图1中省略，但是第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个的存储器单元串可以连接至彼此间隔开并层叠在源极结构160上的多个导电图案。
在下文中，参照图2描述第一存储器单元阵列140A和第二存储器单元阵列140B。
图2是例示了根据本公开的实施方式的存储器单元阵列的电路图。
参照图2，图1所示的第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个可以包括多个存储器单元串CS1和CS2。多个存储器单元串CS1和CS2可以共同连接至源极线SL。作为实施方式，多个第一存储器单元串CS1和多个第二存储器单元串CS2可以共同连接至源极线SL。第一存储器单元串CS1和第二存储器单元串CS2的对可以连接至每条位线BL。源极线SL可以连接至图1所示的源极结构160，并且源极线SL可以通过图1所示的源极结构160连接至多个存储器单元串CS1和CS2。
每个第一存储器单元串CS1和每个第二存储器单元串CS2可以包括串联连接的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。
源极选择晶体管SST可以控制多个存储器单元MC和源极线SL之间的电连接。一个源极选择晶体管SST可以设置在源极线SL和多个存储器单元MC之间。尽管图中未示出，但是可以设置串联连接在源极线SL和多个存储器单元MC之间的两个或更多个源极选择晶体管。源极选择晶体管SST的栅极可以连接至源极选择线SSL。源极选择晶体管SST的操作可以由施加到源极选择线SSL的源极选通信号控制。
多个存储器单元MC可以设置在源极选择晶体管SST和漏极选择晶体管DST之间。多个存储器单元MC可以串联连接。多个存储器单元MC的栅极可以分别连接至多条字线WL。每个存储器单元MC的操作可以由施加到相应字线WL的单元选通信号控制。
漏极选择晶体管DST可以控制多个存储器单元MC和位线BL之间的电连接。漏极选择晶体管DST的栅极可以连接至漏极选择线DSL1或DSL2。漏极选择晶体管DST的操作可以由施加到漏极选择线DSL1或DSL2的漏极选通信号控制。
多个第一存储器单元串CS1可以连接至第一漏极选择线DSL1。多个第二存储器单元串CS2可以连接至第二漏极选择线DSL2。因此，通过选择多条位线BL当中的一条位线并选择第一漏极选择线DSL1和第二漏极选择线DSL2当中的一条漏极选择线，可以选择多个第一存储器单元串CS1和多个第二存储器单元串CS2中的一个存储器单元串。
多个第一存储器单元串CS1和多个第二存储器单元串CS2可以共同连接至各条字线WL。
多个第一存储器单元串CS1和多个第二存储器单元串CS2可以共同连接至源极选择线SSL。本公开的实施方式不限于此。尽管附图中未示出，但是作为实施方式，存储器单元阵列可以包括彼此分离的第一源极选择线和第二源极选择线。第一源极选择线可以连接至多个第一存储器单元串，而第二源极选择线可以连接至多个第二存储器单元串。
第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个的构造不限于图2所示的构造，并且可以以各种方式改变。
图3是例示了根据本公开的实施方式的半导体存储器装置的局部构造的平面图。
参照图3，半导体存储器装置可以包括源极结构160、穿过源极结构160的放电接触件137、以及设置在源极结构160上的第一存储器单元阵列140A和第二存储器单元阵列140B。第一存储器单元阵列140A和第二存储器单元阵列140B可以包括源极结构160上的栅极层叠物GST和穿过栅极层叠物GST的多个单元插塞CPL。第一存储器单元阵列140A和第二存储器单元阵列140B可以设置在穿过栅极层叠物GST的狭缝161的两侧。
源极结构160可以包括栅极交叠区OLR和从栅极交叠区OLR延伸的至少一个延伸区。作为实施方式，源极结构160可以包括栅极交叠区OLR以及从栅极交叠区OLR沿不同方向延伸的第一延伸区ER1和第二延伸区ER2。例如，第二延伸区ER2可以是在第一方向D1上与第一延伸区ER1间隔开的区域。第一方向D1可以定义为在平面图中狭缝161的延伸方向。作为实施方式，第一延伸区ER1可以从栅极交叠区OLR沿与第一方向D1相反的方向延伸，而第二延伸区ER2可以从栅极交叠区OLR沿第一方向D1延伸。如图5A和图5B所示，源极结构160的第一延伸区ER1和第二延伸区ER2可以覆盖有上绝缘层153。为了便于识别源极结构160的第一延伸区ER1和第二延伸区ER2，在图3中省略了上绝缘层153。
源极结构160可以在第一方向D1和第二方向D2上延伸。第二方向D2可以定义为在平面图中与狭缝161的延伸方向交叉的方向。如图5A至图5D所示，源极结构160可以包括在第三方向D3上层叠的下源极层131、掺杂半导体层163和上源极层133，并且还可以包括设置在掺杂半导体层163所设置的高度处的牺牲层203。第三方向D3可以定义为与源极结构160的上表面交叉的方向。作为实施方式，第一方向D1、第二方向D2和第三方向D3可以分别对应于XYZ坐标系中的X轴方向、Y轴方向和Z轴方向。
图4是例示了图3所示的源极结构160的上源极层133的平面图。
参照图3和图4，狭缝161可以延伸以穿过源极结构160的上源极层133。作为实施方式，狭缝161的穿过上源极层133的部分可以填充有掺杂半导体层163，并且其余部分可以填充有垂直结构170。本公开不限于此。例如，可以用垂直结构170完全填充狭缝161。垂直结构170可以包括绝缘材料，或者可以包括间隔物绝缘层171和导电源极接触件173，如图5A至图5D所示。垂直结构170可以包括与源极结构160的第一延伸区ER1和第二延伸区ER2中的每一个交叠的端部170EG。
放电接触件137可以设置在与垂直结构170的端部170EG和狭缝161间隔开的位置，并且可以穿过源极结构160的第一延伸区ER1和第二延伸区ER2中的至少一个。源极结构160不仅可以被放电接触件137贯穿，而且可以被绝缘图案130A和多个第一绝缘柱130B贯穿。
绝缘图案130A可以穿过源极结构160的第一延伸区ER1和第二延伸区ER2中的至少一个。为了制造半导体存储器装置，可以通过狭缝161执行用于开放其中设置掺杂半导体层163的水平空间的蚀刻工艺。在实施方式中，绝缘图案130A可以设置在垂直结构170和放电接触件137之间，以防止或减轻放电接触件137在用于开放水平空间的蚀刻工艺期间被氧化。绝缘图案130A可以延伸以在与狭缝161间隔开一定距离处围绕狭缝161的端部。换句话说，绝缘图案130A可以形成为延伸以围绕垂直结构170的端部170EG。作为实施方式，绝缘图案130A可以具有U形状截面以围绕垂直结构170的端部170EG。
多个第一绝缘柱130B可以在垂直结构170的两侧穿过源极结构160的栅极交叠区OLR。
源极结构160可以延伸以围绕第一绝缘柱130B、放电接触件137和绝缘图案130A。
参照图3，栅极层叠物GST可以设置在源极结构160的栅极交叠区OLR上。栅极层叠物GST可以包括存储器单元阵列区CAR、接触区CTR和边缘区EGR。接触区CTR和边缘区EGR可以被定义为从存储器单元阵列区CAR沿不同方向延伸的区域。
栅极层叠物GST的边缘区EGR可以定义为与芯片边缘相邻的区域。栅极层叠物GST的接触区CTR可以定义为与多个栅极接触件177交叠的区域。栅极层叠物GST的接触区CTR和栅极层叠物GST的边缘区EGR可以形成为不同的结构。作为实施方式，栅极层叠物GST的接触区CTR可以形成为阶梯结构，而栅极层叠物GST的边缘区EGR可以被蚀刻成基本上笔直的形状，以便不具有阶梯结构。本公开的实施方式不限于此，并且可以以各种方式设计接触区CTR和边缘区EGR的结构。
栅极层叠物GST的接触区CTR和边缘区EGR可以被多个第二绝缘柱155贯穿。
源极结构160的第一延伸区ER1可以定义为与栅极层叠物GST的边缘区EGR相邻的区域，并且源极结构160的第二延伸区ER2可以定义为与栅极层叠物GST的接触区CTR相邻的区域。放电接触件137和绝缘图案130A可以与栅极层叠物GST的边缘区EGR和接触区CTR中的至少一个相邻。例如，放电接触件137和绝缘图案130A可以设置在源极结构160的与栅极层叠物GST的边缘区EGR相邻的第一延伸区ER1中，或者可以设置在源极结构160的与栅极层叠物GST的接触区CTR相邻的第二延伸区ER2中。另选地，放电接触件137和绝缘图案130A可以设置在源极结构160的第一延伸区ER1和第二延伸区ER2的每一个中。
栅极层叠物GST可以包括第一存储器单元阵列140A的多个导电图案和第二存储器单元阵列140B的多个导电图案。第一存储器单元阵列140A的多个导电图案和第二存储器单元阵列140B的多个导电图案可以设置在垂直结构170的两侧，并且可以在第二方向D2上彼此间隔开。在图5C和图5D中示出了第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个的多个导电图案CP。如图5C和图5D所示，多个导电图案CP可以在沿第三方向D3彼此间隔开的同时层叠。另外，在多个导电图案CP中，设置于在第三方向D3上距源极结构160最远的层上的导电图案可以不仅通过狭缝161而且通过如图3所示的漏极分离狭缝DSI彼此分离。漏极分离狭缝DSI可以以比狭缝161的长度短的长度穿过栅极层叠物GST的上端。
第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个可以包括沿第三方向D3延伸以穿过栅极层叠物GST的存储器单元阵列区CAR的多个单元插塞CPL。栅极层叠物GST的存储器单元阵列区CAR可以被多个虚设插塞DPL贯穿。多个虚设插塞DPL可以包括与多个单元插塞CPL相同的材料层，并且可以沿着漏极分离狭缝DSI成排布置。可以省略虚设插塞DPL，并且漏极分离狭缝DSI的形状不限于图3所示的直线形状，并且可以以诸如波浪形状之类的各种方式来设计。
图5A、图5B、图5C和图5D是图3所示的半导体存储器装置的截面图。图5A是源极结构160的第一延伸区ER1的沿图3所示的线I-I′截取的截面图。图5B是源极结构160的第二延伸区ER2的沿图3所示的线II-II′截取的截面图。图5C是源极结构160的与栅极层叠物GST的边缘区EGR交叠的栅极交叠区OLR的沿着图3所示的线III-III′截取的截面图、以及源极结构160的与栅极层叠物GST的存储器单元阵列区CAR交叠的栅极交叠区OLR的沿着图3所示的线IV-IV′截取的截面图。图5D是源极结构160的与栅极层叠物GST的接触区CTR交叠的栅极交叠区OLR的沿图3所示的线V-V′截取的截面图。
参照图5A至图5D，源极结构160可以设置在半导体基板101上。
半导体基板101可以包括由元件隔离层103分隔的多个有源区。可以在有源区中形成杂质区。每个杂质区可以定义为其中注入n型导电杂质和p型导电杂质中的至少一种的区域。杂质区可以包括放电杂质区101DI和多个晶体管TR的多个结101J。
多个晶体管TR可以构造用于控制图3所示的第一存储器单元阵列140A和第二存储器单元阵列140B的外围电路结构110。作为实施方式，多个晶体管TR可以被构造为控制连接至第一存储器单元阵列140A和第二存储器单元阵列140B中的每一个的图2的字线WL、图2的漏极选择线DSL1和DSL2、图2的源极选择线SSL、图2的源极线SL、图2的位线BL中的至少一条。每个晶体管TR可以包括半导体基板101上的栅极绝缘层105、栅极绝缘层105上的栅电极107、以及栅电极107两侧的结区101J。
放电杂质区101DI可以包括导电类型不同于源极结构160的掺杂半导体层163的导电类型的杂质。作为实施方式，掺杂半导体层163可以包括n型杂质，而放电杂质区101DI可以包括p型杂质。
外围电路结构110和半导体基板101可以被下绝缘结构111覆盖。下绝缘结构111可以包括两个或更多个绝缘层。放电杂质区101DI和多个晶体管TR可以连接至多个互连件120中的每一个。每个互连件120可以由埋入下绝缘结构111中的多个导电图案之间的连接结构来限定。在下文中，将多个互连件120当中的连接至放电杂质区101DI的互连件120称为放电互连件120D。放电杂质区101DI可以经由放电互连件120D连接至放电接触件137。
源极结构160可以设置在下绝缘结构111上。源极结构160可以经由放电接触件137连接至放电杂质区101DI。
源极结构160可以包括下源极层131、掺杂半导体层163、牺牲层203和上源极层133。掺杂半导体层163可以包括n型杂质。作为实施方式，掺杂半导体层163可以包括n型掺杂硅。下源极层131和上源极层133中的每一个可以由各种导电材料形成。作为实施方式，下源极层131和上源极层133中的每一个可以包括诸如n型掺杂硅之类的掺杂半导体层。牺牲层203可以包括未掺杂半导体层。作为实施方式，牺牲层203可以包括未掺杂硅。
下源极层131可以从栅极交叠区OLR延伸到第一延伸区ER1和第二延伸区ER2。下源极层131可以形成为延伸以面对半导体基板101的上表面的平面图案。
牺牲层203可以以掺杂半导体层163所设置的高度设置。换言之，掺杂半导体层163和牺牲层203可以设置在下源极层131上的不同区域中。可以根据距狭缝161的距离和围绕狭缝161的绝缘图案130A的位置来控制掺杂半导体层163和牺牲层203的设置区域。
掺杂半导体层163可以设置在栅极交叠区OLR中以围绕多个单元插塞CPL。在平面图中，掺杂半导体层163可以从其中设置有狭缝161的区域沿远离狭缝161的方向延伸。掺杂半导体层163的底表面可以与下源极层131接触。
牺牲层203可以通过绝缘图案130A与掺杂半导体层163间隔开。牺牲层203可以设置在第一延伸区ER1和第二延伸区ER2中以围绕放电接触件137。在平面图中，牺牲层203可以在与从绝缘图案130A的侧壁朝向狭缝161的方向相反的方向上延伸。
上源极层133可以设置在掺杂半导体层163上并且可以延伸以与牺牲层203交叠。也就是说，上源极层133可以从栅极交叠区OLR延伸到第一延伸区ER1和第二延伸区ER2。
源极结构160还可以包括第一保护层201和第二保护层205。第一保护层201可以设置在下源极层131和牺牲层203之间，并且第二保护层205可以设置在牺牲层203和上源极层133之间。也就是说，第一保护层201、牺牲层203和第二保护层205可以层叠在下源极层131上。第一保护层201、牺牲层203和第二保护层205可以设置在掺杂半导体层163所设置的高度处。第一保护层201、牺牲层203和第二保护层205中的每一个可以设置在第一延伸区ER1和第二延伸区ER2中以围绕放电接触件137。第一保护层201、牺牲层203和第二保护层205中的每一个可以与上源极层133交叠。
源极结构160可以分为形成于不同层叠物结构中的源极图案160S和虚设图案160D。源极图案160S可以包括掺杂半导体层163、下源极层131的与掺杂半导体层163交叠的局部区域、以及上源极层133的与掺杂半导体层163交叠的局部区域。虚设图案160D可以包括牺牲层203、下源极层131的与牺牲层203交叠的局部区域以及上源极层133的与牺牲层203交叠的局部区域。虚设图案160D还可以包括第一保护层201和第二保护层205。
虚设图案160D可以从源极图案160S延伸。例如，如图4所示，上源极层133可以包括设置在栅极交叠区OLR中并形成源极图案160S的区域、以及设置在从栅极交叠区OLR延伸的第一延伸区ER1和第二延伸区ER2中并形成虚设图案160D的区域。
绝缘图案130A可以穿过垂直结构170和放电接触件137之间的源极结构160。绝缘图案130A的一侧可以与虚设图案160D接触，而另一侧可以与源极图案160S接触。根据这样的设置，绝缘图案130A可以被认为设置在掺杂半导体层163和牺牲层203之间。
放电接触件137可以在与掺杂半导体层163间隔开的位置处穿过虚设图案160D。放电接触件137的侧壁可以与围绕它的虚设图案160D接触。也就是说，放电接触件137的侧壁可以与第一保护层201、牺牲层203和第二保护层205接触。
源极结构160的上源极层133可以被狭缝161的一部分贯穿。狭缝161的穿过上源极层133的一部分可以用掺杂半导体层163和垂直结构170中的至少一个填充。
垂直结构170可以与源极结构160交叠。垂直结构170可以包括间隔物绝缘层171和导电源极接触件173。间隔物绝缘层171可以沿着狭缝161的侧壁延伸。导电源极接触件173可以通过间隔物绝缘层171与栅极层叠物GST的多个导电图案CP绝缘。导电源极接触件173可以连接至源极结构160的源极图案160S。作为实施方式，导电源极接触件173可以与掺杂半导体层163接触。垂直结构170的构造不限于上述构造，并且可以以各种方式改变。例如，垂直结构170可以由完全填充狭缝161的绝缘材料来构造。
栅极层叠物GST可以与源极结构160的栅极交叠区OLR交叠，并且可以不与源极结构160的第一延伸区ER1和第二延伸区ER2交叠。栅极层叠物GST可以包括设置在垂直结构170两侧的多个导电图案CP。
多个导电图案CP可以设置为在源极结构160的源极图案160S上在第二方向D2和第三方向D3上彼此间隔开。多个导电图案CP可以用作图2所示的第一漏极选择线DSL1、第二漏极选择线DSL2、多条字线WL和源极选择线SSL。作为实施方式，多个导电图案CP当中的与源极结构160相邻的至少一层可以用作图2所示的源极选择线SSL。在多个导电图案CP当中，设置在距源极结构160最远设置的至少一层上的导电图案可以用作图2所示的第一漏极选择线DSL1和第二漏极选择线DSL2。在多个导电图案CP当中，设置在第一漏极选择线DSL1和第二漏极选择线DSL2中的每一个与源极选择线SSL之间的导电图案可以用作图2所示的字线WL。
多个导电图案CP可以与多个层间绝缘层ILD在第三方向D3上交替设置。在第三方向D3上交替设置的多个导电图案CP和多个层间绝缘层ILD可以形成栅极层叠物GST。多个导电图案CP和多个层间绝缘层ILD可以在如图3所示的栅极层叠物GST的接触区CTR中形成阶梯结构。源极结构160的不与栅极层叠物GST交叠的第一延伸区ER1和第二延伸区ER2可以用上绝缘层153覆盖。
上绝缘层153可以覆盖栅极层叠物GST的接触区CTR。上绝缘层153的一部分可以被垂直结构170的突出到源极结构160的第一延伸区ER1和第二延伸区ER2上的图3所示的端部170EG贯穿。垂直结构170的间隔物绝缘层171可以从栅极层叠物GST和导电源极接触件173之间的区域延伸到上绝缘层153和导电源极接触件173之间的区域。
源极结构160的与栅极层叠物GST的边缘区EGR和接触区CTR交叠的局部区域可以被多个第一绝缘柱130B贯穿。栅极层叠物GST的边缘区EGR和接触区CTR可以被多个第二绝缘柱155贯穿。
穿过栅极层叠物GST的边缘区EGR和接触区CTR中的每一个的第二绝缘柱155可以设置在垂直结构170的两侧。与栅极层叠物GST的接触区CTR交叠的栅极接触件177可以穿过上绝缘层153和层间绝缘层ILD，以接触与其相对应的导电图案CP。
栅极层叠物GST的存储器单元阵列区CAR可以被多个单元插塞CPL贯穿。多个存储器单元串CS可以由多个导电图案CP和多个单元插塞CPL限定。每个单元插塞CPL可以包括沟道层CH、芯绝缘层CO、第一存储器图案ML1和第二存储器图案ML2。
沟道层CH可以在第三方向D3上延伸以穿过多个层间绝缘层ILD和多个导电图案CP。沟道层CH可以延伸到源极结构160中以与源极结构160接触。作为实施方式，沟道层CH可以穿过源极结构160的上源极层133并且可以延伸到下源极层131中。源极结构160的掺杂半导体层163可以与沟道层CH的侧壁接触并且可以围绕沟道层CH的侧壁。沟道层CH可以用作存储器单元串CS的沟道区。沟道层CH可以由半导体层构成。沟道层CH可以沿着芯绝缘层CO的侧壁、底表面和上表面延伸。掺杂区可以限定在形成于芯绝缘层CO上的沟道层CH的端部。沟道层CH的掺杂区可以包括n型杂质。
第一存储器图案ML1可以设置在每个导电图案CP和沟道层CH之间。作为实施方式，第一存储器图案ML1可以设置在栅极层叠物GST和沟道层CH之间，并且可以在源极结构160的上源极层133和沟道层CH之间延伸。第二存储器图案ML2可以设置在源极结构160的下源极层131和沟道层CH之间。虽然在附图中没有具体示出，但是第一存储器图案ML1和第二存储器图案ML2中的每一个可以包括沿着沟道层CH的表面延伸的第一阻挡绝缘层、位于第一阻挡层和沟道层CH之间的数据储存层、以及位于数据储存层和沟道层CH之间的隧道绝缘层。隧道绝缘层可以包括能够进行电荷隧穿的绝缘材料。作为实施方式，隧道绝缘层可以包括氧化硅层。数据储存层可以包括能够俘获电荷的绝缘材料。作为实施方式，数据储存层可以包括氮化物层。第一阻挡绝缘层可以包括氧化硅层。尽管附图中未示出，但是可以在第一阻挡绝缘层和每个导电图案CP之间附加地设置第二阻挡绝缘层。第二阻挡绝缘层可以包括介电常数高于第一阻挡绝缘层的介电常数的氧化物。作为实施方式，第二阻挡绝缘层可以包括金属氧化物，诸如氧化铝层。第二阻挡绝缘层可以在沿第三方向彼此相邻的导电图案CP和层间绝缘层ILD之间延伸。
根据上述结构，图2中所示的存储器单元MC可以限定在沟道层CH和用作字线的导电图案CP的交叉部处。另外，图2中所示的漏极选择晶体管DST可以限定在沟道层CH和用作第一漏极选择线或第二漏极选择线的导电图案CP的交叉部处。另外，图2中所示的源极选择晶体管SST可以限定在沟道层CH和用作源极选择线的导电图案CP的交叉部处。源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可以通过沟道层CH串联连接，并且可以构造存储器单元串CS。
根据本公开的实施方式，放电接触件137可以经由与放电接触件137的侧壁接触的牺牲层203、下源极层131和上源极层133中的至少一个连接至掺杂半导体层163。在实施方式中，放电接触件137可以用作用于将在制造半导体存储器装置的工艺期间产生的电荷放电到放电杂质区101DI的路径。另外，在实施方式中，放电接触件137可以用作用于将存储器单元串CS中累积的电荷放电到放电杂质区101DI的路径。
在实施方式中，设置在放电接触件137和狭缝161之间的绝缘图案130A可以在制造半导体存储器装置的同时保护放电接触件137免受蚀刻工艺的影响。在下文中，描述了根据本公开的实施方式的制造半导体存储器装置的方法。
图6、图7、图8、图9、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C和图13D是例示了根据本公开的实施方式的制造半导体存储器装置的方法的截面图。在下文中，省略了与图3、图4和图5A至图5D中的构造重复的构造的重复描述。
图6和图7是例示了形成初步源极结构160PS的平面图和截面图。图7例示了初步源极结构160PS的第一延伸区ER1的沿图6所示的线I-I′截取的截面图、以及初步源极结构160PS的第二延伸区ER2的沿图6所示的线II-II′截取的截面图。
参照图6和图7，可以在下结构200上形成初步源极结构160PS。下结构200可以包括半导体基板101、外围电路结构110、覆盖半导体基板101和外围电路结构110的下绝缘结构、以及埋在下绝缘结构111中的多个互连件120。
多个隔离层103可以埋在半导体基板101中。隔离层103可以将相邻的结区101J彼此绝缘，或者可以将至少一个结区101J和与所述至少一个结区101J相邻的放电杂质区101DI彼此绝缘。结区101J和放电杂质区101DI中的每一个可以包括n型杂质和p型杂质中的至少一种。作为实施方式，放电杂质区101DI可以包括p型杂质。
外围电路结构110可以包括多个晶体管TR。每个晶体管TR可以包括如参照图5A至图5C所描述的栅极绝缘层105、栅电极107和结区101J。
下绝缘结构111可以覆盖多个晶体管TR和半导体基板101。每个互连件120可以包括埋在下绝缘结构111中并且彼此连接的多个导电图案，如参照图5A至图5D所描述的。多个互连件120可以包括连接至放电杂质区101DI的放电互连件120D。
形成初步源极结构160PS可以包括在下结构200上依次层叠下源极层131、第一保护层201、牺牲层203、第二保护层205和上源极层133。初步源极结构160PS可以包括栅极交叠区OLR以及从栅极交叠区OLR沿不同方向延伸的第一延伸区ER1和第二延伸区ER2。与初步源极结构160PS类似，下源极层131、第一保护层201、牺牲层203、第二保护层205和上源极层133中的每一个可以被认为包括栅极交叠区OLR、第一延伸区ER1和第二延伸区ER2。
下源极层131可以包括各种导电材料。作为实施方式，下源极层131可以包括掺杂有n型杂质的掺杂半导体层。
第一保护层201和第二保护层205可以包括具有与牺牲层203的蚀刻选择性不同的蚀刻选择性的材料。作为实施方式，第一保护层201和第二保护层205可以包括氧化物层，并且牺牲层203可以包括未掺杂半导体层。例如，牺牲层203可以包括未掺杂硅。
上源极层133可以包括金属、未掺杂半导体层和掺杂半导体层中的至少一种。
图8和图9是例示了形成放电接触件137以及形成绝缘图案130A和第一绝缘柱130B的平面图和截面图。图9例示了初步源极结构160PS的第一延伸区ER1的沿图8所示的线I-I′截取的截面图、以及初步源极结构160PS的第二延伸区ER2的沿图8所示的线II-II′截取的截面图。
参照图8和图9，可以形成穿过初步源极结构160PS的第一延伸区ER1和第二延伸区ER2中的至少一个的放电接触件137。放电接触件137可以在第三方向D3上延伸，以穿过初步源极结构160PS的下源极层131、第一保护层201、牺牲层203、第二保护层205和上源极层133。放电接触件137可以形成为与多个互连件120当中的放电互连件120D接触。放电接触件137可以包括各种导电材料。作为实施方式，放电接触件137可以包括金属，或者可以包括金属阻挡层和金属阻挡层上的金属层。
绝缘图案130A可以设置在初步源极结构160PS的放电接触件137和栅极交叠区OLR之间，并且可以穿过初步源极结构160PS的第一延伸区ER1和第二延伸区ER2中的至少一个。在形成绝缘图案130A的同时，可以形成穿过初步源极结构160PS的多个第一绝缘柱130B。可以保留初步源极结构160PS以围绕绝缘图案130A以及多个第一绝缘柱130B中的每一个的侧壁。绝缘图案130A和多个第一绝缘柱130B中的每一个可以在第三方向D3上延伸以穿过初步源极结构160PS的下源极层131、第一保护层201、牺牲层203、第二保护层205和上源极层133。
图10A、图10B、图10C和图10D是例示了形成围绕多个初步单元插塞CPL′并被上狭缝161A贯穿的栅极层叠物GST的截面图。图10A例示了初步源极结构160PS的第一延伸区ER1的与沿图3所示的线I-I′截取的截面图相对应的截面图。图10B例示了初步源极结构160PS的第二延伸区ER2的与沿图3的线II-II′截取的截面图相对应的截面图。图10C例示了初步源极结构160PS的栅极交叠区OLR和与栅极交叠区OLR交叠的栅极层叠物GST的边缘区EGR的与沿图3所示的线III-III′截取的截面图相对应的截面图、以及初步源极结构160PS的栅极交叠区OLR和与栅极交叠区OLR交叠的栅极层叠物GST的存储器单元阵列区CAR的与沿图3所示的线IV-IV′截取的截面图相对应的截面图。图10D例示了初步源极结构160PS的栅极交叠区OLR和与栅极交叠区OLR交叠的栅极层叠物GST的接触区CTR的与沿图3所示的线V-V′截取的截面图相对应的截面图。
参照图10A至图10D，根据实施方式的形成栅极层叠物GST可以包括在初步源极层叠物160PS上交替层叠多个第一材料层和多个第二材料层，形成穿过多个第一材料层和多个第二材料层的初步单元插塞CPL′，通过蚀刻多个第一材料层和多个第二材料层形成阶梯层叠物，形成覆盖阶梯层叠物的上绝缘层153，以及形成穿过阶梯层叠物的上狭缝161A。根据第一材料层和第二材料层的材料，形成栅极层叠物GST还可以包括用第三材料层代替第一材料层和第二材料层中的至少一个。
作为实施方式，第一材料层可以由用于层间绝缘层ILD的材料形成，并且第二材料层可以由相对于第一材料层具有蚀刻选择性的材料形成。例如，第一材料层可以包括诸如氧化硅层之类的氧化物，并且第二材料层可以包括诸如氮化硅层之类的氮化物层。在这种情况下，可以通过上狭缝161A用第三材料层代替第二材料层。第三材料层可以由用于导电图案CP的材料形成。利用用于导电图案CP的第三材料层代替第二材料层可以包括通过上狭缝161A去除第二材料层。此时，沿第三方向D3相邻的第一材料层之间的栅极区可以开放。在去除第二材料层之前，可以进一步形成穿过第一材料层和第二材料层的多个第二绝缘柱155以在栅极区中保持间隙。
本公开的实施方式不限于上述内容。例如，第一材料层可以由用于层间绝缘层ILD的材料形成，而第二材料层可以由用于导电图案CP的材料形成。
导电图案CP可以由各种导电材料形成。作为实施方式，导电图案CP可以包括金属、金属阻挡层和掺杂半导体层中的至少一种。例如，导电图案CP可以由单个金属层形成，可以由金属层和围绕金属层的表面的金属阻挡层形成，或者可以由掺杂半导体层和金属层形成。
形成初步单元插塞CPL′可以包括在栅极交叠区OLR上形成穿过多个第一材料层和多个第二材料层的沟道孔，沿沟道孔的表面形成存储器层ML，沿存储器层ML的表面形成半导体层，以及用芯绝缘层CO和掺杂半导体层填充通过半导体层开放的沟道孔的中心区。沟道孔内的半导体层和掺杂半导体层可以构造沟道层CH。与参照图5A至图5D描述的第一存储器图案ML1和第二存储器图案ML2类似，存储器层ML可以包括阻挡绝缘层、数据储存层和隧道绝缘层。
上述沟道孔可以穿过初步源极层叠物160PS的上源极层133、第二保护层205、牺牲层203和第一保护层201，并且可以延伸到下源极层131中。初步单元插塞CPL′的沟道层CH和存储器层ML可以沿着沟道孔穿过上源极层133、第二保护层205、牺牲层203和第一保护层201，并且可以延伸到下源极层131中。
为了提高半导体存储器装置的集成度，可以增加第一材料层和第二材料层的层叠数量。随着第一材料层和第二材料层的层叠数量的增加，可以在用于形成沟道孔的第一材料层和第二材料层的蚀刻工艺期间向半导体制造设备施加高功率。通过施加到半导体制造设备的高功率，可以在初步源极结构160PS中累积电荷。在蚀刻第一材料层和第二材料层的同时，接地电压可以从半导体制造设备的支撑件(未示出)施加到半导体基板101的放电杂质区101DI。因此，初步源极结构160PS中累积的电荷可以经由放电接触件137通过放电杂质区101DI放电。因此，在实施方式中，可以改进电弧现象。
通过上述工艺，包括存储器单元阵列区CAR、边缘区EGR和接触区CTR的栅极层叠物GST可以限定在初步源极层叠物160PS上。此外，栅极层叠物GST可以包括交替层叠在初步源极层叠物160PS上的多个层间绝缘层ILD和多个导电图案CP。栅极层叠物GST的边缘区EGR可以被定义为与初步源极层叠物160PS的第一延伸区ER1相邻的区域，并且栅极层叠物GST的接触区CTR可以与初步源极层叠物160PS的第二延伸区ER2相邻并且可以具有阶梯结构。栅极层叠物GST的存储器单元阵列区可以被初步单元插塞CPL′贯穿。
上狭缝161A可以延伸以穿过上绝缘层153的一部分。上源极层133可以在用于形成上狭缝161A的蚀刻工艺期间用作蚀刻停止层。上狭缝161A可以在距绝缘图案130A一定距离处设置。
可以使用上述形成初步单元插塞CPL′的工艺来形成用于图3所示的虚设插塞DPL的初步虚设插塞。在形成上述初步单元插塞CPL′和导电图案CP之后，可以执行用于形成图3所示的漏极分离狭缝DSI的蚀刻工艺以及用绝缘层填充漏极分离狭缝DSI的工艺。
图11A、图11B、图11C和图11D是例示了形成下狭缝161B并暴露出沟道层CH的侧壁的截面图。图11A例示了用于图10A所示的区域的后续工艺。图11B例示了用于图10B所示的区域的后续工艺。图11C例示了用于图10C所示的区域的后续工艺。图11D例示了用于图10D所示的区域的后续工艺。
参照图11A至图11D，可以在上狭缝161A的侧壁上形成间隔物绝缘层171。此后，可以通过经由上狭缝161A去除上源极层133的一部分来限定下狭缝161B。狭缝161可以由上狭缝161A和下狭缝161B的连接结构来限定。在平面图中，狭缝161可以被限定在与绝缘图案130A间隔开的一定距离处，如图3所示。
此后，可以通过狭缝161执行诸如回蚀工艺之类的蚀刻工艺以暴露出牺牲层203。随后，可以执行用于通过狭缝161选择性地去除牺牲层203的栅极交叠区OLR的蚀刻工艺。在实施方式中，可以通过图9所示的绝缘图案130A防止或减轻从狭缝161流出的蚀刻材料扩散到放电接触件137周围的第一延伸区ER1和第二延伸区ER2中。因此，牺牲层203的第一延伸区ER1和第二延伸区ER2可以保留以围绕放电接触件137。另外，牺牲层203可以保持牺牲层203与绝缘图案130A的一个侧壁接触的状态。
随着牺牲层203的栅极交叠区OLR被去除，可以暴露出第一保护层201的栅极交叠区OLR和第二保护层205的栅极交叠区OLR，并且可以暴露出图10C所示的存储器层ML。另外，可以暴露出绝缘图案130A的不与牺牲层203接触的另一侧壁。
此后，可以去除存储器层ML的在下源极层131和上源极层133之间暴露出的一部分。在去除存储器层ML的一部分的同时，可以去除第一保护层201的栅极交叠区OLR和第二保护层205的栅极交叠区OLR。
通过上述工艺，可以开放位于下源极层131和上源极层133之间的水平空间241，并且可以通过水平空间241暴露出沟道层CH的侧壁。另外，图10C所示的存储器层ML可以被水平空间241划分为第一存储器图案ML1和第二存储器图案ML2。可以由第一绝缘柱130B保持水平空间241的间隙。
图12A、图12B、图12C和图12D是例示了形成掺杂半导体层163的截面图。图12A例示了用于图11A所示区域的后续工艺。图12B例示了用于图11B所示区域的后续工艺。图12C例示了图11C所示区域的后续工艺。图12D例示了用于图11D所示区域的后续工艺。
参照图12A至图12D，可以通过图11A至图11D所示的狭缝161用掺杂半导体层163填充图11A至图11D中所示的水平空间241。掺杂半导体层163可以包括导电类型不同于放电杂质区101DI的导电类型的杂质。作为实施方式，掺杂半导体层163可以包括n型杂质。掺杂半导体层163可以与绝缘图案130A的不与牺牲层203接触的侧壁的一部分接触。也就是说，绝缘图案130A可以具有与牺牲层203接触的一个侧壁以及与掺杂半导体层163接触的另一侧壁。
如参照图11A至图11D和图12A至图12D所描述的，可以通过经由狭缝161用掺杂半导体层163代替第一保护层201、牺牲层203和第二保护层205中的每一个的栅极交叠区OLR，来提供连接至沟道层CH的源极结构。
图13A、图13B、图13C和图13D是例示了形成垂直结构170的截面图。图13A例示了用于图12A所示区域的后续工艺。图13B例示了用于图12B所示区域的后续工艺。图13C例示了用于图12C所示区域的后续工艺。图13D例示了用于图12D所示区域的后续工艺。
参照图13A至图13D，导电源极接触件173可以形成于图12A至图12D所示的狭缝161中。因此，可以形成包括间隔物绝缘层171和导电源极接触件173的垂直结构170。
此后，可以执行后续工艺，诸如形成图5A至图5D所示的栅极接触件177。
图14是例示了根据本公开的实施方式的存储器系统的构造的框图。
参照图14，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存芯片构造的多芯片封装件。存储器装置1120可以包括穿过源极结构的放电接触件、设置在源极结构的局部区域上的栅极层叠物、穿过栅极层叠物的垂直结构、以及在垂直结构与放电接触件之间穿过源极结构的绝缘图案。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114、和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行存储器控制器1110的数据交换的总体控制操作，并且主机接口1113包括连接至存储器系统1100的主机的数据交换协议。纠错块1114检测从存储器装置1120读取的数据中所包含的错误并且校正检测到的错误。存储器接口1115执行与存储器装置1120的接口连接。存储器控制器1110还可以包括存储用于与主机接口的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是其中组合有存储器装置1120和存储器控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如以下的各种接口协议之一与外部(例如，主机)进行通信：通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、以及集成驱动电子设备(IDE)。
图15是例示了根据本公开的实施方式的计算系统的构造的框图。
参照图15，计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于为计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。
存储器装置1212可以包括穿过源极结构的放电接触件、设置在源极结构的局部区域上的栅极层叠物、穿过栅极层叠物的垂直结构、以及在垂直结构和放电接触件之间穿过源极结构的绝缘图案。
存储器控制器1211可以与以上参照图14描述的存储器控制器1110等同地配置。
根据本公开，在实施方式中，绝缘图案设置在源极结构内部以防止或减轻在形成源极结构的同时对放电接触件的损坏。因此，本公开的实施方式可以改进源极结构和放电接触件之间的连接缺陷，从而提高半导体存储器装置的制造工艺的稳定性。
相关申请的交叉引用
本申请要求于2021年8月20日向韩国知识产权局提交的韩国专利申请No.10-2021-0110424的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
源极结构，该源极结构包括栅极交叠区和从所述栅极交叠区延伸的延伸区；
放电接触件，该放电接触件在所述延伸区内穿过所述源极结构；
栅极层叠物，该栅极层叠物在所述栅极交叠区内设置于所述源极结构上；
垂直结构，该垂直结构穿过所述栅极层叠物并具有与所述延伸区交叠的端部；以及
绝缘图案，该绝缘图案设置在所述垂直结构和所述放电接触件之间并且在所述延伸区内穿过所述源极结构。
2.根据权利要求1所述的半导体存储器装置，其中，所述源极结构包括：
源极图案，该源极图案设置在所述栅极交叠区内；以及
虚设图案，该虚设图案从所述源极图案延伸并与所述放电接触件的侧壁接触，并且
所述源极图案和所述虚设图案包含在不同的层叠物结构中。
3.根据权利要求1所述的半导体存储器装置，其中，所述源极结构包括：
下源极层，该下源极层从所述栅极交叠区延伸至所述延伸区；
第一保护层、牺牲层和第二保护层，该第一保护层、该牺牲层和该第二保护层设置在所述延伸区内并层叠在所述下源极层上；
掺杂半导体层，该掺杂半导体层设置在所述栅极交叠区内并设置在所述下源极层上；以及
上源极层，该上源极层设置在所述掺杂半导体层上并延伸以与所述第二保护层交叠。
4.根据权利要求3所述的半导体存储器装置，其中，所述放电接触件的侧壁被所述下源极层、所述第一保护层、所述牺牲层、所述第二保护层和所述上源极层围绕。
5.根据权利要求3所述的半导体存储器装置，其中，所述放电接触件与所述掺杂半导体层间隔开。
6.根据权利要求1所述的半导体存储器装置，其中，所述绝缘图案延伸以在与所述垂直结构的端部间隔开一定距离处围绕所述垂直结构的所述端部。
7.根据权利要求6所述的半导体存储器装置，其中，所述绝缘图案的截面为U形状。
8.根据权利要求1所述的半导体存储器装置，其中，所述栅极层叠物包括存储器单元阵列区、接触区和边缘区，所述接触区和所述边缘区从所述存储器单元阵列区沿不同方向延伸，并且
所述栅极层叠物在所述接触区内形成为阶梯结构。
9.根据权利要求8所述的半导体存储器装置，其中，所述延伸区内的所述源极结构、所述放电接触件和所述绝缘图案与所述接触区内的所述栅极层叠物和所述边缘区内的所述栅极层叠物中的至少一个相邻。
10.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
沟道层，该沟道层在所述存储器单元阵列区内穿过所述栅极层叠物并与所述源极结构接触；以及
存储器图案，该存储器图案位于所述沟道层和所述栅极层叠物之间。
11.根据权利要求1所述的半导体存储器装置，其中，所述垂直结构包括：
导电源极接触件，该导电源极接触件连接至所述源极结构；以及
间隔物绝缘层，该间隔物绝缘层位于所述导电源极接触件和所述栅极层叠物之间。
12.一种半导体存储器装置，该半导体存储器装置包括：
半导体基板；
源极结构，该源极结构位于所述半导体基板上；
垂直结构，该垂直结构设置在所述源极结构上；
多个导电图案，所述多个导电图案设置在所述垂直结构的两侧上，彼此间隔开，并层叠在所述源极结构上；
放电接触件，该放电接触件在与所述垂直结构间隔开一定距离处穿过所述源极结构的局部区域；
绝缘图案，该绝缘图案在所述放电接触件与所述垂直结构之间穿过所述源极结构；
沟道层，该沟道层穿过所述多个导电图案并连接至所述源极结构；以及
存储器图案，该存储器图案位于所述多个导电图案中的每一个与所述沟道层之间。
13.根据权利要求12所述的半导体存储器装置，其中，所述半导体基板包括放电杂质区，并且
所述源极结构经由所述放电接触件连接至所述放电杂质区。
14.根据权利要求12所述的半导体存储器装置，其中，所述源极结构包括：
下源极层，该下源极层位于所述半导体基板上；
掺杂半导体层，该掺杂半导体层设置在所述下源极层上；以及
未掺杂半导体层，该未掺杂半导体层以所述掺杂半导体层所设置的高度设置在所述下源极层上。
15.根据权利要求14所述的半导体存储器装置，其中，所述下源极层与所述掺杂半导体层的底表面接触，
所述掺杂半导体层与所述沟道层的侧壁接触并延伸以与多个导电图案交叠；
所述未掺杂半导体层与所述放电接触件的侧壁接触并围绕所述放电接触件的侧壁，并且
所述绝缘图案设置于所述掺杂半导体层与所述未掺杂半导体层之间，并穿过所述下源极层。
16.根据权利要求12所述的半导体存储器装置，其中，所述绝缘图案延伸以在与所述垂直结构的端部间隔开一定距离处围绕所述垂直结构的所述端部。
17.根据权利要求16所述的半导体存储器装置，其中，所述绝缘图案的截面为U形状。
18.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成包括栅极交叠区和延伸区的下源极层，所述延伸区从所述栅极交叠区延伸；
在所述下源极层上形成牺牲层；
形成穿过所述延伸区内的所述下源极层和所述牺牲层的放电接触件；
形成在所述栅极交叠区内的所述下源极层与所述放电接触件之间穿过所述下源极层和所述牺牲层的绝缘图案；
形成栅极层叠物，该栅极层叠物包括交替层叠在所述牺牲层上的多个层间绝缘层和多个导电图案并被狭缝贯穿；以及
通过所述狭缝用掺杂半导体层代替所述牺牲层中的与所述栅极层叠物交叠的部分。
19.根据权利要求18所述的方法，其中，所述牺牲层与所述绝缘图案的一个侧壁接触，并且
所述掺杂半导体层与所述绝缘图案的另一侧壁接触。
20.根据权利要求18所述的方法，其中，所述狭缝在与所述绝缘图案间隔开一定距离处形成。
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