KR20230028011A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 소스 구조체를 관통하는 디스차지 콘택, 소스 구조체의 일부영역 상에 배치된 게이트 적층체, 게이트 적층체를 관통하는 수직 구조체 및 수직 구조체와 디스차지 콘택 사이에서 소스 구조체를 관통하는 절연패턴을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치의 집적도를 향상시키기 위해, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치의 집적도 향상을 위해, 기판 상에 적층된 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀의 적층 수가 증가될수록 제조공정의 안정성이 저하될 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 게이트 중첩영역 및 상기 게이트 중첩영역으로부터 연장된 연장영역을 포함하는 소스 구조체; 상기 소스 구조체의 상기 연장영역을 관통하는 디스차지 콘택; 상기 소스 구조체의 상기 게이트 중첩영역 상에 배치된 게이트 적층체; 상기 게이트 적층체를 관통하고, 상기 연장영역에 중첩된 단부를 갖는 수직 구조체; 및 상기 수직 구조체와 상기 디스차지 콘택 사이에 배치되고, 상기 소스 구조체의 상기 연장영역을 관통하는 절연패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판; 상기 반도체 기판 상의 소스 구조체; 상기 소스 구조체 상에 배치된 수직 구조체; 상기 수직 구조체 양측에 배치되고, 상기 소스 구조체 상에 서로 이격되어 적층된 복수의 도전패턴들; 상기 수직 구조체로부터 이격된 거리에서 상기 소스 구조체의 일부 영역을 관통하는 디스차지 콘택; 상기 디스차지 콘택과 상기 수직 구조체 사이의 상기 소스 구조체를 관통하는 절연패턴; 상기 복수의 도전패턴들을 관통하고, 상기 소스 구조체에 접속된 채널막; 및 상기 복수의 도전패턴들 각각 및 상기 채널막 사이의 메모리 패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 게이트 중첩영역 및 상기 게이트 중첩영역으로부터 연장된 연장영역을 포함하는 하부 소스막을 형성하는 단계; 상기 하부 소스막 상에 희생막을 형성하는 단계; 상기 하부 소스막의 상기 연장영역 및 상기 희생막을 관통하는 디스차지 콘택을 형성하는 단계; 상기 하부 소스막의 게이트 중첩영역과 상기 디스차지 콘택 사이에서 상기 하부 소스막 및 상기 희생막을 관통하는 절연패턴을 형성하는 단계; 상기 희생막 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하고, 슬릿에 의해 관통되는 게이트 적층체를 형성하는 단계; 및 상기 슬릿을 통해 상기 게이트 적층체에 의해 중첩된 상기 희생막의 일부를 도프트 반도체막으로 대체하는 단계를 포함할 수 있다.
본 기술은 소스 구조체를 형성하는 동안 디스차지 콘택이 손상되는 현상을 방지할 수 있도록 소스 구조체 내부에 배치되는 절연패턴의 위치를 설계한다. 이로써, 본 기술은 소스 구조체와 디스차지 콘택 간 접속불량을 개선할 수 있으므로 반도체 메모리 장치의 제조공정의 안정성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 수직배열을 나타낸다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이에 대한 회로도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 나타내는 평면도이다.
도 4는 도 3에 도시된 소스 구조체의 상부 소스막을 나타내는 평면도이다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 3에 도시된 반도체 메모리 장치의 단면도들이다.
도 6, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 13c 및 도 13d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 수직배열을 나타낸다.
도 1을 참조하면, 반도체 메모리 장치는 반도체 기판(101), 소스 구조체(160), 복수의 메모리 셀 어레이들(140A, 140B) 및 복수의 비트라인들(BL)을 포함할 수 있다.
소스 구조체(160), 복수의 메모리 셀 어레이들(140A, 140B) 및 복수의 비트라인들(BL)은 반도체 기판(101) 상에 배열될 수 있다. 일 실시 예로서, 소스 구조체(160)는 반도체 기판(101)과 복수의 메모리 셀 어레이들(140A, 140B) 사이에 배치될 수 있다.
복수의 메모리 셀 어레이들(140A, 140B)은 소스 구조체(160) 및 복수의 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들을 포함할 수 있다. 일 실시 예로서, 반도체 메모리 장치는 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B)를 포함할 수 있으며, 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각은 소스 구조체(160) 및 복수의 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들을 포함할 수 있다. 각각의 메모리 셀 스트링은 그에 대응하는 비트라인(BL) 및 소스 구조체에 접속된 채널막을 포함할 수 있다. 일 실시 예로서, 채널막은 소스 구조체(160)와 그에 대응하는 비트라인(BL) 사이에 배치될 수 있다.
설명의 편의를 위해 도 1에서 생략되었으나, 반도체 기판(101)과 소스 구조체(160) 사이에 하부 절연구조 및 하부 절연구조를 관통하는 복수의 인터커넥션들이 배치될 수 있다. 또한, 소스 구조체(160)의 일부 영역은 절연패턴 및 제1 절연기둥에 의해 관통될 수 있다.
설명의 편의를 위해 도 1에서 생략되었으나, 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각의 메모리 셀 스트링은 소스 구조체(160) 상에 서로 이격되어 적층된 복수의 도전패턴들에 접속될 수 있다.
이하, 도 2를 참조하여 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B)에 대해 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이에 대한 회로도이다.
도 2를 참조하면, 도 1에 도시된 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각은 복수의 메모리 셀 스트링들(CS1, CS2)을 포함할 수 있다. 복수의 메모리 셀 스트링들(CS1, CS2)은 소스라인(SL)에 공통으로 접속될 수 있다. 일 실시 예로서, 소스라인(SL)에 복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2)이 공통으로 접속될 수 있다. 각각의 비트라인(BL)에 한 쌍의 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)이 접속될 수 있다. 소스라인(SL)은 도 1에 도시된 소스 구조체(160)에 접속될 수 있으며, 소스라인(SL)은 도 1에 도시된 소스 구조체(160)를 경유하여 복수의 메모리 셀 스트링들(CS1, CS2)에 접속될 수 있다.
각각의 제1 메모리 셀 스트링(CS1)과 각각의 제2 메모리 셀 스트링(CS2)은 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 셀렉트 트랜지스터(SST)는 복수의 메모리 셀들(MC)과 소스라인(SL) 사이의 전기적인 연결을 제어할 수 있다. 소스라인(SL)과 복수의 메모리 셀들(MC) 사이에 하나의 소스 셀렉트 트랜지스터(SST)가 배치될 수 있다. 도면에 도시되진 않았으나, 소스라인(SL)과 복수의 메모리 셀들(MC) 사이에 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들이 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 접속될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 소스 게이트 신호에 의해 제어될 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 배치될 수 있다. 복수의 메모리 셀들(MC)은 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 각각 접속될 수 있다. 각각의 메모리 셀(MC)의 동작은 그에 대응하는 워드라인(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다.
드레인 셀렉트 트랜지스터(DST)는 복수의 메모리 셀들(MC)과 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL1 또는 DSL2)에 인가되는 드레인 게이트 신호에 의해 제어될 수 있다.
복수의 제1 메모리 셀 스트링들(CS1)은 제1 드레인 셀렉트 라인(DSL1)에 접속될 수 있다. 복수의 제2 메모리 셀 스트링들(CS2)은 제2 드레인 셀렉트 라인(DSL2)에 접속될 수 있다. 이에 따라, 복수의 비트라인들(BL) 중 하나의 비트라인을 선택하고, 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 중 하나의 드레인 셀렉트 라인을 선택함으로써, 복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2) 중 하나의 메모리 셀 스트링을 선택할 수 있다.
복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2)은 각각의 워드라인(WL)에 공통으로 접속될 수 있다.
복수의 제1 메모리 셀 스트링들(CS1) 및 복수의 제2 메모리 셀 스트링들(CS2)은 소스 셀렉트 라인(SSL)에 공통으로 접속될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 메모리 셀 어레이는 서로 분리된 제1 소스 셀렉트 라인과 제2 소스 셀렉트 라인을 포함할 수 있다. 제1 소스 셀렉트 라인은 복수의 제1 메모리 셀 스트링들에 접속될 수 있고, 제2 소스 셀렉트 라인은 복수의 제2 메모리 셀 스트링들에 접속될 수 있다.
제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각의 구성은 도 2에 도시된 바로 제한되지 않으며, 다양하게 변경될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부 구성을 나타내는 평면도이다.
도 3을 참조하면, 반도체 메모리 장치는 소스 구조체(160), 소스 구조체(160)를 관통하는 디스차지 콘택(137), 그리고 소스 구조체(160) 상에 배치되는 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B)를 포함할 수 있다. 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B)는 소스 구조체(160) 상의 게이트 적층체(GST)와 게이트 적층체(GST)를 관통하는 복수의 셀 플러그들(CPL)로 구성될 수 있다. 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B)는 게이트 적층체(GST)를 관통하는 슬릿(161)의 양측에 배치될 수 있다.
소스 구조체(160)는 게이트 중첩영역(OLR) 및 게이트 중첩영역(OLR)으로부터 연장된 적어도 하나의 연장영역을 포함할 수 있다. 일 실시 예로서, 소스 구조체(160)는 게이트 중첩영역(OLR), 그리고 게이트 중첩영역(OLR)으로부터 서로 다른 방향으로 연장된 제1 연장영역(ER1) 및 제2 연장영역(ER2)을 포함할 수 있다. 예를 들어, 제2 연장영역(ER2)은 제1 연장영역(ER1)으로부터 제1 방향(D1)으로 이격되어 배치된 영역일 수 있다. 제1 방향(D1)은 평면적 관점에서 슬릿(161)의 연장방향으로 정의될 수 있다. 일 실시 예로서, 제1 연장영역(ER1)은 게이트 중첩영역(OLR)으로부터 제1 방향(D1)과 상반된 방향으로 연장될 수 있으며, 제2 연장영역(ER2)은 게이트 중첩영역(OLR)으로부터 제1 방향(D1)으로 연장될 수 있다. 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2)은 도 5a 및 도 5b에 도시된 바와 같이, 상부 절연막(153)으로 덮일 수 있다. 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2)에 대한 인식의 편의를 위해, 상부 절연막(153)은 도 3에서 생략되었다.
소스 구조체(160)는 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 방향(D2)은 평면적 관점에서 슬릿(161)의 연장방향에 교차되는 방향으로 정의될 수 있다. 소스 구조체(160)는 도 5a 내지 도 5d에 도시된 바와 같이, 제3 방향(D3)으로 적층된 하부 소스막(131), 도프트 반도체막(163) 및 상부 소스막(133)을 포함할 뿐 아니라, 도프트 반도체막(163)이 배치된 레벨에 배치된 희생막(203)을 포함할 수 있다. 제3 방향(D3)은 소스 구조체(160)의 상면에 교차되는 방향으로 정의될 수 있다. 일 실시 예로서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계의 X축 방향, Y축 방향 및 Z축 방향에 각각 대응될 수 있다.
도 4는 도 3에 도시된 소스 구조체(160)의 상부 소스막(133)을 나타내는 평면도이다.
도 3 및 도 4를 참조하면, 슬릿(161)은 소스 구조체(160)의 상부 소스막(133)을 관통하도록 연장될 수 있다. 일 실시 예로서, 상부 소스막(133)을 관통하는 슬릿(161)의 일부는 도프트 반도체막(163)으로 채워지고 나머지 일부는 수직 구조체(170)로 채워질 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 슬릿(161)은 수직 구조체(170)로 완전히 채워질 수 있다. 수직 구조체(170)는 절연물로 구성되거나, 도 5a 내지 도 5d에 도시된 바와 같이 스페이서 절연막(171) 및 도전성 소스콘택(173)으로 구성될 수 있다. 수직 구조체(170)는 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 각각에 중첩된 단부(170EG)를 포함할 수 있다.
디스차지 콘택(137)은 수직 구조체(170)의 단부(170EG) 및 슬릿(161)으로부터 이격된 위치에 배치될 수 있고, 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 중 적어도 어느 하나를 관통할 수 있다. 소스 구조체(160)는 디스차지 콘택(137) 뿐 아니라, 절연패턴(130A) 및 복수의 제1 절연기둥들(130B)에 의해 관통될 수 있다.
절연패턴(130A)은 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 중 적어도 어느 하나를 관통할 수 있다. 반도체 메모리 장치를 제조하기 위해, 슬릿(161)을 통해 도프트 반도체막(163)이 배치되는 수평공간을 개구시키는 식각공정이 수행될 수 있다. 수평공간을 개구시키는 식각공정 동안 디스차지 콘택(137)이 산화되는 것을 방지할 수 있도록, 절연패턴(130A)은 수직 구조체(170)와 디스차지 콘택(137) 사이에 배치될 수 있다. 절연패턴(130A)은 슬릿(161)으로부터 이격된 거리에서 슬릿(161)의 단부를 감싸도록 연장될 수 있다. 달리 표현하면, 절연패턴(130A)은 수직 구조체(170)의 단부(170EG)를 감싸도록 연장된 형태로 형성될 수 있다. 일 실시 예로서, 절연패턴(130A)의 수직 구조체(170)의 단부(170EG)를 감쌀 수 있도록, ㄷ자형 횡단면을 가질 수 있다.
복수의 제1 절연기둥들(130B)은 수직 구조체(170) 양측에서 소스 구조체(160)의 게이트 중첩영역(OLR)을 관통할 수 있다.
소스 구조체(160)는 제1 절연기둥(130B), 디스차지 콘택(137) 및 절연패턴(130A)을 감싸도록 연장될 수 있다.
도 3을 참조하면, 게이트 적층체(GST)는 소스 구조체(160)의 게이트 중첩영역(OLR) 상에 배치될 수 있다. 게이트 적층체(GST)는 메모리 셀 어레이 영역(CAR), 그리고 메모리 셀 어레이 영역(CAR)으로부터 서로 다른 방향으로 연장된 콘택영역(CTR) 및 가장자리 영역(EGR)을 포함할 수 있다.
게이트 적층체(GST)의 가장자리 영역(EGR)은 칩 가장자리에 인접한 영역으로 정의될 수 있다. 게이트 적층체(GST)의 콘택영역(CTR)은 복수의 게이트 콘택들 (177)에 중첩되는 영역으로 정의될 수 있다. 게이트 적층체(GST)의 콘택영역(CTR)과 게이트 적층체(GST)의 가장자리 영역(EGR)은 서로 다른 구조로 형성될 수 있다. 일 실시 예로서, 게이트 적층체(GST)의 콘택영역(CTR)은 계단형 구조로 형성될 수 있고, 게이트 적층체(GST)의 가장자리 영역(EGR)은 계단형 구조를 갖지 않도록 실질적으로 직선형으로 식각될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 콘택영역(CTR)과 가장자리 영역(EGR)의 구조는 다양하게 설계될 수 있다.
게이트 적층체(GST)의 콘택영역(CTR) 및 가장자리 영역(EGR)은 복수의 제2 절연기둥들(155)에 의해 관통될 수 있다.
소스 구조체(160)의 제1 연장영역(ER1)은 게이트 적층체(GST)의 가장자리 영역(EGR)에 인접한 영역으로 정의될 수 있고, 소스 구조체(160)의 제2 연장영역(ER2)은 게이트 적층체(GST)의 콘택영역(CTR)에 인접한 영역으로 정의될 수 있다. 디스차지 콘택(137) 및 절연패턴(130A)은 게이트 적층체(GST)의 가장자리 영역(EGR) 및 콘택영역(CTR) 중 적어도 하나에 인접할 수 있다. 예를 들어, 디스차지 콘택(137) 및 절연패턴(130A)은 게이트 적층체(GST)의 가장자리 영역(EGR)에 인접한 소스 구조체(160)의 제1 연장영역(ER1)에 배치되거나, 게이트 적층체(GST)의 콘택영역(CTR)에 인접한 소스 구조체(160)의 제2 연장영역(ER2)에 배치될 수 있다. 또는 디스차지 콘택(137) 및 절연패턴(130A)은 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 각각에 배치될 수 있다.
게이트 적층체(GST)는 제1 메모리 셀 어레이(140A)의 복수의 도전패턴들 및 제2 메모리 셀 어레이(140B)의 복수의 도전패턴들을 포함할 수 있다. 제1 메모리 셀 어레이(140A)의 복수의 도전패턴들과 제2 메모리 셀 어레이(140B)의 복수의 도전패턴들은 수직 구조체(170) 양측에 배치될 수 있으며, 수직 구조체(170)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각의 복수의 도전패턴들(CP)은 도 5c 및 도 5d에 나타내었다. 도 5c 및 도 5d에 도시된 바와 같이, 복수의 도전패턴들(CP)은 제3 방향(D3)으로 서로 이격되어 적층될 수 있다. 또한, 복수의 도전패턴들(CP) 중 소스 구조체로(160)부터 제3 방향(D3)으로 가장 먼 층에 배치된 도전패턴들은 도 3에 도시된 바와 같이 슬릿(161) 뿐 아니라 드레인 분리 슬릿(DSI)에 의해 서로 분리될 수 있다. 드레인 분리 슬릿(DSI)은 슬릿(161)보다 짧은 길이로 게이트 적층체(GST)의 상단을 관통할 수 있다.
제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각은 게이트 적층체(GST)의 메모리 셀 어레이 영역(CAR)을 관통하도록 제3 방향(D3)으로 연장된 복수의 셀 플러그들(CPL)을 포함할 수 있다. 게이트 적층체(GST)의 메모리 셀 어레이 영역(CAR)은 복수의 더미 플러그들(DPL)에 의해 관통될 수 있다. 복수의 더미 플러그들(DPL)은 복수의 셀 플러그들(CPL)과 동일한 물질막들을 포함할 수 있으며, 드레인 분리 슬릿(DSI)을 따라 일렬로 배열될 수 있다. 더미 플러그(DPL)는 생략될 수 있으며, 드레인 분리 슬릿(DSI)의 형태는 도 3에 도시된 직선형으로 제한되지 않고, 웨이브형 등 다양하게 설계될 수 있다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 3에 도시된 반도체 메모리 장치의 단면도들이다. 도 5a는 도 3에 도시된 선 I-I'를 따라 절취한 소스 구조체(160)의 제1 연장영역(ER1)에 대한 단면도를 나타낸다. 도 5b는 도 3에 도시된 Ⅱ-Ⅱ'를 따라 절취한 소스 구조체(160)의 제2 연장영역(ER2)에 대한 단면도를 나타낸다. 도 5c는 도 3에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 게이트 적층체(GST)의 가장자리 영역(EGR)에 의해 중첩된 소스 구조체(160)의 게이트 중첩영역(OLR)에 대한 단면도와 도 3에 도시된 Ⅲ-Ⅲ'를 따라 절취한 게이트 적층체(GST)의 메모리 셀 어레이 영역(CAR)에 의해 중첩된 소스 구조체(160)의 게이트 중첩영역(OLR)에 대한 단면도를 나타낸다. 도 5d는 도 3에 도시된 선 Ⅳ-Ⅳ'를 따라 절취한 게이트 적층체(GST)의 콘택영역(CTR)에 의해 중첩된 소스 구조체(160)의 게이트 중첩영역(OLR)에 대한 단면도를 나타낸다.
도 5a 내지 도 5d를 참조하면, 소스 구조체(160)는 반도체 기판(101) 상에 배치될 수 있다.
반도체 기판(101)은 소자 분리막(103)에 의해 구획된 복수의 활성영역들을 포함할 수 있다. 활성영역들 내에 불순물 영역들이 형성될 수 있다. 각각의 불순물 영역은 n형 및 p형 중 적어도 어느 하나의 도전형 불순물이 주입된 영역으로 정의될 수 있다. 불순물 영역들은 디스차지 불순물 영역(101DI)과 복수의 트랜지스터들(TR)의 복수의 접합영역들(junction; 101J)을 포함할 수 있다.
복수의 트랜지스터들(TR)은 도 3에 도시된 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B)를 제어하기 위한 주변회로구조(110)를 구성할 수 있다. 일 실시 예로서, 복수의 트랜지스터들(TR)은 제1 메모리 셀 어레이(140A) 및 제2 메모리 셀 어레이(140B) 각각에 접속된 워드라인(도 2의 WL), 드레인 셀렉트 라인(도 2의 DSL1, DSL2), 소스 셀렉트 라인(도 2의 SSL), 소스라인(도 2의 SL) 및 비트라인(도 2의 BL) 중 적어도 어느 하나를 제어하도록 구성될 수 있다. 각각의 트랜지스터(TR)는 반도체 기판(101) 상의 게이트 절연막(105), 게이트 절연막(105) 상의 게이트 전극(107) 및 게이트 전극(107) 양측의 접합영역들(101J)을 포함할 수 있다.
디스차지 불순물 영역(101DI)은 소스 구조체(160)의 도프트 반도체막(163)과 다른 도전형의 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(163)은 n형 불순물을 포함할 수 있고, 디스차지 불순물 영역(101DI)은 p형 불순물을 포함할 수 있다.
주변회로구조(110) 및 반도체 기판(101)은 하부 절연구조(111)로 덮일 수 있다. 하부 절연구조(111)는 2중층 이상의 절연막들을 포함할 수 있다. 디스차지 불순물 영역(101DI) 및 복수의 트랜지스터들(TR)은 복수의 인터커넥션들(120)에 각각 접속될 수 있다. 각각의 인터커넥션(120)은 하부 절연구조(111) 내에 매립된 복수의 도전패턴들간 연결구조에 의해 정의될 수 있다. 이하, 복수의 인터커넥션들(120) 중 디스차지 불순물 영역(101DI)에 접속된 인터커넥션(120)을 디스차지 인터커넥션(120D)으로 지칭한다. 디스차지 불순물 영역(101DI)은 디스차지 인터커넥션(120D)을 경유하여 디스차지 콘택(137)에 접속될 수 있다.
소스 구조체(160)는 하부 절연구조(111) 상에 배치될 수 있다. 소스 구조체(160)는 디스차지 콘택(137)을 경유하여 디스차지 불순물 영역(101DI)에 접속될 수 있다.
소스 구조체(160)는 하부 소스막(131), 도프트 반도체막(163), 희생막(203) 및 상부 소스막(133)을 포함할 수 있다. 도프트 반도체막(163)은 n형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(163)은 n형 도프트 실리콘을 포함할 수 있다. 하부 소스막(131) 및 상부 소스막(133) 각각은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 하부 소스막(131) 및 상부 소스막(133) 각각은 n형 도프트 실리콘 등과 같은 도프트 반도체막을 포함할 수 있다. 희생막(203)은 언도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 희생막(203)은 언도프트 실리콘을 포함할 수 있다.
하부 소스막(131)은 게이트 중첩영역(OLR)으로부터 제1 연장영역(ER1) 및 제2 연장영역(ER2)으로 연장될 수 있다. 하부 소스막(131)은 반도체 기판(101)의 상면에 마주하도록 연장된 평판형 패턴으로 형성될 수 있다.
희생막(203)은 도프트 반도체막(163)이 배치된 레벨에 배치될 수 있다. 달리 표현하면, 도프트 반도체막(163) 및 희생막(203)은 하부 소스막(131) 상의 서로 다른 영역에 배치될 수 있다. 도프트 반도체막(163) 및 희생막(203)의 배치영역은 슬릿(161)으로부터의 거리와 슬릿(161)을 감싸는 절연패턴(130A)의 위치에 따라 제어될 수 있다.
도프트 반도체막(163)은 복수의 셀 플러그들(CPL)을 감싸도록 게이트 중첩영역(OLR)에 배치될 수 있다. 평면적 관점에서, 도프트 반도체막(163)은 슬릿(161)이 배치된 영역으로부터 슬릿(161)으로부터 멀어지는 방향으로 연장될 수 있다. 도프트 반도체막(163)의 바닥면은 하부 소스막(131)에 접촉될 수 있다.
희생막(203)은 절연패턴(130A)에 의해 도프트 반도체막(163)으로부터 이격될 수 있다. 희생막(203)은 디스차지 콘택(137)을 감싸도록 제1 연장영역(ER1) 및 제2 연장영역(ER2)에 배치될 수 있다. 평면적 관점에서, 희생막(203)은 절연패턴(130A)의 측벽으로부터 슬릿(161)을 향하는 방향과 상반된 방향으로 연장될 수 있다.
상부 소스막(133)은 도프트 반도체막(163) 상에 배치될 수 있고, 희생막(203)에 중첩되도록 연장될 수 있다. 즉, 상부 소스막(133)은 게이트 중첩영역(OLR)으로부터 제1 연장영역(ER1) 및 제2 연장영역(ER2)으로 연장될 수 있다.
소스 구조체(160)는 제1 보호막(201) 및 제2 보호막(205)을 더 포함할 수 있다. 제1 보호막(201)은 하부 소스막(131)과 희생막(203) 사이에 배치될 수 있고, 제2 보호막(205)은 희생막(203)과 상부 소스막(133) 사이에 배치될 수 있다. 즉, 제1 보호막(201), 희생막(203) 및 제2 보호막(205)은 하부 소스막(131) 상에 적층될 수 있다. 제1 보호막(201), 희생막(203) 및 제2 보호막(205)은 도프트 반도체막(163)이 배치된 레벨에 배치될 수 있다. 제1 보호막(201), 희생막(203) 및 제2 보호막(205) 각각은 디스차지 콘택(137)을 감싸도록 제1 연장영역(ER1) 및 제2 연장영역(ER2)에 배치될 수 있다. 제1 보호막(201), 희생막(203) 및 제2 보호막(205) 각각은 상부 소스막(133)에 의해 중첩될 수 있다.
소스 구조체(160)는 서로 다른 적층구조로 구성된 소스패턴(160S) 및 더미패턴(160D)으로 구분될 수 있다. 소스패턴(160S)은 도프트 반도체막(163), 도프트 반도체막(163)에 의해 중첩된 하부 소스막(131)의 일부영역 및 도프트 반도체막(163)에 중첩된 상부 소스막(133)의 일부영역으로 구성될 수 있다. 더미패턴(160D)은 희생막(203), 희생막(203)에 의해 중첩된 하부 소스막(131)의 일부영역 및 희생막(203)에 중첩된 상부 소스막(133)의 일부영역을 포함할 수 있다. 더미패턴(160D)은 제1 보호막(201) 및 제2 보호막(205)을 더 포함할 수 있다.
더미패턴(160D)은 소스패턴(160S)으로부터 연장될 수 있다. 예를 들어, 도 4에 도시된 바와 같이 상부 소스막(133)은 게이트 중첩영역(OLR)에 배치되어 소스패턴(160S)을 구성하는 영역과, 게이트 중첩영역(OLR)으로부터 연장된 제1 연장영역(ER1) 및 제2 연장영역(ER2)에 배치되어 더미패턴(160D)을 구성하는 영역들을 포함할 수 있다.
절연패턴(130A)은 수직 구조체(170)와 디스차지 콘택(137) 사이의 소스 구조체(160)를 관통할 수 있다. 절연패턴(130A)의 일측은 더미패턴(160D)에 접촉될 수 있고, 타측은 소스패턴(160S)에 접촉될 수 있다. 이러한 배치에 따르면, 절연패턴(130A)은 도프트 반도체막(163)과 희생막(203) 사이에 배치된 것으로 여겨질 수 있다.
디스차지 콘택(137)은 도프트 반도체막(163)으로부터 이격된 위치에서 더미패턴(160D)을 관통할 수 있다. 디스차지 콘택(137)의 측벽은 이를 감싸는 더미패턴(160D)에 접촉될 수 있다. 즉, 디스차지 콘택(137)의 측벽은 제1 보호막(201), 희생막(203) 및 제2 보호막(205)에 접촉될 수 있다.
소스 구조체(161)의 상부 소스막(133)은 슬릿(161)의 일부에 의해 관통될 있다. 상부 소스막(133)을 관통하는 슬릿(161)의 일부는 도프트 반도체막(163) 및 수직 구조체(170) 중 적어도 하나로 채워질 수 있다.
수직 구조체(170)는 소스 구조체(160)에 중첩될 수 있다. 수직 구조체(170)는 스페이서 절연막(171) 및 도전성 소스콘택(173)을 포함할 수 있다. 스페이서 절연막(171)은 슬릿(161)의 측벽을 따라 연장될 수 있다. 도전성 소스콘택(173)은 스페이서 절연막(171)에 의해 게이트 적층체(GST)의 복수의 도전패턴들(CP)로부터 절연될 수 있다. 도전성 소스콘택(173)은 소스 구조체(160)의 소스패턴(160S)에 접속될 수 있다. 일 실시 예로서, 도전성 소스콘택(173)은 도프트 반도체막(163)에 접촉될 수 있다. 수직 구조체(170)의 구성은 상술한 바로 제한되지 않으며, 다양하게 변경될 수 있다. 예를 들어, 수직 구조체(170)는 슬릿(161)을 완전히 채우는 절연물로 구성될 수 있다.
게이트 적층체(GST)는 소스 구조체(160)의 게이트 중첩영역(OLR)에 중첩되되, 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2)에 비중첩될 수 있다. 게이트 적층체(GST)는 수직 구조체(170) 양측에 배치된 복수의 도전패턴들(CP)을 포함할 수 있다.
복수의 도전패턴들(CP)은 소스 구조체(160)의 소스패턴(160S) 상에서 제2 방향(D2) 및 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 복수의 도전패턴들(CP)은 도 2에 도시된 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 복수의 워드라인들(WL) 및 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 일 실시 예로서, 복수의 도전패턴들(CP) 중 소스 구조체(160)이 인접한 적어도 한층은 도 2에 도시된 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 복수의 도전패턴들(CP) 중 소스 구조체(160)로부터 가장 멀리 배치된 적어도 한층에 배치된 도전패턴들은 도 2에 도시된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로 이용될 수 있다. 복수의 도전패턴들(CP) 중 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2) 각각과 소스 셀렉트 라인(SSL) 사이에 배치된 도전패턴들은 도 2에 도시된 워드라인들(WL)로 이용될 수 있다.
복수의 도전패턴들(CP)은 복수의 층간 절연막들(ILD)과 제3 방향(D3)으로 교대로 배치될 수 있다. 제3 방향(D3)으로 교대로 배치된 복수의 도전패턴들(CP) 및 복수의 층간 절연막들(ILD)은 게이트 적층체(GST)를 구성할 수 있다. 복수의 도전패턴들(CP) 및 복수의 층간 절연막들(ILD)은 게이트 적층체(GST)의 콘택영역(CTA)에서 도 3에 도시된 바와 같이 계단형 구조를 형성할 수 있다. 게이트 적층체(GST)에 중첩되지 않은 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2)은 상부 절연막(153)으로 덮일 수 있다.
상부 절연막(153)은 게이트 적층체(GST)의 콘택영역(CTA)을 덮을 수 있다. 상부 절연막(153)의 일부는 소스 구조체(160)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 상으로 돌출된 수직 구조체(170)의 단부(도 3에 도시된 170EG)에 의해 관통될 수 있다. 수직 구조체(170)의 스페이서 절연막(171)은 게이트 적층체(GST)와 도전성 소스콘택(173) 사이로부터 상부 절연막(153)과 도전성 소스콘택(173) 사이로 연장될 수 있다.
게이트 적층체(GST)의 가장자리 영역(EGR) 및 콘택영역(CTA)에 중첩된 소스 구조체(160)의 일부영역들은 복수의 제1 절연기둥들(130B)에 의해 관통될 수 있으며, 게이트 적층체(GST)의 가장자리 영역(EGR) 및 콘택영역(CTA)은 복수의 제2 절연기둥들(155)에 의해 관통될 수 있다.
게이트 적층체(GST)의 가장자리 영역(EGR) 및 콘택영역(CTA) 각각을 관통하는 제2 절연기둥들(155)은 수직 구조체(170) 양측에 배치될 수 있다. 게이트 적층체(GST)의 콘택영역(CTA)에 중첩된 게이트 콘택(177)은 그에 대응하는 도전패턴(CP)에 접촉되도록 상부 절연막(153) 및 층간 절연막(ILD)을 관통할 수 있다.
게이트 적층체(GST)의 메모리 셀 어레이 영역(CAR)은 복수의 셀 플러그들(CPL)에 의해 관통될 수 있다. 복수의 메모리 셀 스트링들(CS)은 복수의 도전패턴들(CP) 및 복수의 셀 플러그들(CPL)에 의해 정의될 수 있다. 각각의 셀 플러그(CPL)는 채널막(CH), 코어 절연막(CO) 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)을 포함할 수 있다.
채널막(CH)은 복수의 층간 절연막들(ILD) 및 복수의 도전패턴들(CP)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 채널막(CH)은 소스 구조체(160)에 접촉되도록 소스 구조체(160) 내부로 연장될 수 있다. 일 실시 예로서, 채널막(CH)은 소스 구조체(160)의 상부 소스막(133)을 관통할 수 있고, 하부 소스막(131) 내부로 연장될 수 있다. 소스 구조체(160)의 도프트 반도체막(163)은 채널막(CH)의 측벽에 접촉될 수 있고, 채널막(CH)의 측벽을 감쌀 수 있다. 채널막(CH)은 메모리 셀 스트링(CS)의 채널영역으로 이용될 수 있다. 채널막(CH)은 반도체막으로 구성될 수 있다. 채널막(CH)은 코어 절연막(CO)의 측벽, 바닥면 및 상면을 따라 연장될 수 있다. 코어 절연막(CO) 상에 형성된 채널막(CH)의 단부에 도프트 영역이 정의될 수 있다. 채널막(CH)의 도프트 영역은 n형 불순물을 포함할 수 있다.
제1 메모리 패턴(ML1)은 도전패턴들(CP) 각각과 채널막(CH) 사이에 배치될 수 있다. 일 실시 예로서, 제1 메모리 패턴(ML1)은 게이트 적층체(GST) 및 채널막(CH) 사이에 배치될 수 있고, 소스 구조체(160)의 상부 소스막(133)과 채널막(CH) 사이로 연장될 수 있다. 제2 메모리 패턴(ML2)은 소스 구조체(160)의 하부 소스막(131)과 채널막(CH) 사이에 배치될 수 있다. 도면에 구체적으로 도시되진 않았으나, 제1 메모리 패턴(ML1)과 제2 메모리 패턴(ML2) 각각은 채널막(CH)의 표면을 따라 연장된 제1 블로킹 절연막, 제1 블로킹 절연막과 채널막(CH) 사이의 데이터 저장막 및 데이터 저장막과 채널막(CH) 사이의 터널 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막은 실리콘 산화막을 포함할 수 있다. 데이터 저장막은 전하 트랩이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 데이터 저장막은 질화막을 포함할 수 있다. 제1 블로킹 절연막은 실리콘 산화막을 포함할 수 있다. 도면에 도시되진 않았으나, 제1 블로킹 절연막과 각각의 도전패턴(CP) 사이에 제2 블로킹 절연막이 추가 배치될 수 있다. 제2 블로킹 절연막은 제1 블로킹 절연막에 비해 유전율이 높은 산화물을 포함할 수 있다. 일 실시 예로서, 제2 블로킹 절연막은 알루미늄 산화막 등의 금속 산화물을 포함할 수 있다. 제2 블로킹 절연막은 제3 방향(D3)으로 서로 이웃한 도전패턴(CP)과 층간 절연막(ILD) 사이로 연장될 수 있다.
상술한 구조에 따르면, 워드라인으로 이용되는 도전패턴(CP)과 채널막(CH)의 교차부에 도 2에 도시된 메모리 셀(MC)이 정의될 수 있다. 또한, 제1 드레인 셀렉트 라인 또는 제2 드레인 셀렉트 라인으로 이용되는 도전패턴(CP)과 채널막(CH)의 교차부에 도 2에 도시된 드레인 셀렉트 트랜지스터(DST)가 정의될 수 있다. 그리고, 소스 셀렉트 라인으로 이용되는 도전패턴(CP)과 채널막(CH)의 교차부에 도 2에 도시된 소스 셀렉트 트랜지스터(SST)가 정의될 수 있다. 소스 셀렉트 트랜지스터(SST), 메모리 셀(MC), 드레인 셀렉트 트랜지스터(DST)는 채널막(CH)에 의해 직렬로 연결될 수 있고, 메모리 셀 스트링(CS)을 구성할 수 있다.
본 발명의 실시 예에 따르면, 디스차지 콘택(137)은 디스차지 콘택(137)의 측벽에 접촉된 희생막(203), 하부 소스막(131) 및 상부 소스막(133) 중 적어도 어느 하나를 경유하여 도프트 반도체막(163)에 접속될 수 있다. 디스차지 콘택(137)은 반도체 메모리 장치를 제조하는 공정 동안 발생하는 전하를 디스차지 불순물 영역(101DI)으로 방전시키기 위한 경로로 이용될 수 있다. 또한, 디스차지 콘택(137)은 메모리 셀 스트링(CS)에 축적된 전하를 디스차지 불순물 영역(101DI)으로 방전시키기 위한 경로로 이용될 수 있다.
디스차지 콘택(137)와 슬릿(161) 사이에 배치된 절연패턴(130A)은 반도체 메모리 장치를 제조하는 동안 디스차지 콘택(137)을 식각공정으로부터 보호할 수 있다. 이하, 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 6, 도 7, 도 8, 도 9, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 13c 및 도 13d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 이하, 도 3, 도 4 및 도 5a 내지 도 5d에서와 반복되는 구성들에 대한 중복되는 설명은 생략한다.
도 6 및 도 7은 예비 소스 구조체(160PS)를 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 7은 도 6에 도시된 선 I-I'를 따라 절취한 예비 소스 구조체(160PS)의 제1 연장영역(ER1)에 대한 단면도와, 도 6에 도시된 Ⅱ-Ⅱ'를 따라 절취한 예비 소스 구조체(160PS)의 제2 연장영역(ER2)에 대한 단면도를 나타낸다.
도 6 및 도 7을 참조하면, 하부구조(200) 상에 예비 소스 구조체(160PS)를 형성할 수 있다. 하부구조(200)는 반도체 기판(101), 주변회로구조(110), 반도체 기판(101) 및 주변회구조(110)를 덮는 하부 절연구조(111)와, 하부 절연구조(111) 내부에 매립된 복수의 인터커넥션들(120)을 포함할 수 있다.
반도체 기판(101) 내에 복수의 소자 분리막들(isolation layers; 103)이 매립될 수 있다. 소자 분리막(103)은 서로 이웃한 접합영역들(101J)을 상호 절연시키거나, 적어도 하나의 접합영역(101J)과 이에 인접한 디스차지 불순물 영역(101DI)을 상호 절연시킬 수 있다. 접합영역들(101J)과 디스차지 불순물 영역(101DI) 각각은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 디스차지 불순물 영역(101DI)은 p형 불순물을 포함할 수 있다.
주변회로구조(110)는 복수의 트랜지스터들(TR)을 포함할 수 있다. 각각의 트랜지스터(TR)는 도 5a 내지 도 5c를 참조하여 설명한 바와 같이 게이트 절연막(105), 게이트 전극(107) 및 접합영역들(101J)을 포함할 수 있다.
하부 절연구조(111)는 복수의 트랜지스터들(TR) 및 반도체 기판(101)을 덮을 수 있다. 각각의 인터커넥션(120)은 도 5a 내지 도 5d를 참조하여 설명한 바와 같이 하부 절연구조(111) 내부에 매립되고, 서로 연결된 복수의 도전패턴들을 포함할 수 있다. 복수의 인터커넥션들(120)은 디스차지 불순물 영역(101DI)에 접속된 디스차지 인터커넥션(120D)을 포함할 수 있다.
예비 소스 구조체(160PS)를 형성하는 단계는 하부구조(200) 상에 하부 소스막(131), 제1 보호막(201), 희생막(203), 제2 보호막(205) 및 상부 소스막(133)을 순차로 적층하는 단계를 포함할 수 있다. 예비 소스 구조체(160PS)는 게이트 중첩영역(OLR), 그리고 게이트 중첩영역(OLR)으로부터 서로 다른 방향으로 연장된 제1 연장영역(ER1) 및 제2 연장영역(ER2)을 포함할 수 있다. 하부 소스막(131), 제1 보호막(201), 희생막(203), 제2 보호막(205) 및 상부 소스막(133) 각각은 예비 소스 구조체(160PS)와 마찬가지로 게이트 중첩영역(OLR), 제1 연장영역(ER1) 및 제2 연장영역(ER2)을 포함하는 것으로 여겨질 수 있다.
하부 소스막(131)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 하부 소스막(131)은 n형 불순물이 도핑된 도프트 반도체막을 포함할 수 있다.
제1 보호막(201) 및 제2 보호막(205)은 희생막(203)과 상이한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제1 보호막(201) 및 제2 보호막(205)은 산화막을 포함할 수 있고, 희생막(203)은 언도프트 반도체막을 포함할 수 있다. 예를 들어, 희생막(203)은 언도프트 실리콘을 포함할 수 있다.
상부 소스막(133)은 금속, 언도프트 반도체막 및 도프트 반도체막 중 적어도 어느 하나를 포함할 있다.
도 8 및 도 9는 디스차지 콘택(137)을 형성하는 단계 및 절연패턴(130A)과 제1 절연기둥(130B)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 9는 도 8에 도시된 선 I-I'를 따라 절취한 예비 소스 구조체(160PS)의 제1 연장영역(ER1)에 대한 단면도와, 도 8에 도시된 Ⅱ-Ⅱ'를 따라 절취한 예비 소스 구조체(160PS)의 제2 연장영역(ER2)에 대한 단면도를 나타낸다.
도 8 및 도 9를 참조하면, 예비 소스 구조체(160PS)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 중 적어도 어느 하나를 관통하는 디스차지 콘택(137)을 형성할 수 있다. 디스차지 콘택(137)은 예비 소스 구조체(160PS)의 하부 소스막(131), 제1 보호막(201), 희생막(203), 제2 보호막(205) 및 상부 소스막(133)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 디스차지 콘택(137)은 복수의 인터커넥션들(120) 중 디스차지 인터커넥션(120D)에 접촉되도록 형성될 수 있다. 디스차지 콘택(137)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 디스차지 콘택(137)은 금속을 포함하거나, 금속 베리어막 및 금속 베리어막 상의 금속막을 포함할 수 있다.
절연패턴(130A)은 디스차지 콘택(137)과 예비 소스 구조체(160PS)의 게이트 중첩영역(OLR) 사이에 배치될 수 있고, 예비 소스 구조체(160PS)의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 중 적어도 어느 하나를 관통할 수 있다. 절연패턴(130A)을 형성하는 동안, 예비 소스 구조체(160PS)를 관통하는 복수의 제1 절연기둥들(130B)을 형성할 수 있다. 예비 소스 구조체(160PS)는 절연패턴(130A) 및 복수의 제1 절연기둥들(130B) 각각의 측벽을 감싸도록 잔류될 수 있다. 절연패턴(130A) 및 복수의 제1 절연기둥들(130B) 각각은 예비 소스 구조체(160PS)의 하부 소스막(131), 제1 보호막(201), 희생막(203), 제2 보호막(205) 및 상부 소스막(133)을 관통하도록 제3 방향(D3)으로 연장될 수 있다.
도 10a, 도 10b, 도 10c 및 도 10d는 복수의 예비 셀 플러그들(CPL')을 감싸고, 상부 슬릿(161A)에 의해 관통되는 게이트 적층체(GST)를 형성하는 단계를 나타내는 단면도들이다. 도 10a는 도 3에 도시된 선 I-I'를 따라 절취한 단면도에 대응되는 예비 소스 구조체(160PS)의 제1 연장영역(ER1)에 대한 단면도를 나타낸다. 도 10b는 도 3에 도시된 Ⅱ-Ⅱ'를 따라 절취한 단면도에 대응되는 예비 소스 구조체(160PS)의 제2 연장영역(ER2)에 대한 단면도를 나타낸다. 도 10c는 도 3에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도에 대응되는 예비 소스 구조체(160PS)의 게이트 중첩영역(OLR) 및 이에 중첩된 게이트 적층체(GST)의 가장자리 영역(EGR)에 대한 단면도와 도 3에 도시된 Ⅲ-Ⅲ'를 따라 절취한 단면도에 대응되는 예비 소스 구조체(160PS)의 게이트 중첩영역(OLR) 및 이에 중첩된 게이트 적층체(GST)의 메모리 셀 어레이 영역(CAR)에 대한 단면도를 나타낸다. 도 10d는 도 3에 도시된 선 Ⅳ-Ⅳ'를 따라 절취한 단면도에 대응되는 예비 소스 구조체(160PS)의 게이트 중첩영역(OLR) 및 이에 중첩된 게이트 적층체(GST)의 콘택영역(CTR)에 대한 단면도를 나타낸다.
도 10a 내지 도 10d를 참조하면, 일 실시 예에 따른 게이트 적층체(GST)를 형성하는 단계는 예비 소스 적층체(160PS) 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 적층하는 단계, 복수의 제1 물질막들 및 복수의 제2 물질막들을 관통하는 예비 셀 플러그들(CPL')을 형성하는 단계, 복수의 제1 물질막들 및 복수의 제2 물질막들을 식각하여 계단형 적층체를 형성하는 단계, 계단형 적층체를 덮는 상부 절연막(153)을 형성하는 단계 및 계단형 적층체를 관통하는 상부 슬릿(161A)을 형성하는 단계를 포함할 수 있다. 제1 물질막 및 제2 물질막의 물성에 따라, 게이트 적층체(GST)를 형성하는 단계는 제1 물질막 및 제2 물질막 중 적어도 하나를 제3 물질막으로 교체하는 단계를 더 포함할 수 있다.
일 실시 예로서, 제1 물질막은 층간 절연막(ILD)을 위한 물질로 구성될 수 있고, 제2 물질막은 제1 물질막에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 예시적으로, 제1 물질막은 실리콘 산화막 등의 산화물을 포함할 수 있고, 제2 물질막은 실리콘 질화막 등의 질화막을 포함할 수 있다. 이 경우, 제2 물질막은 상부 슬릿(161A)을 통해 제3 물질막으로 교체될 수 있다. 제3 물질막은 도전패턴(CP)을 위한 물질로 구성될 수 있다. 제2 물질막을 도전패턴(CP)을 위한 제3 물질막으로 교체하는 단계는 상부 슬릿(161A)을 통해 제2 물질막을 제거하는 단계를 포함할 수 있다. 이 때, 제3 방향(D3)으로 이웃한 제1 물질막들 사이의 게이트 영역이 개구될 수 있다. 게이트 영역의 갭을 유지할 수 있도록, 제2 물질막을 제거하기 전, 제1 물질막들 및 제2 물질막들을 관통하는 복수의 제2 절연기둥들(155)을 더 형성할 수 있다.
본 발명의 실시 예는 상술한 바로 제한되지 않는다. 예를 들어, 제1 물질막은 층간 절연막(ILD)을 위한 물질로 구성될 수 있고, 제2 물질막은 도전패턴(CP)을 위한 물질로 구성될 수 있다.
도전패턴(CP)은 다양한 도전물로 구성될 수 있다. 일 실시 예로서, 도전패턴(CP)은 금속, 금속 베리어막 및 도프트 반도체막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 도전패턴(CP)은 금속막의 단일막으로 구성되거나, 금속막 및 금속막의 표면을 감싸는 금속 베리어막으로 구성되거나, 도프트 반도체막 및 금속막으로 구성될 수 있다.
예비 셀 플러그(CPL')를 형성하는 단계는 게이트 중첩영역(OLR) 상의 복수의 제1 물질막들 및 복수의 제2 물질막들을 관통하는 채널홀을 형성하는 단계, 채널홀의 표면을 따라 메모리막(ML)을 형성하는 단계, 메모리막(ML)의 표면을 따라 반도체막을 형성하는 단계, 반도체막에 의해 개구된 채널홀의 중심영역을 코어 절연막(CO)과 도프트 반도체막으로 채우는 단계를 포함할 수 있다. 채널홀 내부의 반도체막과 도프트 반도체막은 채널막(CH)을 구성할 수 있다. 메모리막(ML)은 도 5a 내지 도 5d를 참조하여 설명한 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)과 같이, 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다.
상술한 채널홀은 예비 소스 적층체(160PS)의 상부 소스막(133), 제2 보호막(205), 희생막(203) 및 제1 보호막(201)을 관통할 수 있고, 하부 소스막(131) 내부로 연장될 수 있다. 예비 셀 플러그(CPL')의 채널막(CH) 및 메모리막(ML)은 채널홀을 따라 상부 소스막(133), 제2 보호막(205), 희생막(203) 및 제1 보호막(201)을 관통할 수 있고, 하부 소스막(131) 내부로 연장될 수 있다.
반도체 메모리 장치의 집적도 향상을 위해, 제1 물질막 및 제2 물질막의 적층 수를 증가시킬 수 있다. 제1 물질막 및 제2 물질막의 적층 수가 증가됨에 따라, 채널홀 형성을 위한 제1 물질막 및 제2 물질막의 식각 공정 동안, 반도체 제조장비에 고전력이 가해질 수 있다. 반도체 제조장비에 가해지는 고전력에 의해 예비 소스 구조체(160PS)에 전하가 축적될 수 있다. 제1 물질막 및 제2 물질막을 식각하는 동안, 반도체 제조장비의 서포터(미도시)로부터 반도체 기판(101)의 디스차지 불순물 영역(101DI)에 접지전압이 인가될 수 있다. 이로써, 예비 소스 구조체(160PS)에 축적된 전하는 디스차지 콘택(137)을 경유하여 디스차지 불순물 영역(101DI)을 통해 방전될 수 있다. 이에 따라, 아킹(arcing) 현상이 개선될 수 있다.
상술한 바와 같은 공정들을 통해, 예비 소스 적층체(160PS) 상에 메모리 셀 어레이 영역(CAR), 가장자리 영역(EGR) 및 콘택영역(CTR)을 갖는 게이트 적층체(GST)가 정의될 수 있다. 또한, 게이트 적층체(GST)는 예비 소스 적층체(160PS) 상에 교대로 적층된 복수의 층간 절연막들(ILD) 및 복수의 도전패턴들(CP)을 포함할 수 있다. 게이트 적층체(GST)의 가장자리 영역(EGR)은 예비 소스 적층체(160PS)의 제1 연장영역(ER1)에 인접한 영역으로 정의될 수 있고, 게이트 적층체(GST)의 콘택영역(CTR)은 예비 소스 적층체(160PS)의 제2 연장영역(ER2)에 인접할 수 있고 계단형 구조를 포함할 수 있다. 게이트 적층체(GST)의 메모리 셀 어레이 영역은 예비 셀 플러그들(CPL')에 의해 관통될 수 있다.
상부 슬릿(161A)은 상부 절연막(153)의 일부를 관통하도록 연장될 수 있다. 상부 소스막(133)은 상부 슬릿(161A)을 형성하기 위한 식각공정 동안 식각 정지막 역할을 할 수 있다. 상부 슬릿(161A)은 절연패턴(130A)으로부터 이격된 거리에 배치될 수 있다.
상술한 예비 셀 플러그들(CPL')을 형성하는 공정을 이용하여, 도 3에 도시된더미 플러그(DPL)를 위한 예비 더미 플러그를 형성할 수 있다. 상술한 예비 셀 플러그들(CPL') 및 도전패턴(CP) 형성 후, 도 3에 도시된 드레인 분리 슬릿(DSI)을 형성하기 위한 식각 공정 및 드레인 분리 슬릿(DSI)을 절연막으로 채우는 공정을 수행할 수 있다.
도 11a, 도 11b, 도 11c 및 도 11d는 하부 슬릿(161B)을 형성하는 단계 및 채널막(CH)의 측벽을 노출하는 단계를 나타내는 단면도들이다. 도 11a는 도 10a에 도시된 영역에 대한 후속공정을 나타낸다. 도 11b는 도 10b에 도시된 영역에 대한 후속공정을 나타낸다. 도 11c는 도 10c에 도시된 영역들에 대한 후속공정을 나타낸다. 도 11d는 도 10d에 도시된 영역에 대한 후속공정을 나타낸다.
도 11a 내지 도 11d를 참조하면, 상부 슬릿(161A)의 측벽 상에 스페이서 절연막(171)을 형성할 수 있다. 이 후, 상부 슬릿(161A)을 통해 상부 소스막(133)의 일부를 제거함으로써, 하부 슬릿(161B)이 정의될 수 있다. 상부 슬릿(161A)과 하부 슬릿(161B)의 연결구조에 의해 슬릿(161)이 정의될 수 있다. 슬릿(161)은 평면적 관점에서, 도 3에 도시된 바와 같이 절연패턴(130A)으로부터 이격된 거리에 정의될 수 있다.
이 후, 희생막(203)이 노출되도록 슬릿(161)을 통해 에치-백 등의 식각공정을 수행할 수 있다. 이어서, 슬릿(161)을 통해 희생막(203)의 게이트 중첩영역(OLR)을 선택적으로 제거하는 식각공정을 수행할 수 있다. 슬릿(161)으로부터 유입되는 식각물질은 도 9에 도시된 절연패턴(130A)에 의해 디스차지 콘택(137) 주위의 제1 연장영역(ER1) 및 제2 연장영역(ER2) 내부로 확산되는 것이 방지될 수 있다. 이에 따라, 희생막(203)의 제1 연장영역(ER1) 및 제2 연장영역(ER2)은 디스차지 콘택(137)을 감싸도록 잔류될 수 있다. 또한, 희생막(203)은 절연패턴(130A)의 일측벽에 접촉된 상태로 잔류될 수 있다.
희생막(203)의 게이트 중첩영역(OLR)이 제거됨에 따라, 제1 보호막(201)의 게이트 중첩영역(OLR) 및 제2 보호막(205)의 게이트 중첩영역(OLR)이 노출될 수 있으며, 도 10c에 도시된 메모리막(ML)이 노출될 수 있다. 또한 희생막(203)에 접촉되지 않은 절연패턴(130A)의 타측벽이 노출될 수 있다.
이 후, 하부 소스막(131)과 상부 소스막(133) 사이에서 노출된 메모리막(ML)의 일부를 제거할 수 있다. 제1 보호막(201)의 게이트 중첩영역(OLR) 및 제2 보호막(205)의 게이트 중첩영역(OLR)은 메모리막(ML)의 일부를 제거하는 동안 제거될 수 있다.
상술한 공정에 의해, 하부 소스막(131)과 상부 소스막(133) 사이의 수평공간(241)이 개구될 수 있으며, 수평공간(241)에 의해 채널막(CH)의 측벽이 노출될 수 있다. 또한, 도 10c에 도시된 메모리막(ML)은 수평공간(241)에 의해 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다. 수평공간(241)의 갭은 제1 절연기둥(130B)에 의해 유지될 수 있다.
도 12a, 도 12b, 도 12c 및 도 12d는 도프트 반도체막(163)을 형성하는 단계를 나타내는 단면도들이다. 도 12a는 도 11a에 도시된 영역에 대한 후속공정을 나타낸다. 도 12b는 도 11b에 도시된 영역에 대한 후속공정을 나타낸다. 도 12c는 도 11c에 도시된 영역들에 대한 후속공정을 나타낸다. 도 12d는 도 11d에 도시된 영역에 대한 후속공정을 나타낸다.
도 12a 내지 도 12d를 참조하면, 도 11a 내지 도 11d에 도시된 슬릿(161)을 통해 도 11a 내지 도 11d에 도시된 수평공간(241)을 도프트 반도체막(163)으로 채울 수 있다. 도프트 반도체막(163)은 디스차지 불순물 영역(101DI)과 상이한 도전형의 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(163)은 n형 불순물을 포함할 수 있다. 도프트 반도체막(163)은 희생막(203)에 접촉되지 않은 절연패턴(130A)의 측벽 일부에 접촉될 수 있다. 즉, 절연패턴(130A)은 희생막(203)에 접촉된 일측벽 및 도프트 반도체막(163)에 접촉된 타측벅을 가질 수 있다.
도 11a 내지 도 11d 및 도 12a 내지 도 12d를 참조하여 설명한 바와 같이, 슬릿(161)을 통해 제1 보호막(201), 희생막(203) 및 제2 보호막(205) 각각의 게이트 중첩영역(OLR)을 도프트 반도체막(163)으로 대체함으로써, 채널막(CH)에 접속된 소스 구조체를 제공할 수 있다.
도 13a, 도 13b, 도 13c 및 도 13d는 수직 구조체(170)를 형성하는 단계를 나타내는 단면도들이다. 도 13a는 도 12a에 도시된 영역에 대한 후속공정을 나타낸다. 도 13b는 도 12b에 도시된 영역에 대한 후속공정을 나타낸다. 도 13c는 도 12c에 도시된 영역들에 대한 후속공정을 나타낸다. 도 13d는 도 12d에 도시된 영역에 대한 후속공정을 나타낸다.
도 13a 내지 도 13d를 참조하면, 도 12a 내지 도 12d에 도시된 슬릿(161) 내부에 도전성 소스콘택(173)을 형성할 수 있다. 이로써, 스페이서 절연막(171) 및 도전성 소스콘택(173)을 포함하는 수직 구조체(170)가 형성될 수 있다.
이 후, 도 5a 내지 도 5d에 도시된 게이트 콘택(177)을 형성하는 등의 후속 공정을 수행할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 소스 구조체를 관통하는 디스차지 콘택, 소스 구조체의 일부영역 상에 배치된 게이트 적층체, 게이트 적층체를 관통하는 수직 구조체 및 수직 구조체와 디스차지 콘택 사이에서 소스 구조체를 관통하는 절연패턴을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive EleCTAonics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 소스 구조체를 관통하는 디스차지 콘택, 소스 구조체의 일부영역 상에 배치된 게이트 적층체, 게이트 적층체를 관통하는 수직 구조체 및 수직 구조체와 디스차지 콘택 사이에서 소스 구조체를 관통하는 절연패턴을 포함할 수 있다.
메모리 컨트롤러(1211)는 도 14를 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
101: 반도체 기판 160: 소스 구조체
OLR: 게이트 중첩영역 ER1, ER2: 연장영역
160S: 소스패턴 160D: 더미패턴
131: 하부 소스막 163: 도프트 반도체막
133: 상부 소스막 201, 205: 보호막
203: 희생막 160PS: 예비 소스 구조체
137: 디스차지 콘택 130A: 절연패턴
GST: 게이트 적층체 EGR: 가장자리 영역
CAR: 메모리 셀 어레이 영역 CTR: 콘택영역
CP: 도전패턴 ILD: 층간 절연막
CH: 채널막 ML1, ML2: 메모리 패턴
ML: 메모리막 CO: 코어 절연막
170: 수직 구조체 171: 스페이서 절연막
173: 도전성 소스콘택 101DI: 디스차지 불순물 영역
161: 슬릿

Claims (20)

  1. 게이트 중첩영역 및 상기 게이트 중첩영역으로부터 연장된 연장영역을 포함하는 소스 구조체;
    상기 소스 구조체의 상기 연장영역을 관통하는 디스차지 콘택;
    상기 소스 구조체의 상기 게이트 중첩영역 상에 배치된 게이트 적층체;
    상기 게이트 적층체를 관통하고, 상기 연장영역에 중첩된 단부를 갖는 수직 구조체; 및
    상기 수직 구조체와 상기 디스차지 콘택 사이에 배치되고, 상기 소스 구조체의 상기 연장영역을 관통하는 절연패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소스 구조체는,
    상기 게이트 중첩영역에 배치된 소스패턴; 및
    상기 소스패턴으로부터 연장되고, 상기 디스차지 콘택의 측벽에 접촉된 더미패턴을 포함하고,
    상기 소스패턴과 상기 더미패턴은 서로 다른 적층구조로 구성된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 소스 구조체는,
    상기 게이트 중첩영역으로부터 상기 연장영역으로 연장된 하부 소스막;
    상기 연장영역에 배치되고, 상기 하부 소스막 상에 적층된 제1 보호막, 희생막 및 제2 보호막;
    상기 게이트 중첩영역에 배치되고, 상기 하부 소스막 상에 배치된 도프트 반도체막; 및
    상기 도프트 반도체막 상에 배치되고, 상기 제2 보호막에 중첩되도록 연장된 상부 소스막을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 디스차지 콘택의 측벽은 상기 하부 소스막, 상기 제1 보호막, 상기 희생막, 상기 제2 보호막 및 상기 상부 소스막으로 감싸이는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 디스차지 콘택은 상기 도프트 반도체막으로부터 이격된 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 절연패턴은 상기 수직 구조체의 단부로부터 이격된 거리에서 상기 수직 구조체의 단부를 감싸도록 연장된 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 절연패턴의 횡단면은 ㄷ자형인 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 게이트 적층체는 메모리 셀 어레이 영역, 상기 메모리 셀 어레이 영역으로부터 서로 다른 방향으로 연장된 콘택영역 및 가장자리 영역을 포함하고,
    상기 게이트 적층체의 상기 콘택영역은 계단형 구조로 형성된 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 소스 구조체의 연장영역, 상기 디스차지 콘택 및 상기 절연패턴은 상기 게이트 적층체의 상기 콘택영역 및 상기 가장자리 영역 중 적어도 어느 하나에 인접한 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 게이트 적층체의 상기 메모리 셀 어레이 영역을 관통하고, 상기 소스 구조체에 접촉된 채널막; 및
    상기 채널막과 상기 게이트 적층체 사이의 메모리 패턴을 더 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 수직 구조체는,
    상기 소스 구조체에 접속된 도전성 소스콘택; 및
    상기 도전성 소스콘택과 상기 게이트 적층체 사이의 스페이서 절연막을 포함하는 반도체 메모리 장치.
  12. 반도체 기판;
    상기 반도체 기판 상의 소스 구조체;
    상기 소스 구조체 상에 배치된 수직 구조체;
    상기 수직 구조체 양측에 배치되고, 상기 소스 구조체 상에 서로 이격되어 적층된 복수의 도전패턴들;
    상기 수직 구조체로부터 이격된 거리에서 상기 소스 구조체의 일부 영역을 관통하는 디스차지 콘택;
    상기 디스차지 콘택과 상기 수직 구조체 사이의 상기 소스 구조체를 관통하는 절연패턴;
    상기 복수의 도전패턴들을 관통하고, 상기 소스 구조체에 접속된 채널막; 및
    상기 복수의 도전패턴들 각각 및 상기 채널막 사이의 메모리 패턴을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 반도체 기판은 디스차지 불순물 영역을 포함하고,
    상기 소스 구조체는 상기 디스차지 콘택을 경유하여 상기 디스차지 불순물 영역에 접속된 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 소스 구조체는,
    상기 반도체 기판 상의 하부 소스막;
    상기 하부 소스막 상에 배치된 도프트 반도체막; 및
    상기 도프트 반도체막이 배치된 레벨에서 상기 하부 소스막 상에 배치된 언도프트 반도체막을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 하부 소스막은 상기 도프트 반도체막의 바닥면에 접촉되고,
    상기 도프트 반도체막은 상기 채널막의 측벽에 접촉되고, 복수의 도전패턴들에 의해 중첩되도록 연장되고,
    상기 언도프트 반도체막은 상기 디스차지 콘택의 측벽에 접촉되고, 상기 디스차지 콘택의 상기 측벽을 감싸고,
    상기 절연패턴은 상기 도프트 반도체막과 상기 언도프트 반도체막 사이에 배치되고, 상기 하부 소스막을 관통하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 절연패턴은 상기 수직 구조체의 단부로부터 이격된 거리에서 상기 수직 구조체의 단부를 감싸도록 연장된 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 절연패턴의 횡단면은 ㄷ자형인 반도체 메모리 장치.
  18. 게이트 중첩영역 및 상기 게이트 중첩영역으로부터 연장된 연장영역을 포함하는 하부 소스막을 형성하는 단계;
    상기 하부 소스막 상에 희생막을 형성하는 단계;
    상기 하부 소스막의 상기 연장영역 및 상기 희생막을 관통하는 디스차지 콘택을 형성하는 단계;
    상기 하부 소스막의 게이트 중첩영역과 상기 디스차지 콘택 사이에서 상기 하부 소스막 및 상기 희생막을 관통하는 절연패턴을 형성하는 단계;
    상기 희생막 상에 교대로 적층된 복수의 층간 절연막들 및 복수의 도전패턴들을 포함하고, 슬릿에 의해 관통되는 게이트 적층체를 형성하는 단계; 및
    상기 슬릿을 통해 상기 게이트 적층체에 의해 중첩된 상기 희생막의 일부를 도프트 반도체막으로 대체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 희생막은 상기 절연패턴의 일측벽에 접촉되고,
    상기 도프트 반도체막은 상기 절연패턴의 타측벽에 접촉되는 반도체 메모리 장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 슬릿은 상기 절연패턴으로부터 이격된 거리에 형성되는 반도체 메모리 장치의 제조방법.
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