KR20230141006A - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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KR20230141006A
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Abstract

본 기술은 소스 희생막을 포함하는 예비 소스 구조체를 형성하는 단계; 상기 예비 소스 구조체 상에 절연막들 및 제1 희생막들을 포함하는 예비 적층체를 형성하는 단계; 상기 예비 적층체를 관통하는 슬릿을 형성하는 단계; 상기 절연막들 사이에 제1 리세스 영역들이 정의되도록 상기 슬릿을 통해 상기 제1 희생막들을 제거하는 단계; 상기 제1 리세스 영역들 각각의 내부에 제2 희생막을 형성하는 단계; 상기 제2 리세스 영역이 정의되도록 상기 슬릿을 통해 상기 소스 희생막을 제거하는 단계; 및 상기 제2 리세스 영역 내부에 소스 채널 연결막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 포함한다.

Description

반도체 메모리 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시 예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 메모리 장치의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 소스 희생막을 포함하는 예비 소스 구조체를 형성하는 단계; 상기 예비 소스 구조체 상에 절연막들 및 제1 희생막들을 포함하는 예비 적층체를 형성하는 단계; 상기 예비 적층체를 관통하는 슬릿을 형성하는 단계; 상기 절연막들 사이에 제1 리세스 영역들이 정의되도록 상기 슬릿을 통해 상기 제1 희생막들을 제거하는 단계; 상기 제1 리세스 영역들 각각의 내부에 제2 희생막을 형성하는 단계; 상기 제2 리세스 영역이 정의되도록 상기 슬릿을 통해 상기 소스 희생막을 제거하는 단계; 및 상기 제2 리세스 영역 내부에 소스 채널 연결막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 소스 희생막을 소스 채널 연결막으로 대체하는 공정 전에 예비 적층체의 제1 희생막을 제2 희생막으로 대체하고, 소스 채널 연결막으로 대체하는 공정 후에 예비 적층체의 제2 희생막을 도전막으로 대체하므로 반도체 메모리 장치의 제조공정 상의 불량 개선 및 안전성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2l은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구조를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 구조체(SOS)를 포함할 수 있다. 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다.
일 실시 예로, 소스 구조체(SOS)는 소스 구조체(SOS)를 물리적으로 지지하는 기판 위에 배치될 수 있다. 일 예로, 상기 기판은 반도체 기판 또는 절연체 기판일 수 있다.
일 실시 예로, 소스 구조체(SOS)와 상기 기판 사이에 트랜지스터들 및 배선들을 포함하는 주변회로 구조가 배치될 수 있다.
소스 구조체(SOS)는 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 제3 방향(D3)으로 순차적으로 적층될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 서로 동일한 물질을 포함할 수 있다. 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 반도체 물질을 포함할 수 있다. 일 실시 예로, 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 도프트(doped) 폴리 실리콘을 포함할 수 있다. 소스 채널 연결막(SCC)은 소스 채널 연결막(SCC)으로 사용될 수 있다.
소스 구조체(SOS) 상에 적층체(STA)가 배치될 수 있다. 적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 절연막들(IL) 및 도전막들(CP)을 포함할 수 있다.
절연막들(IL)은 절연 물질을 포함할 수 있다. 일 실시 예로, 절연막들(IL)은 산화물을 포함할 수 있다. 도전막들(CP)은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 도전막들(CP)은 메모리 셀에 연결되는 워드라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다.
적층체(STA), 제2 소스막(SL2), 소스 채널 연결막(SCC) 및 제1 소스막(SL1)을 관통하는 채널 구조체들(CS)이 배치될 수 있다. 채널 구조체들(CS)은 적층체(STA)의 절연막들(IL) 및 도전막들(CP)을 관통할 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다. 채널 구조체(CS)는 소스 구조체(SOS)의 소스 채널 연결막(SCC)에 전기적으로 연결될 수 있다.
각각의 채널 구조체들(CS)은 필링막(FI) 및 필링막(FI)을 둘러싸는 채널막(CL)을 포함할 수 있다. 필링막(FI) 및 채널막(CL)은 적층체(STA), 제2 소스막(SL2), 소스 채널 연결막(SCC) 및 제1 소스막(SL1)을 관통할 수 있다. 필링막(FI) 및 채널막(CL)은 제3 방향(D3)으로 연장할 수 있다. 채널막(CL)은 소스 채널 연결막(SCC)에 접할 수 있다. 채널막(CL)은 소스 구조체(SOS)의 소스 채널 연결막(SCC)에 전기적으로 연결될 수 있다.
필링막(FI)은 절연 물질을 포함할 수 있다. 일 실시 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 실시 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
채널 구조체(CS)를 둘러싸는 제1 메모리막(ML1) 및 제2 메모리막(ML2)을 포함할 수 있다. 제1 메모리막(ML1)은 채널 구조체(CS)의 상부 및 중간부를 둘러쌀 수 있다. 제2 메모리막(ML2)은 채널 구조체(CS)의 하부를 둘러쌀 수 있다. 제1 메모리막(ML1)은 적층체(STA) 및 제2 소스막(SL2)을 관통할 수 있다. 제2 메모리막(ML2)은 제1 소스막(SL1) 내에 배치될 수 있다.
제1 및 제2 메모리막들(ML1, ML2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2) 사이에 소스 채널 연결막(SCC)의 일부가 제공될 수 있다. 소스 채널 연결막(SCC)의 상기 일부는 채널막(CL)에 접할 수 있다. 소스 채널 연결막(SCC)에 의해 제1 및 제2 메모리막들(ML1, ML2)이 서로 이격될 수 있다.
제1 메모리막(ML1)은 채널막(CL)의 상부 및 중간부를 둘러싸는 제1 터널 절연막(TL1), 제1 터널 절연막(TL1)을 둘러싸는 제1 데이터 저장막(DL1) 및 제1 데이터 저장막(DL1)을 둘러싸는 제1 블로킹막(BKL1)을 포함할 수 있다. 제2 메모리막(ML2)은 채널막(CL)의 하부를 둘러싸는 제2 터널 절연막(TL2), 제2 터널 절연막(TL2)을 둘러싸는 제2 데이터 저장막(DL2) 및 제2 데이터 저장막(DL2)을 둘러싸는 제2 블로킹막(BKL2)을 포함할 수 있다.
제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2) 사이에 소스 채널 연결막(SCC)의 일부가 제공될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2) 사이에 소스 채널 연결막(SCC)의 일부가 제공될 수 있다. 제1 블로킹막(BLK1) 및 제2 블로킹막(BLK2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 블로킹막(BLK1) 및 제2 블로킹막(BLK2) 사이에 소스 채널 연결막(SCC)의 일부가 제공될 수 있다.
제1 및 제2 터널 절연막들(TL1, TL2)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 실시 예로, 제1 및 제2 터널 절연막들(TL1, TL2)은 산화물을 포함할 수 있다. 일 실시 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 전하가 트랩될 수 있는 질화물을 포함할 수 있다. 제1 및 제2 데이터 저장막들(DL1, DL2)이 포함하는 물질은 질화물에 한정되지 않고, 데이터 저장 방식에 따라 다양하게 변경될 수 있다. 일 실시 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 제1 및 제2 블로킹막들(BKL1, BKL2)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 실시 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)은 산화물을 포함할 수 있다.
적층체(STA), 제2 소스막(SL2) 및 소스 채널 연결막(SCC)을 관통하는 슬릿(S)이 배치될 수 있다. 슬릿(S)은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 슬릿(S)은 제3 방향(D3)으로 연장하여 적층체(STA), 제2 소스막(SL2) 및 소스 채널 연결막(SCC)을 관통할 수 있다. 슬릿(S)은 적층체(STA)를 관통하고 제2 소스막(SL2) 내부로 연장된 제1 부분(S1) 및 제1 부분(S1)으로부터 소스 채널 연결막(SCC)을 향해 연장된 제2 부분(S2)을 포함할 수 있다. 슬릿(S)의 제2 부분(S2)은 제2 소스막(SL2)의 하부를 관통하는 부분으로서, 슬릿(S)의 제1 부분(S1)보다 좁은 폭으로 형성될 수 있다.
절연막들(IL)과 도전막들(CP) 사이에 라이너막(LI)이 배치될 수 있다. 라이너막(LI)은 슬릿(S)을 향하는 절연막들(IL)의 측벽들을 따라 연장될 수 있고, 채널 구조체(CS)를 향하는 도전막들(CP)의 측벽들을 따라 연장될 수 있다. 라이너막(LI)은 제2 소스막(SL2) 내부에 배치된 슬릿(S)의 제1 부분(S1)을 따라 연장될 수 있고, 제2 소스막(SL2) 상에서 변곡점을 가질 수 있다. 라이너막(LI)은 슬릿(S)의 제2 부분(S2)에 의해 관통될 수 있다.
제2 소스막(SL2)과 라이너막(LI) 사이에 산화막(OL)이 배치될 수 있다. 산화막(OL)은 제2 방향(D2)으로 연장될 수 있다.
도면에 도시되진 않았으나, 슬릿(S) 내부에 절연물이 형성되거나, 소스 채널 연결막(SCC)에 연결된 도전성 소스 콘택 구조가 배치될 수 있다.
도 2a 내지 도 2l은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 예비 소스 구조체(pSOS)를 형성할 수 있다. 예비 소스 구조체(pSOS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SL1), 제1 소스 보호막(SPL1), 소스 희생막(SFL), 제2 소스 보호막(SPL2) 및 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1), 제1 소스 보호막(SPL1), 소스 희생막(SFL), 제2 소스 보호막(SPL2) 및 제2 소스막(SL2)을 순차적으로 형성하여, 예비 소스 구조체(pSOS)가 형성될 수 있다. 제1 및 제2 소스막들(SL1, SL2) 사이에 제1 및 제2 소스 보호막들(SPL1, SPL2)이 배치될 수 있고, 제1 및 제2 소스 보호막들(SPL1, SPL2) 사이에 소스 희생막(SFL)이 배치될 수 있다. 소스 희생막(SFL)의 상부 및 하부 각각에 제1 및 제2 소스 보호막들(SPL1, SPL2)이 배치될 수 있다.
소스 희생막(SFL)은 반도체 물질을 포함할 수 있다. 일 실시 예로, 소스 희생막(SFL)은 폴리 실리콘을 포함할 수 있다. 제1 및 제2 소스 보호막들(SPL1, SPL2)은 제1 및 제2 소스막들(SL1, SL2)과 소스 희생막(SFL)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 실시 예로, 제1 및 제2 소스 보호막들(SPL1, SPL2)은 산화물을 포함할 수 있다.
예비 소스 구조체(pSOS) 상에 예비 적층체(STa)를 형성할 수 있다. 예비 적층체(STa)는 제3 방향(D3)으로 절연막들(IL) 및 제1 희생막들(FL1)을 교대로 적층함으로써 형성될 수 있다. 절연막들(IL)은 예비 적층체(STa)의 최하층에 배치된 최하부 절연막(IL)을 포함할 수 있고, 최하부 절연막(IL)은 예비 소스 구조체(pSOS) 상에 형성될 수 있다. 제1 희생막들(FL1)과 나머지 절연막들(IL)은 최하부 절연막(IL) 상에 교대로 적층될 수 있다. 제1 희생막들(FL1)은 절연막들(IL)과 다른 물질을 포함할 수 있다. 일 실시 예로, 제1 희생막들(FL1)은 절연막들(IL)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로, 제1 희생막들(FL1)은 질화물을 포함할 수 있고, 절연막들(IL)은 산화물을 포함할 수 있다.
도 2b를 참조하면, 채널 구조체들(CS) 및 예비 메모리막들(pML)을 형성할 수 있다. 채널 구조체(CS)는 예비 적층체(STa), 제2 소스막(SL2), 제2 소스 보호막(SPL2), 소스 희생막(SFL) 및 제1 소스 보호막(SPL1)을 관통할 수 있다. 채널 구조체(CS)는 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다. 예비 메모리막(pML)은 채널 구조체(CS)를 둘러쌀 수 있다. 예비 메모리막(pML)은 예비 적층체(STa), 제2 소스막(SL2), 제2 소스 보호막(SPL2), 소스 희생막(SFL) 및 제1 소스 보호막(SPL1)을 관통할 수 있다. 예비 메모리막(pML)은 제3 방향(D3)으로 연장할 수 있다. 예비 메모리막(pML)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다.
채널 구조체(CS)는 채널막(CL) 및 채널막(CL) 내의 필링막(FI)을 포함할 수 있다. 예비 메모리막(pML)은 채널 구조체(CS)를 둘러싸는 예비 터널 절연막(pTL), 예비 터널 절연막(pTL)을 둘러싸는 예비 데이터 저장막(pDL) 및 예비 데이터 저장막(pDL)을 둘러싸는 예비 블로킹막(pBKL)을 포함할 수 있다.
채널 구조체(CS) 및 예비 메모리막(pML)을 형성하는 것은, 예비 적층체(STa), 제2 소스막(SL2), 제2 소스 보호막(SPL2), 소스 희생막(SFL) 및 제1 소스 보호막(SPL1)을 관통하는 홀(H)을 형성하는 것, 홀(H) 내에 예비 블로킹막(pBKL), 예비 데이터 저장막(pDL), 예비 터널 절연막(pTL), 채널막(CL) 및 필링막(FI)을 순차적으로 형성하는 것을 포함할 수 있다.
예비 메모리막(pML)은 예비 블로킹막(pBKL), 예비 블로킹막(pBKL) 상의 예비 데이터 저장막(pDL) 및 예비 데이터 저장막(pDL) 상의 예비 터널 절연막(pTL)을 포함할 수 있다. 예비 터널 절연막(pTL)은 전하 터널링이 가능한 물질을 포함할 수 있다. 예비 데이터 저장막(pDL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 예비 블로킹막(pBKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다.
채널막(CL) 및 필링막(FI)은 예비 메모리막(pML)에 의해 개구된 홀(H)의 중심영역에 배치될 수 있고, 채널 구조체(CS)를 구성할 수 있다.
도 2c를 참조하면, 예비 적층체(STa)를 관통하는 슬릿(S)을 형성할 수 있다. 슬릿(S)은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 슬릿(S)은 채널 구조체들(CS) 사이에 형성될 수 있다. 슬릿(S)은 절연막들(IL), 제1 희생막들(FL1) 및 제2 소스막(SL2)을 노출시킬 수 있다. 일 실시 예로, 슬릿(S)의 최하부는 제2 소스막(SL2) 내에 배치될 수 있다. 일 실시 예로, 제2 소스막(SL2)이 슬릿(S) 형성시 정지막으로 이용될 수 있다.
상기 슬릿(S)에 의해 노출된 제2 소스막(SL2)을 표면 처리할 수 있다. 일 실시 예로, 상기 표면 처리는 산화 공정일 수 있고, 슬릿(S)에 의해 노출된 제2 소스막(SL2)이 산화될 수 있다. 슬릿(S)에 의해 노출된 제2 소스막(SL2)의 일부가 표면 처리되어 제2 소스막(SL2)의 표면 상에 산화막(OL)을 형성할 수 있다. 예비 적층체(STa)를 관통하고, 제2 소스막(SL2) 내부로 연장된 슬릿(S)은 도 1을 참조하여 상술한 슬릿(S)의 제1 부분(S1)에 대응될 수 있다.
도 2d를 참조하면, 제1 희생막들(FL1)을 제거할 수 있다. 슬릿(S)을 통해 노출된 제1 희생막들(FL1)을 제거하여 제1 리세스 영역들(RE1)을 형성할 수 있다. 질화물로 구성된 제1 희생막들(FL1)은 인산을 통해 식각될 수 있다.
도 2e를 참조하면, 제1 리세스 영역들(RE1)의 표면 및 슬릿(S)의 표면을 따라 라이너막(LI)을 형성할 수 있다. 라이너막(LI)은 슬릿(S)을 향하는 절연막들(IL)의 측벽들, 제1 리세스 영역들(RE1)에 의해 노출된 절연막들(IL)의 상부면들 및 하부면들 제1 리세스 영역들(RE1)에 의해 노출된 예비 메모리막(pML)의 측벽을 따라 연장될 수 있다. 라이너막(LI)은 산화막(OL)의 표면을 따라 연장될 수 있다. 라이너막(LI)은 후속의 공정에 이용되는 불화수소(HF) 또는 BOE(Buffer Oxide Etchant)로부터 절연막들(IL)을 보호할 수 있는 물질을 포함할 수 있다. 라이너막(LI)은 금속 도프트 산화물을 포함할 수 있다. 일 실시 예로, 라이너막(LI)은 Al₂O₃, HfSiOx, HfOx 및 ZrO₂ 중 적어도 어느 하나를 포함할 수 있다.
도 2f를 참조하면, 제1 리세스 영역들(RE1) 각각의 내부에 제2 희생막(FL2)을 형성할 수 있다. 제2 희생막(FL2)은 라이너막(LI)을 따라 연장될 수 있고, 슬릿(S) 내부로 연장될 수 있다.
제2 희생막(FL2)은 도 2c에 도시된 제1 희생막(FL1)에 비해 빠르게 제거할 수 있는 물질을 포함할 수 있다. 일 실시 예로, 제2 희생막(FL2)은 산화물을 포함할 수 있다.
도 2g를 참조하면, 슬릿(S)을 통해 제2 소스막(SL2) 상의 제2 희생막(FL2)의 일부, 제2 소스막(SL2) 상의 라이너막(LI)의 일부, 제2 소스막(SL2) 상의 산화막(OL)의 일부, 제2 소스막(SL2)의 일부 및 제2 소스 보호막(SPL2)의 일부를 제거할 수 있다. 이로써, 소스 희생막(SFL)이 노출되도록 슬릿(S)이 확장될 수 있다. 확장된 슬릿(S)의 일부는 도 1을 참조하여 설명한 슬릿(S)의 제2 부분(S2)일 수 있다. 슬릿(S)의 제2 부분(S2)은 제2 소스 보호막(SPL2)을 관통할 수 있다. 슬릿(S)의 제2 부분(S2)을 형성하는 동안, 슬릿(S)의 측벽을 따라 연장된 제2 희생막(FL2)의 일부가 식각 배리어 역할을 할 수 있다. 이에 따라, 슬릿(S)의 제2 부분(S2)의 폭이 예비 적층체(STb)를 관통하는 슬릿(S)의 제1 부분(S1)의 폭에 비해 좁게 형성될 수 있다.
슬릿(S)이 확장되어, 슬릿(S)의 최하부는 소스 희생막(SFL) 내에 배치될 수 있다. 슬릿(S)의 확장을 위한 에치백(etch back) 공정 동안, 제2 희생막(FL2)은 절연막들(IL), 절연막들(IL)을 감싸는 라이너막(LI)을 보호할 수 있다.
도 2h를 참조하면, 연장된 슬릿(S)에 의해 노출된 제2 소스막(SL2) 및 소스 희생막(SFL)을 산화시킬 수 있다. 이로써, 산화막(OL')이 형성될 수 있다. 산화막(OL')은 제2 소스 보호막(SPL2)의 표면을 따라 연장될 수 있다.
도 2i를 참조하면, 소스 희생막(SFL)을 제거할 수 있다. 소스 희생막(SFL)을 제거하는 것은, 슬릿(S)을 통해 소스 희생막(SFL)을 식각할 수 있는 물질을 투입하는 것을 포함할 수 있다. 소스 희생막(SFL)이 제거되는 동안, 제2 희생막(FL2)은 절연막들(IL), 절연막들(IL)을 감싸는 라이너막(LI)을 보호할 수 있다. 소스 희생막(SFL)이 제거되는 동안, 도 2h에 도시된 산화막(OL'), 제1 소스 보호막(SPL1) 및 제2 소스 보호막(SPL2)은 제1 소스막(SL1) 및 제2 소스막(SL2)을 보호할 수 있다. 일 실시 예로, 소스 희생막(SFL)이 제거되는 동안, 제1 및 제2 소스 보호막들(SPL1, SPL2)은 식각되지 않을 수 있다.
소스 희생막(SFL)이 제거되어, 제2 리세스 영역(RE2)이 형성될 수 있다. 소스 희생막(SFL)이 제거되어 형성된 빈 공간이 제2 리세스 영역(RE2)으로 정의될 수 있다.
도 2h에 도시된 예비 소스 구조체(pSOS)의 일부인 소스 희생막(SFL)이 제거되어, 도 2h에 도시된 예비 메모리막(pML)의 일부와 도 2h에 도시된 제1 소스 보호막(SPL1)의 상면 및 제2 소스 보호막(SPL2)의 하면이 노출될 수 있다.
라이너막(LI)은 제2 희생막(FL2) 및 산화막(OL)에 비해 소스 희생막(SFL)에 대한 식각 선택비가 높은 물질을 포함하므로, 소스 희생막(SFL)을 제거하는 식각 물질에 의해 거의 제거되지 않고 잔류할 수 있다. 일 실시 예로, 라이너막(LI)이 산화막(OL)보다 제1 방향(D1)으로 돌출되어 있는 형태로 잔류될 수 있다. 소스 희생막(SFL)은 습식 식각 공정을 통해 제거할 수 있다.
이어서, 도 2h에 도시된 제1 소스막(SL1)과 제2 소스막(SL2) 사이의 예비 메모리막(pML)의 일부를 제2 리세스 영역(RE2)을 통해 제거함으로써, 채널 구조체(CS)의 채널막(CL)을 노출시킬 수 있다. 이로써, 예비 메모리막(pML)이 제1 메모리막(ML1) 및 제2 메모리막(ML2)으로 분리될 수 있다. 도 2h에 도시된 예비 메모리막(pML)의 일부를 제거하는 동안, 도 2h에 도시된 산화막(OL'), 제1 소스 보호막(SPL1) 및 제2 소스 보호막(SPL2)이 제거될 수 있다.
도 2j를 참조하면, 제2 리세스 영역(RE2) 및 슬릿(S) 내에 예비 소스막(pSL)을 형성할 수 있다. 예비 소스막(pSL)은 제1 소스막(SL1)의 상면, 제2 소스막(SL2)의 하면을 덮을 수 있다. 예비 소스막(pSL)은 채널 구조체(CS)의 채널막(CL)에 접할 수 있다. 예비 소스막(pSL)은 반도체 물질을 포함할 수 있다. 일 실시 예로, 예비 소스막(pSL)은 폴리 실리콘을 포함할 수 있다. 예비 소스막(pSL) 내에는 n형 불순물 및 p형 불순물 중 적어도 하나가 도핑될 수 있다.
도 2k를 참조하면, 도 2j에서 도시한 예비 소스막(pSL)의 일부를 제거할 수 있다. 일 실시 예로, 슬릿(S) 내부의 예비 소스막(pSL)을 제거할 수 있다. 제2 리세스 영역(RE2) 내부에 잔류되는 예비 소스막(pSL)이 소스 채널 연결막(SCC)으로 정의될 수 있다. 예비 소스막(pSL)의 일부를 제거하는 동안, 라이너막(LI)의 돌출부가 제거될 수 있다.
상술한 바와 같이, 소스 희생막을 소스 채널 연결막(SCC)으로 대체함으로써, 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)을 포함하는 소스 구조체(SOS)가 형성될 수 있다. 소스 구조체(SOS)는 소스 채널 연결막(SCC)을 통해 채널막(CL)에 접속될 수 있다. 슬릿(S)은 소스 구조체(SOS) 상에서 개방될 수 있다.
HF 및 BOE를 이용한 제2 희생막(FL2)의 제거공정의 속도는 도 2d를 참조하여 상술한 인산을 이용한 제1 희생막들(FL1)의 제거공정의 속도에 비해 빠르다. 본 발명의 실시 예에 따르면, 소스 구조체(SOS)는 상대적으로 긴 시간 동안 수행되는 인산을 이용한 식각 공정에 노출되지 않고, 상대적으로 짧은 시간 동안 수행되는 HF 및 BOE를 이용한 식각 공정에 노출될 수 있다. 이에 따라, 본 발명의 실시 예는 소스 구조체(SOS)가 희생막 식각 공정의 영향으로 손상되는 현상을 개선할 수 있다.
라이너막(LI)은 HF 및 BOE에 노출 시, 거의 식각되지 않고 잔류될 수 있다. 이에 따라, 라이너막(LI)은 HF 및 BOE를 이용한 제2 희생막의 식각 공정 동안, 산화물로 형성된 절연막들(LI)을 보호할 수 있다.
도 2l을 참조하면, 개방된 제1 리세스 영역들 내부에 도전막들(CP)을 형성할 수 있다. 상술한 바와 같이, 일련의 공정들을 통해 제1 리세스 영역들 내부의 제2 희생막을 도전막들(CP)로 대체할 수 있다. 제2 희생막을 도전막들(CP)로 대체하는 공정은 소스 채널 연결막(SCC) 형성 후 수행될 수 있다. 이로써, 소스 채널 연결막(SCC)을 형성하는 동안 발생되는 열에 의해 도전막들(CP) 내 흄(fume)의 결함이 발생하는 문제를 원천적으로 차단할 수 있다. 라이너막(LI)은 잔류되어, 블로킹 절연막 역할을 할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 4를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 컨트롤러(1211)는 도 3을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
SOS: 소스 구조체 pSOS: 예비 소스 구조체
STA: 적층체 FL1, FL2: 제1 희생막, 제2 희생막
CS: 채널 구조체 SFL: 소스 희생막
CL: 채널막 STa, STb: 예비 적층체
FI: 필링막 ML: 메모리막
S: 슬릿 OL: 산화막
SL1, SL2: 제1 및 제2 소스막

Claims (14)

  1. 소스 희생막을 포함하는 예비 소스 구조체를 형성하는 단계;
    상기 예비 소스 구조체 상에 절연막들 및 제1 희생막들을 포함하는 예비 적층체를 형성하는 단계;
    상기 예비 적층체를 관통하는 슬릿을 형성하는 단계;
    상기 절연막들 사이에 제1 리세스 영역들이 정의되도록 상기 슬릿을 통해 상기 제1 희생막들을 제거하는 단계;
    상기 제1 리세스 영역들 각각의 내부에 제2 희생막을 형성하는 단계;
    상기 제2 리세스 영역이 정의되도록 상기 슬릿을 통해 상기 소스 희생막을 제거하는 단계; 및
    상기 제2 리세스 영역 내부에 소스 채널 연결막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 리세스 영역을 형성한 후, 상기 제1 리세스 영역을 따라 라이너막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 라이너막은 금속 도프트 산화물을 포함하는 반도체 메모리 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 희생막들은 질화물을 포함하고,
    상기 제2 희생막은 산화물을 포함하는 반도체 메모리 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 희생막을 도전막으로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 희생막을 도전막으로 대체하는 단계는 상기 소스 채널 연결막을 형성한 후 수행하는반도체 메모리 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 소스 희생막을 제거하는 단계는 습식 식각 공정을 포함하는 반도체 메모리 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 예비 소스 구조체는 상기 소스 희생막의 상부 및 하부 각각에 배치된 소스 보호막을 포함하는 반도체 메모리 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 소스 희생막을 제거한 후,
    상기 소스 보호막을 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 제2 희생막을 형성한 후, 상기 슬릿을 상기 예비 소스 구조체 내부로 연장하는 단계; 및
    상기 슬릿에 의해 노출된 상기 예비 소스 구조체의 표면 상에 산화막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 예비 소스 구조체는, 상기 소스 희생막 아래의 제1 소스막 및 상기 소스 희생막 상의 제2 소스막을 더 포함하는 반도체 메모리 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제2 소스막 및 상기 소스 희생막을 관통하고, 상기 제1 소스막 내부로 연장된 홀을 형성하는 단계;
    상기 홀 내부에 메모리막을 형성하는 단계; 및
    상기 메모리막의 중심 영역에 채널 구조체를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 메모리막이 상기 제2 리세스 영역 상의 제1 메모리막 및 상기 제2 리세스 영역 아래의 제2 메모리막으로 분리되도록, 상기 제2 리세스 영역을 통해 상기 메모리막의 일부를 제거하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 소스 채널 연결막은 상기 메모리막을 관통하여 상기 채널 구조체에 연결된 반도체 메모리 장치의 제조방법.
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