KR20230141010A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
반도체 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20230141010A KR20230141010A KR1020220040013A KR20220040013A KR20230141010A KR 20230141010 A KR20230141010 A KR 20230141010A KR 1020220040013 A KR1020220040013 A KR 1020220040013A KR 20220040013 A KR20220040013 A KR 20220040013A KR 20230141010 A KR20230141010 A KR 20230141010A
- Authority
- KR
- South Korea
- Prior art keywords
- select line
- forming
- isolation structure
- trench
- line isolation
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 67
- 239000010410 layer Substances 0.000 claims description 191
- 238000000926 separation method Methods 0.000 claims description 90
- 239000000463 material Substances 0.000 claims description 70
- 230000000149 penetrating effect Effects 0.000 claims description 41
- 238000013500 data storage Methods 0.000 claims description 27
- 230000000903 blocking effect Effects 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 137
- 238000000034 method Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 22
- 239000000758 substrate Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 기술은 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체; 상기 제1 게이트 적층체를 관통하는 더미 수직 채널; 상기 더미 수직 채널 양측에서 상기 제1 게이트 적층체를 관통하는 하부 수직 채널들; 상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체; 상기 제2 게이트 적층체를 일부 관통하는 제1 셀렉트 라인 분리 구조체; 상기 제2 게이트 적층체를 관통하여 상기 하부 수직 채널들과 연결되는 상부 수직 채널들; 및 상기 수직방향으로 상기 더미 수직 채널에 중첩되고, 상기 제2 게이트 적층체의 일부를 관통하는 제2 셀렉트 라인 분리 구조체를 포함하는 반도체 메모리 장치를 포함한다.
본 기술은 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체; 상기 제1 게이트 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들; 상기 더미 수직 채널의 상부에 배치된 식각 정지막; 상기 하부 수직 채널들을 둘러싸고 있는 하부 메모리막; 상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체; 상기 제2 게이트 적층체 상에 배치된 상부 절연막; 상기 상부 절연막 및 제2 게이트 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체; 및 상기 상부 절연막 및 제2 게이트 적층체를 관통하고 상기 식각 정지막에 접하는 제2 셀렉트 라인 분리 구조체를 포함하는 반도체 메모리 장치를 포함한다.
본 기술은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체의 일부를 관통하는 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계; 및 상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계를 포함하고, 상기 제2 셀렉트 라인 분리 구조체는 상기 제1 셀렉트 라인 분리 구조체보다 길게 형성되고, 상기 제1 적층체 및 상기 제2 적층체는 수직방향으로 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함하는 반도체 메모리 장치의 제조방법을 포함한다.
본 기술은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 채널 홀들을 형성하는 단계; 상기 채널 홀들의 표면을 따라 하부 메모리막들을 형성하는 단계; 상기 채널 홀들 내부에 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계; 상기 하부 메모리막들 각각의 내부에 절연막을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계; 및 상기 제2 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체 및 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하고, 상기 하부 메모리막들 각각은 상기 채널 홀 들 중 그에 대응하는 채널 홀의 측벽을 따라 연장된 블로킹 절연막, 상기 블로킹 절연막의 측벽을 따라 연장된 데이터 저장막, 및 상기 데이터 저장막의 측벽을 따라 연장된 터널 절연막을 포함하고, 상기 절연막은 상기 블로킹 절연막과 상기 데이터 저장막 사이에 배치되고, 상기 데이터 저장막을 덮는 반도체 메모리 장치의 제조방법을 포함한다.
본 기술은 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체; 상기 제1 게이트 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들; 상기 더미 수직 채널의 상부에 배치된 식각 정지막; 상기 하부 수직 채널들을 둘러싸고 있는 하부 메모리막; 상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체; 상기 제2 게이트 적층체 상에 배치된 상부 절연막; 상기 상부 절연막 및 제2 게이트 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체; 및 상기 상부 절연막 및 제2 게이트 적층체를 관통하고 상기 식각 정지막에 접하는 제2 셀렉트 라인 분리 구조체를 포함하는 반도체 메모리 장치를 포함한다.
본 기술은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체의 일부를 관통하는 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계; 및 상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계를 포함하고, 상기 제2 셀렉트 라인 분리 구조체는 상기 제1 셀렉트 라인 분리 구조체보다 길게 형성되고, 상기 제1 적층체 및 상기 제2 적층체는 수직방향으로 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함하는 반도체 메모리 장치의 제조방법을 포함한다.
본 기술은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 채널 홀들을 형성하는 단계; 상기 채널 홀들의 표면을 따라 하부 메모리막들을 형성하는 단계; 상기 채널 홀들 내부에 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계; 상기 하부 메모리막들 각각의 내부에 절연막을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계; 및 상기 제2 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체 및 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하고, 상기 하부 메모리막들 각각은 상기 채널 홀 들 중 그에 대응하는 채널 홀의 측벽을 따라 연장된 블로킹 절연막, 상기 블로킹 절연막의 측벽을 따라 연장된 데이터 저장막, 및 상기 데이터 저장막의 측벽을 따라 연장된 터널 절연막을 포함하고, 상기 절연막은 상기 블로킹 절연막과 상기 데이터 저장막 사이에 배치되고, 상기 데이터 저장막을 덮는 반도체 메모리 장치의 제조방법을 포함한다.
Description
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시예는 상부 수직 채널과 하부 수직 채널을 연결시키는 제조 공정이 용이하고, 안정적인 구조 및 개선된 특성을 갖는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체; 상기 제1 게이트 적층체를 관통하는 더미 수직 채널; 상기 더미 수직 채널 양측에서 상기 제1 게이트 적층체를 관통하는 하부 수직 채널들; 상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체; 상기 제2 게이트 적층체를 일부 관통하는 제1 셀렉트 라인 분리 구조체; 상기 제2 게이트 적층체를 관통하여 상기 하부 수직 채널들과 연결되는 상부 수직 채널들; 및 상기 수직방향으로 상기 더미 수직 채널에 중첩되고, 상기 제2 게이트 적층체의 일부를 관통하는 제2 셀렉트 라인 분리 구조체를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체; 상기 제1 게이트 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들; 상기 더미 수직 채널의 상부에 배치된 식각 정지막; 상기 하부 수직 채널들을 둘러싸고 있는 하부 메모리막; 상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체; 상기 제2 게이트 적층체 상에 배치된 상부 절연막; 상기 상부 절연막 및 제2 게이트 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체; 및 상기 상부 절연막 및 제2 게이트 적층체를 관통하고 상기 식각 정지막에 접하는 제2 셀렉트 라인 분리 구조체를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체의 일부를 관통하는 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계; 및 상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계를 포함하고, 상기 제2 셀렉트 라인 분리 구조체는 상기 제1 셀렉트 라인 분리 구조체보다 길게 형성되고, 상기 제1 적층체 및 상기 제2 적층체는 수직방향으로 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 채널 홀들을 형성하는 단계; 상기 채널 홀들의 표면을 따라 하부 메모리막들을 형성하는 단계; 상기 채널 홀들 내부에 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계; 상기 하부 메모리막들 각각의 내부에 절연막을 형성하는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계; 및 상기 제2 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체 및 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하고, 상기 하부 메모리막들 각각은 상기 채널 홀 들 중 그에 대응하는 채널 홀의 측벽을 따라 연장된 블로킹 절연막, 상기 블로킹 절연막의 측벽을 따라 연장된 데이터 저장막, 및 상기 데이터 저장막의 측벽을 따라 연장된 터널 절연막을 포함하고, 상기 절연막은 상기 블로킹 절연막과 상기 데이터 저장막 사이에 배치되고, 상기 데이터 저장막을 덮는 제조방법을 포함할 수 있다.
본 기술에 따르면, 복수의 수직 채널들 사이에 배치되는 제1 셀렉트 라인 분리 구조체와 제2 셀렉트 라인 분리 구조체를 통해 복수의 수직 채널들을 감싸는 도전막을 셀렉트 라인들로 분리할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구조를 나타낸 단면도이다.
도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6a 내지 도 6i는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구조를 나타낸 단면도이다.
도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6a 내지 도 6i는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 기판(SUB) 상에 배치된 주변회로구조(PC) 및 메모리 블록들(BLK1 내지 BLKk, k는 2이상의 자연수)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKk)은 주변회로구조(PC)에 중첩될 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변회로구조(PC)는 메모리 블록들(BLK1 내지 BLKk)의 동작을 제어하기 위한 회로를 구성하는 로우 디코더, 컬럼 디코더, 페이지 버퍼, 제어 회로 등을 포함할 수 있다. 예를 들어, 주변회로구조(PC)는 메모리 블록들(BLK1 내지 BLKk)과 전기적으로 연결되는 NMOS 트랜지스터, PMOS 트랜지스터, 레지스터(resistor), 및 캐패시터(capacitor) 등을 포함할 수 있다. 주변회로구조(PC)는 기판(SUB)과 메모리 블록들(BLK1 내지 BLKk) 사이에 배치될 수 있다. 단, 본 발명은 주변회로구조(PC)가 메모리 블록들(BLK1 내지 BLKk)에 중첩되지 않는 기판(SUB)의 다른 영역으로 연장되는 실시 예를 배제하지 않는다.
메모리 블록들(BLK1 내지 BLKk) 각각은 불순물 도핑 영역들, 비트 라인들, 불순물 도핑 영역들과 비트 라인들에 전기적으로 연결된 셀 스트링들, 셀 스트링들에 전기적으로 연결된 워드 라인들 및 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 셀 스트링들 각각은 채널막에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
복수의 셀 스트링들의 배치밀도 향상을 위해, 동일한 비트라인에 복수의 셀 스트링들을 접속시킬 수 있고, 복수의 셀 스트링들을 동일한 워드라인에 공유시킬 수 있다. 이러한 구조에 따라, 2개 이상의 셀 스트링들이 동일한 워드라인에 공유되고, 동일한 비트라인에 접속될 수 있다. 이 경우, 2개 이상의 셀 스트링들을 개별적으로 제어하기 위해, 2개 이상의 셀 스트링들은 서로 분리된 2개 이상의 셀렉트 라인들에 개별적으로 접속될 수 있다. 동일한 워드라인 및 동일한 비트라인에 공유되는 셀 스트링의 개수를 증가시키고, 셀 스트링의 배치밀도를 좁힘으로써, 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 이 때, 셀렉트 라인들은 셀렉트 라인 분리 구조체에 의해 상호 분리될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 평면도이다. 이하 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 서로 교차하는 축들이 향하는 방향으로 정의될 수 있다. 일 실시 예로서, 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 XYZ좌표계의 X축, Y축 및 Z축 방향으로 정의될 수 있다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)를 포함할 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 제1 방향(X) 및 제2 방향(Y)으로 연장되고, 제3 방향(Z)으로 적층된 복수의 막들을 포함할 수 있다. 복수의 막들은 도 3에 도시된 층간 절연막들(ILD) 및 도전막들(CD)일 수 있다. 제1 게이트 적층체(GST1)와 제2 게이트 적층체(GST2)는 제3 방향(Z)으로 배열될 수 있다.
제1 게이트 적층체(GST1)와 제2 게이트 적층체(GST2) 각각은 슬릿들(S)에 의해 구획될 수 있다. 제2 게이트 적층체(GST2)는 셀렉트 라인 분리 구조체들(DSM1, DSM2)에 의해 제1 방향(X)으로 분리되는 막들을 포함할 수 있다. 셀렉트 라인 분리 구조체들(DSM1, DSM2)은 제1 셀렉트 라인 분리 구조체들(DSM1) 및 제2 셀렉트 라인 분리 구조체(DSM2)를 포함할 수 있다. 제1 셀렉트 라인 분리 구조체들(DSM1) 각각은 제2 셀렉트 라인 분리 구조체(DSM2)보다 슬릿(S)에 가깝게 배치될 수 있다. 제1 방향(X)으로 서로 이웃한 제1 셀렉트 라인 분리 구조체들(DSM1) 사이에 제2 셀렉트 라인 분리 구조체(DSM2)가 배치될 수 있다. 달리 표현하면, 제1 셀렉트 라인 분리 구조체들(DSM1)은 제2 셀렉트 라인 분리 구조체(DSM2) 양측에 배치될 수 있다.
슬릿(S)은 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)의 측벽을 따라 제3 방향(Z)으로 연장될 수 있다. 슬릿(S) 내부에 절연물이 배치되거나, 절연물 및 절연물을 관통하는 도전성 수직 콘택이 형성될 수 있다. 도전성 수직 콘택은 절연물에 의해 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각의 도전막으로부터 절연될 수 있다. 셀렉트 라인 분리 구조체들(DSM1, DSM2)은 제1 방향(X)으로 이웃한 슬릿들(S) 사이에 배치될 수 있다. 셀렉트 라인 분리 구조체들(DSM1, DSM2)은 제1 게이트 적층체(GST1)에 중첩될 수 있다. 달리 표현하면, 셀렉트 라인 분리 구조체들(DSM1, DSM2)의 깊이는 제1 게이트 적층체(GST1)를 관통하지 않는 깊이로 제어될 수 있다.
슬릿(S) 및 셀렉트 라인 분리 구조체들(DSM1, DSM2) 각각은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 복수의 셀 수직 채널들(CEP)에 의해 관통될 수 있다. 복수의 셀 수직 채널들(CEP)은 셀렉트 라인 분리 구조체들(DSM1, DSM2) 각각의 양측에 배치될 수 있다. 셀 수직 채널들(CEP) 각각은 제3 방향(Z)으로 연장될 수 있다. 서로 이웃한 슬릿들(S) 사이에 배치된 셀 복수의 수직 채널들(CEP)은 복수의 채널그룹들로 구분될 수 있다. 도 3에 도시된 제2 게이트 적층체(GST2)의 복수의 도전막들(CD) 중 적어도 최상층 도전막은 셀렉트 라인 분리 구조체들(DSM1, DSM2)에 의해 복수의 라인들로 분리될 수 있으며, 각각의 라인들은 드레인 셀렉트 라인으로 이용될 수 있다. 복수의 채널그룹들은 최상층 도전막으로 구성된 복수의 라인들에 의해 각각 개별적으로 제어될 수 있다. 제1 게이트 적층체(GST1)는 복수의 더미 수직 채널들(DCH)에 의해 관통될 수 있다. 복수의 더미 수직 채널들(DCH)은 제2 방향(Y)으로 일렬로 배열될 수 있다. 제2 셀렉트 라인 분리 구조체(DSM2)는 복수의 더미 수직 채널들(DCH)에 중첩될 수 있다. 제2 셀렉트 라인 분리 구조체(DSM2)에 인접한 제2 게이트 적층체(GST2)의 일부는 각각의 더미 수직 채널(DCH)에 중첩될 수 있다.
각각의 셀렉트 라인 분리 구조체(DSM1, DSM2)의 폭은 각각의 슬릿(S)의 폭과 서로 다르게 형성될 수 있다. 보다 구체적으로, 각각의 셀렉트 라인 분리 구조체들(DSM1, DSM2)은 각각의 슬릿(S)보다 제1 방향(X)으로 좁게 형성될 수 있다. 제2 셀렉트 라인 분리 구조체(DSM2)는 각각의 더미 수직 채널(DCH)보다 제1 방향(X)으로 좁게 형성될 수 있다.
각각의 셀 수직 채널(CEP)은 제1 게이트 적층체(GST1)를 관통하는 하부 수직 채널(CEP(B))과 제2 게이트 적층체(GST2)를 관통하는 상부 수직 채널(CEP(T))을 포함할 수 있다. 상부 수직 채널(CEP(T))은 하부 수직 채널(CEP(B))에 중첩될 수 있고, 하부 수직 채널(CEP(B))에 연결될 수 있다. 더미 수직 채널(DCH)은 하부 수직 채널(CEP(B))과 동일한 구조로 형성될 수 있다.
복수의 더미 수직 채널(DCH)의 양측에서 복수의 하부 수직 채널들(CEP(B))은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 복수의 더미 수직 채널들(DCH)의 양측에서 복수의 하부 수직 채널들(CEP(B))은 제1 방향(X) 및 제2 방향(Y)으로 나란하게 배열될 수 있다. 복수의 상부 수직 채널들(CEP(T))의 배열은 복수의 하부 수직 채널들(CEP(B))의 배열에 따라 설계될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구조를 나타낸 단면도이다. 도 3은 도 2에 도시된 선 I-I'를 따라 절취한 반도체 메모리 장치의 단면도를 나타낸다.
도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 구조체(SOS)를 포함할 수 있다. 소스 구조체(SOS)는 제1 방향(X) 및 제2 방향(Y)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(X) 및 제2 방향(Y)은 서로 교차할 수 있다. 일 예로, 제1 방향(X) 및 제2 방향(Y)은 서로 직교할 수 있다.
일 실시 예로, 소스 구조체(SOS)는 소스 구조체(SOS)를 물리적으로 지지하는 기판 위에 배치될 수 있다. 일 예로, 상기 기판은 반도체 기판 또는 절연체 기판일 수 있다.
일 실시 예로, 소스 구조체(SOS)와 상기 기판 사이에 트랜지스터들 및 배선들을 포함하는 주변회로 구조가 배치될 수 있다.
소스 구조체(SOS)는 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 제3 방향(Z)으로 적층될 수 있다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 교차할 수 있다. 일 예로, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 직교할 수 있다.
제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 서로 동일한 물질을 포함할 수 있다. 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 반도체 물질을 포함할 수 있다. 일 실시 예로, 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 도프트 폴리 실리콘을 포함할 수 있다. 소스 채널 연결막(SCC)은 소스 채널 연결막(SCC)으로 사용될 수 있다. 소스 구조체(SOS)는 도 2에 도시된 것에 한정되지 않고, 다양한 형태로 배치될 수 있다. 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2) 각각에 도핑된 도전형 불순물은 n형 및 p형 중 적어도 하나일 수 있다. 제1 소스막(SL1), 소스 채널 연결막(SCC) 및 제2 소스막(SL2)은 서로 동일한 도전형 불순물을 포함하거나, 서로 상이한 도전형 불순물을 포함할 수 있다.
소스 구조체(SOS) 상에 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)가 제3 방향(Z)으로 적층될 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 각각은 제3 방향(Z)으로 서로 교대로 적층된 층간 절연막들(ILD) 및 도전막들(CD)을 포함할 수 있다.
제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)의 층간 절연막들(ILD)은 다양한 절연 물질을 포함할 수 있다. 일 실시 예로, 층간 절연막들(ILD)은 산화물을 포함할 수 있다. 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2)의 도전막들(CD)은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 도전막들(CD)은 메모리 셀에 연결되는 워드라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 도전막들(CD) 중 소스구조(SOS)에 인접한 최하층 도전막은 소스 셀렉트 라인으로 이용될 수 있다. 도전막들(CP) 중 소스구조(SOS)로부터 가장 멀리 이격된 최상층 도전막은 드레인 셀렉트 라인으로 이용될 수 있다.
하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH)은 제1 게이트 적층체(GST1), 제2 소스막(SL2), 소스 채널 연결막(SCC) 및 제1 소스막(SL1)을 관통할 수 있다. 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH)은 제1 게이트 적층체(GST1)의 층간 절연막들(ILD) 및 도전막들(CD)을 관통할 수 있다. 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH)은 제3 방향(Z)으로 연장할 수 있다. 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH) 각각의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다.
하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH) 각각은 하부 메모리막(ML(B))으로 둘러싸일 수 있다. 하부 메모리막(ML(B))은 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH) 각각과 제1 게이트 적층체(GST1) 사이에 배치된 제1 메모리막(ML1)을 포함할 수 있다. 일 실시 예로서, 제1 메모리막(ML1)은 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH) 각각의 측벽을 감쌀 수 있다. 하부 메모리막(ML(B))은 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH) 각각과 제1 소스막(SL1) 사이에 배치된 제2 메모리막(ML2)을 더 포함할 수 있다. 소스 채널 연결막(SCC)은 제1 메모리막(ML1) 및 제2 메모리막(ML2) 사이로 연장될 수 있고, 하부 수직 채널(CEP(B)) 및 더미 수직 채널(DCH) 각각에 연결될 수 있다.
상부 수직 채널(CEP(T))은 제2 게이트 적층체(GST2)를 관통할 수 있다. 상부 수직 채널(CEP(T))은 제3 방향(Z)으로 연장할 수 있다. 상부 수직 채널(CEP(T))은 제2 게이트 적층체(GST2)의 층간 절연막들(ILD) 및 도전막들(CD)을 관통할 수 있다. 상부 수직 채널(CEP(T))은 제2 게이트 적층체(GST2)에서의 최하단 층간 절연막(ILD)을 관통할 수 있다.
상부 수직 채널(CEP(T))의 측벽은 상부 메모리막(ML(T))으로 감싸일 수 있다. 상부 메모리막(ML(T))은 상부 수직 채널(CEP(T))과 제2 게이트 적층체(GST2) 사이에 배치될 수 있다. 상부 수직 채널(CEP(T))은 하부 수직 채널(CEP(B))에 연결될 수 있다.
더미 수직 채널(DCH), 하부 수직 채널(CEP(B)) 및 상부 수직 채널(CEP(T)) 각각은 채널막(CL), 캡핑패턴(CAP) 및 코어 기둥(CO)을 포함할 수 있다. 코어 기둥(CO) 및 캡핑패턴(CAP)은 더미 수직 채널(DCH), 하부 수직 채널(CEP(B)) 및 상부 채널(CEP(T)) 각각의 중심영역에 배치될 수 있다. 채널막(CL)은 코어 기둥(CO)의 측벽 및 캡핑패턴(CAP)의 측벽을 따라 제3 방향(Z)으로 연장할 수 있다. 채널막(CL)은 실리콘, 게르마늄 또는 이들의 조합으로 구성될 수 있으며, 셀 스트링의 채널영역으로 이용될 수 있다. 일 실시 예로, 채널막(CL)은 언도프트 실리콘을 포함할 수 있다. 캡핑패턴(CAP)은 정션을 위한 도전형 도펀트를 포함하는 실리콘, 게르마늄 또는 이들의 조합으로 구성될 수 있다. 일 실시 예로서, 캡핑패턴(CAP)은 n형 도프트 실리콘으로 구성될 수 있다.
하부 수직 채널(CEP(B))의 채널막(CL)은 제1 게이트 적층체(GST1), 제2 소스막(SL2), 소스 채널 연결막(SCC) 및 제1 소스막(SL1)을 관통할 수 있다. 하부 수직 채널(CEP(B))의 채널막(CL)은 소스 채널 연결막(SCC)에 접할 수 있다. 하부 수직 채널(CEP(B))의 채널막(CL)은 소스 채널 연결막(SCC)을 통해 소스 구조체(SOS)에 전기적으로 연결될 수 있다.
제2 게이트 적층체(GST2), 제1 게이트 적층체(GST1) 및 제2 소스막(SL2)을 관통하는 슬릿(S)이 배치될 수 있다.
제2 게이트 적층체(GST2)의 일부를 관통하는 제1 및 제2 셀렉트 라인 분리 구조체(DSM1, DSM2)가 배치될 수 있다. 제1 셀렉트 라인 분리 구조체(DSM1)와 제2 셀렉트 라인 분리 구조체(DSM2)의 제3 방향(Z)으로의 깊이는 동일할 수도 있고, 다를 수도 있다. 제2 셀렉트 라인 분리 구조체(DSM2)는 제3 방향(Z)으로 그에 대응되는 제1 게이트 적층체(GST1)의 더미 수직 채널(DCH)에 중첩될 수 있다. 제2 셀렉트 라인 분리 구조체(DSM2)는 더미 수직 채널(DCH)에 접촉되도록 연장되거나, 제3 방향(Z)으로 더미 수직 채널(DCH)로부터 이격된 위치에 배치될 수 있다.
일 실시 예로서, 더미 수직 채널(DCH)은 하부 수직 채널(CEP(B))과 동일한 구조로 형성될 수 있다. 다른 일 실시 예로서, 더미 수직 채널(DCH)의 캡핑패턴(CAP)은 하부 수직 채널 (CEP(B))의 캡핑패턴(CAP)에 비해 제3 방향(Z)으로 낮은 높이로 잔류될 수 있다. 이 경우, 더미 수직 채널(DCH)은 식각 정지막(ESL)을 더 포함할 수 있다. 더미 수직 채널(DCH)의 식각 정지막(ESL)은 캡핑패턴(CAP)의 산화물로 구성될 수 있다.
하부 메모리막(ML(B)) 및 상부 메모리막(ML(T)) 각각은 채널막(CL)의 표면을 따라 연장된 블로킹 절연막, 블로킹 절연막과 채널막(CL) 사이의 데이터 저장막, 및 데이터 저장막과 채널막(CL) 사이의 터널 절연막을 포함할 수 있다. 블로킹 절연막, 데이터 저장막 및 터널 절연막에 대한 구체적 설명은 도 6b를 참조하여 후술하기로 한다.
상부 수직 채널(CEP(T))은 제2 게이트 적층체(GST2)보다 제3 방향(Z)으로 돌출된 돌출부를 포함할 수 있다. 상부 수직 채널(CEP(T))의 돌출부는 상부 절연막(UIL)으로 덮일 수 있다. 상부 절연막(UIL)은 제2 게이트 적층체(GST2) 상에 배치될 수 있고, 슬릿(S)에 의해 관통될 수 있다.
도 4a 내지 도 4e는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 4a 내지 도 4e는 도 2에 도시된 선 I-I'를 따라 절취한 공정 단계별 단면도들이다.
도 4a를 참조하면, 제1 적층체(100)를 형성할 수 있다. 수직방향으로 제1 물질막들(101) 및 제2 물질막들(103)이 교대로 적층하여 제1 적층체(100)가 형성될 수 있다. 제1 적층체(100)는 도프트 반도체막(미도시) 상에 형성될 수 있다. 제1 물질막(101)은 제2 물질막(103)과 다른 물질로 형성되고, 서로 다른 식각률을 가질 수 있다. 일 실시 예로서, 제1 물질막(101)은 실리콘 산화막으로 형성되고, 제2 물질막(103)은 실리콘 질화막으로 형성될 수 있다. 일 실시 예로서, 제1 적층체(100)의 최상부는 제2 물질막(103)을 포함할 수 있다.
제1 적층체(100)를 관통하는 하부 메모리막들(131), 하부 수직 채널들(139), 및 더미 수직 채널(139')을 형성할 수 있다. 일 실시 예로서, 하부 메모리막(131), 하부 수직 채널들(139) 및 더미 수직 채널(139')을 형성하기 위해, 제1 적층체(100)를 관통하는 채널 홀을 형성한 다음, 채널 홀의 측벽을 따라 하부 메모리막(131)을 형성하고, 하부 메모리막(131)의 측벽을 따라 채널막(133)을 형성할 수 있다. 이어서, 채널 홀의 중심영역 내부에 코어 기둥(135) 및 캡핑패턴(137)을 형성할 수 있다. 캡핑패턴(137)은 코어 기둥(135) 상에 형성될 수 있다. 하부 메모리막(131)은 라이너 형태로 형성될 수 있다. 채널막(133)은 채널영역으로 이용되는 반도체막을 포함할 수 있다. 예를 들어, 채널막(133)은 실리콘을 포함할 수 있다. 일 실시 예로서, 채널막(133)은 라이너 형태로 형성될 수 있으며, 채널 홀의 중심영역은 채널막(133)으로 채워지지 않는 부분을 포함할 수 있다. 코어 기둥(135)은 산화물을 포함할 수 있고, 캡핑패턴(137)은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
상술한 공정에 의해 하부 수직 채널(139) 및 더미 수직 채널(139') 각각의 측벽은 하부 메모리막(131)으로 감싸일 수 있고, 하부 수직 채널(139) 및 더미 수직 채널(139') 각각은 채널막(133), 코어 기둥(135) 및 캡핑패턴(137)을 포함할 수 있다.
도 4b를 참조하면, 제1 적층체(100) 상에 제2 적층체(200)를 형성할 수 있다. 제2 적층체(200)는 제1 적층체(100) 상에 수직방향으로 교대로 적층된 제1 물질막들(201) 및 제2 물질막들(203)을 포함할 수 있다. 일 실시 예로, 제1 적층체(100)의 제1 물질막들(101)은 제2 적층체(200)의 제1 물질막들(201)과 동일한 물질을 포함할 수 있고, 제1 적층체(100)의 제2 물질막들(103)은 제2 적층체(200)의 제2 물질막들(203)과 동일한 물질을 포함할 수 있다.
제2 적층체(200)의 일부를 식각하여 제1 셀렉트 라인 분리 구조체(250) 및 예비 셀렉트 라인 분리 구조체(270)를 형성할 수 있다. 일 실시 예로, 제1 셀렉트 라인 분리 구조체(250) 및 예비 셀렉트 라인 분리 구조체(270)는 동시에 형성될 수 있다. 일 실시 예로, 제1 셀렉트 라인 분리 구조체(250) 및 예비 셀렉트 라인 분리 구조체(270)의 각각이 가진 폭과 길이가 다를 수 있다. 예를 들어, 제1 셀렉트 라인 분리 구조체(250)의 제1 폭(W1)보다 예비 셀렉트 라인 분리 구조체(270)의 제2 폭(W2)이 클 수 있다. 제1 셀렉트 라인 분리 구조체(250)의 제1 길이(L1)보다 및 예비 셀렉트 라인 분리 구조체(270)의 제2 길이(L2)가 길 수 있다. 예비 셀렉트 라인 분리 구조체(270)는 더미 수직 채널(139')에 중첩될 수 있다. 달리 표현하면, 더미 수직 채널(139')과 예비 셀렉트 라인 분리 구조체(270)와 수직방향으로 일렬로 배치될 수 있다. 제1 셀렉트 라인 분리 구조체(250) 및 예비 셀렉트 라인 분리 구조체(270)는 절연물로 구성될 수 있다.
도 4c를 참조하면, 제2 적층체(200)를 관통하는 상부 메모리막들(231) 및 상부 수직 채널들(239)을 형성할 수 있다. 상부 메모리막(231) 및 상부 수직 채널들(239)을 형성하기 위해 제2 적층체(200)를 관통하는 채널 홀을 형성한 다음, 채널 홀의 측벽을 따라 상부 메모리막(231)을 형성하고, 상부 메모리막(231)의 측벽을 따라 채널막(233)을 형성할 수 있다. 이어서, 채널 홀의 중심영역에 코어 기둥(235) 및 캡핑패턴(237)을 형성할 수 있다. 캡핑패턴(237)은 코어 기둥(235)의 상부에 형성할 수 있다.
상술한 공정에 의해, 상부 수직 채널(239)의 측벽은 상부 메모리막(231)으로 감싸일 수 있다. 상부 수직 채널(239)은 채널막(233), 코어 기둥(235) 및 캡핑패턴(237)을 포함할 수 있다.
상부 수직 채널들(239)은 하부 수직 채널들(139)과 접속할 수 있다. 일 실시 예로서, 상부 수직 채널들(239)의 채널막(233)은 하부 수직 채널들(139)의 캡핑패턴(137)에 접촉될 수 있다. 상부 수직 채널과 하부 수직 채널(139)은 수직방향인 제3 방향(Z)으로 일렬로 배치되며, 서로 전기적으로 연결될 수 있다. 하부 수직 채널들(139)은 더미 수직 채널(139')에 중첩되지 않으며, 더미 수직 채널(139') 양측에 배치될 수 있다.
이어서, 제2 적층체(200)를 관통하는 채널 홀을 형성하는 동안 식각 베리어막으로 이용된 마스크막(미도시)을 제거할 수 있다. 이후, 상부 수직 채널들(239), 도 4b에 도시된 예비 셀렉트 라인 분리 구조체(270) 및 제2 적층체(200)를 덮는 상부 절연막(300)을 형성할 수 있다. 일 실시 예로, 상부 절연막(300)은 산화물을 포함할 수 있다.
이어서, 상부 절연막(300)을 관통하고 도 4b에 도시된 예비 셀렉트 라인 분리 구조체(270)를 노출시키는 예비 트렌치를 형성할 수 있다. 이후, 예비 트렌치를 통해 도 4b에 도시된 예비 셀렉트 라인 분리 구조체(270)를 제거할 수 있다. 이로써, 상부 절연막(300)을 관통하고, 제2 적층체(200)의 일부를 관통하는 트렌치(T)가 정의될 수 있다. 트렌치(T)는 더미 수직 채널(139')에 중첩될 수 있다.
이후, 슬릿(301)을 형성할 수 있다. 슬릿(301)은 상부 절연막(300), 제2 적층체(200) 및 제1 적층체(100)를 관통하여 형성할 수 있다.
슬릿(301) 및 예비 트렌치의 형성 공정은 상술한 실시 예로 제한되지 않으며, 슬릿(301) 형성 공정을 이용하여 예비 트렌치를 형성할 수 있다.
도 4d를 참조하면, 슬릿(301) 및 트렌치(T)를 통해 도 4c를 통해 도시한 제 1 적층체(100) 및 제2 적층체(200)에서의 제2 물질막들(103, 203)을 선택적으로 제거할 수 있다. 이로 인해 수평공간들(303)이 제3 방향(Z)으로 이웃한 제1 물질막들(101, 201) 사이에서 개구될 수 있다.
도 4e를 참조하면, 도 4d에 도시된 수평공간들(303)을 제3 물질막들(105, 205)로 각각 채운다. 제3 물질막들(105, 205)은 텅스텐 및 질화티타늄(TiN) 중 적어도 하나를 포함할 수 있다. 제3 물질막들(105, 205)은 상부 수직 채널들(239), 더미 수직 채널(139') 및 하부 수직 채널들(139)을 감쌀 수 있다. 이로써, 제1 게이트 적층체(190) 및 제2 게이트 적층체(290)가 형성될 수 있다.
슬릿(301) 및 트렌치(T)를 절연물로 채울 수 있다. 이로써, 슬릿(301) 내부의 제1 절연구조(310A) 및 트렌치(T) 내부의 제2 셀렉트 라인 분리 구조체(310B)가 형성될 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 5a 내지 도 5d는 도 2에 도시된 선 I-I'를 따라 절취한 공정 단계별 단면도들이다. 이하, 도 4a 내지 도 4e를 참조하여 설명한 공정들과 동일한 공정들에 대한 중복된 설명은 생략한다.
도 5a를 참조하면, 제3 방향(Z)으로 제1 물질막들(101) 및 제2 물질막들(103)이 교대로 적층된 제1 적층체(100)를 형성할 수 있다. 제1 적층체(100)를 관통하는 하부 메모리막들(131), 하부 수직 채널들(139) 및 더미 수직 채널(139')을 형성할 수 있다.
제1 적층체(100) 상에 수직방향으로 제1 물질막들(201) 및 제2 물질막들(203)이 교대로 적층된 제2 적층체(200)를 형성할 수 있다. 제2 적층체(200)의 제1 물질막들(201) 중 최하층 제1 물질막(201) 내부에 예비막(271)이 매립될 수 있다. 예비막(271)은 제1 물질막들(201) 및 제2 물질막들(203)과 식각률이 다른 물질로 형성될 수 있다. 일 실시 예로서, 예비막(271)은 도프트 실리콘을 포함할 수 있다. 예비막(271)은 더미 수직 채널(139')에 중첩될 수 있다.
제2 적층체(200)를 관통하는 상부 수직 채널들(239)을 형성할 수 있다.
제2 적층체(200) 및 상부 수직 채널들(239)을 덮는 상부 절연막(300)을 형성할 수 있다.
상부 절연막(300) 및 제2 적층체(200)의 일부를 관통하는 제1 셀렉트 라인 분리 구조체(250)를 형성할 수 있다.
이어서, 상부 절연막(300) 및 제2 적층체(200)를 관통하는 트렌치(T)를 형성할 수 있다. 트렌치(T)는 더미 수직 채널(139') 및 예비막(271)에 중첩될 수 있다. 트렌치(T)를 형성하기 위한 식각 공정은 예비막(271) 노출 시 정지될 수 있다.
도 5b를 참조하면, 도 5a에 도시된 트렌치(T)에 의해 노출된 예비막(271)을 산화시킬 수 있다. 이로써, 산화막(281)이 형성될 수 있다.
이후, 도 5a에 도시된 트렌치(T)를 희생막(283)으로 채울 수 있다. 희생막(283)은 제1 적층체(100), 제2 적층체(200) 및 제1 셀렉트 라인 분리 구조체(250)와 식각률이 다른 물질로 구성될 수 있다. 일 실시 예로서, 희생막(283)은 텅스텐, 카본 및 질화티타늄(TiN) 중 적어도 하나를 포함할 수 있다.
도 5c를 참조하면, 슬릿(301)을 형성할 수 있다. 슬릿(301)은 상부 절연막(300), 제2 적층체(200) 및 제1 적층체(100)를 관통할 수 있다.
도 5d를 참조하면, 도 5c에 도시된 희생막(283)을 선택적으로 제거함으로써 트렌치(T)를 개구시킬 수 있다. 이후, 도 4d와 마찬가지로 슬릿(301) 및 트렌치(T)를 통해 도 5c를 통해 도시한 제 1 적층체(100) 및 제2 적층체(200)에서의 제2 물질막들(103, 203)을 선택적으로 제거할 수 있다. 이후, 도 4e와 동일한 후속 공정을 수행할 수 있다.
도 6a 내지 도 6i는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 6a 내지 도 6i는 도 2에 도시된 선 I-I'를 따라 절취한 공정 단계별 단면도들이다. 이하, 도 4a 내지 도 4e를 참조하여 설명한 공정들과 동일한 공정들에 대한 중복된 설명은 생략한다.
도 6a를 참조하면, 하부 메모리막들(131), 하부 수직 채널들(139) 및 더미 수직 채널(139')에 의해 관통되는 제1 적층체(100)를 형성할 수 있다. 일 실시 예로, 제1 적층체(100)의 최상부는 제2 물질막(103)을 포함할 수 있다.
이하, 도 6a에 도시된 A 영역을 확대한 영역에 대응하는 도 6b 내지 도 6d의 단면도들을 토대로 후속공정들을 설명한다.
도 6b를 참조하면, 하부 메모리막(131)을 형성하는 단계는 채널 홀의 측벽 상에 블로킹 절연막(131a), 데이터 저장막(131b) 및 터널 절연막(131c)을 적층하는 단계를 포함할 수 있다.
데이터 저장막(131b)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(131b)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 실시 예는 이에 한정되지 않으며, 데이터 저장막(131b)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(131a)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(131c)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 블로킹 절연막(131a), 데이터 저장막(131b) 및 터널 절연막(131c)을 포함하는 하부 메모리막(131)과, 채널막(133), 코어 기둥(135) 및 캡핑패턴(137)을 포함하는 하부 수직 채널구조(139) 또는 더미 수직 채널구조(도 6a에 도시된 139')는 최상부 제2 물질막(103')을 관통할 수 있다.
도 6c를 참조하면, 도 6b에 도시된 최상부 제2 물질막(103')을 제거할 수 있다. 일 실시 예로, 데이터 저장막(131b)이 질화막으로 형성된 경우, 최상부 제2 물질막(103')을 제거하는 단계에서 데이터 저장막(131b)의 일부가 식각될 수 있다.
도 6d를 참조하면, 최상부 제2 물질막(103') 및 데이터 저장막(131b)이 제거된 영역을 제1 절연막(171A) 및 제2 절연막(171B)으로 각각 채울 수 있다. 제1 절연막(171A) 및 제2 절연막(171B)은 제1 물질막(101)과 동일한 물질을 포함할 수 있다. 일 실시 예로, 제1 절연막(171A) 및 제2 절연막(171B)은 실리콘 산화막을 포함할 수 있다.
도 6e를 참조하면, 제1 적층체(100)의 최상부에 제1 절연막(171A)을 형성한 후, 제2 적층체(200)를 형성할 수 있다.
제2 적층체(200)는 제1 적층체(100) 상에 제1 물질막들(201) 및 제2 물질막들(203)을 교대로 적층함으로써 형성될 수 있다. 이어서, 제2 적층체(200)를 관통하는 상부 메모리막들(231) 및 상부 수직 채널들(239)을 형성할 수 있다.
상부 메모리막(231)을 형성하는 공정은 제2 적층체(200)를 관통하는 채널 홀의 표면을 따라 블로킹 절연막, 데이터 저장막 및 터널 절연막을 적층하는 단계 및 채널 홀의 바닥면을 통해 하부 수직 채널구조(139)가 노출되도록 블로킹 절연막, 데이터 저장막 및 터널 절연막 각각의 일부를 제거하는 단계를 포함할 수 있다. 상부 메모리막(231)은 채널 홀의 측벽에 잔류되는 블로킹 절연막, 데이터 저장막 및 터널 절연막으로 구성될 수 있다. 하부 수직 채널구조(139)를 노출시키기 위해 블로킹 절연막, 데이터 저장막 및 터널 절연막 각각의 일부를 제거하기 위한 식각공정 동안, 하부 메모리막(131)의 데이터 저장막(131b)은 제2 절연막(171B)에 의해 식각공정으로부터 보호될 수 있다.
상부 메모리막들(231) 및 상부 수직 채널들(239) 형성 후, 제2 적층체(200) 및 상부 수직 채널들(239)을 덮는 상부 절연막(300)을 형성할 수 있다.
이어서, 상부 절연막(300) 및 제2 적층체(200)를 식각함으로써, 서로 상이한 폭을 갖는 제1 트렌치(T1) 및 제2 트렌치(T2)을 형성할 수 있다. 제1 트렌치(T1)의 제1 폭(W1)은 제2 트렌치(T2)의 제2 폭(W2)보다 좁게 형성될 수 있다. 제1 트렌치(T1)와 제2 트렌치(T2)를 동시에 형성하는 경우, 상대적으로 넓은 폭을 갖는 제2 트렌치(T2)는 제1 트렌치(T1)보다 깊게 형성될 수 있다. 제2 트렌치(T2)는 더미 수직 채널(139')에 중첩될 수 있다. 제2 트렌치(T2)는 더미 수직 채널(139')을 노출하는 깊이로 형성될 수 있다. 제1 트렌치(T1)는 제2 트렌치(T2) 양측에 배치될 수 있고, 상부 수직 채널들(239) 사이로 연장될 수 있다.
이어서, 제2 트렌치(T2)를 통해 더미 수직 채널(139') 상부를 산화시킴으로써, 식각 정지막(107)을 형성할 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 식각 정지막(107) 형성 공정은 생략될 수 있다.
도 6f를 참조하면, 도 6e에 도시된 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에 제1 예비 셀렉트 라인 분리 구조체(270A) 및 제2 예비 셀렉트 라인 분리 구조체(270B)를 각각 형성할 수 있다. 제2 예비 셀렉트 라인 분리 구조체(270B)는 식각 정지막(107)과 접속할 수 있다.
제1 및 제2 예비 셀렉트 라인 분리 구조체들(270A, 270B)은 제1 적층체(100) 및 제2 적층체(200)와 식각률이 다른 물질로 구성될 수 있다. 일 실시 예로서, 제1 및 제2 예비 셀렉트 라인 분리 구조체들(270A, 270B)은 텅스텐, 카본 및 질화티타늄(TiN) 중 적어도 하나를 포함할 수 있다.
도 6g 및 도 6h를 참조하면, 슬릿(301)을 형성할 수 있다. 슬릿(301)은 상부 절연막(300), 제2 적층체(200) 및 제1 적층체(100)를 관통할 수 있다. 이후, 제1 및 제2 예비 셀렉트 라인 분리 구조체들(270A, 270B)을 제거함으로써, 제1 트렌치(T1) 및 제2 트렌치(T2)를 개구시킬 수 있다. 제1 및 제2 예비 셀렉트 라인 분리 구조체들(270A, 270B)을 제거하기 위한 식각공정은 식각 정지막(107) 노출 시 정지될 수 있다.
도 6i를 참조하면, 슬릿(301), 제1 및 제2 트렌치들(T1, T2)을 통해 도 6h에 도시된 제1 적층체(100) 및 제2 적층체(200)에서의 제2 물질막들(103, 203)을 선택적으로 제거할 수 있다. 제2 물질막들(103, 203)을 선택적으로 제거하는 공정 동안, 더미 수직 채널(139')을 감싸고 있는 하부 메모리막(131)은 식각 정지막(107)에 의해 보호될 수 있다.
이후, 도 4e와 동일한 후속 공정을 수행함으로써, 도 4e에 도시된 바와 같이 제3 방향(Z)으로 이웃한 제1 물질막들(101, 103) 사이에 도전물로 구성된 제3 물질막들(105, 205)이 형성될 수 있다. 이어서, 제1 및 제2 트렌치들(T1, T2)과 슬릿(301)의 내부에 절연물을 형성할 수 있다. 제1 트렌치(T1)를 채우는 절연물은 도 2 및 도 3에 도시된 제1 셀렉트 라인 분리 구조체(DSM1)로 이용될 수 있고, 제2 트렌치(T2)를 채우는 절연물은 도 2 및 도 3에 도시된 제2 셀렉트 라인 분리 구조체(DSM2)로 이용될 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 7a 내지 도 7d는 도 2에 도시된 선 I-I'를 따라 절취한 공정 단계별 단면도들이다.
도 7a를 참조하면, 도 6a 내지 도 6i를 참조하여 설명한 공정들을 이용하여, 제1 물질막들(101), 제2 물질막들(103) 및 제1 절연막(171A)을 포함하는 제1 적층체(100), 제1 적층체(100)를 관통하는 하부 메모리막들(131), 하부 수직 채널들(139) 및 더미 수직 채널(139'), 제1 물질막들(201) 및 제2 물질막들(203)을 포함하는 제2 적층체(200), 제2 적층체(200)를 관통하는 상부 메모리막들(231) 및 상부 수직 채널들(239), 그리고 상부 절연막(300)을 형성할 수 있다.
이어서, 상부 절연막(300) 및 제2 적층체(200)의 일부를 관통하는 제1 셀렉트 라인 분리 구조체(250) 및 제1 예비 셀렉트 라인 분리 구조체(260)를 형성할 수 있다. 제1 예비 셀렉트 라인 분리 구조체(260)는 제1 셀렉트 라인 분리 구조체(250)와 동시에 형성될 수 있으며, 제1 셀렉트 라인 분리 구조체(250)와 실질적으로 동일한 깊이 및 동일한 폭으로 형성될 수 있다. 제1 셀렉트 라인 분리 구조체(250) 및 제1 예비 셀렉트 라인 분리 구조체(260)는 절연물로 형성될 수 있다. 제1 예비 셀렉트 라인 분리 구조체(260)는 더미 수직 채널(139')에 중첩될 수 있으며, 제3 방향(Z)으로 더미 수직 채널(139')로부터 이격된 위치에 배치될 수 있다. 제1 셀렉트 라인 분리 구조체(250)는 제1 예비 셀렉트 라인 분리 구조체(260) 양측에 배치될 수 있으며, 상부 수직 채널들(239) 사이에 배치될 수 있다.
도 7b를 참조하면, 마스크 패턴(미도시)을 식각 베리어로 이용하여 도 7a에 도시된 제1 예비 셀렉트 라인 분리 구조체(260)를 제거할 수 있다. 이후, 제1 예비 셀렉트 라인 분리 구조체가 제거된 영역을 통해 제2 적층체(200)의 하부를 식각할 수 있다. 이로써, 제2 적층체(200)를 관통하는 트렌치(T')가 정의될 수 있다. 이후, 트렌치(T')를 통해 노출된 더미 수직 채널(139')의 일부를 산화시킴으로써 식각 정지막(107)을 형성할 수 있다. 이어서, 트렌치(T') 내부에 제2 예비 셀렉트 라인 분리 구조체(270)를 형성할 수 있다. 제2 예비 셀렉트 라인 분리 구조체(270)는 제1 적층체(100) 및 제2 적층체(200)와 식각률이 다른 물질로 구성될 수 있다. 일 실시 예로서, 제2 예비 셀렉트 라인 분리 구조체(270)는 텅스텐, 카본 및 질화티타늄(TiN) 중 적어도 하나를 포함할 수 있다. 제2 예비 셀렉트 라인 분리 구조체(270) 형성 후, 마스크 패턴은 제거될 수 있다.
제2 예비 셀렉트 라인 분리 구조체(270)는 제1 셀렉트 라인 분리 구조체(250)보다 낮은 레벨까지 연장될 수 있다. 제2 예비 셀렉트 라인 분리 구조체(270)는 식각 정지막(107)에 접촉될 수 있다.
도 7c를 참조하면, 슬릿(301)을 형성할 수 있다. 슬릿(301)은 상부 절연막(300), 제2 적층체(200) 및 제1 적층체(100)를 관통할 수 있다.
도 7d를 참조하면, 도 7c에 도시된 제2 예비 셀렉트 라인 분리 구조체(270)를 제거할 수 있다. 이로써, 트렌치(T')가 개구될 수 있다. 이 때, 식각 정지막(107)이 노출될 수 있다.
이어서, 슬릿(301) 및 트렌치(T')를 통해 도 7c를 통해 도시한 제1 적층체(100) 및 제2 적층체(200)의 제2 물질막들(103, 203)을 선택적으로 제거할 수 있다. 이후, 도 4e와 동일한 후속 공정을 수행함으로써, 도 4e에 도시된 바와 같이 제3 방향(Z)으로 이웃한 제1 물질막들(101, 201) 사이에 도전물로 구성된 제3 물질막들(105, 205)이 형성될 수 있다. 이어서, 트렌치(T')와 슬릿(301)의 내부에 절연물을 형성할 수 있다. 트렌치(T')를 채우는 절연물은 도 2 및 도 3에 도시된 제2 셀렉트 라인 분리 구조체(DSM2)로 이용될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 컨트롤러(1211)는 도 8을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
100: 제1 적층체
200: 제2 적층체
139: 하부 수직 채널
139': 더미 수직 채널
239: 상부 수직 채널
301: 슬릿
DSM1, 250: 제1 셀렉트 라인 분리 구조체
260: 제1 예비 셀렉트 라인 분리 구조체
270: 제2 예비 셀렉트 라인 분리 구조체
DSM2, 310B: 제2 셀렉트 라인 분리 구조체
107: 식각 정지막
271: 예비막
200: 제2 적층체
139: 하부 수직 채널
139': 더미 수직 채널
239: 상부 수직 채널
301: 슬릿
DSM1, 250: 제1 셀렉트 라인 분리 구조체
260: 제1 예비 셀렉트 라인 분리 구조체
270: 제2 예비 셀렉트 라인 분리 구조체
DSM2, 310B: 제2 셀렉트 라인 분리 구조체
107: 식각 정지막
271: 예비막
Claims (29)
- 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체;
상기 제1 게이트 적층체를 관통하는 더미 수직 채널;
상기 더미 수직 채널 양측에서 상기 제1 게이트 적층체를 관통하는 하부 수직 채널들;
상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체;
상기 제2 게이트 적층체를 일부 관통하는 제1 셀렉트 라인 분리 구조체;
상기 제2 게이트 적층체를 관통하여 상기 하부 수직 채널들과 연결되는 상부 수직 채널들; 및
상기 수직방향으로 상기 더미 수직 채널에 중첩되고, 상기 제2 게이트 적층체의 일부를 관통하는 제2 셀렉트 라인 분리 구조체를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체는 상기 제2 셀렉트 라인 분리 구조체 양측에서, 상기 상부 수직 채널들 사이에 배치된 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체는 상기 더미 수직 채널에 비중첩된 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체의 제1 폭과 상기 제2 셀렉트 라인 분리 구조체의 제2 폭이 동일한 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체의 제1 폭은 상기 제2 셀렉트 라인 분리 구조체의 제2 폭 보다 작은 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 제2 셀렉트 라인 분리 구조체의 길이는 상기 제1 셀렉트 라인 분리 구조체의 길이보다 긴 반도체 메모리 장치.
- 제 5 항에 있어서,
상기 제2 셀렉트 라인 분리 구조체는 상기 제2 적층체를 완전히 관통하도록 연장된 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제2 게이트 적층체의 상기 제2 도전막들 중 적어도 하나는 상기 제1 셀렉트 라인 분리 구조체와 상기 제1 적층체 사이로 연장된 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제2 게이트 적층체의 상기 제2 도전막들 중 적어도 하나는 상기 제2 셀렉트 라인 분리 구조체와 상기 더미 수직 채널 사이로 연장된 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 더미 수직 채널 상에 배치된 식각 정지막을 더 포함하는 반도체 메모리 장치.
- 수직방향으로 교대로 적층된 제1 층간 절연막들 및 제1 도전막들을 포함하는 제1 게이트 적층체;
상기 제1 게이트 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들;
상기 더미 수직 채널의 상부에 배치된 식각 정지막;
상기 하부 수직 채널들을 둘러싸고 있는 하부 메모리막;
상기 제1 게이트 적층체 상에 수직방향으로 교대로 적층된 제2 층간 절연막들 및 제2 도전막들을 포함하는 제2 게이트 적층체;
상기 제2 게이트 적층체 상에 배치된 상부 절연막;
상기 상부 절연막 및 제2 게이트 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체; 및
상기 상부 절연막 및 제2 게이트 적층체를 관통하고 상기 식각 정지막에 접하는 제2 셀렉트 라인 분리 구조체를 포함하는 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 하부 메모리막은 상기 하부 수직 채널의 측벽을 따라 형성된 블로킹 절연막, 상기 블로킹 절연막과 상기 하부 수직 채널 사이의 데이터 저장막, 및 상기 데이터 저장막과 상기 하부 수직 채널 사이의 터널 절연막을 포함하는 반도체 메모리 장치.
- 제 12 항에 있어서,
상기 블로킹 절연막과 상기 터널 절연막 사이에 배치되고, 상기 데이터 저장막을 덮는 절연막을 더 포함하는 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 제2 셀렉트 라인 분리 구조체의 제2 폭은 상기 제1 셀렉트 라인 분리 구조체의 제1 폭보다 크고,
상기 제2 셀렉트 라인 분리 구조체의 제2 길이는 상기 제1 셀렉트 라인 분리 구조체의 제1 길이보다 긴 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체의 제1 폭과 상기 제2 셀렉트 라인 분리 구조체의 제2 폭이 동일한 것을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서,
상기 제2 적층체의 상기 제2 도전막들 중 적어도 하나는 상기 제1 셀렉트 라인 분리 구조체와 상기 제1 적층체 사이로 연장된 반도체 메모리 장치.
- 제1 적층체를 형성하는 단계;
상기 제1 적층체를 관통하는 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계;
상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
상기 제2 적층체의 일부를 관통하는 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계; 및
상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계를 포함하고,
상기 제2 셀렉트 라인 분리 구조체는 상기 제1 셀렉트 라인 분리 구조체보다 길게 형성되고,
상기 제1 적층체 및 상기 제2 적층체는 수직방향으로 교대로 적층된 복수의 제1 물질막들및 복수의 제2 물질막들을 포함하는 반도체 메모리 장치의 제조방법.
- 제 17 항에 있어서,
상기 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계는,
상기 제1 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 제1 셀렉트 라인 분리 구조체를 형성하는 동안, 상기 더미 수직 채널에 중첩된 예비 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 제1 적층체 및 상기 제2 적층체를 관통하는 슬릿을 형성하는 단계;
상기 예비 셀렉트 라인 분리 구조체를 제거하여 트렌치를 개구시키는 단계; 및
상기 트렌치를 절연물로 채워서 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
- 제 18 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체를 형성한 후, 상기 제2 셀렉트 라인 분리 구조체를 형성하기 전, 상기 슬릿 및 상기 트렌치를 통해 상기 복수의 제2 물질막들을 복수의 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
- 제 18 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체와 상기 예비 셀렉트 라인 분리 구조체는 상기 상부 수직 채널들을 형성하기 전 형성되는 반도체 메모리 장치의 제조방법.
- 제 17 항에 있어서,
상기 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계는,
상기 제1 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 더미 수직 채널에 중첩되고, 상기 제2 적층체를 관통하는 트렌치를 형성하는 단계;
상기 트렌치 내부에 예비 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 제1 적층체 및 상기 제2 적층체를 관통하는 슬릿을 형성하는 단계;
상기 예비 셀렉트 라인 분리 구조체를 제거하여 트렌치를 개구시키는 단계; 및
상기 트렌치를 절연물로 채워서 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
- 제 21 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체를 형성한 후, 상기 제2 셀렉트 라인 분리 구조체를 형성하기 전, 상기 슬릿 및 상기 트렌치를 통해 상기 복수의 제2 물질막들을 복수의 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
- 제 21 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체와 상기 트렌치는 상기 상부 수직 채널들을 형성한 후 형성되는 반도체 메모리 장치의 제조방법.
- 제 21 항에 있어서,
상기 제2 적층체의 최하층에 상기 더미 채널구조에 중첩된 예비막을 형성하는 단계;
상기 트렌치를 상기 예비막이 노출되도록 형성하는 단계; 및
상기 트렌치를 통해 상기 예비막을 산화시키는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
- 제 17 항에 있어서,
상기 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계는,
상기 제2 적층체의 일부를 식각함으로써, 제1 트렌치를 형성하는 단계;
상기 제1 트렌치를 형성하는 동안, 상기 더미 수직 채널에 중첩된 제2 트렌치를 형성하는 단계;
상기 제1 트렌치 및 상기 제2 트렌치 내부에 제1 예비 셀렉트 라인 분리 구조체 및 제2 예비 셀렉트 라인 분리 구조체를 각각 형성하는 단계;
상기 제1 적층체 및 상기 제2 적층체를 관통하는 슬릿을 형성하는 단계;
제1 예비 셀렉트 라인 분리 구조체 및 제2 예비 셀렉트 라인 분리 구조체를 제거하여 상기 제1 트렌치 및 상기 제2 트렌치를 개구시키는 단계; 및
상기 제1 트렌치 및 상기 제2 트렌치를 절연물로 채워서 상기 제1 셀렉트 라인 분리 구조체 및 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
- 제 25 항에 있어서,
상기 제1 트렌치, 상기 제2 트렌치 및 상기 슬릿을 통해 및 상기 제2 트렌치를 통해 상기 복수의 제2 물질막들을 복수의 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
- 제 17 항에 있어서,
상기 제1 및 제2 셀렉트 라인 분리 구조체들을 형성하는 단계는,
상기 제1 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 제1 셀렉트 라인 분리 구조체를 형성하는 동안, 상기 더미 수직 채널에 중첩된 제1예비 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 제1 예비 셀렉트 라인 분리 구조체를 제거하는 단계;
상기 제1 예비 셀렉트 라인 분리 구조체가 제거된 영역을 통해 상기 제2 적층체의 하부를 식각함으로써 상기 더미 수직 채널을 노출시키는 트렌치를 형성하는 단계;
상기 더미 수직 채널의 일부를 산화시켜서 식각 정지막을 형성하는 단계;
상기 식각 정지막 상에 배치되고, 상기 트렌치 내부에 배치된 제2 예비 셀렉트 라인 분리 구조체를 형성하는 단계;
상기 제1 적층체 및 상기 제2 적층체를 관통하는 슬릿을 형성하는 단계;
상기 제2 예비 셀렉트 라인 분리 구조체를 제거하여 상기 트렌치를 개구시키는 단계; 및
상기 트렌치를 절연물로 채워서 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
- 제 27 항에 있어서,
상기 제1 셀렉트 라인 분리 구조체를 형성한 후, 상기 제2 셀렉트 라인 분리 구조체를 형성하기 전, 상기 슬릿 및 상기 트렌치를 통해 상기 복수의 제2 물질막들을 복수의 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
- 제1 적층체를 형성하는 단계;
상기 제1 적층체를 관통하는 채널 홀들을 형성하는 단계;
상기 채널 홀들의 표면을 따라 하부 메모리막들을 형성하는 단계;
상기 채널 홀들 내부에 더미 수직 채널 및 하부 수직 채널들을 형성하는 단계;
상기 하부 메모리막들 각각의 내부에 절연막을 형성하는 단계;
상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
상기 제2 적층체를 관통하여 하부 수직 채널들과 연결되는 상부 수직 채널들을 형성하는 단계; 및
상기 제2 적층체의 일부를 관통하는 제1 셀렉트 라인 분리 구조체 및 상기 제2 셀렉트 라인 분리 구조체를 형성하는 단계를 포함하고,
상기 하부 메모리막들 각각은 상기 채널 홀 들 중 그에 대응하는 채널 홀의 측벽을 따라연장된 블로킹 절연막, 상기 블로킹 절연막의 측벽을 따라 연장된 데이터 저장막, 및 상기 데이터 저장막의 측벽을 따라 연장된 터널 절연막을 포함하고,
상기 절연막은 상기 블로킹 절연막과 상기 데이터 저장막 사이에 배치되고, 상기 데이터 저장막을 덮는 반도체 메모리 장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220040013A KR20230141010A (ko) | 2022-03-31 | 2022-03-31 | 반도체 메모리 장치 및 그 제조 방법 |
| US17/958,735 US20230320086A1 (en) | 2022-03-31 | 2022-10-03 | Semiconductor memory device and manufacturing method of the semiconductor memory device |
| CN202211465513.0A CN116896896A (zh) | 2022-03-31 | 2022-11-22 | 半导体存储器设备和半导体存储器设备的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220040013A KR20230141010A (ko) | 2022-03-31 | 2022-03-31 | 반도체 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230141010A true KR20230141010A (ko) | 2023-10-10 |
Family
ID=88192924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220040013A KR20230141010A (ko) | 2022-03-31 | 2022-03-31 | 반도체 메모리 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230320086A1 (ko) |
| KR (1) | KR20230141010A (ko) |
| CN (1) | CN116896896A (ko) |
-
2022
- 2022-03-31 KR KR1020220040013A patent/KR20230141010A/ko unknown
- 2022-10-03 US US17/958,735 patent/US20230320086A1/en active Pending
- 2022-11-22 CN CN202211465513.0A patent/CN116896896A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN116896896A (zh) | 2023-10-17 |
| US20230320086A1 (en) | 2023-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102442214B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US10770475B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| KR102424990B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR20190041283A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20180053918A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20170112292A (ko) | 반도체 장치 및 그 제조 방법 | |
| US11056499B2 (en) | Semiconductor memory device | |
| KR102516088B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR102627897B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US11812615B2 (en) | Semiconductor memory device and manufacturing method of the semiconductor memory device | |
| KR102685508B1 (ko) | 반도체 메모리 장치 | |
| KR102634441B1 (ko) | 반도체 장치의 제조방법 | |
| KR102668092B1 (ko) | 반도체 메모리 장치 | |
| KR102629478B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US20230397415A1 (en) | Semiconductor memory device and manufacturing method of the semiconductor memory device | |
| US11637122B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| KR20230141010A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| US20230301096A1 (en) | Semiconductor device and manufacturing method of the semiconductor device | |
| US20230171956A1 (en) | Manufacturing method of a semiconductor memory device | |
| US20240032292A1 (en) | Semiconductor memory device and manufacturing method of semiconductor memory device | |
| US20240074189A1 (en) | Semiconductor memory device and method of manufacturing the semiconductor memory device | |
| US20240074190A1 (en) | Semiconductor device | |
| KR20230160643A (ko) | 반도체 메모리 장치 | |
| KR20230149941A (ko) | 반도체 메모리 장치 | |
| KR20230165073A (ko) | 반도체 메모리 장치 및 그 제조 방법 |