KR20190041283A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 파이프채널 및 상기 파이프채널로부터 제1 방향으로 돌출된 수직채널들을 포함하는 채널패턴; 상기 채널패턴의 상기 파이프채널 상에 배치되고, 상기 수직채널들을 감싸고, 상기 제1 방향을 따라 교대로 적층된 층간 절연막들 및 게이트 전극들; 및 상기 제1 방향으로 서로 이웃한 상기 게이트 전극들 사이에 배치된 식각 정지패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀 트랜지스터들을 포함한다. 메모리 셀 트랜지스터들은 셀렉트 트랜지스터들 사이에 직렬로 연결되어 메모리 스트링을 구성할 수 있다. 반도체 장치의 고집적화를 위해, 3차원 반도체 장치가 제안된 바 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 전극들은 서로 상에 적층되어 3차원 반도체 장치를 형성할 수 있다. 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들은 채널패턴에 의해 서로 직렬로 연결될 수 있다. 채널패턴은 비트 라인과 소스 라인 사이에 연결되어 메모리 스트링의 채널 역할을 할 수 있다. 3차원 반도체 장치를 형성함에 있어서 공정의 난이도를 낮추기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 공정의 3차원 반도체 장치의 제조공정 난이도를 낮출 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 파이프채널 및 상기 파이프채널로부터 제1 방향으로 돌출된 수직채널들을 포함하는 채널패턴; 상기 채널패턴의 상기 파이프채널 상에 배치되고, 상기 수직채널들을 감싸고, 상기 제1 방향을 따라 교대로 적층된 층간 절연막들 및 게이트 전극들; 및 상기 제1 방향으로 서로 이웃한 상기 게이트 전극들 사이에 배치된 식각 정지패턴을 포함할 수 있다. 상기 게이트 전극들은 상기 식각 정지패턴 아래에 배치된 제1 도전패턴과, 상기 식각 정지패턴 상부에 배치된 제2 도전패턴들로 구분될 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 희생막 및 제1 층간 절연막이 적층된 제1 적층체를 형성하는 단계; 상기 제1 적층체 상에 식각 정지패턴을 형성하는 단계; 상기 식각 정지패턴 상에 제2 층간 절연막들 및 제2 희생막들이 교대로 적층된 제2 적층체를 형성하는 단계; 상기 제2 적층체로부터 상기 제1 적층체를 관통하여 상기 제1 적층체의 하부면을 따라 연장되고, 다층 메모리막으로 둘러싸인 채널막을 형성하는 단계; 상기 제2 적층체로부터 상기 제1 적층체를 관통하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 상기 제1 및 제2 희생막들을 도전패턴들로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예는 게이트 전극들 사이에 식각 정지패턴을 배치함으로써, 반도체 장치의 슬릿 깊이 제어를 위한 제조공정 난이도를 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 다양한 영역들을 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 사시도들이다.
도 3은 도 2a 및 도 2b에 도시된 A영역을 확대한 도면이다.
도 4a 및 도 4b는 지지체들과 수직채널들의 레이아웃을 설명하기 위한 평면도이다.
도 5a 및 도 5b는 본 발명의 실시 예들에 따른 반도체 장치의 영역별 구조물을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 7a 내지 도 11f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 다양한 영역들을 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 서로 인접한 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 제1 영역(AR1)은 셀 어레이 영역(CAR) 및 적어도 하나의 콘택 영역(CTR)을 포함할 수 있다. 콘택 영역(CTR)은 셀 어레이 영역(CAR)으로부터 연장될 수 있다. 제2 영역(AR2)은 적어도 하나의 저항 소자 영역(RAR)을 포함할 수 있다.
제1 영역(AR1)은 메모리 셀 트랜지스터들 및 셀렉트 트랜지스터들의 게이트 전극들이 배치되는 영역이다. 게이트 전극들 각각은 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)을 향해 연장될 수 있다. 게이트 전극들에 대응되는 도전 패턴들의 구조는 도 2a 및 도 2b를 참조하여 구체적으로 후술한다.
셀 어레이 영역(CAR)은 채널패턴의 수직채널들이 배치되는 영역이다. 수직채널들 각각은 제1 방향(I)으로 연장될 수 있으며, 수직채널들은 제1 방향(I)에 수직한 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 다양한 레이아웃으로 배열될 수 있다. 수직채널들에 대한 설명은 도 2a 및 도 2b를 참조하여 구체적으로 설명한다.
콘택 영역(CTR)은 셀 어레이 영역(CAR)에서 수직채널들을 감싸는 게이트 전극들의 단부가 배치되는 영역이다. 게이트 전극들의 단부는 계단 구조를 이룰 수 있다. 게이트 전극들로 형성된 계단 구조는 도 5a 및 도 5b를 참조하여 구체적으로 후술한다.
제2 영역(AR2)은 게이트 전극들 미배치 영역이다. 제2 영역(AR2)에 주변 회로들을 구성하는 소자들이 배치될 수 있다. 예를 들어, 제2 영역(AR2)은 저항 소자가 배치되는 저항 소자 영역(RAR)을 포함할 수 있다. 반도체 장치는 원하는 레벨의 바이어스를 생성하기 위해 레지스터를 사용한다. 레지스터는 동작전압을 인가하는 회로 또는 동작전압을 제어하는 회로에 사용된다. 대표적으로 레지스터는 전압 분배를 위해 펌프 제어 회로(Pump regulator circuit)에 사용된다. 도 5a 및 도 5b를 참조하여 레지스트 패턴에 대해 구체적으로 후술한다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 사시도들이다. 특히, 도 2a 및 도 2b는 도 1에 도시된 셀 어레이 영역(CAR)에 형성되는 구조물을 나타내는 사시도들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 채널패턴들(CH), 채널패턴들(CH)을 감싸는 게이트 적층체들(GST1, GST2), 게이트 적층체들(GST1, GST2) 아래에 배치되고 제1 도전형의 도펀트르 포함하는 웰 도프트 구조(WD), 웰 도프트 구조(WD)와 채널패턴들(CH)을 연결하는 웰-채널 콘택구조(WCC), 게이트 적층체들(GST1, GST2) 사이에 배치되어 채널패턴들(CH)에 연결된 소스 콘택라인(SCL)을 포함할 수 있다.
채널패턴들(CH) 각각은 반도체막으로 형성될 수 있다. 예를 들어, 채널패턴들(CH) 각각은 실리콘막으로 형성될 수 있다.
채널패턴들(CH) 각각은 파이프 채널(PCH) 및 파이프 채널(PCH)로부터 제1 방향(I)으로 돌출된 수직채널들(VCH)을 포함할 수 있다. 파이프 채널(PCH)은 제1 수평부(HR1), 제2 수평부(HR2), 및 연결부(LP)를 포함할 수 있다.
제1 수평부(HR1)는 수직채널들(VCH)에 연결될 수 있다. 제1 수평부(HR1)는, 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 확장된 평면에 배치될 수 있다. 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 확장된 평면은 제1 방향(I)에 교차된다. 제1 수평부(HR1)는 게이트 적층체들(GST1, GST2) 각각의 양단보다 측부를 향하여 돌출된 돌출부(PP)를 포함할 수 있다.
연결부(LP)는 제1 수평부(HR1)로부터 제1 방향(I)에 상반된 방향(I')을 따라 연장될 수 있다. 연결부(LP)는 지지체(IP)의 측벽을 따라 연장될 수 있다. 지지체(IP)는 웰 도프트 구조(WD)와 게이트 적층체들(GST1, GST2) 사이의 공간을 지지한다. 지지체(IP)는 웰 도프트 구조(WD)을 관통하도록 연장될 수 있다. 지지체(IP)의 측벽은 웰 도프트 구조(WD) 및 채널패턴들(CH) 각각에 의해 둘러싸이므로, 웰 도프트 구조(WD) 및 채널 패턴들(CH) 각각은 지지체(IP)에 의해 분리되지 않는다.
제2 수평부(HR2)는 연결부(LP)로부터 연장되고, 제1 수평부(HR1)에 나란하다. 제2 수평부(HR2)는 수직채널들(VCH)에 중첩되게 형성된다. 제2 수평부(HR2)는 제1 수평부(HR1)로부터 이격되어 배치된다.
채널패턴들(CH) 각각의 외벽은 다층 메모리패턴(ML)으로 둘러싸일 수 있다. 보다 구체적으로, 다층 메모리패턴(ML)은 채널패턴들(CH)과 게이트 적층체들(GST1, GST2) 사이의 계면들, 채널패턴들(CH)과 지지체(IP) 사이의 계면, 채널패턴들(CH)과 웰 도프트 구조(WD) 사이의 계면을 따라 연장된다. 다층 메모리패턴(ML)을 구성하는 물질막들은 도 3을 참조하여 후술한다.
채널패턴들(CH) 각각은 갭필 절연패턴(FI)의 표면 상에 형성될 수 있다. 즉, 갭필 절연패턴(FI)은 채널패턴(CH)으로 둘러싸인다. 보다 구체적으로, 갭필 절연패턴(FI)은 제1 수평부(HR1), 제2 수평부(HR2), 및 연결부(LP)에 의해 정의되는 수평공간 내부를 채운다. 갭필 절연패턴(FI)은 게이트 적층체들(GST1, GST2) 중 어느 하나를 관통하도록 제1 방향(I)으로 연장될 수 있다. 게이트 적층체들(GST1, GST2) 각각을 관통하는 갭필 절연패턴(FI)의 일부는 수직채널(VCH)에 의해 둘러싸인다. 갭필 절연패턴(FI)은 수직채널(VCH)보다 낮은 높이로 형성될 수 있다. 이 경우, 갭필 절연패턴(FI) 상부에 캡핑패턴(CAP)이 형성될 수 있다. 캡핑패턴(CAP)은 수직채널(VCH)에 의해 둘러싸인다.
캡핑패턴(CAP)은 수직채널(VCH)에 직접 접촉될 수 있다. 캡핑패턴(CAP)은 제2 도전형의 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 제1 도전형과 제2 도전형은 서로 상반된다. 제2 도전형의 도펀트는 n형 일 수 있다. 보다 구체적으로, 캡핑패턴(CAP)은 n형 도프트 실리콘막일 수 있다. 캡핑패턴(CAP)은 드레인 정션으로 이용될 수 있다.
게이트 적층체들(GST1, GST2)은 웰 도프트 구조(WD)과 비트 라인들(미도시) 사이에 배치된다. 도 2a 및 도 2b는 인식의 편의를 위해, 비트 라인들에 대한 도시를 생략하였으나, 비트 라인들은 게이트 적층체들(GST1, GST2) 상부에 배치되어 각각 그에 대응하는 수직채널들(VCH)에 연결될 수 있다. 비트 라인들과 수직채널들(VCH) 사이에 배치되는 연결구조는 다양하게 설계될 수 있다. 도 2a 및 도 2b는 두개의 게이트 적층체들(GST1, GST2)을 예시하고 있으나, 본 발명의 실시 예에 따른 반도체 장치는 슬릿들(SI)에 의해 분리된 다수의 게이트 적층체들을 포함할 수 있다. 도 2a 및 도 2b는 인식의 편의를 위해, 슬릿들(SI) 중 하나의 슬릿 내부에 배치된 측벽 절연막(SWI) 및 소스콘택라인(SCL)의 도식을 생략하였다.
게이트 적층체들(GST1, GST2)은 채널패턴들(CH)의 파이프 채널들(PCH) 상에 각각 배치된다. 게이트 적층체들(GST1, GST2) 각각은 제1 방향(I)을 따라 교대로 적층된 층간 절연막들(ILD1, ILD2) 및 게이트 전극들(CP1, CP2)과, 적어도 하나의 식각 정지패턴(ES)을 포함할 수 있다.
식각 정지패턴(ES)은 제1 방향(I)으로 서로 이웃한 게이트 전극들 사이에 배치될 수 있다. 예를 들어, 게이트 전극들(CP1, CP2)은 식각 정지패턴(ES) 아래에 배치된 제1 도전패턴(CP1) 및 식각 정지패턴(ES) 위에서 제1 방향(I)으로 서로 이격되어 적층된 제2 도전패턴들(CP2)로 구분될 수 있다. 식각 정지패턴(ES)은 제1 방향(I)으로 서로 이웃한 제1 도전패턴(CP1) 및 제2 도전패턴(CP2) 사이에 배치된다.
제1 도전패턴(CP1)은 게이트 전극들(CP1, CP2) 중 파이프 채널(PCH)에 가장 가깝게 배치된 패턴으로서, 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 제2 도전패턴들(CP2)은 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 위에 배치된다. 워드 라인들(WL)은 드레인 셀렉트 라인(DSL)과 식각 정지막(ES) 사이에 배치될 수 있다. 식각 정지패턴(ES)은 소스 셀렉트 라인(SSL)과 워드 라인들(WL) 사이에 배치될 수 있다. 제2 도전패턴들(CP2) 중 최상층으로부터 적어도 하나는 드레인 분리 절연막(DS)에 의해 관통될 수 있다. 드레인 분리 절연막(DS)은 제3 방향(Ⅲ)을 따라 연장된다. 드레인 셀렉트 라인(DSL)은 드레인 분리 절연막(DS)과 슬릿(SI) 사이에 정의될 수 있다. 드레인 분리 절연막(DS)은 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 관통하지 않은 깊이로 형성될 수 있다. 이러한 구조에 따르면, 드레인 셀렉트 라인(DSL)에 의해 제어되는 수직채널들(VCH)의 개수는 각 워드 라인(WL) 또는 각 소스 셀렉트 라인(SSL)에 의해 제어되는 수직채널들(VCH)의 개수보다 적을 수 있다. 보다 구체적으로, 게이트 적층체들(GST1, GST2) 각각을 관통하는 수직채널들(VCH)은 드레인 분리 절연막(DS)을 사이에 두고 배치된 제1 그룹과 제2 그룹으로 구분될 수 있다. 제1 그룹과 제2 그룹은 서로 동일한 워드 라인들(WL) 및 소스 셀렉트 라인들(SSL)에 의해 제어될 수 있다. 제1 그룹과 제2 그룹은 서로 다른 드레인 셀렉트 라인들(DSL)에 의해 제어될 수 있다.
층간 절연막들(ILD1, ILD2)은 산화막 등의 절연물로 형성될 수 있다. 층간 절연막들(ILD1, ILD2)은 제1 및 제2 층간 절연막들로 구분될 수 있다. 제1 층간 절연막(ILD1)은 제1 방향(I)으로 서로 이웃한 제1 도전패턴(CP1)과 식각 정지패턴(ES) 사이에 배치되고, 제2 층간 절연막들(ILD2)은 식각 정지패턴(ES) 상에 배치된다. 제2 층간 절연막들(ILD2)은 제1 방향(I)으로 서로 이격되어 적층된 제2 도전패턴들(CP2) 각각의 상부 및 하부에 배치된다. 상술한 구조에 따르면, 제2 도전패턴들(CP2) 및 제2 층간 절연막들(ILD2)은 제1 방향(I)으로 한층씩 교대로 적층된다.
제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)은 동일한 도전물로 형성된다. 식각 정지패턴(ES)은 게이트 전극들인 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2)과 다른 도전물로 형성될 수 있다. 식각 정지패턴(ES)은 슬릿(SI) 형성 공정을 고려하여 식각 정지막 역할을 할 수 있는 물질막으로 형성될 수 있다. 식각 정지패턴(ES)은 층간 절연막들(ILD1, ILD2)과 다른 식각률을 갖는 물질로 형성될 수 있다. 공정의 간소화를 위해, 식각 정지패턴(ES)은 레지스트 패턴으로 이용가능한 도전막으로 형성될 수 있다. 레지스트 패턴은 저항소자영역에 배치되는 도전패턴이다. 레지스트 패턴은 도 4a 및 도 4b를 참조하여 구체적으로 후술한다.
상술한 바를 고려하여, 식각 정지패턴(ES)은 레지스트 패턴으로 이용가능하고, 식각 정지막 역할을 할 수 있는 도전물 중 선택될 수 있다. 예를 들어, 식각 정지패턴(ES)은 폴리 실리콘막으로 형성될 수 있다. 폴리 실리콘막은 도펀트를 포함할 수 있다. 예를 들어, 폴리 실리콘막은 n형 도펀트를 포함할 수 있다.
식각 정지패턴(ES)은 슬릿(SI)을 형성하기 위한 식각 공정 시, 식각 정지막 역할을 할 수 있도록 충분히 두껍게 형성된다. 보다 구체적으로, 식각 정지패턴(ES)은 제1 도전패턴(CP1) 및 제2 도전패턴들(CP2) 각각보다 제1 방향(I)으로 두껍게 형성될 수 있다.
제1 및 제2 도전패턴들(CP1 및 CP2)은 저항이 낮은 도전물로 형성된다. 보다 구체적으로, 제1 및 제2 도전패턴들(CP1 및 CP2)은 저항이 낮은 금속막을 포함할 수 있다. 예를 들어, 제1 및 제2 도전패턴들(CP1 및 CP2)은 텅스텐으로 형성될 수 있다.
게이트 적층체들(GST1, GST2)은 슬릿들(SI)에 의해 서로 분리된다. 예를 들어, 각 슬릿(SI)은 제2 방향(Ⅱ)으로 서로 이웃한 제1 게이트 적층체(GST1)와 제2 게이트 적층체(GST2) 사이에 배치되어 이들을 서로 분리할 수 있다.
제조공정의 특성 상, 슬릿(SI)에 인접한 식각 정지패턴(ES)의 측벽에 산화영역(OX)이 잔류할 수 있다.
식각 정지패턴(ES)은 셀 어레이 영역에서 다양한 형태로 배치될 수 있다.
예를 들어, 도 2a를 참조하면, 식각 정지패턴(ES)은 분리 절연막(ISO)에 의해 제1 패턴(P1) 및 제2 패턴(P2)으로 분리될 수 있다. 제1 패턴(P1) 및 제2 패턴(P2)은 수직채널들(VCH)을 감싸지 않고, 게이트 전극들(CP1, CP2) 각각의 양단에 중첩되도록 배치된다. 분리 절연막(ISO)은 식각 정지패턴(ES)과 동일층에 배치된다. 즉, 분리 절연막(ISO)은 제1 방향(I)으로 서로 이웃한 제1 도전패턴(CP1) 및 제2 도전패턴(CP2) 사이에 배치된다. 분리 절연막(ISO)은 제1 패턴(P1)과 제2 패턴(P2) 사이에서 수직채널들(VCH)을 감싸도록 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 연장될 수 있다. 상술한 구조에 따르면, 제1 패턴(P1) 및 제2 패턴(P2)은 분리 절연막(ISO)을 사이에 두고 마주한다.
층간 절연막들(ILD1, ILD2) 및 게이트 전극들(CP1, CP2)은 분리 절연막(ISO)보다 슬릿(SI)을 향하여 더 돌출된다. 도 2a에 도시된 바와 같이, 식각 정지패턴(ES)이 게이트 전극들(CP1 및 CP2)의 일부 영역에만 중첩되는 경우, 식각 정지패턴(ES)으로 인한 기생캡을 줄일 수 있다. 기생캡이 감소되면, 반도체 장치의 독출 동작 속도 및 프로그램 동작 속도를 향상시킬 수 있다.
도 2b를 참조하면, 식각 정지패턴(ES)은 수직채널들(VCH)을 감싸도록 게이트 전극들(CP1 및 CP2) 및 층간 절연막들(ILD1, ILD2)에 나란하게 연장될 수 있다.
도 2a 및 도 2b를 참조하면, 웰 도프트 구조(WD)는 게이트 적층체들(GST1, GST2) 아래에 배치되고, 게이트 적층체들(GST1, GST2)로부터 이격되어 배치될 수 있다. 웰 도프트 구조(WD)는 게이트 적층체들(GST1, GST2)에 중첩되도록 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)으로 연장될 수 있다. 게이트 적층체들(GST1, GST2) 각각과 웰 도프트 구조(WD) 사이에 파이프 채널(PCH)이 배치된다.
웰 도프트 구조(WD)는 제1 도전형의 도펀트를 포함하는 적어도 하나의 도프트 실리콘막으로 형성될 수 있다. 웰 도프트 구조(WD)가 웰(well) 바디로 이용될 수 있도록, 제1 도전형의 도펀트는 p형 도펀트일 수 있다. 제1 도전형의 도펀트 농도는 웰 도프트 구조(WD) 내부에서 게이트 적층체들(GST1, GST2)에 가까워질수록 낮아진다. 예를 들어, 웰 도프트 구조(WD)은 제1 도전형의 도펀트를 제1 농도로 포함하는 제1 도프트 실리콘막(D1A) 및 제1 도전형의 도펀트를 제1 농도보다 낮은 제2 농도로 포함하는 제2 도프트 실리콘막(D1B)의 적층구조로 형성될 수 있다. 제1 도전형의 도펀트의 농도는 제2 도프트 실리콘막(D1B) 내부에서 게이트 적층체들(GST1, GST2)에 가까워질수록 점진적으로 감소할 수 있다.
웰 도프트 구조(WD)는 웰-채널 콘택구조(WCC)에 의해 채널패턴(CH)의 제2 수평부(HR2)에 연결되고, 소스 콘택라인(SCL)은 채널패턴(CH)의 제1 수평부(HR1)에 연결된다.
상술한 구조에 따르면, 반도체 장치의 동작에 따라 서로 다른 전류 이동 경로가 제공될 수 있다.
예를 들어, 반도체 장치의 독출동작 동안, 비트라인(미도시)에 접속된 캡핑패턴(CAP)과 소스 컨택라인(SCL) 사이의 채널패턴(CH) 내부에 제1 전류 이동 경로가 형성될 수 있다. 독출 동작시, 소정의 레벨로 프리차지된 비트 라인이 캡핑패턴(CAP)을 경유하여 채널패턴(CH)에 연결될 수 있다. 또한, 독출 동작시, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 턴-온 전압이 인가될 수 있다. 독출 동작시 워드 라인들(WL)에 인가되는 전압 레벨이 그들에 연결된 메모리 셀 트랜지스터들의 문턱 전압들보다 높다면, 캡핑패턴(CAP)과 소스 컨택라인(SCL) 사이의 채널패턴(CH) 내에 제1 전류 이동 경로를 따라 채널이 형성될 수 있고, 비트 라인의 프리차지 레벨이 소스 컨택라인(SCL)에 전기적으로 연결된 접지를 통해 디스차지될 수 있다.
반도체 장치의 소거 동작 동안, 비트라인(미도시)에 접속된 캡핑패턴(CAP)과 웰 도프트 구조(WD) 사이의 채널패턴(CH) 내부에 제2 전류 이동 경로가 형성될 수 있다. 소거 동작 시, 웰 구조(WD)에 소거 전압이 인가될 수 있다. 웰 구조(WD)에 인가된 소거 전압에 의해 채널패턴(CH) 내부에 제2 전류 이동 경로를 따라 홀들이 주입될 수 있다.
이하, 채널패턴(CH)에 연결된 소스 콘택라인(SCL)과 웰-채널 콘택구조(WCC) 각각에 대해 보다 구체적으로 설명한다.
제1 수평부(HR1)의 돌출부(PP)와, 돌출부(PP)를 덮도록 연장된 다층 메모리 패턴(ML)의 단부 상에 측벽 절연막(SWI)이 배치될 수 있다. 측벽 절연막(SWI)은 게이트 적층체들(GST1, GST2) 각각의 측벽을 덮도록 제1 방향(I)을 따라 연장된다.
소스 콘택라인(SCL)은 측벽 절연막(SWI) 상에서 슬릿(SI) 내부를 채우도록 형성될 수 있다. 소스 콘택라인(SCL)은 웰 도프트 구조(WD)를 향하여 측벽 절연막(SWI)보다 돌출되도록 연장되고, 제1 수평부(HR1)의 측벽에 접촉될 수 있다. 소스 콘택라인(SCL)은 제1 수평부(HR1)와 제2 수평부(HR2) 사이에 배치된 갭필 절연패턴(FI) 내부까지 연장될 수 있다. 특히, 소스 콘택라인(SCL)은 제1 수평부(HR1)의 돌출부(PP) 측벽에 접촉된다.
소스 콘택라인(SCL)은 슬릿(SI)의 연장방향인 제3 방향(Ⅲ)을 따라 연장될 수 있다. 소스 콘택라인(SCL)은 도프트 실리콘막(SS), 금속 실리사이드막(SC), 및 금속막(MS)을 더 포함할 수 있다. 도프트 실리콘막(SS)은 제2 도전형의 도펀트를 포함할 수 있다. 제2 도전형의 도펀트는 n형 도펀트일 수 있다. 금속 실리사이드막(SC)은 도프트 실리콘막(SS) 상에 배치되고, 금속막(MS)은 금속 실리사이드막(SC) 상이 배치된다. 금속 실리사이드막(SC) 및 금속막(MS)은 도프트 실리콘막(SS)에 비해 낮은 저항을 가지며, 소스 컨택라인(SCL)의 저항을 낮출 수 있다. 금속 실리사이드막(SC)은 텅스텐 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 금속막(MS)은 텅스텐 등을 포함할 수 있다. 소스 컨택라인(SCL)은 베리어 메탈막(BM)을 더 포함할 수 있다. 베리어 메탈막(BM)은 금속막(MS)과 측벽 절연막(SWI) 사이의 계면과 금속 실리사이드막(SC)과 금속막(MS)사이의 계면을 따라 연장된다. 베리어 메탈막(BM)은 금속의 확산을 방지할 수 있으며, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
소스 콘택라인(SCL)의 도프트 실리콘막(SS)은 돌출부(PP)에 접촉된다. 도프트 실리콘막(SS) 내부의 제2 도전형 도펀트는 돌출부(PP) 및 돌출부(PP)에 인접한 제1 수평부(HR1) 내부로 확산되어 채널패턴(CH) 내부에 소스 정션(JN)을 정의할 수 있다. 소스 정션(JN)과 소스 셀렉트 라인(SSL) 사이에 배치된 다층 메모리패턴(ML)은 게이트 절연막 역할을 할 수 있다.
웰-채널 콘택구조(WCC)는 소스 콘택라인(SCL) 아래의 갭필 절연패턴(FI) 및 제2 수평부(HR2)를 관통하여 웰 도프트 구조(WD)에 접촉된다. 웰-채널 콘택구조(WCC)는 제2 수평부(HR2)의 측벽에 접촉되고, 소스 콘택라인(SCL)에 중첩된다. 웰-채널 콘택구조(WCC)는 소스 콘택라인(SCL)에 나란하게 제3 방향(Ⅲ)을 따라 연장될 수 있다. 웰-채널 콘택구조(WCC)는 실리콘막으로 형성될 수 있다. 웰-채널 콘택구조(WCC) 내부에 웰 도프트 구조(WD)로부터 확산된 제1 도전형의 도펀트가 분포될 수 있다.
소스 콘택라인(SCL)과 웰-채널 콘택구조(WCC) 사이에 웰-소스간 절연막(WSI)이 더 배치될 수 있다. 웰-소스간 절연막(WSI)은 소스 컨택라인(SCL)과 웰 -채널 콘택구조(WCC)를 서로 구조적으로 분리시킬 수 있다. 이에 따라, 프로그램 동작 및 독출 동작 시 전류의 흐름을 소스 컨택라인들(SCL)을 향하도록 제어할 수 있고, 소거 동작 시 채널패턴(CH)을 향하여 웰 도프트 구조(WD)를 통해 홀들을 공급할 수 있다. 이를 통해 본 발명의 실시 예는 반도체 장치의 동작 특성을 향상시킬 수 있다. 웰-소스간 절연막(WSI)은 산화막으로 형성될 수 있다. 예를 들어, 웰-소스간 절연막(WSI)은 웰-채널 콘택구조(WCC)의 일부를 산화시켜 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 제2 블로킹 절연막(BI2)을 더 포함할 수 있다. 제2 블로킹 절연막(BI2)은 층간 절연막들(ILD1, ILD2) 및 게이트 전극들(CP1, CP2) 사이의 계면들, 층간 절연막들(ILD1, ILD2)과 측벽 절연막(SWI) 사이의 계면들, 제1 도전패턴(CP1)과 다층 메모리패턴(ML) 사이의 계면, 수직채널들(VCH)과 게이트 전극들(CP1, CP2) 사이의 계면들 및 식각 정지패턴(ES)과 측벽 절연막(SW1) 사이의 계면을 따라 연장될 수 있다. 제2 블로킹 절연막(BI2)은 소스콘택라인(SCL) 및 측벽 절연막(SWI)을 향하는 게이트 전극들(CP1 및 CP2)의 측벽들을 개구하는 형태로 형성될 수 있다.
제2 수평부(HR2)와 웰 도프트 구조(WD) 사이에 보호막(PA)이 잔류할 수 있다. 보호막(PA)은 산화막일 수 있다.
도 2a 및 도 2b를 참조하여 설명한 본 발명의 식각 정지패턴(ES)은 제조공정의 특성상 게이트 전극들(CP1, CP2) 사이에 잔류된다. 이러한 식각 정지패턴(ES)의 배치위치를 이용하여 본 발명은 슬릿(SI)의 형성 깊이를 정밀하게 제어할 수 있다.
도 2a 및 도 2b에서 상술한 본 발명의 실시 예에 따르면, 소스 셀렉트 라인(SSL)과 수직채널(VCH)의 교차부에 소스 셀렉트 트랜지스터가 정의되고, 워드 라인들(WL)과 수직채널(VCH)의 교차부에 메모리 셀 트랜지스터들이 정의되고, 드레인 셀렉트 라인(DSL)과 수직채널(VCH)의 교차부에 드레인 셀렉트 트랜지스터가 정의된다. 소스 셀렉트 트랜지스터, 메모리 셀 트랜지스터들 및 드레인 셀렉트 트랜지스터는 수직채널(VCH)에 의해 직렬로 연결되어 3차원 구조의 메모리 스트링을 형성할 수 있다.
도 2a 및 도 2b에서 상술한 본 발명의 실시 예에 따르면, 채널패턴(CH)과 소스 콘택라인(SCL) 사이의 계면을 굴곡없이 형성할 수 있고, 채널패턴(CH)과 웰-채널 콘택구조(WCC) 사이의 계면을 굴곡없이 형성할 수 있다. 이로써, 굴곡에 의해 유발되는 채널 전류 감소 현상을 개선할 수 있다.
도 3은 도 2a 및 도 2b에 도시된 A영역을 확대한 도면이다.
도 3을 참조하면, 다층 메모리 패턴(ML)은 채널패턴(CH)의 외벽 상에 적층된 터널 절연막(TI), 데이터 저장막(DL), 및 제1 블로킹 절연막(BI1)을 포함할 수 있다.
터널 절연막(TI)은 전하 터널링이 가능한 절연막으로 형성될 수 있다. 예를 들어, 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다.
데이터 저장막(DL)은 도 2a 및 도 2b에 도시된 워드 라인들(WL)과 수직채널(VCH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 다양한 방식으로 데이터를 저장할 수 있으며, 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다.
제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다.
제2 도전패턴(CP2)을 포함하는 게이트 전극들 각각의 표면을 따라 연장된 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1)보다 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(BI2)은 알루미늄 산화막으로 형성될 수 있다. 도면에 도시되진 않았으나, 게이트 전극들 각각과 제2 블로킹 절연막(BI2) 사이의 계면에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
캡핑패턴(CAP) 및 갭필 절연패턴(FI)은 채널패턴(CH)에 의해 둘러싸인다.
도 4a 및 도 4b는 지지체들과 수직채널들의 레이아웃을 설명하기 위한 평면도이다. 도 4a의 평면도는 도 2a 또는 도 2b에 도시된 반도체 장치의 평면도이다. 도 4b는 지지체들과 수직채널들의 레이아웃을 변형한 예이다.
도 4a 및 도 4b를 참조하면, 수직채널들(VCH) 각각은 다층 메모리 패턴(ML)에 의해 둘러싸이고, 캡핑패턴(CAP)을 감싸도록 형성될 수 있다.
게이트 적층체들(GST1, GST2) 각각을 관통하는 수직채널들(VCH)은 드레인 분리 절연막(DS)을 사이에 두고 배치된 제1 그룹(GR1)과 제2 그룹(GR2)으로 구분될 수 있다. 메모리 스트링의 배치밀도 향상을 위해, 제1 그룹(GR1)의 수직채널들(VCH)과 제2 그룹(GR2)의 수직채널들(VCH)은 지그재그로 배치할 수 있다.
게이트 적층체들(GST1, GST2)은 소스 콘택라인(SCL)을 사이에 두고 제2 방향(Ⅱ)으로 서로 이웃하게 배치되고, 측벽 절연막(SWI)에 의해 소스 콘택라인(SCL)과 절연될 수 있다. 제2 블로킹 절연막(BI2)은 게이트 적층체들(GST1, GST2) 각각과 측벽 절연막(SWI) 사이에 잔류될 수 있다.
지지체들(IP)은 도 2a 및 도 2b에서 상술한 바와 같이, 게이트 적층체들(GST1, GST2) 아래에 배치된다. 지지체들(IP)은 도 4a에 도시된 바와 같이, 수직채널들(VCH)에 중첩되지 않도록 수직채널들(VCH) 사이에 배치될 수 있다. 또는 지지체들(IP)은 도 4b에 도시된 바와 같이 수직채널들(VCH) 각각의 일부에 한하여 중첩될 수 있다.
도 4a 및 도 4b를 참조하면, 지지체들(IP)은 서로 이웃한 수직채널들(VCH) 사이에 배치될 수 있다. 지지체들(IP)은 지그재그로 배열될 수 있다. 지지체들(IP)의 레이아웃은 도 4a 및 도 4b에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다.
도 4a를 참조하면, 수직채널들(VCH) 각각은 그에 대응하는 비트 라인(BL)에 연결될 수 있다. 비트 라인(BL)의 레이아웃은 도 4a에 도시된 예로 한정되지 않고 다양하게 변경될 수 있다. 비트 라인(BL)은 캡핑패턴(CAP)에 연결되도록 캡핑패턴(CAP) 상부에 배치될 수 있다. 하나의 비트 라인(BL)은 제1 그룹(GR1)의 수직채널들(VCH) 중 하나와 제2 그룹(GR)의 수직채널들(VCH) 중 하나에 공통으로 연결될 수 있다.
수직채널들(VCH) 각각은 비트 라인(BL)에 교차되는 방향을 따라 일렬로 배열되어 채널열을 정의할 수 있다. 게이트 적층체들(GST1, GST2) 각각을 관통하는 제1 그룹(GR1)의 수직채널들(VCH)에 의해 정의되는 채널열의 개수와 제2 그룹(GR2)의 수직채널들(VCH)에 의해 정의되는 채널열의 개수는 다양하게 설계될 수 있다. 예를 들어, 도 4a에 도시된 바와 같이 제1 그룹(GR1)의 수직채널들(VCH)에 의해 정의되는 채널열은 제1 및 제2 열로 구성될 수 있으며, 제2 그룹(GR2)의 수직채널들(VCH)에 의해 정의되는 채널열은 제1 및 제2 열로 구성될 수 있다.
도 4b를 참조하면, 제1 그룹(GR1)의 수직채널들(VCH)에 의해 정의되는 채널열은 제1 내지 제4 열로 구성될 수 있으며, 제2 그룹(GR2)의 수직채널들(VCH)에 의해 정의되는 채널열은 제1 내지 제4 열로 구성될 수 있다. 이외에도, 제1 그룹(GR1)의 수직채널들(VCH)에 의해 정의되는 채널열과 제2 그룹(GR2)의 수직채널들(VCH)에 의해 정의되는 채널열 각각은 4열 이상의 다수의 열로 구성될 수 있다.
도 4b는 인식의 편의를 위해 비트 라인의 레이아웃을 나타내지 않으나, 비트 라인은 도 4a에서 상술한 바와 같이 캡핑패턴(CAP)에 연결되도록 배치될 수 있다. 이 때, 비트 라인과 캡핑패턴(CAP) 사이에 비트 라인 콘택구조(미도시)가 더 배치될 수 있다.
드레인 분리 절연막(DS)은 더미 플러그들(DP)에 중첩될 수 있다. 더미 플러그들(DP)은 드레인 분리 절연막(DS)의 연장방향을 따라 일렬로 배열될 수 있다. 더미 플러그들(DP)은 수직채널들(VCH)을 형성하는 공정을 이용하여 형성될 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예들에 따른 반도체 장치의 영역별 구조물을 설명하기 위한 단면도들이다. 도 5a 및 도 5b는 도 1에 도시된 영역들을 제3 방향(Ⅲ)을 따라 절취하여 나타낸 단면도들이다. 도식의 편의를 위해, 도 5a 및 도 5b는 영역별 구조물 일부만을 도시하였다. 도 5a에 도시된 셀 어레이 영역(CAR)의 구조물은 도 2a에 도시된 셀 어레이 영역의 구조물에 대응되고, 도 5b에 도시된 셀 어레이 영역(CAR)의 구조물은 도 2b에 도시된 셀 어레이 영역의 구조물에 대응된다.
도 5a 및 도 5b를 참조하면, 셀 어레이 영역(CAR)의 웰 도프트 구조(WD), 파이프 채널(PCH), 다층 메모리패턴(ML) 및 보호막(PA)은 콘택영역(CTR)을 향해 연장된다. 웰 도프트 구조(WD), 파이프 채널(PCH), 다층 메모리패턴(ML) 및 보호막(PA)과 동일층의 저항소자영역(RAR)에 하부 절연막(LIL)이 배치된다. 하부 절연막(LIL)에 의해 웰 도프트 구조(WD) 및 파이프 채널(PCH)이 저항소자영역(RAR)으로부터 분리될 수 있다. 도면에 도시하진 않았으나, 웰 도프트 구조(WD) 및 하부 절연막(LIL)은 주변회로를 구성하는 구동 트랜지스터들을 포함하는 기판(미도시) 상에 형성될 수 있다.
셀 어레이 영역(CAR)의 게이트 전극들(CP1, CP2) 및 층간 절연막들(ILD1, ILD2)은 콘택영역(CTR)으로 연장될 수 있다. 게이트 전극들(CP1, CP2)은 콘택영역(CTR)에서 계단구조를 이루며 적층된다.
콘택영역(CTR)에서 계단구조를 통해 노출된 게이트 전극들(CP1, CP2)은 평탄화 절연막(UIL)으로 덮일 수 있다. 평탄화 절연막(UIL)은 콘택영역(CTR)에 배치된 게이트 콘택 플러그들(GCT)에 의해 관통될 수 있다. 게이트 콘택 플러그들(GCT)은 게이트 전극들(CP1, CP2)에 접촉되고, 적어도 하나의 층간 절연막(ILD1 또는 ILD2)과 평탄화 절연막(UIL)을 관통하도록 제1 방향(I)을 따라 연장될 수 있다.
저항소자영역(RAR)에 배치된 레지스트 패턴(RS)은 분리 절연막(ISO) 및 식각 정지패턴(ES)과 동일층에 배치된다. 공정의 간소화를 위해, 레지스트 패턴(RS)과 식각 정지패턴(ES)은 제1 도전막을 패터닝하여 형성할 수 있다. 제1 도전막은 폴리 실리콘막일 수 있다. 레지스트 패턴(RS)은 식각 정지패턴(ES)과 동일한 두께로 형성될 수 있다. 그 결과, 레지스트 패턴(RS)은 게이트 전극들(CP1, CP2) 각각 보다 제1 방향(I)으로 두껍게 형성될 수 있다.
저항소자영역(RAR)에 더미 적층체(DMST)가 잔류될 수 있다. 더미 적층체(DMST)는 레지스트 패턴(RS)에 중첩된다. 더미 적층체(DMST)는 층간 절연막들(ILD1, ILD2)과 동일층에 배치된 더미 절연막들(DILD1, DILD2) 및 게이트 전극들(CP1, CP2)과 동일층에 배치된 희생 절연막들(SC1, SC2)을 포함할 수 있다.
더미 절연막들(DILD1, DILD2) 및 층간 절연막들(ILD1, ILD2)은 서로 동일한 물질로 형성된다.
희생 절연막들(SC1, SC2)은 반도체 장치를 제조하는 과정에서 잔류하는 물질막들로서 질화막일 수 있다. 희생 절연막들(SC1, SC2)은 제1 희생 절연막(SC1)과 제2 희생 절연막들(SC2)로 구분될 수 있다. 제1 희생 절연막(SC1)은 레지스트 패턴(RS) 하부에 배치되고, 제1 도전 패턴(CP1)과 동일층에 배치된다. 제2 희생 절연막들(SC2)은 레지스트 패턴(RS) 상부에 배치되고 제2 도전패턴들(CP2)과 동일층들에 배치된다.
레지스트 패턴(RS), 더미 적층체(DMST)는 저항소자영역(RAR)에서 하부 절연막(LIL) 상에 배치될 수 있다. 상술한 구조에 따르면, 레지스트 패턴(RS)은 제1 방향(I)으로 이웃한 제1 희생 절연막(SC1)과 제2 희생 절연막(SC2) 사이에 배치된다. 레지스트 패턴(RS)은 제1 희생 절연막(SC1)과 제2 희생 절연막들(SC2) 각각보다 두껍게 잔류될 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 제조방법은 ST1 단계 내지 ST23 단계를 포함할 수 있다. ST1 단계를 실시하기 전, 반도체 장치를 구동하기 위한 구동회로를 구성하는 구동 트랜지스터들을 기판 상에 형성할 수 있다. 이 경우, ST1 단계는 구동 트랜지스터들을 포함하는 기판 상에서 실시될 수 있다. ST23 단계 이후, 게이트 콘택 플러그들을 포함하는 콘택 플러그들을 형성하고, 비트 라인들을 포함하는 신호배선들을 형성할 수 있다.
ST1 단계는 웰 도프트 구조, 희생구조 및 하부 절연막을 포함하는 하부구조를 형성하는 단계이다. 웰 도프트 구조 및 희생구조는 도 1에 도시된 제1 영역(AR1)에 배치되고, 하부 절연막은 웰 도프트 구조 및 희생구조와 동일층에서 도 1에 도시된 제2 영역(AR2)에 배치된다.
ST3 단계는 제1 적층체를 형성하는 단계이다. 제1 적층체는 도 1에 도시된 제1 영역(AR1) 및 제2 영역(AR2) 전반에 형성된다.
ST5 단계는 제1 도전막을 형성하는 단계이다. 제1 도전막은 도 1에 도시된 제1 영역(AR1) 및 제2 영역(AR2) 전반에 형성된다.
ST7 단계는 제1 도전막을 도 1에 도시된 제1 영역(AR1)에 배치된 식각 정지패턴과 도 1에 도시된 제2 영역(AR2)에 배치된 레지스트 패턴으로 분리하는 단계이다.
ST9 단계는 제2 적층체를 형성하는 단계이다. 제2 적층체는 도 1에 도시된 제1 영역(AR1) 및 제2 영역(AR2) 전반에 형성된다.
ST11 단계는 드레인 분리 절연막을 형성하는 단계이다. 드레인 분리 절연막은 도 1에 도시된 제1 영역(AR1) 상에 배치된 제2 적층체의 일부를 관통하도록 형성될 수 있다.
ST13 단계는 제1 적층체 및 제2 적층체 각각을 셀 적층체와 더미 적층체로 분리하는 단계이다. 셀 적층체는 도 1에 도시된 제1 영역(AR1)에 잔류되고, 더미 적층체는 도 1에 도시된 제2 영역(AR2)에 잔류된다. 셀 적층체는 도 1에 도시된 셀 어레이 영역(CAR)으로부터 콘택영역(CTR)으로 연장되고, 콘택영역(CTR)에서 계단구조로 패터닝될 수 있다.
ST15 단계는 다층 메모리막으로 둘러싸인 채널막을 셀 적층체 내부에 형성하는 단계이다.
ST17 단계는 셀 적층체를 관통하는 슬릿을 형성하는 단계이다. 슬릿은 도 1에 도시된 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장될 수 있다.
ST19 단계는 셀 적층체의 제1 및 제2 희생막들을 도전 패턴들로 대체하는 단계이다. 이 때, 더미 적층체의 제1 및 제2 희생막들은 도전 패턴들로 대체되지 않고 잔류된다.
ST21 단계는 웰 도프트 구조와 채널막을 연결하는 웰-채널 콘택구조를 형성하는 단계이다.
ST23 단계는 채널막에 연결된 소스 콘택라인을 형성하는 단계이다.
이하, 도 7a 내지 도 11f를 참조하여, 본 발명의 실시 예들에 따른 반도체 장치의 제조방법을 보다 구체적으로 설명한다. 도 7a 내지 도 11f에 도시된 셀 어레이 영역(CAR), 저항 소자 영역(RAR) 및 콘택 영역(CTR)은 도 1에서 상술한 바와 동일하므로, 이하 각 영역들에 대한 설명은 생략한다.
도 7a 내지 도 11f는 도 2a 및 도 5a에 도시된 반도체 장치의 제조방법에 대한 일 실시 예이다.
도 7a 내지 도 7g는 도 6에 도시된 ST1 단계로부터 ST13단계를 설명하기 위한 단면도들이다.
도 7a을 참조하면, ST1 단계는 제1 반도체막(101) 및 제2 반도체막(103)을 순차로 적층하는 단계, 제2 반도체막(103) 상에 보호막(107)을 형성하는 단계, 보호막(107) 상에 제1 파이프 희생막(109)을 형성하는 단계, 제1 파이프 희생막(109)으로부터 제2 반도체막(103)을 관통하는 지지체(111)를 형성하는 단계, 저항소자영역(RAR)에서 제1 파이프 희생막(109), 제2 반도체막(103), 보호막(107) 및 제1 반도체막(101)을 제거하는 단계, 및 하부 절연막(113)을 형성하는 단계를 포함할 수 있다.
제1 반도체막(101)은 제1 도전형의 도펀트를 포함하는 도프트 실리콘막을 증착하여 형성될 수 있다. 제2 반도체막(103)을 형성하는 단계는 언도프트 실리콘막을 형성하는 단계 및 제1 반도체막(101) 내부의 제1 도전형의 도펀트가 언도프트 실리콘막 내부로 확산될 수 있도록 열처리 공정을 실시하는 단계를 포함할 수 있다. 이에 따라, 제1 및 제2 반도체막들(101 및 103) 각각은 제1 도전형의 도펀트를 포함할 수 있다. 제1 도전형의 도펀트는 제1 반도체막(101) 내부에서보다 제2 반도체막(103) 내부에서 더 낮은 농도로 분포되며, 제1 반도체막(101)으로부터 멀어질수록 점진적으로 낮은 농도로 분포될 수 있다. 제1 도전형의 도펀트를 포함하는 제1 반도체막(101) 및 제2 반도체막(103)은 저항소자영역(RAR)에서 제거되고, 셀 어레이 영역(CAR)으로부터 콘택 영역(CTR)으로 연장되어 웰 도프트 구조(105)로서 잔류된다. 제1 도전형의 도펀트는 p형 도펀트이다.
보호막(107)은 제1 파이프 희생막(109)을 제거하는 후속 식각 공정 동안 웰 도프트 구조(105)를 보호할 수 있도록 제1 파이프 희생막(109)과 식각률이 다른 물질로 형성된다. 예를 들어, 보호막(107)은 산화막으로 형성될 수 있다.
제1 파이프 희생막(109)은 보호막(107)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 파이프 희생막(109)은 n형 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
지지체(111)는 도 4a 및 도 4b에서 상술한 바와 같이 다수로 형성되며, 후속에서 형성될 제1 적층체 및 제2 적층체를 지지하기 위해 다양한 형태로 배치될 수 있다. 예를 들어, 지지체(111)는 도 4a 및 도 4b에 도시된 바와 같이 타원형으로 형성되거나, 일방향을 따라 연장된 라인 타입으로 형성될 수 있다. 지지체(111)는 산화막으로 형성될 수 있다. 지지체(111)를 형성하는 단계는, 제1 파이프 희생막(109)으로부터 웰 도프트 구조(105)을 관통하도록 연장된 하부홀들을 형성하는 단계, 및 하부홀들 내부를 산화막으로 채우는 단계를 포함할 수 있다. 지지체(111)는 셀 어레이 영역(CAR)에 배치될 수 있다.
하부 절연막(113)은 지지체(111)와 동시에 형성되거나, 지지체(111)의 형성을 위한 마스크 공정과 구분된 별도의 마스크 공정을 이용하여 형성될 수 있다. 하부 절연막(113)은 저항소자영역(RAR)에서 제1 파이프 희생막(109), 보호막(107), 제2 반도체막(103) 및 제1 반도체막(101)을 대체하는 패턴이다. 보다 구체적으로, 하부 절연막(113)을 형성하는 단계는 제1 파이프 희생막(109), 보호막(107), 제2 반도체막(103) 및 제1 반도체막(101)을 저항소자영역(RAR)에서 제거하는 단계, 및 저항소자영역(RAR)에 산화막을 증착하는 단계를 포함할 수 있다. 하부 절연막(113)은 저항소자영역(RAR)을 포함하는 제2 영역(도 1의 AR2) 전반에 배치될 수 있다. 하부 절연막(113)과 제1 파이프 희생막(109)의 경계, 하부 절연막(113)과 웰 도프트 구조(105)의 경계는 제1 영역(도 1의 AR1)과 제2 영역(도 1의 AR2)의 경계에 배치될 수 있다. 하부 절연막(113)과 지지체(111)의 상면은 제1 파이프 희생막(109)의 상면이 노출되도록 평탄화될 수 있다.
도 7b를 참조하면, ST1 단계는 제1 파이프 희생막(109)의 상면으로부터 일부 두께를 식각하여 트렌치(T1)를 형성하는 단계를 더 포함할 수 있다. 제1 파이프 희생막(109)이 식각됨에 따라, 지지체(111) 및 하부 절연막(113)이 제1 파이프 희생막(109)보다 제1 방향(I)으로 돌출된 상태로 잔류될 수 있다.
도 7c를 참조하면, ST1 단계는 도 7b에서 상술한 트렌치(T1)를 제2 파이프 희생막(115)으로 채우는 단계를 더 포함할 수 있다. 제2 파이프 희생막(115)은 제1 파이프 희생막(109)에 비해 후속에서 형성될 제1 및 제2 적층체들의 물질막들에 대한 식각률 차이가 큰 물질막 중 선택될 수 있다. 예를 들어, 제2 파이프 희생막(115)은 티타늄 질화막으로 형성될 수 있다. 제2 파이프 희생막(115)의 표면은 지지체(111) 및 하부 절연막(113)의 상면이 노출되도록 평탄화될 수 있다.
제1 파이프 희생막(109) 및 제2 파이프 희생막(115)은 파이프 채널이 배치될 공간을 확보하는 희생구조(SA)를 형성한다. 하부 절연막(113)은 웰 도프트 구조(105) 및 희생구조(SA) 측벽들과 공면을 이루는 측벽을 포함할 수 있다.
희생구조(SA), 웰 도프트 구조(105), 지지체(111), 및 하부 절연막(113)을 포함하는 하부구조(LS)는 제1 영역(AR1) 및 제2 영역(RA2)으로 구분될 수 있다. 하부구조(LS)의 제1 영역(AR1)은 지지체(111)에 의해 관통되는 웰 도프트 구조(105) 및 희생구조(SA)가 적층된 영역이며, 하부구조(LS)의 제2 영역(AR2)은 하부 절연막(113)이 배치된 영역이다. 희생구조(SA)는 식각률이 다른 제1 파이프 희생막(109) 및 제2 파이프 희생막(115)의 적층 구조로 형성된다. 이를 통해, 제2 파이프 희생막(115)의 두께를 낮출 수 있다.
도 7d를 참조하면, ST3 단계를 통해 형성되는 제1 적층체(SS1)는 도 7c에서 상술한 하부구조(LS)의 제1 영역(AR1) 및 하부구조(LS)의 제2 영역(AR2)에 중첩되도록, 하부구조(LS)의 제1 영역(AR1) 상부 및 하부구조(LS)의 제2 영역(AR2) 상부로 연장된다.
제1 적층체(SS1)는 제1 희생막(121) 및 제1 희생막(121) 상에 적층된 제1 층간 절연막(123)을 포함한다. 제1 희생막(121)은 제1 층간 절연막(123)과 다른 식각률을 갖는 물질 중 선택될 수 있다. 예를 들어, 제1 층간 절연막(123)은 실리콘 산화막을 포함할 수 있고, 제1 희생막(121)은 질화막을 포함할 수 있다.
ST5 단계에서 형성된 제1 도전막(125)은 제1 적층체(SS1) 상에 형성된다. 제1 도전막(125)은 도 7c에서 상술한 하부구조(LS)의 제1 영역(AR1) 및 제2 영역(AR2)에 중첩되도록, 하부구조(LS)의 제1 영역(AR1) 상부 및 하부구조(LS)의 제2 영역(AR2) 상부로 연장된다. 제1 도전막(125)은 슬릿을 형성하기 위한 후속 공정을 진행하는 동안 셀 어레이 영역(CAR)에서 식각 정지막 역할을 할 수 있다. 제1 도전막(125)은 저항소자영역(RAR)에서 레지스트 패턴으로 이용될 수 있다. 이를 위해, 제1 도전막(125)은 n형 도펀트가 도핑된 도프트 폴리 실리콘막으로 형성될 수 있다.
도 7e를 참조하면, ST7 단계에서 제1 도전막(125)을 식각한다. 이로써, 제1 도전막(125)은 셀 어레이 영역(CAR)에 식각정지패턴(125ES)으로서 잔류되고, 저항소자영역(RAR)에 레지스트 패턴(125RS)으로서 잔류한다. 레지스트 패턴(125RS)은 식각정지패턴(125ES)으로부터 전기적으로 분리된다.
식각정지패턴(125ES)은 웰 도프트 구조(105)에 중첩되고, 홀들이 배치될 영역과 슬릿이 배치될 영역을 고려하여 패터닝될 수 있다. 홀들은 후속 공정에서 채널막의 일부가 채워지는 영역으로서, 식각정지패턴(125ES)은 홀들이 배치될 영역에 중첩되지 않도록 형성된다. 식각정지패턴(125ES)은 슬릿이 배치될 영역에 잔류될 수 있다. 레지스트 패턴(125RS)은 웰 도프트 구조(105)에 비중첩되고, 하부 절연막(113)에 중첩된다.
식각정지패턴(125ES) 및 레지스트 패턴(125RS)은 하나의 포토레지스트 공정을 이용하여 형성되므로 본 발명의 실시 예는 반도체 장치의 제조공정을 단순화할 수 있다.
도 7f를 참조하면, ST7 단계는 제1 도전막(125)이 식각된 영역을 분리 절연막(127)으로 채우는 단계를 더 포함할 수 있다. 분리 절연막(127)에 의해 레지스트 패턴(125RS)은 식각정지패턴(125ES)으로부터 전기적으로 절연될 수 있다. 분리 절연막(127)의 표면은 식각정지패턴(125ES) 및 레지스트 패턴(125RS)의 상면이 노출되도록 평탄화될 수 있다.
이어서, ST9 단계를 실시한다. ST9 단계에서 형성된 제2 적층체(SS2)는 식각정지패턴(125ES), 분리 절연막(127), 및 레지스트 패턴(125RS)의 상면들을 따라 연장된다. 즉, 제2 적층체(SS2)는 셀 어레이 영역(CAR) 및 콘택 영역(CTR)을 포함하는 제1 영역으로부터 저항소자영역(RAR)을 포함하는 제2 영역으로 연장된다.
ST9 단계는 제2 층간 절연막들(131) 및 제2 희생막들(133)을 한층씩 교대로 적층하는 단계를 포함할 수 있다. 제2 층간 절연막들(131)은 제1 층간 절연막(123)과 동일한 물질로 형성되고, 제2 희생막들(133)은 제1 희생막(121)과 동일한 물질로 형성될 수 있다. 제2 층간 절연막들(131)은 실리콘 산화막을 포함할 수 있다. 제2 희생막들(133)은 질화막을 포함할 수 있다.
제2 적층체(SS2)를 형성한 후, ST11 단계에서 드레인 분리 절연막(DS)을 형성할 수 있다. ST11 단계는 제2 적층체(SS2)의 제2 희생막들(133)중 적어도 하나가 관통되도록 드레인 분리 슬릿을 형성하는 단계 및 드레인 분리 슬릿을 드레인 분리 절연막(135)으로 채우는 단계를 포함할 수 있다. 드레인 분리 절연막(135)은 드레인 셀렉트 라인들을 분리하기 위해 형성되는 것으로, 그 형성 깊이는 설계에 따라 다양하게 변경될 수 있다. 드레인 분리 슬릿 및 드레인 분리 절연막(135)은 경우에 따라 생략될 수 있다.
도 7g를 참조하면, ST13 단계에서 제1 적층체(SS1) 및 제2 적층체(SS2)가 식각될 수 있다. 이 때, 제1 적층체(SS1) 및 제2 적층체(SS2) 각각은 웰 도프트 구조(105)에 중첩되는 셀 적층체(CST)와 하부 절연막(113)에 중첩되는 더미 적층체(DMST)로 분리될 수 잇다.
셀 적층체(CST)의 단부는 콘택 영역(CTR)에 배치되고, 계단구조를 가질 수 있다. 계단구조를 형성하는 단계는 포토레지스트 패턴(미도시)을 형성하는 단계 및 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 제1 적층체(SS1) 및 제2 적층체(SS2)를 식각하는 단계를 포함할 수 있다. 계단구조는 포토레지스트 패턴의 크기를 줄이는 단계 및 크기가 줄어든 포토레지스트 패턴으로 제1 적층체(SS1) 및 제2 적층체(SS2)를 식각하는 단계를 반복하여 실시함으로써 형성될 수 있다.
셀 적층체(CST) 및 더미 적층체(DMST)를 분리한 후, 셀 적층체(CST) 단부에 형성된 계단구조를 덮도록 평탄화 절연막(137)을 형성할 수 있다. 셀 적층체(CST)는 웰 도프트 구조(105)에 중첩되고, 더미 적층체(DMST)는 웰 도프트 구조(105)에 비중첩된다.
도 8a 내지 도 8d는 도 6에 도시된 ST15 단계를 설명하기 위한 단면도들이다.
도 8a을 참조하면, ST15 단계는 셀 적층체(CST)로서 패터닝된 제2 적층체(SS2) 및 제1 적층체(SS1)를 관통하여 희생구조(SA)의 제2 파이프 희생막(115)을 노출하는 홀들(141)을 형성하는 단계를 포함할 수 있다. 홀들(141)은 식각정지패턴(125ES)이 배치된 영역을 관통하지 않고, 분리 절연막(127)을 관통할 수 있다.
제2 파이프 희생막(115)이 티타늄 질화막(TiN)과 같은 메탈을 포함하는 물질로 형성된 경우, 제2 파이프 희생막(115)에 비해 제1 적층체(SS1) 및 제2 적층체(SS2)를 구성하는 물질막들을 선택적으로 제거하기가 용이하므로 홀들(141) 각각의 바닥면 폭을 넓게 확보할 수 있다.
도 8b를 참조하면, ST15 단계는 홀들(141)을 통해 노출된 도 8a의 제2 파이프 희생막(115)을 선택적으로 제거하는 단계를 포함할 수 있다. 이로써, 제1 파이프 희생막(109)이 노출된다. 제2 파이프 희생막(115) 제거를 위해 습식 식각 공정을 실시할 수 있다.
도 8c를 참조하면, ST15 단계는 도 8b의 제1 파이프 희생막(109)을 홀들(141)을 통해 선택적으로 제거하는 단계를 포함할 수 있다. 이를 위해 건식 식각 공정을 실시할 수 있다. 이 때, 웰 도프트 구조(105)는 보호막(107)에 의해 보호될 수 있다.
도 8b 및 도 8c에서 상술한 공정들에 의해, 홀들(141)에 연결된 수평공간(143)이 개구될 수 있다. 수평공간(143)은 보호막(107)에 의해 보호되는 웰 도프트 구조(105)와 제1 적층체(SS1) 사이에 정의된다. 수평공간(143)을 통해 지지체(111)의 측벽이 노출될 수 있다.
수평공간(143)은 지지체(111)에 의해 지지되어 그 갭이 유지될 수 있다.
도 8d를 참조하면, ST15 단계는 홀들(141)의 표면들, 수평공간(143)의 표면, 및 지지체(111)의 측벽들을 따라 연장된 다층 메모리막(145)을 형성하는 단계를 포함할 수 있다. 다층 메모리막(145)을 형성하는 단계는 제1 블로킹 절연막을 형성하는 단계, 제1 블로킹 절연막 상에 데이터 저장막을 형성하는 단계, 및 데이터 저장막 상에 터널 절연막을 형성하는 단계를 포함할 수 있다. 제1 블로킹 절연막, 데이터 저장막, 및 터널 절연막 각각의 구조 및 물질은 도 3에서 상술한 바와 동일하다.
ST15 단계는 다층 메모리막(145)의 표면 상에 채널막(147)을 형성하는 단계를 포함할 수 있다. 채널막(147)은 홀들(141)의 표면들, 수평공간(143)의 표면, 및 지지체(111)의 측벽을 따라 연장되고, 다층 메모리막(145)으로 둘러싸일 수 있다.
채널막(147)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(147)은 실리콘막을 증착하여 형성될 수 있다. 채널막(147)은 경계면없이 일체화된 막으로 형성될 수 있다.
ST15 단계는 홀들(141) 내부로부터 수평공간(143) 내부로 연장된 갭필 절연막(149)을 형성하는 단계를 더 포함할 수 있다. 갭필 절연막(149)은 채널막(147)으로 둘러싸인다. 갭필 절연막(149)을 형성하는 단계는 유동성을 갖는 물질막으로 홀들(141) 및 수평공간(143)을 채우는 단계 및 유동성을 갖는 물질막을 경화시키는 단계를 포함할 수 있다. 유동성을 갖는 물질막으로서, PSZ(polysilazane)가 이용될 수 있다.
갭필 절연막(149)의 높이가 채널막(147)보다 낮아지도록 갭필 절연막(149)의 일부를 리세스하는 단계를 더 실시할 수 있다. 이로써, 채널막(147)으로 둘러싸이며, 채널막(147)보다 낮은 높이를 갖는 갭필 절연막(149)이 형성된다. 갭필 절연막(149) 상에서 노출된 채널막(147)의 중심 영역은 캡핑패턴(151)으로 채울 수 있다. 캡핑패턴(151)은 제2 도전형의 도펀트을 포함하는 도프트 실리콘막으로 형성될 수 있다.
상술한 공정을 통해 형성된 다층 메모리막(145), 채널막(147) 및 갭필 절연막(149)은 제2 적층체(SS2)로부터 제1 적층체(SS1)를 관통하여 제1 적층체(SS1)의 하부면, 지지체(111)의 측벽 및 웰 도프트 구조(105)의 상면을 따라 연장될 수 있다.
도 9a 내지 도 9d는 도 6에 도시된 ST17 단계를 설명하기 위한 단면도들이다.
ST17 단계는 셀 적층체(CST)를 구성하는 제2 적층체(SS2)를 식각하여 제1 관통부(153A)를 형성하는 단계를 포함할 수 있다. 제1 관통부(153A)는 슬릿의 일부로서 제2 적층체(SS2)를 구성하는 물질막들과 식각 정지패턴(125ES) 사이의 식각률 차이를 이용하여 형성된다. 제1 관통부(153A)는 식각정지패턴(125ES)에 중첩된다. 제1 관통부(153A)를 형성하는 단계에서 식각정지패턴(125ES)은 식각 정지막을 역할을 한다.
식각정지패턴(125ES)의 두께는 식각 정지막 역할을 할 수 있을 만큼 두껍게 형성되므로, 식각정지패턴(125ES)은 제2 적층체(SS2)를 식각하기 위한 식각 물질에 의해 일부 손실되더라도 제1 관통부(153A)에 의해 완전히 관통되지 않는다.
도 9b를 참조하면, ST17 단계는 식각정지패턴(125ES)을 식각하여 제2 관통부(153B)를 형성하는 단계를 포함할 수 있다. 제2 관통부(153B)는 제1 관통부(153A)에 연결되고, 슬릿의 일부이다. 제2 관통부(153B)는 셀 적층체(CST)를 구성하는 제1 적층체(SS1)의 제1 층간 절연막(123)을 노출한다. 제2 관통부(153B)에 의해 식각정지패턴(125ES)은 제1 패턴(P1) 및 제2 패턴(P2)으로 분리될 수 있다. 제2 관통부(153B)를 형성하는 동안, 제1 적층체(SS1)를 구성하는 물질막들과 식각정지패턴(125ES) 사이의 식각률 차이를 이용하여 제1 적층체(SS1)의 물질막들을 식각 정지막으로 이용할 수 있다.
도 9c를 참조하면, ST17 단계는 제2 관통부(153B)에 의해 노출된 제1 패턴(P1) 및 제2 패턴(P2) 각각의 측벽을 산화시켜 산화영역(155)을 형성하는 단계를 더 포함할 수 있다.
ST17 단계는 셀 적층체(CST)를 구성하는 제1 적층체(SS1)의 제1 층간 절연막(123)을 식각하여 제3 관통부(153C)를 형성하는 단계를 포함할 수 있다. 제3 관통부(153C)는 슬릿의 일부로서, 제2 관통부(153B)에 연결되고, 제1 적층체(SS1)의 제1 희생막(121)을 노출한다.
제3 관통부(153C)를 형성하는 동안, 제1 적층체(SS1)의 제1 층간 절연막(123)과 제1 희생막(121) 사이의 식각률 차이를 이용하여 제1 희생막(121)을 식각 정지막으로 이용할 수 있다.
도 9d를 참조하면, ST17 단계는 셀 적층체(CST)를 구성하는 제1 적층체(SS1)의 제1 희생막(121)을 식각하여 제4 관통부(153D)를 형성하는 단계를 포함할 수 있다. 제4 관통부(153D)는 슬릿의 일부로서, 제3 관통부(153C)에 연결되고, 다층 메모리막(145)을 노출한다.
도 9a 내지 도 9d에서 상술한 제1 내지 제4 관통부들(153A 내지 153D)은 서로 연결되고, 도 2a에서 상술한 제3 방향(Ⅲ)으로 연장되고, 슬릿(SI)을 구성한다. 본 발명의 실시 예에 따르면, 식각 정지패턴(125ES)이 제1 적층체(SS1)와 제2 적층체(SS2) 사이에 배치된다. 이에 따라, 슬릿(SI)을 형성하기 위한 식각 공정은 식각 정지패턴(125ES)을 식각정지막으로 이용하는 식각 단계와 제1 적층체(SS1)의 물질막들 각각을 식각정지막으로 이용하는 식각 단계들로 구분하여 단계별로 수행할 수 있다. 그 결과, 본 발명의 실시 예는 단순화된 공정으로 슬릿(SI)의 깊이를 정밀하게 제어할 수 있다.
도 10a 내지 도 10c는 도 6에 도시된 ST19 단계를 설명하기 위한 단면도들이다.
도 10a를 참조하면, ST19 단계는 슬릿(SI)을 통해 제1 및 제2 희생막들(121, 133)을 제거하여 게이트 영역들(157)을 개구하는 단계를 포함할 수 있다. 게이트 영역들(157)은 셀 적층체(CST)의 제1 및 제2 희생막들(121, 133)이 제거된 영역에 한하여 정의된다. 게이트 영역들(157)은 제1 방향(I)에서 서로 이웃한 다층 메모리막(145) 및 제1 층간 절연막(123) 사이 또는 제1 방향(I)으로 서로 이웃한 제2 층간 절연막들(131) 사이에 정의될 수 있다.
저항소자영역(RAR)에서 더미 적층체(DMST)의 제1 및 제2 희생막들(121, 133)은 슬릿(SI)에 의해 노출되지 않으므로 제거되지 않고 잔류한다. 즉, 슬릿(SI)을 통해 셀 어레이 영역(CAR)에서 게이트 영역들(157)이 개구되더라도, 더미 적층체(DMST)의 제1 및 제2 희생막들(121, 133)은 레지스트 패턴(119RS)에 중첩된 상태로 잔류할 수 있다.
도 10b를 참조하면, ST19 단계는 게이트 영역들(157)의 표면 및 슬릿(SI)의 표면을 따라 연장된 제2 블로킹 절연막(159)을 형성하는 단계를 포함할 수 있다.
제2 블로킹 절연막(159)은 고유전율 절연막으로 형성될 수 있다. 보다 구체적으로, 제2 블로킹 절연막(159)은 알루미늄 산화막을 포함할 수 있다. 알루미늄 산화막은 비정질상태로 증착된 후, 열처리 공정을 통해 결정화될 수 있다.
도 10c를 참조하면, ST19 단계는 제2 블로킹 절연막(159) 상에 게이트 영역들 각각을 채우는 도전패턴들(161)을 형성하는 단계를 포함할 수 있다. 도전패턴들(161)은 도 2a 및 도 5a에서 상술한 게이트 전극들(CP1, CP2)에 대응된다.
도전패턴들(161)을 형성하는 단계는 게이트 영역들이 채워지도록 슬릿(SI)을 통해 제2 도전막을 형성하는 단계, 및 슬릿(SI) 내부의 제2 도전막이 제거되도록 식각 공정을 실시하여 제2 도전막을 다수의 도전패턴들(161)로 분리하는 단계를 포함할 수 있다. 제2 도전막은 저저항 배선을 위해 저저항 금속을 포함할 수 있다. 예를 들어, 제2 도전막은 텅스텐막으로 형성될 수 있다. 이로써, 셀 어레이 영역(CAR)에 도전패턴들(161)을 포함하는 게이트 적층체(GST)가 형성된다. 게이트 적층체(GST)는 도 2a에 도시된 게이트 적층체들(GST1, GST2)에 대응된다.
ST19 단계에서 셀 적층체의 제1 및 제2 희생막들을 도전패턴들(161)로 대체되어 게이트 적층체(GST)가 형성되는 동안, 더미 적층체(DMST)의 제1 및 제2 희생막들(121, 133)은 도전패턴들(161)로 대체되지 않고 잔류된다.
도 11a 내지 도 11f는 도 6에 도시된 ST21 단계 및 ST23 단계를 설명하기 위한 단면도들이다.
도 11a를 참조하면, ST21 단계는 슬릿(SI)의 측벽 상에 측벽 절연막(163)을 형성하는 단계를 포함할 수 있다. 측벽 절연막(163)을 형성하는 단계는 슬릿(SI)의 중심영역이 개구되도록 슬릿(SI)의 표면 및 제2 블로킹 절연막(159)의 표면을 따라 절연막을 증착하는 단계, 및 에치-백 공정으로 절연막을 식각하는 단계를 포함할 수 있다.
ST21 단계는 측벽 절연막(163)에 의해 슬릿(SI)의 중심 영역을 통해 노출된 제2 블로킹 절연막(159), 다층 메모리막(145), 및 채널막(145)을 식각하여 제1 컷팅 영역(165)을 형성하는 단계를 포함할 수 있다. 제1 컷팅 영역(165)에 의해 채널막(145)의 제1 수평부(HR1)가 관통될 수 있다. 채널막(145)의 제1 수평부(HR1)는 게이트 적층체(GST)에 인접하게 배치되고, 게이트 적층체(GST)의 바닥면에 나란하게 연장되는 부분이다. 제1 컷팅 영역(165)에 의해 갭필 절연막(149)이 노출된다. 제1 컷팅 영역(165)의 깊이는 갭필 절연막(149)을 관통하지 않도록 제어된다. 제1 컷팅 영역(165)은 슬릿(SI)과 마찬가지로 제3 방향을 따라 연장된다.
도 11b를 참조하면, ST21 단계는 제1 컷팅 영역(165)의 측벽을 덮도록 측벽 절연막(163) 상에 채널 보호막(167)을 형성하는 단계를 포함할 수 있다. 채널 보호막(167)은 측벽 절연막(163)의 상부로부터 제1 컷팅 영역(165)의 측벽 상부로 연장된다. 채널 보호막(167)을 형성하는 단계는 질화막을 증착하는 단계, 및 슬릿(SI) 및 제1 컷팅 영역(165)을 통해 갭필 절연막(149)이 노출될 수 있도록 질화막을 에치-백 공정으로 식각하는 단계를 포함할 수 있다. 채널 보호막(167)은 질화막 이외에, 산화막과 다른 식각률을 갖는 물질막으로 형성 가능하다.
ST21 단계는 제1 컷팅 영역(165)에 중첩된 갭필 절연막, 채널막의 제2 수평부(HR2), 다층 메모리막, 및 보호막(107)을 식각하여 웰 도프트 구조(105)를 노출하는 제2 컷팅 영역(169)을 형성하는 단계를 포함할 수 있다. 제2 컷팅 영역(169)은 제1 컷팅 영역(165)에 연결되고, 슬릿(SI)과 마찬가지로 제3 방향을 따라 연장된다. 채널막의 제2 수평부(HR2)는 웰 도프트 구조(105)에 인접하게 배치되고, 웰 도프트 구조(105)의 상면에 나란하게 연장되는 부분이다. 제2 컷팅 영역(169)은 웰 도프트 구조(105) 내부로 연장될 수 있다.
상술한 제1 컷팅 영역(165) 및 제2 컷팅 영역(169)에 의해 다층메모리막은 다층 메모리패턴들(145P)로 분리되고, 채널막은 채널패턴들(147P)로 분리되고, 갭필 절연막은 갭필 절연패턴들(149P)로 분리될 수 있다.
도 11c를 참조하면, ST21 단계는 웰 도프트 구조(105)와 채널패턴들(147P) 각각의 제2 수평부(HR2)를 연결하는 웰-채널 콘택구조(171)를 형성하는 단계를 포함할 수 있다.
웰-채널 콘택구조(171)를 형성하는 단계는 웰 도프트 구조(105)와 채널패턴들(147P) 각각의 제2 수평부(HR2)를 시드층으로 이용한 선택적 성장 방식(예를 들어, SPG: Selective Poly Growth)을 통해 형성될 수 있다.
웰-채널 콘택구조(171)는 슬릿(SI)의 연장 방향이 제3 방향을 따라 연장될 수 있다. 웰-채널 콘택구조(171)는 제2 컷팅 영역 내부에 형성될 수 있다. 웰-채널 콘택구조(171)를 성장시키는 동안, 채널패턴들(147P) 각각의 제1 수평부(HR1)는 채널 보호막(167)에 의해 차단되므로, 채널패턴들(147P) 각각의 제1 수평부(HR1)로부터 웰-채널 콘택구조(171)가 성장되지 않는다. 웰 도프트 구조(105) 내부의 제1 도전형 도펀트는 웰-채널 콘택구조(171) 내부로 확산될 수 있다.
도 11d를 참조하면, ST23 단계를 실시하기 전, 웰-채널 콘택구조(171)의 상부를 산화시켜 웰-소스간 절연막(171B)을 형성할 수 있다. 웰-소스간 절연막(171B) 하부의 웰-채널 콘택구조(171A)는 산화되지 않고 잔류되어 웰 도프트 구조(105)와 채널패턴(147P)의 제2 수평부(HR2)를 연결한다. 웰-소스간 절연막(171B)은 웰-채널 콘택구조(171A)를 차단하도록 제3 방향을 따라 연장된다.
이어서, ST23 단계는 도 11c에 도시된 채널 보호막(167)을 제거하는 단계를 포함할 수 있다. 웰-소스간 절연막(171B)은 채널 보호막(167)과 다른 식각률을 가지므로, 채널 보호막(167)을 제거하는 동안 손실이 최소화될 수 있다. 채널 보호막(167)의 제거로 인해, 측벽 절연막(163)이 노출된다. 또한, 채널 보호막(167)의 제거로 인해 채널패턴들(147P) 각각의 제1 수평부(HR1)가 노출된다.
도 11e를 참조하면, ST23 단계는 웰-소스간 절연막(171B) 상에 제2 도전형의 도펀트를 포함하는 도프트 실리콘막(181)을 형성하는 단계를 포함할 수 있다. 도프트 실리콘막(181)은 채널패턴들(147P) 각각의 제1 수평부(HR1)에 직접 접촉되고, 측벽 절연막(163) 상으로 연장된다. 도프트 실리콘막(181)은 슬릿(SI)보다 낮은 높이로 형성될 수 있다.
제2 도전형의 도펀트는 웰 도프트 구조(105) 내부의 제1 도전형의 도펀트와 상반된 도전형일 수 있다. 예를 들어, 제2 도전형의 도펀트는 n형 도펀트이고, 제1 도전형의 도펀트는 p형 도펀트일 수 있다.
도프트 실리콘막(181)은 소스 컨택라인으로 이용된다. 도프트 실리콘막(181)은 웰-소스간 절연막(171B)에 의해 웰-채널 콘택구조(171A)로부터 구조적으로 분리될 수 있다.
도 11f를 참조하면, ST23 단계는 도프트 실리콘막의 상부 일부를 실리사이드 공정으로 실리사이드화하여 금속 실리사이드(181B)으로 변화시킬 수 있다. 금속 실리사이드(181B)하부에 도프트 실리콘막(181A)이 실리사이드화 되지 않고 잔류될 수 있다. 금속 실리사이드(181B)는 도프트 실리콘막(181A)보다 낮은 저항을 가지므로 소스 컨택라인(SCL)의 저항을 낮출 수 있다.
실리사이드화 공정은 금속막 증착 공정 및 금속막과 도프트 실리콘막을 반응을 유도하는 어닐링 공정을 포함할 수 있다. 실리사이드화 공정을 위한 어닐링 공정에 의해 도프트 실리콘막 내부의 제2 도전형의 도펀트가 채널패턴들(147P) 각각의 제1 수평부(HR1) 내부로 확산될 수 있다. 이에 따라, 채널패턴들(147P) 각각의 내부에 소스정션(JN)이 형성될 수 있다. 소스정션(JN)을 형성하는 공정은 실리사이드화 공정을 위한 어닐링 공정을 이용하지 않고, 실리사이드화 공정과 별개의 열처리 공정을 통해 수행될 수 있다.
실리사이드화 공정을 위한 금속막으로서 니켈, 텅스텐 등의 다양한 금속막이 이용될 수 있다. 실리사이드화 공정을 통해 형성되는 금속 실리사이드(181B)는 니켈 실리사이드, 텅스텐 실리사이드 등 일 수 있다.
ST23 단계는 금속 실리사이드(181B) 상에 금속막(185)을 형성하는 단계를 더 포함할 수 있다. 금속막(185)을 형성하기 전, 측벽 절연막(163) 및 금속 실리사이드(181B)의 표면을 따라 베리어 메탈막(183)을 더 형성할 수 있다.
금속막(185)은 텅스텐 등을 포함할 수 있고, 베리어 메탈막(183)은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
상술한 공정에 의해, 도프트 실리콘막(181A), 금속 실리사이드(181B), 베리어 메탈막(183) 및 금속막(185)을 포함하는 소스 컨택라인(SCL)을 형성할 수 있다. 소스 컨택라인(SCL)은 제2 도전형의 도펀트를 포함하고, 웰-채널 콘택구조(171A) 상부에서 채널패턴들(147P) 각각의 제1 수평부(HR1)에 접촉된다. 소스 컨택라인(SCL)과 웰-채널 콘택구조(171A)는 웰-소스간 절연막(171B)에 의해 서로 이격된다. 이로써, 소스정션(JN)과 웰 도프트 구조(105)간 누설전류를 줄일 수 있다.
도 2b 및 도 5b에 도시된 반도체 장치는 도 7a 내지 도 11f에서 상술한 제조공정을 이용하여 형성할 수 있다. 단, 도 7e에서 상술한 바와 다르게, 식각 정지패턴은 셀 어레이 영역 전반에 잔류하도록 패터닝될 수 있다. 이에 따라, 홀들은 도 8a에서 상술한 바와 다르게 분리 절연막이 아닌 식각 정지패턴을 관통하도록 형성된다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2a, 도 2b, 도 5a 또는 도 5b에서 상술한 구조를 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 12를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
WD, 105: 웰 도프트 구조 PCH: 파이프 채널
VCH: 수직채널 HR1: 제1 수평부
HR2: 제2 수평부 LP: 연결부
IP, 111: 지지체 LIL, 113: 하부 절연막
CH, 147P: 채널패턴 ES, 125ES: 식각 정지패턴
RS, 125RS: 레지스트 패턴 SWI, 163: 측벽 절연막
CP1, CP2, 161: 게이트 전극용 도전패턴들
ILD1, ILD2, 123, 133: 층간 절연막 SA: 희생구조
DILD1, DILD2: 더미 절연막 SC1, SC2, 121, 131: 희생 절연막
P1, P2: 제1 및 제2 패턴 PP: 돌출부
SCL: 소스 콘택라인 ML, 145, 145P: 다층 메모리막
BI1, BI2, 159: 블로킹 절연막 CST: 셀 적층체
DMST: 더미 적층체 ISO, 127: 분리 절연막
SS1: 제1 적층체 SS2: 제2 적층체
LS: 하부구조 141: 홀
143: 수평공간 149, 149P: 갭필 절연막
SI: 슬릿 165: 제1 컷팅 영역
169: 제2 컷팅 영역 PA, 107, 167: 보호막
WCC, 171A: 웰-채널 콘택구조 WSI, 171B: 웰-소스간 절연막

Claims (20)

  1. 파이프채널 및 상기 파이프채널로부터 제1 방향으로 돌출된 수직채널들을 포함하는 채널패턴;
    상기 채널패턴의 상기 파이프채널 상에 배치되고, 상기 수직채널들을 감싸고, 상기 제1 방향을 따라 교대로 적층된 층간 절연막들 및 게이트 전극들; 및
    상기 제1 방향으로 서로 이웃한 상기 게이트 전극들 사이에 배치된 식각 정지패턴을 포함하고,
    상기 게이트 전극들은 상기 식각 정지패턴 아래에 배치된 제1 도전패턴과, 상기 식각 정지패턴 상부에 배치된 제2 도전패턴들로 구분되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 식각 정지패턴은 상기 게이트 전극들과 다른 도전물로 형성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 식각 정지패턴은 폴리 실리콘막으로 형성된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 방향으로 서로 이웃한 상기 제1 및 제2 도전패턴들 사이에 배치되어 상기 채널패턴의 상기 수직채널들을 감싸고, 상기 식각 정지패턴을 상기 게이트 전극들 각각의 양단에 중첩된 제1 패턴과 제2 패턴으로 분리하는 분리 절연막을
    더 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 식각 정지패턴은 상기 채널패턴의 상기 수직채널들을 감싸도록 상기 게이트 전극들에 나란하게 연장되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 식각 정지패턴은 상기 게이트 전극들 각각보다 상기 제1 방향으로 두껍게 형성된 반도체 장치.
  7. 제 1 항에 있어서,
    상기 파이프채널은,
    상기 수직채널들에 연결되어 상기 제1 도전패턴의 하부면을 따라 연장되고, 상기 게이트 전극들 및 상기 식각 정지패턴보다 측부를 향하여 돌출된 돌출부를 포함하는 제1 수평부;
    상기 제1 수평부로부터 상기 제1 방향에 상반된 방향을 따라 연장된 연결부; 및
    상기 연결부로부터 상기 제1 수평부에 나란하도록 연장된 제2 수평부를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 수평부의 상기 돌출부 상에 배치되고, 상기 게이트 전극들, 상기 층간 절연막들, 및 상기 식각 정지패턴의 측벽들을 덮도록 상기 제1 방향을 따라 연장된 측벽 절연막;
    상기 측벽 절연막 상에 배치되고, 상기 제1 수평부의 상기 돌출부에 접촉되도록 연장된 소스 콘택라인;
    상기 소스 콘택라인 아래에 중첩되고, 상기 파이프채널의 상기 제2 수평부에 접촉되도록 연장된 웰-채널 콘택구조;
    상기 소스 콘택라인과 상기 웰-채널 콘택구조 사이에 배치된 웰-소스간 절연막; 및
    상기 웰-채널 콘택구조에 접촉되고, 상기 파이프채널 아래에 배치된 웰 도프트 구조를
    더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 웰 도프트 구조는 제1 도전형의 도펀트를 포함하고,
    상기 소스 콘택라인은 상기 제1 도전형의 도펀트와 상반된 제2 도전형의 도펀트를 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 게이트 전극들 및 상기 층간 절연막들 사이의 계면들, 상기 제1 수평부와 상기 제1 도전패턴 사이의 계면, 상기 수직채널들과 상기 게이트 전극들 사이의 계면, 및 상기 측벽 절연막을 향하는 상기 층간 절연막들 및 상기 식각 정지패턴의 측벽들을 따라 연장되고, 상기 측벽 절연막을 향하는 상기 게이트 전극들의 측벽들을 개구하는 블로킹 절연막을
    더 포함하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 식각 정지패턴과 동일층에 동일한 물질로 형성된 레지스트 패턴; 및
    상기 게이트 전극들과 동일층에 배치된 질화막들 및 상기 층간 절연막들과 동일층에 배치된 더미 절연막들을 포함하고, 상기 레지스트 패턴에 중첩된 더미 적층체를
    더 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제1 도전 패턴은 소스 셀렉트 라인으로 이용되고,
    상기 제2 도전 패턴들은 워드 라인들 및 상기 워드 라인들 상부에 배치된 드레인 셀렉트 라인으로 구분되는 반도체 장치.
  13. 제1 희생막 및 제1 층간 절연막이 적층된 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 식각 정지패턴을 형성하는 단계;
    상기 식각 정지패턴 상에 제2 층간 절연막들 및 제2 희생막들이 교대로 적층된 제2 적층체를 형성하는 단계;
    상기 제2 적층체로부터 상기 제1 적층체를 관통하여 상기 제1 적층체의 하부면을 따라 연장되고, 다층 메모리막으로 둘러싸인 채널막을 형성하는 단계;
    상기 제2 적층체로부터 상기 제1 적층체를 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 제1 및 제2 희생막들을 도전패턴들로 대체하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 적층체를 형성하는 단계 이전,
    웰 도프트 구조 및 희생구조가 적층된 제1 영역 및 하부 절연막이 배치된 제2 영역을 포함하는 하부구조를 형성하는 단계를
    더 포함하고,
    상기 제1 적층체 및 상기 제2 적층체는 상기 하부구조의 상기 제1 영역 및 상기 제2 영역에 중첩되도록 연장된 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 식각 정지패턴을 형성하는 단계는
    상기 하부구조의 상기 제1 영역 및 상기 제2 영역에 중첩되도록 연장된 제1 도전막을 상기 제1 적층체 상에 형성하는 단계;
    상기 제1 도전막을 식각하여, 상기 제1 도전막을 상기 하부구조의 상기 제1 영역 상에 잔류하는 상기 식각 정지패턴 및 상기 하부구조의 상기 제2 영역 상에 잔류하는 레지스트 패턴으로 분리하는 단계; 및
    상기 제1 도전막이 식각된 영역을 분리 절연막으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 슬릿은 상기 하부구조의 상기 제1 영역 상에 형성된 상기 제1 적층체 및 상기 제2 적층체를 관통하고,
    상기 도전패턴들을 형성하는 동안, 상기 하부구조의 상기 제2 영역 상에 배치된 상기 제1 및 제2 희생막들 각각의 일부는 상기 도전패턴들로 대체되지 않고 더미 적층체로서 잔류하는 반도체 장치의 제조방법.
  17. 제 14 항에 있어서,
    상기 다층 메모리막으로 둘러싸인 상기 채널막을 형성하는 단계는
    상기 하부구조의 상기 제1 영역 상에 배치된 상기 제1 및 제2 적층체들을 관통하고, 상기 하부구조의 상기 제1 영역 상에 배치된 상기 제1 및 제2 적층체들 사이의 상기 식각 정지패턴을 관통하는 홀들을 형성하는 단계;
    상기 홀들을 통해 노출된 상기 희생 구조를 제거하여 상기 제1 적층체와 상기 웰 도프트 구조 사이의 수평공간을 개구하는 단계;
    상기 홀들의 표면들 및 상기 수평공간의 표면을 따라 연장된 상기 다층 메모리막을 형성하는 단계;
    상기 다층 메모리막의 표면 상에 상기 채널막을 형성하는 단계; 및
    상기 채널막 상에 상기 홀들의 내부 및 상기 수평공간의 내부를 채우는 갭필 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  18. 제 14 항에 있어서,
    상기 슬릿의 중심 영역이 개구되도록 상기 슬릿의 측벽 상에 측벽 절연막을 형성하는 단계;
    상기 슬릿의 상기 중심 영역을 통해 노출된 상기 채널막의 일부를 제거하여 제1 컷팅 영역을 형성하는 단계;
    상기 제1 컷팅 영역을 덮도록 상기 측벽 절연막 상에 보호막을 형성하는 단계;
    상기 제1 컷팅 영역에 중첩된 상기 채널막의 일부를 관통하고, 상기 웰 도프트 구조를 노출하는 제2 컷팅 영역을 형성하는 단계;
    상기 제2 컷팅 영역 내부에 상기 채널막과 상기 웰 도프트 구조를 연결하는 웰-채널 콘택구조를 형성하는 단계;
    상기 웰-채널 콘택구조 상에 웰-소스간 절연막을 형성하는 단계;
    상기 보호막을 제거하는 단계; 및
    상기 웰-소스간 절연막 상에 상기 채널막에 연결된 소스 콘택라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 웰 도프트 구조는 제1 도전형의 도펀트를 포함하고,
    상기 소스 콘택라인은 상기 제1 도전형과 상반된 제2 도전형의 도펀트를 포함하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제2 도전형의 도펀트를 상기 채널막의 내부로 확산시키는 단계를
    더 포함하는 반도체 장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861866B2 (en) 2017-10-12 2020-12-08 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US11672122B2 (en) 2020-04-20 2023-06-06 SK Hynix Inc. Semiconductor memory device including at least one channel post with a first curved portion and a second curved portion having different curvatures and method for fabricating the same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6842386B2 (ja) 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
KR102649568B1 (ko) * 2019-05-03 2024-03-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템
KR20200137699A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210011789A (ko) * 2019-07-23 2021-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210012827A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2021027205A (ja) * 2019-08-06 2021-02-22 キオクシア株式会社 半導体記憶装置及びその製造方法
KR20210023291A (ko) * 2019-08-22 2021-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210041882A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR20210042759A (ko) 2019-10-10 2021-04-20 삼성전자주식회사 메모리 장치
KR20210062465A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210064870A (ko) 2019-11-26 2021-06-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210090929A (ko) * 2020-01-13 2021-07-21 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20210092091A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN111403410B (zh) * 2020-03-24 2023-05-05 长江存储科技有限责任公司 存储器及其制备方法
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
US20210391354A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
CN111785732B (zh) * 2020-06-18 2021-04-20 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
KR20220000017A (ko) 2020-06-24 2022-01-03 삼성전자주식회사 반도체 장치
JP2022129253A (ja) * 2021-02-24 2022-09-05 キオクシア株式会社 記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR20140076797A (ko) * 2012-12-13 2014-06-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9437606B2 (en) * 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
KR20160135935A (ko) * 2015-05-19 2016-11-29 삼성전자주식회사 수직형 메모리 장치
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170067506A (ko) * 2015-12-08 2017-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101842900B1 (ko) 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP6140400B2 (ja) * 2011-07-08 2017-05-31 エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． 半導体装置及びその製造方法
US8614126B1 (en) * 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9595531B2 (en) * 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
KR102607825B1 (ko) 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102549452B1 (ko) * 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102607833B1 (ko) 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102608182B1 (ko) 2016-06-09 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
KR102442214B1 (ko) 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR20140076797A (ko) * 2012-12-13 2014-06-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9437606B2 (en) * 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
KR20160135935A (ko) * 2015-05-19 2016-11-29 삼성전자주식회사 수직형 메모리 장치
KR20170023654A (ko) * 2015-08-24 2017-03-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20170067506A (ko) * 2015-12-08 2017-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861866B2 (en) 2017-10-12 2020-12-08 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US11672122B2 (en) 2020-04-20 2023-06-06 SK Hynix Inc. Semiconductor memory device including at least one channel post with a first curved portion and a second curved portion having different curvatures and method for fabricating the same

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US11557600B2 (en) 2023-01-17
US20190115363A1 (en) 2019-04-18

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