KR20200060156A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

Info

Publication number
KR20200060156A
KR20200060156A KR1020180145789A KR20180145789A KR20200060156A KR 20200060156 A KR20200060156 A KR 20200060156A KR 1020180145789 A KR1020180145789 A KR 1020180145789A KR 20180145789 A KR20180145789 A KR 20180145789A KR 20200060156 A KR20200060156 A KR 20200060156A
Authority
KR
South Korea
Prior art keywords
layer
film
source
material layer
material film
Prior art date
Application number
KR1020180145789A
Other languages
English (en)
Other versions
KR102547663B1 (ko
Inventor
강병우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180145789A priority Critical patent/KR102547663B1/ko
Priority to US16/511,955 priority patent/US10868039B2/en
Priority to CN201910801287.0A priority patent/CN111211124B/zh
Publication of KR20200060156A publication Critical patent/KR20200060156A/ko
Application granted granted Critical
Publication of KR102547663B1 publication Critical patent/KR102547663B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/11521—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 희생층을 서로 다른 물질을 포함하는 다중층으로 형성함으로써, 반도체 장치의 제조시간을 단축할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 다수의 물질막들을 포함하는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다. 3차원으로 배열된 메모리 셀들을 제조하기 위해 다수의 물질막들이 적층된 적층체를 이용할 수 있다.
본 발명의 실시 예는 제조시간을 단축할 수 있는 반도체 장치의 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 하부막 상에 제1 물질막을 형성하는 단계; 상기 제1 물질막 상에 상기 제1 물질막과 다른 제2 물질막을 형성하는 단계; 상기 제2 물질막 상에 상기 제1 물질막과 동일한 제3 물질막을 형성하는 단계; 상기 제3 물질막 상에 상부막을 형성하는 단계; 상기 상부막 및 상기 제1 내지 제3 물질막들을 관통하는 슬릿을 형성하는 단계; 상기 상부막 및 상기 하부막 사이의 층간 공간이 개구될 수 있도록 상기 슬릿을 통해 상기 제2 물질막보다 상기 제1 및 제3 물질막들을 더 빠르게 식각하는 식각물질로 상기 제1 내지 제3 물질막을 제거하는 단계; 및 상기 층간 공간을 제4 물질막으로 채우는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 층간 절연층과 다중 희생층이 교대로 적층된 적층체를 형성하되, 상기 다중 희생층은 서로 다른 제1 물질막 및 제2 물질막을 적층하여 형성하는 단계; 상기 적층체를 관통하는 채널구조들을 형성하는 단계; 상기 채널구조들 사이에서 상기 적층체를 관통하는 슬릿을 형성하는 단계; 상기 제2 물질막보다 상기 제1 물질막을 더 빠르게 식각하는 식각물질을 이용하여 상기 슬릿을 통해 상기 다중 희생층을 제거하는 단계; 및 상기 다중 희생층이 제거된 영역을 도전패턴으로 채우는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 소스막과 다중 희생층이 교대로 적층된 적층체를 형성하되, 상기 다중 희생층은 서로 다른 제1 물질막 및 제2 물질막을 적층하여 형성하는 단계; 상기 적층체 상에 채널구조들에 의해 관통되는 게이트 적층체들을 형성하는 단계; 상기 게이트 적층체들 사이에서 노출된 상기 다중 희생층을 관통하는 슬릿을 형성하는 단계; 상기 제2 물질막보다 상기 제1 물질막을 더 빠르게 식각하는 식각물질을 이용하여 상기 슬릿을 통해 상기 다중 희생층을 제거하는 단계; 및 상기 다중 희생층이 제거된 영역을 콘택 소스막으로 채우는 단계를 포함할 수 있다.
본 기술은 희생층을 서로 다른 물질을 포함하는 다중층으로 형성함으로써, 희생층을 제거하기 위한 식각물질에 대한 다중층의 식각속도 차이를 이용하여 희생층의 노출면적을 넓힐 수 있다. 이로써, 본 기술은 반도체 장치의 제조시간을 단축할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 공정 단계별 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나태는 블록도들이다.
도 3은 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 4a 내지 도 4e는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 사시도들이다.
도 5는 본 발명의 실시 예들에 따른 반도체 장치의 게이트 적층체를 나타내는 단면도이다.
도 6a 내지 도 6g는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체 및 소스막을 나타내는 단면도이다.
도 8a 내지 도 8f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 공정 단계별 단면도들이다. 도 1a 내지 도 1e는 하부막 및 상부막 사이에 배치된 패턴을 포함하는 반도체 장치를 제조함에 있어서, 리플레이스 공정을 이용한 반도체 장치의 제조방법을 나타낸다.
도 1a를 참조하면, 기판(10) 상에 하부막(20), 다중 희생층(30) 및 상부막(40)을 순차로 형성할 수 있다. 하부막(20) 및 상부막(40)은 다중 희생층(30)과다른 물질로 형성될 수 있다.
다중 희생층(30)은 순차로 적층된 제1 물질막(33), 제2 물질막(35) 및 제3 물질막(37)을 포함할 수 있다.
제2 물질막(35)은 제1 물질막(33) 및 제3 물질막(37)과 다른 물질로 형성되고, 제3 물질막(37)은 제1 물질막(33)과 동일한 물질로 형성될 수 있다. 보다 구체적으로, 제2 물질막(35)은 제1 물질막(33) 및 제3 물질막(37)과 식각률이 다른 물질로 형성될 수 있다. 제1 물질막(33) 및 제3 물질막(37) 중 어느 하나는 생략될 수 있다.
제2 물질막(35)은 후속 공정에서 상대적으로 빠른 속도로 제거되는 제1 물질막(33) 및 제3 물질막(37) 각각에 비해 두껍게 형성될 수 있다.
이어서, 상부막(40), 다중 희생층(30), 및 하부막(20)을 식각하여 이들을 관통하는 슬릿(51)을 형성할 수 있다.
도 1b를 참조하면, 제2 물질막(35)보다 제1 및 제3 물질막들(33, 37)을 더 빠르게 식각하는 식각물질을 이용하여 슬릿(51)을 통해 다중 희생층(30)을 식각할 수 있다. 이 때, 상부막(40) 및 하부막(20)은 식각물질에 대한 식각 저항성이 크므로, 식각 공정 동안 다중 희생층(30)을 선택적으로 제거할 수 있다.
다중 희생층(30)을 선택적으로 식각하는 동안, 제1 내지 제3 물질막들(33, 35, 37)의 식각 속도 차이에 의해, 제1 및 제3 물질막들(33, 37)이 제2 물질막(35)보다 빠르게 식각된다. 이로써, 식각 공정을 진행하는 동안, 상부막(40) 및 제2 물질막(35) 사이와 하부막(20) 및 제2 물질막(35) 사이에 각각 갭(53)이 형성될 수 있다. 갭(53)에 의해 식각물질에 노출되는 제2 물질막(35)의 표면적은 식각 공정을 진행하는 동안 증가될 수 있다.
예를 들어, 제1 물질막(33) 및 제3 물질막(37) 각각은 BPSG(Boron Phosphorus Silicate Glass), USG(Undopedsilicata Glass), PSG(Phosphorus Silicate Glass) 및 다공성 질화막 중 적어도 어느 하나를 포함하고, 제2 물질막(35)은 실리콘 질화막을 포함할 수 있다. 이 경우, 식각물질은 인산(H3PO4)일 수 있다. BPSG, USG, PSG 각각은 실리콘 질화막에 비해 인산에 의해 더 빠르게 식각된다. 다공성 질화막은 실리콘 질화막에 비해 밀도가 낮으므로 상대적으로 막질이 치밀한 실리콘 질화막에 비해 인산에 의해 더 빠르게 식각된다.
다른 예를 들어, 제1 물질막(33) 및 제3 물질막(37) 각각은 도프트 실리콘을 포함하고, 제2 물질막(35)은 언도프트 실리콘을 포함할 수 있다. 이 경우, 식각물질은 불화수소(HF), 질산(HNO3), 및 아세트산(CH3COOH)을 포함하는 화학물질로 구성될 수 있다. 도프트 실리콘은 언도프트 실리콘에 비해 상기의 화학물질에 의해 더 빠르게 식각된다.
도 1c를 참조하면, 도 1b에 도시된 제1 및 제3 물질막들(33, 37)은 제2 물질막(35)이 완전히 제거되기 전 먼저 제거될 수 있고, 제2 물질막(35)의 식각 속도는 식각물질에 노출되는 표면적 증대로 인하여 증가될 수 있다.
도 1d를 참조하면, 도 1c에 도시된 제2 물질막(35)을 제거함으로써, 상부막(40) 및 하부막(20) 사이에서 층간 공간(61)이 정의된다. 본 발명의 실시 예에 따르면, 식각물질에 노출되는 다중 희생층의 표면적을 넓혀서 다중 희생층의 제거속도를 높일 수 있으므로 반도체 장치의 제조시간을 단축할 수 있다.
도 1e를 참조하면, 도 1d에 도시된 층간 공간(61) 내부를 제4 물질막(63)으로 채울 수 있다. 하부막(20), 제4 물질막(63) 및 상부막(40)은 다양한 물질의 조합으로 형성될 수 있다.
상술한 바와 같이, 슬릿을 통해 다중 희생층을 제4 물질막으로 교체하는 리플레이스 공정을 포함하는 본 발명의 실시 예는 다중 희생층을 서로 다른 물질막들로 형성함으로써 다중 희생층의 제거 속도를 증가시킬 수 있다.
도면에 도시되진 않았으나, 다중 희생층은 수직방향으로 연장된 트렌치 또는 수직방향으로 연장된 홀을 채우도록 형성될 수 있고, 다중 희생층은 트렌치 또는 홀을 개구하는 과정에서 제거될 수 있다.
이하, 상술한 제조방법을 이용하여 형성된 반도체 장치에 대한 다양한 실시 예를 설명한다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 2a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 2b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 3은 주변회로 구조(PC)를 개략적으로 나타내는 단면도이다. 도 3에 도시된 주변회로 구조(PC)는 도 2a에 도시된 주변회로 구조에 포함되거나, 도 2b에 도시된 주변회로 구조에 포함될 수 있다.
도 3을 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 4a 내지 도 4e는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 사시도들이다. 인식의 편의를 위해, 도 4a 내지 도 4e에서 층간 절연층들은 도시하지 않았다.
도 4a 내지 도 4e를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 3차원 구조의 메모리 스트링(CST)을 포함할 수 있다. 3차원 구조의 메모리 스트링(CST)은 반도체 장치의 집적도를 향상시킬 수 있다. 메모리 스트링(CST)은 채널구조들(CH) 각각을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다.
채널구조들(CH) 각각은 그에 대응하는 비트라인(BL)에 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 방향(I)에 교차되는 수평면에서 제2 방향(Ⅱ)으로 연장될 수 있다. 일 실시 예로서, 비트 라인(BL)은 도 4a 내지 도 4d에 도시된 바와 같이, 그에 대응하는 채널구조(CH)에 직접 접촉될 수 있다. 일 실시 예로서, 비트 라인(BL)은 도 4e에 도시된 바와 같이, 콘택 플러그(DCT)를 경유하여 그에 대응하는 채널구조(CH)에 연결될 수 있다. 콘택 플러그(DCT)는 비트 라인(BL)에 접촉되어 그에 대응하는 채널구조(CH)를 향해 연장될 수 있다.
메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 제1 방향(I)으로 이격되어 적층된 도전패턴들(CP1 내지 CPn)에 연결될 수 있다. 도전패턴들(CP1 내지 CPn)은 워드라인들(WL), 소스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 도전패턴들(CP1 내지 CPn)은 제1 방향(I)으로 순차로 배열되고 서로 이격된 첫번째층으로부터 n번째층에 배치될 수 있다. 첫번째층은 비트라인(BL)으로부터 가장 멀리 배치된 층으로 정의하고, n번째층은 비트라인(BL)에 가장 가깝게 배치된 층으로 정의한다. 도전패턴들(CP1 내지 CPn) 각각은 수평방향으로 연장될 수 있다.
도 4a 내지 도 4d를 참조하면, 도전패턴들(CP1 내지 CPn) 중 적어도 n번째층에 배치된 제n 패턴들(CPn)은 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개 층 이상에 배치된 도전패턴들이 드레인 셀렉트 라인들(DSL)로 이용될 수 있다. 일 실시 예로서, n번째 층에 배치된 제n 패턴들(CPn)과 n-1번째 층에 배치된 제n-1 패턴들(CPn-1)이 드레인 셀렉트 라인들(DSL)로 이용될 수 있다.
도전패턴들(CP1 내지 CPn) 중 적어도 첫번째층에 배치된 제1 패턴들(CP1)은 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개 층 이상에 배치된 도전패턴들이 소스 셀렉트 라인들(SSL)로 이용될 수 있다. 일 실시 예로서, 첫번째 층에 배치된 제1 패턴들(CP1) 및 두번째 층에 배치된 제2 패턴들(CP2)이 소스 셀렉트 라인들(SSL)로 이용될 수 있다.
드레인 셀렉트 라인들(DSL)과 소스 셀렉트 라인들(SSL) 사이에 배치된 도전패턴들(예를 들어 CP3 내지 CPn-2)은 워드라인들(WL)로 이용될 수 있다.
도전패턴들(CP1 내지 CPn)은 각층에서 제1 슬릿(SI1)에 의해 서로 분리될 수 있다. 도전패턴들(CP1 내지 CPn) 중 드레인 셀렉트 라인들(DSL)로 이용되는 패턴들은 각층에서 제1 슬릿(SI1) 뿐 아니라, 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 본 발명은 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 도전패턴들(CP1 내지 CPn) 중 소스 셀렉트 라인들(SSL)로 이용되는 패턴들은 각층에서 제1 슬릿(SI1) 뿐 아니라, 제3 슬릿에 의해 서로 분리될 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서, 제2 슬릿(SI2)은 생략될 수 있으며, 이 경우, 드레인 셀렉트 라인들(DSL)로 이용되는 패턴들은 각층에서 제1 슬릿(SI1)에 의해서 서로 분리될 수 있다. 상술한 제2 슬릿(SI2) 및 제3 슬릿은 제1 슬릿(SI1)에 의해 분리된 워드라인들(WL) 각 층에 중첩될 수 있고, 워드라인들(WL)을 관통하지 않는 깊이로 형성될 수 있다.
제1 슬릿(SI1) 및 제2 슬릿(SI2)은 수평면에서 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I)과 제2 방향(Ⅱ)에 교차되는 방향으로 정의된다. 워드라인들(WL) 각각에 공유되는 채널구조들(CH)은 서로 다른 드레인 셀렉트 라인들(DSL)에 의해 제어되는 그룹들로 분리될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSL)은 제2 슬릿(SI2)에 의해 서로 분리된 제1 드레인 셀렉트 라인 및 제2 드레인 셀렉트 라인을 포함할 수 있다. 이 경우, 워드라인들(WL) 각각에 공유되는 채널구조들(CH)은 제1 드레인 셀렉트 라인에 의해 제어되는 제1 그룹과 제2 드레인 셀렉트 라인에 의해 제어되는 제2 그룹으로 구분될 수 있다.
워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL) 각각은 1열 이상의 채널구조들(CH)을 공통으로 감쌀 수 있다. 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소스 셀렉트 라인들(SSL) 각각에 의해 둘러싸인 채널구조들(CH)은 지그재그로 배치될 수 있다.
제1 슬릿(SI1)은 메모리 블록들 사이의 경계에 배치될 수 있다. 메모리 블록들 각각에서 동일층에 배치된 드레인 셀렉트 라인들(DSL)은 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 워드라인들(WL) 각각은 제2 슬릿(SI2)에 의해 분리되지 않고, 제2 슬릿(SI2)에 중첩되도록 연장될 수 있다. 도면에 도시되진 않았으나, 메모리 블록들 각각에서 동일층에 배치된 소스 셀렉트 라인들(SSL)은 제3 슬릿에 의해 분리될 수 있다. 워드라인들(WL) 각각은 제3 슬릿에 의해 분리되지 않고, 제3 슬릿에 중첩되도록 연장될 수 있다.
도 4a, 도 4b 및 도 4d를 참조하면, 채널구조들(CH) 각각은 드레인 셀렉트 라인들(DSL), 워드라인들(WL) 및 소스 셀렉트 라인들(SSL)을 관통할 수 있다. 도 4c를 참조하면, 채널구조들(CH) 각각은 드레인 셀렉트 라인들(DSL) 및 워드라인들(WL)을 관통할 수 있다.
도 4a 및 도 4b를 참조하면, 채널구조들(CH)은 도전패턴들(CP1 내지 CPn) 아래에 배치된 소스막(SL)에 직접 연결될 수 있다. 소스막(SL)은 다양한 구조로 형성될 수 있다.
도 4a를 참조하면, 소스막(SL)은 채널구조들(CH) 각각의 바닥면에 접촉될 수 있다. 소스막(SL)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 소스막(SL)은 도 2a를 참조하여 설명한 기판(SUB)의 표면으로부터 일부 두께로 소스 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 소스막(SL)은 도 2b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘막일 수 있다.
채널구조들(CH) 각각은 소스막(SL)의 상면에 접촉되고, 도전패턴들(CP1 내지 CPn)을 관통하고, 소스막(SL)으로부터 비트 라인(BL)을 향해 제1 방향(I)을 따라 연장될 수 있다. 채널구조들(CH) 각각의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 채널구조들(CH) 각각의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구될 수 있다.
도 4b를 참조하면, 채널구조들(CH)은 도전패턴들(CP1 내지 CPn)을 관통하고소스막(SL)의 내부로 연장될 수 있다. 채널구조들(CH) 각각의 측벽은 소스막(SL)에 접촉될 수 있다.
소스막(SL)은 제1 소스막(SL1) 및 콘택 소스막(CTS)을 포함할 수 있다. 소스막(SL)은 제2 소스막(SL2)을 더 포함할 수 있다. 채널구조들(CH)은 제2 소스막(SL2) 및 콘택 소스막(CTS)을 관통하고, 제1 소스막(SL1) 내부로 연장될 수 있다.
제1 소스막(SL1)은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 도 2a를 참조하여 설명한 기판(SUB)의 표면으로부터 일부 두께로 소스 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 제1 소스막(SL1)은 도 2b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘막일 수 있다. 제1 소스막(SL1)은 채널구조들(CH) 각각의 하단을 감쌀 수 있다.
콘택 소스막(CTS)은 제1 소스막(SL1) 상에 배치되고, 제1 소스막(SL1)의 상면에 접촉될 수 있다. 콘택 소스막(CTS)은 채널구조들(CH) 각각의 측벽에 접촉되고, 채널구조들(CH)을 감싼다.
채널구조들(CH) 각각의 측벽을 따라 연장된 다층막은 콘택 소스막(CTS)에 의해 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 분리된다. 제1 다층패턴(ML1)은 채널구조들(CH) 각각의 상단을 감싸는 패턴으로 정의하고, 제2 다층패턴(ML2)은 제1 소스막(SL1)과 각각의 채널구조(CH) 사이에 배치된 패턴으로 정의한다.
제2 소스막(SL2)은 콘택 소스막(CTS)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다. 제2 소스막(SL2)은 제1 다층 패턴(ML1)을 감싸도록 형성될 수 있다. 제2 소스막(SL2)은 경우에 따라 생략될 수 있다. 제2 소스막(SL2)은 제1 슬릿(SI1)에 의해 관통될 수 있다.
상술한 콘택 소스막(CTS) 및 제2 소스막(SL2) 각각은 소스 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘막을 포함할 수 있다.
도 4c를 참조하면, 채널구조들(CH) 각각은 그에 대응하는 하부채널구조(LPC)에 연결될 수 있다.
하부채널구조(LPC)는 그에 대응하는 채널구조(CH) 아래에 연결된다. 각각의 채널구조(CH)는 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 채널구조(CH)의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구된다.
하부채널구조(LPC)는 워드라인들(WL) 아래에 배치된 적어도 하나의 소스 셀렉트 라인들(SSL)을 관통한다. 하부채널구조(LPC)의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 게이트 절연막(GI)은 하부채널구조(LPC)의 측벽을 따라 연장될 수 있다. 하부채널구조(LPC)의 상면 및 바닥면은 게이트 절연막(GI)으로 차단되지 않고, 개구될 수 있다.
소스막(SL)은 하부채널구조(LPC)의 바닥면에 접촉될 수 있다. 소스막(SL)은 도 4a를 참조하여 설명한 소스막(SL)과 동일한 물질로 형성될 수 있다.
도 4d를 참조하면, 채널구조들(CH) 각각은 도전패턴들(CP1 내지 CPn)을 관통하는 기둥부들(PL)과 기둥부들(PL)로부터 수평방향으로 연장된 수평부(HP)를 포함할 수 있다. 채널구조들(CH)의 수평부들(HP)은 제1 패턴들(CP1)의 하부면들을 따라 연장될 수 있다. 수평부들(HP)은 제1 슬릿(SI1)으로부터 연장된 슬릿 연장부(SIE)에 의해 서로 분리될 수 있다. 수평부들(HP) 아래에 도프트 영역(DA)이 배치될 수 있다. 다시말해, 수평부들(HP)은 도프트 영역(DA)과 제1 패턴들(CP1) 사이에 배치될 수 있다.
일 실시 예로서, 도프트 영역(DA)은 웰 도펀트를 포함하는 도프트 반도체막으로 형성될 수 있다. 웰 도펀트는 p형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 영역(DA)은 도 2a를 참조하여 설명한 기판(SUB)의 표면으로부터 일부 두께로 웰 도펀트를 주입하여 형성될 수 있다. 일 실시 예로서, 도프트 영역(DA)은 도 2b를 참조하여 설명한 기판(SUB) 상에 도프트 반도체막을 증착하여 형성될 수 있다. 이 경우, 기판(SUB)과 도프트 반도체막 사이에 절연막이 배치될 수 있다. 일 실시 예로서, 도프트 반도체막은 도프트 실리콘막일 수 있다.
기둥부들(PL) 각각의 측벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 수평부(HP)와 제1 패턴(CP1) 사이로 연장될 수 있다. 다층막(ML)은 그에 대응하는 수평부(HP)와 도프트 영역(DA) 사이로 연장될 수 있다.
도 4e를 참조하면, 도전패턴들(CP1 내지 CPn)은 슬릿(SI)에 의해 소스측 도전패턴들(CP_S) 및 드레인측 도전패턴들(CP_D)로 구분될 수 있다.
소스측 도전패턴들(CP_S) 중 적어도 n번째층에 배치된 소스측 제n 패턴(CPn)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개층 이상에 배치된 도전패턴들 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 일 실시 예로서, 소스측 도전패턴들(CP_S) 중 n층과 n-1층에 각각 배치된 소스측 제n 패턴(CPn) 및 소스측 제n-1 패턴(CPn-1)이 각각 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스측 도전패턴들(CP_S) 중 소스 셀렉트 라인(SSL) 아래에 배치된 도전패턴들(예를 들어 CP1 내지 CPn-2)은 소스측 워드라인들(WL_S)로 이용될 수 있다.
드레인측 도전패턴들(CP_D) 중 적어도 n번째층에 배치된 드레인측 제n 패턴(CPn)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 본 발명은 이에 제한되지 않고, 두개층 이상에 배치된 도전패턴들 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 일 실시 예로서, 드레인측 도전패턴들(CP_D) 중 n층과 n-1층에 각각 배치된 드레인측 제n 패턴(CPn) 및 드레인측 제n-1 패턴(CPn-1)이 각각 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 드레인측 도전패턴들(CP_D) 중 드레인 셀렉트 라인(DSL) 아래에 배치된 도전패턴들(예를 들어 CP1 내지 CPn-2)은 드레인측 워드라인들(WL_D)로 이용될 수 있다.
소스측 도전패턴들(CP_S) 위에 공통 소스 라인(CSL)이 배치될 수 있다. 공통 소스 라인(CSL)은 비트 라인(BL)과 다른층에 배치된다. 공통 소스 라인(CSL)과 비트 라인(BL)은 도전물로 형성되고, 서로 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL)과 소스측 도전패턴들(CP_S) 사이에 배치될 수 있다.
채널구조들(CH) 각각은 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 및 수평부(HP)를 포함할 수 있다. 드레인측 기둥(D_PL)은 비트 라인(BL)에 전기적으로 연결될 수 있다. 드레인측 기둥(D_PL)은 드레인측 도전패턴들(CP_D)을 관통하도록 연장되고 수평부(HP)에 연결된다. 소스측 기둥(S_PL)은 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다. 소스측 기둥(S_PL)은 소스측 도전패턴들(CP_S)을 관통하도록 연장되고 수평부(HP)에 연결된다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립된다. 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)은 수평부(HP)로부터 제1 방향(I)을 따라 연장된다. 파이프 게이트(PG)는 소스측 도전패턴들(CP_S) 및 드레인측 도전패턴들(CP_D) 아래에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 파이프 트랜지스터의 게이트로 이용될 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 전송되는 신호에 따라 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)을 수평부(HP)를 통해 전기적으로 연결할 수 있다.
채널구조들(CH) 각각의 외벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 그에 대응하는 채널구조(CH)의 드레인측 기둥(D_PL)의 측벽, 수평부(HP)의 외벽 및 소스측 기둥(S_PL)의 측벽을 따라 연장된다.
슬릿(SI)은 제2 방향(Ⅱ)으로 서로 이웃한 소스측 도전패턴들(CP_S)과 드레인측 도전패턴들(CP_D) 사이에 배치되고, 제3 방향(Ⅲ)을 따라 연장될 수 있다. 소스측 도전패턴들(CP_S), 드레인측 도전패턴들(CP_D), 및 공통 소스 라인(CSL) 각각은 제3 방향(Ⅲ)을 따라 연장된 라인형으로 형성될 수 있다.
도 4a 내지 도 4e를 참조하여 상술한 워드라인들(WL, WL_D 또는 WL_S)은 메모리 셀들의 게이트들로 이용되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트로 이용되고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트로 이용된다. 워드라인들(WL, WL_D 또는 WL_S) 각각과 각 채널구조(CH) 사이에 배치된 다층막(ML 또는 ML1)은 데이터를 저장하는 데이터 저장막을 포함할 수 있다.
도 4a 내지 도 4e를 참조하여 상술한 워드라인들(WL, WL_D 또는 WL_S), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)을 포함하는 게이트 적층체는 다양한 제조방법을 이용하여 형성될 수 있다. 본 발명의 실시 예의 실시 예는 게이트 적층체를 도 1a 내지 도 1e를 참조하여 상술한 리플레이스 공정을 이용하여 형성함으로써 반도체 장치의 제조 시간을 단축할 수 있다.
도 5는 본 발명의 실시 예들에 따른 반도체 장치의 게이트 적층체를 나타내는 단면도이다. 도 5는 도 4a 내지 도 4e 각각에 도시된 도전패턴들을 포함하는 게이트 적층체를 확대한 단면도에 대응될 수 있다.
도 5를 참조하면, 게이트 적층체들(GST)은 슬릿(SI)에 의해 서로 분리될 수 있다. 게이트 적층체들(GST) 각각은 제1 방향(I)으로 교대로 적층된 층간 절연층들(ILD) 및 도전패턴들(CP)을 포함할 수 있다. 도전패턴들(CP)은 도 4a 내지 도 4e 중 어느 하나에 도시된 도전패턴들(CP1 내지 CPn)에 대응될 수 있다. 도전패턴들(CP) 각각은 제1 방향(I)으로 서로 이웃한 층간 절연층들(ILD) 사이에 배치된다.
도전패턴들(CP) 각각은 다양한 도전물로 형성될 수 있다. 도전패턴들(CP) 각각은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어나 하나를 포함할 수 있다. 일 실시 예로서, 도전패턴들(CP) 각각은 저저항 배선을 위해 텅스텐(W) 등의 금속막(A)을 포함할 수 있다. 도전패턴들(CP) 각각이 금속막(A)을 포함하는 경우, 도전패턴들(CP) 각각은 베리어막(B)을 더 포함할 수 있다.
베리어막(B)은 금속막(A)으로부터의 외부로 금속이 확산되는 것을 차단할 수 있다. 베리어막(B)은 금속막(A)을 감싸고, 슬릿(SI)을 향해 개구된 C형 단면구조를 가질 수 있다. 베리어막(B)은 채널구조(CH)와 금속막(A) 사이, 금속막(A)과 층간 절연층들(ILD) 각각의 사이로 연장될 수 있다. 베리어막(B)은 금속 질화막으로 형성될 수 있다. 예를 들어, 베리어막(B)은 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함할 수 있다.
층간 절연층들(ILD)은 다양한 절연물로 형성될 수 있다. 예를 들어, 층간 절연층들(ILD)은 실리콘 산화막으로 형성될 수 있다.
게이트 적층체들(GST) 각각을 관통하는 채널구조(CH)는 층간 절연층들(ILD) 및 도전패턴들(CP)로 둘러싸인다. 채널구조(CH)와 도전패턴들(CP) 각각의 사이에 다층막(ML)이 배치될 수 있다. 다층막(ML)은 도 4a, 도 4c 내지 도 4d 각각에 도시된 다층막(ML)에 대응되거나, 도 4b에 도시된 제1 다층 패턴(ML1)에 대응될 수 있다.
다층막(ML)은 채널구조(CH)의 측벽을 따라 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 도면에 도시되진 않았으나, 일 실시 예로서, 다층막(ML)은 도전패턴들(CP)과 층간 절연층들(ILD) 사이의 계면들 및 채널구조(CH)와 도전패턴들(CP) 사이의 계면들을 따라 연장될 수 있다. 베리어막(B)은 그에 대응하는 금속막(A)과 다층막(ML) 사이로 연장될 수 있다.
채널구조(CH)는 반도체막(SE)을 포함할 수 있다. 일 실시 예로서, 반도체막(SE)은 실리콘막으로 형성될 수 있다. 반도체막(SE)은 다층막(ML)의 내벽 상에 컨포멀하게 형성되거나, 다층막(ML)의 중심영역을 완전히 채우도록 형성될 수 있다.
도 5에 도시된 바와 같이, 반도체막(SE)이 다층막(ML)의 내벽 상에 컨포멀하게 형성된 경우, 채널구조(CH)는 반도체막(SE)의 중심영역을 채우는 코어절연막(CO)을 더 포함할 수 있다.
다층막(ML)은 채널구조(CH)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BI1)을 포함할 수 있다.
데이터 저장막(DL)은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다.
데이터 저장막(DL)은 도전패턴들(CP) 중 워드라인들로 이용되는 패턴과 채널구조(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
데이터 저장막(DL)은 파울러 노드 하임 터널링이 아닌 다른 동작 원리에 기초하여 데이터를 저장할 수 있다. 예를 들어, 데이터 저장막(DL)은 상변화 물질막으로 형성되고, 상변화에 따른 데이터를 저장할 수 있다.
제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 도전패턴들(CP) 각각과 층간 절연층들(ILD) 사이의 계면을 따라 제2 블로킹 절연막(BI2)이 더 형성될 수 있다. 제2 블로킹 절연막(BI2)은 슬릿(SI)을 향하는 층간 절연층들(ILD) 각각의 측벽 상으로 연장될 수 있다. 제2 블로킹 절연막(BI2)은 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(BI2)은 알루미늄 산화막으로 형성될 수 있다. 제1 블로킹 절연막(BI1) 및 제2 블로킹 절연막(BI2) 중 어느 하나는 생략될 수 있다.
슬릿(SI)은 도 4a 내지 도 4d 각각에 도시된 제1 슬릿(SI1)에 대응되거나, 도 4e에 도시된 슬릿(SI)에 대응될 수 있다. 슬릿(SI)은 수직구조(VP)로 채워질 수 있다. 일 실시 예로서, 수직구조(VP)는 슬릿(SI)을 절연물로 완전히 채워서 형성할 수 있다. 일 실시 예로서, 수직구조(VP)는 도전물 및 도전물을 감싸는 측벽절연막을 포함할 수 있다.
도 6a 내지 도 6g는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 구체적으로, 도 6a 내지 도 6g는 리플레이스 공정을 이용한 게이트 적층체의 제조방법을 나타내는 단면도들이다.
도 6a를 참조하면, 층간 절연층들(115) 및 다중 희생층들(127)을 제1 방향(I)으로 교대로 적층하여 적층체(130)를 형성한다.
층간 절연층들(115)은 다중 희생층들(127)과 다른 물질로 형성된다. 층간 절연층들(115)은 실리콘 산화막등의 산화물로 형성될 수 있다. 다중 희생층들(127) 각각은 서로 다른 물질들을 교대로 적층하여 형성할 수 있다. 일 실시 예로서, 다중 희생층들(127) 각각은 순차로 적층된 제1 물질막(121), 제2 물질막(123) 및 제3 물질막(125)을 포함할 수 있다.
제2 물질막(123)은 제1 물질막(121) 및 제3 물질막(125)과 다른 물질로 형성되고, 제3 물질막(125)은 제1 물질막(121)과 동일한 물질로 형성될 수 있다. 보다 구체적으로, 제2 물질막(123)은 제1 물질막(121) 및 제3 물질막(125)과 식각률이 다른 물질로 형성될 수 있다. 제1 물질막(121) 및 제3 물질막(125) 중 어느 하나는 생략될 수 있다.
제2 물질막(123)은 후속 공정에서 상대적으로 빠른 속도로 제거되는 제1 물질막(121) 및 제3 물질막(125) 각각에 비해 두껍게 형성될 수 있다.
도 6b를 참조하면, 적층체(130)를 관통하는 채널구조들(159)을 형성할 수 있다. 채널구조들(159)을 형성하는 단계는 적층체(130)를 관통하는 홀들(141)을 형성하는 단계 및 홀들(141)을 채널구조들(159)로 각각 채우는 단계를 포함할 수 있다. 채널구조들(159)을 형성하기 전, 홀들(141) 각각의 측벽 상에 다층막(149)을 형성하는 단계를 더 포함할 수 있다. 이 경우, 채널구조들(159)은 다층막(149) 상에 형성될 수 있다.
다층막(149)을 형성하는 단계는 홀들(141) 각각의 측벽으로부터 홀들(141) 각각의 중심영역을 향하여 제1 블로킹 절연막(143), 데이터 저장막(145) 및 터널 절연막(147)을 순차로 적층하는 단계를 포함할 수 있다. 제1 블로킹 절연막(143), 데이터 저장막(145) 및 터널 절연막(147) 각각의 물질에 대한 예는 도 5를 참조하여 설명한 바와 동일하다.
채널구조들(159) 각각은 도 5를 참조하여 상술한 바와 같이 반도체막(151)을 포함하거나, 반도체막(151) 및 코어 절연막(153)을 포함할 수 있다.
이어서, 채널구조들(159) 사이에서 적층체(130)를 관통하는 슬릿(161)을 형성할 수 있다.
도 6c를 참조하면, 제2 물질막(123)보다 제1 및 제3 물질막들(121 및 125)을 더 빠르게 식각하는 식각물질을 이용하여, 슬릿(161)을 통해 다중 희생층들(127)을 식각할 수 있다. 이 때, 층간 절연층들(115)은 식각물질에 대한 식각 저항성이 크므로, 식각 공정 동안 다중 희생층들(127)을 선택적으로 제거할 수 있다.
다중 희생층들(127)을 선택적으로 식각하는 식각공정의 초기에, 슬릿(161)을 통해 C영역에 표시된 화살표 방향으로 식각물질이 유입될 수 있다. 이 때, 제1 내지 제3 물질막들(121, 123, 125)의 식각 속도 차이에 의해, 제1 및 제3 물질막들(121, 125)이 제2 물질막(123)보다 빠르게 식각된다. 그 결과, 층간 절연층들(115) 각각과 제2 물질막(123) 사이에 갭(163)이 형성될 수 있다.
예를 들어, 제1 물질막(121) 및 제3 물질막(125) 각각은 BPSG(Boron Phosphorus Silicate Glass), USG(Undopedsilicata Glass), PSG(Phosphorus Silicate Glass) 및 다공성 질화막 중 적어도 어느 하나를 포함하고, 제2 물질막(123)은 실리콘 질화막을 포함할 수 있다. 이 경우, 식각물질은 인산(H3PO4)일 수 있다. BPSG, USG, PSG 각각은 실리콘 질화막에 비해 인산에 의해 더 빠르게 식각된다. 다공성 질화막은 실리콘 질화막에 비해 밀도가 낮으므로 상대적으로 막질이 치밀한 실리콘 질화막에 비해 인산에 더 빠르게 식각된다.
도 6d를 참조하면, 도 6c에 도시된 갭(163)을 통해 식각물질이 유입될 수 있다. 이에 따라, 다중 희생층들(127)의 선택적 식각 공정 동안, D영역에 표시된 화살표 방향으로 제2 물질막(123)이 식각될 수 있다. 본 발명의 실시 예에 따르면, 도 6c에 도시된 갭(163)을 통해 식각물질에 노출된 제2 물질막(123)의 표면적을 넓힐 수 있으므로 제2 물질막(123)의 식각 속도를 증대시킬 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 층간 절연층들(115) 사이에 단일막으로 형성된 희생층을 배치하는 경우보다 빠른 속도로 제1 방향(I)으로 이웃한 층간 절연막층들(115) 사이의 공간을 노출할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 패턴들이 식각물질에 노출되는 시간을 줄일 수 있다. 그 결과, 본 발명의 실시 예는 반도체 장치의 패턴들이 식각물질에 의해 오염되는 현상을 줄일 수 있다. 따라서, 본 발명의 실시 예는 반도체 장치의 신뢰성을 개선할 수 있다.
도 6e를 참조하면, 선택적 식각 공정을 통해 다중 희생층들이 제거된 후, 제1 방향(I)으로 이웃한 층간 절연층들(115) 사이의 층간 공간들(165)이 개구될 수 있다. 본 발명의 실시 예에 따르면, 다중 희생층들을 통해 층간 절연층들(115) 사이의 층간 공간들(165)을 개구하는 시간을 단축할 수 있으므로 반도체 장치의 제조 시간을 줄일 수 있다.
도 6f를 참조하면, 슬릿(161)을 통해 도 6e에 도시된 층간 공간들(165) 내부를 도전물(179)로 채운다. 층간 공간들(165) 내부를 도전물(179)로 채우기 전, 층간 공간들(165) 각각의 표면 상에 제2 블로킹 절연막(171)을 더 형성할 수 있다. 제2 블로킹 절연막(171)은 도 5를 참조하여 설명한 제2 블로킹 절연막에 대응된다. 제2 블로킹 절연막(171)은 슬릿(161)을 향하는 층간 절연층들(115)의 측벽들 각각을 덮도록 연장될 수 있다.
도전물(179)은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어나 하나를 포함할 수 있다. 일 실시 예로서, 도전물(179)은 저저항 배선을 위해 텅스텐(W) 등의 금속막(175)을 포함할 수 있다. 이 경우, 도전물(179)은 베리어막(173)을 더 포함할 수 있다. 베리어막(173)은 금속막(175)을 형성하기 전, 도 6e에 도시된 층간 공간들(165) 각각의 표면 상에 컨포멀하게 형성될 수 있다. 베리어막(173)은 금속 질화막으로 형성될 수 있다. 예를 들어, 베리어막(173)은 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함할 수 있다.
도 6g를 참조하면, 도전물(179)이 다수의 도전패턴들(179P)로 분리될 수 있도록 도전물(179)을 식각한다. 이로써, 제1 방향(I)으로 교대로 적층된 도전패턴들(179P) 및 층간 절연층(115)을 포함하는 게이트 적층체(GST)를 형성할 수 있다.
이어서, 도 5를 참조하여 상술한 수직구조(VP)로 슬릿(161)을 채울 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 장치의 게이트 적층체 및 소스막을 나타내는 단면도이다. 도 7은 도 4b에 도시된 소스막 및 소스막에 인접한 게이트 적층체를 확대한 단면도이다.
도 7을 참조하면, 본 발명의 실시 예들에 따른 게이트 적층체들(GST)은 슬릿(SI1)에 의해 서로 분리될 수 있다. 게이트 적층체들(GST) 각각은 도 5를 참조하여 상술한 바와 동일한 구조로 형성될 수 있다.
게이트 적층체들(GST) 각각을 관통하는 채널구조(CH)는 소스막(SL) 내부로 연장될 수 있다. 소스막(SL)은 도 4b를 참조하여 상술한 바와 같이 제1 소스막(SL1) 및 콘택 소스막(CTS)을 포함할 수 있고, 제2 소스막(SL2)을 더 포함할 수 있다.
채널구조(CH)는 도 4b를 참조하여 상술한 바와 같이, 콘택 소스막(CTS)에 의해 서로 분리된 제1 다층패턴(ML1) 및 제2 다층패턴(ML2)으로 둘러싸인다. 채널구조(CH)는 반도체막(SE)을 포함할 수 있다. 일 실시 예로서, 반도체막(SE)은 실리콘막으로 형성될 수 있다. 반도체막(SE)은 제1 다층패턴(ML1)의 내벽 상에 컨포멀하게 형성되거나, 제1 다층패턴(ML1)에 의해 정의된 홀의 중심영역을 완전히 채우도록 형성될 수 있다. 반도체막(SE)는 제2 다층패턴(ML2) 상으로 연장된다.
도 7에 도시된 바와 같이, 반도체막(SE)이 제1 다층패턴(ML1)의 내벽 상에 컨포멀하게 형성된 경우, 채널구조(CH)는 반도체막(SE)의 중심영역을 채우는 코어절연막(CO)을 더 포함할 수 있다.
제1 다층패턴(ML1) 및 제2 다층패턴(ML2) 각각은 채널구조(CH)를 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BI1)을 포함할 수 있다.
터널 절연막(TI), 데이터 저장막(DL), 제1 블로킹 절연막(BI1)의 물질들은 도 5를 참조하여 설명한 물질들과 동일하다.
슬릿(SI1)은 도 4b에 도시된 제1 슬릿(SI1)에 대응될 수 있다. 슬릿(SI1)은 수직구조(VP)로 채워질 수 있다. 일 실시 예로서, 수직구조(VP)는 게이트 적층체들(GST) 각각의 측벽을 덮는 스페이서 절연막(SP) 및 스페이서 절연막(SP) 상에서 슬릿(SI1) 내부를 채우는 도전성 수직콘택구조(VCT)를 포함할 수 있다.
도 8a 내지 도 8f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 구체적으로, 도 8a 내지 도 8f는 리플레이스 공정을 이용한 소스막의 제조방법을 나타내는 단면도들이다.
도 8a를 참조하면, 제1 소스막(201) 및 다중 희생층(217)을 포함하는 소스 적층체(STS)를 형성한다. 다중 희생층(217) 상에 제2 소스막(221)이 더 형성될 수 있다. 제1 소스막(201) 상에 다중 희생층(217)을 형성하기 전, 제1 보호막(203)을 더 형성할 수 있다. 이 경우, 다중 희생층(217)은 제1 보호막(203) 상에 형성된다. 제2 소스막(221)을 형성하기 전, 다중 희생층(217) 상에 제2 보호막(219)을 더 형성할 수 있다. 이 경우, 제2 소스막(221)은 제2 보호막(219) 상에 형성될 수 있다. 제1 보호막(203), 제2 보호막(219) 및 제2 소스막(221) 중 적어도 하나는 경우에 따라 생략될 수 있다.
제1 소스막(201) 및 제2 소스막(221) 각각은 소스 도펀트를 포함하는 도프트 반도체막일 수 있다. 소스 도펀트는 n형 불순물을 포함할 수 있다. 일 실시 예로서, 제1 소스막(201) 및 제2 소스막(221) 각각은 n형 도프트 실리콘막으로 형성될 수 있다. 제1 보호막(203) 및 제2 보호막(219)은 산화막으로 형성될 수 있다.
다중 희생층(217)은 순차로 적층된 제1 물질막(211), 제2 물질막(213) 및 제3 물질막(215)을 포함할 수 있다.
제2 물질막(213)은 제1 물질막(211) 및 제3 물질막(215)과 다른 물질로 형성되고, 제3 물질막(215)은 제1 물질막(211)과 동일한 물질로 형성될 수 있다. 제1 물질막(211) 및 제3 물질막(215) 중 어느 하나는 생략될 수 있다. 제2 물질막(213)은 후속 공정에서 상대적으로 빠른 속도로 제거되는 제1 물질막(211) 및 제3 물질막(215) 각각에 비해 두껍게 형성될 수 있다.
이어서, 제1 소스막(201), 제1 보호막(203), 다중 희생층(217), 제2 보호막(219) 및 제2 소스막(221)을 포함하는 소스 적층체(STS) 상에 슬릿(261)에 의해 분리된 게이트 적층체들(GST)을 형성한다. 게이트 적층체들(GST)은 채널구조들(259)에 의해 관통된다.
상술한 게이트 적층체들(GST)은 도 6a 내지 도 6g를 참조하여 상술한 공정들을 이용하여 형성할 수 있다. 본 발명의 실시 예에서 채널구조들(259)은 게이트 적층체들(GST)을 관통하여 소스 적층체(STS) 내부로 연장될 수 있다.
채널구조들(259) 각각의 외벽을 따라 다층막(249)이 형성될 수 있다. 다층막(249)은 그에 대응하는 채널구조(259)와 게이트 적층체(GST) 사이에 배치되고, 그에 대응하는 채널구조(259)와 소스 적층체(STS) 사이로 연장된다. 채널구조(259)는 제1 보호막(203), 다중 희생층(217), 제2 보호막(219) 및 제2 소스막(221)을 완전히 관통할 수 있다. 채널구조(259)의 바닥면은 제1 소스막(201) 내부에 배치될 수 있다.
다층막(249)은 제1 블로킹 절연막(243), 데이터 저장막(245) 및 터널 절연막(247)을 포함할 수 있다. 제1 블로킹 절연막(243), 데이터 저장막(245) 및 터널 절연막(247)은 그에 대응하는 게이트 적층체(GST) 또는 소스 적층체(STS)의 표면으로부터 채널구조(259)의 표면을 향하여 순차로 적층된다. 제1 블로킹 절연막(243), 데이터 저장막(245) 및 터널 절연막(247) 각각은 도 5를 참조하여 상술한 바와 동일한 물질들로 형성될 수 있다.
채널구조들(259) 각각은 도 5를 참조하여 상술한 바와 같이 반도체막(251)을 포함하거나, 반도체막(251) 및 코어 절연막(253)을 포함할 수 있다.
슬릿(261)에 의해 노출된 게이트 적층체들(GST) 각각의 측벽 상에 스페이서 절연막(271)을 형성할 수 있다. 스페이서 절연막(271)은 산화막으로 형성될 수 있다. 슬릿(261)의 바닥면은 스페이서 절연막(271)에 의해 차단되지 않고 노출된다.
도 8b를 참조하면, 슬릿(261)의 바닥면을 통해 노출된 제2 소스막(221)을 식각하고, 제2 소스막(221)의 식각면을 산화시킬 수 있다. 산화된 제2 소스막(221)의 측벽에 측벽 보호막(223)이 형성될 수 있다. 이어서, 슬릿(261)을 통해 노출된 제2 보호막(219), 및 다중 희생층(217)을 식각하여 슬릿 연장부(281)를 형성한다. 슬릿 연장부(281)는 슬릿(261)에 연결된다.
도 8c를 참조하면, 제2 물질막(213)보다 제1 및 제3 물질막들(211, 215)을 더 빠르게 식각하는 식각물질을 이용하여 슬릿 연장부(281)을 통해 다중 희생층들(217)을 식각할 수 있다. 이 때, 측벽 보호막(223), 제1 보호막(219), 및 제2 보호막(203)은 식각물질에 대한 식각 저항성이 크므로, 식각 공정 동안 다중 희생층들(217)을 선택적으로 제거할 수 있다.
다중 희생층들(217)을 선택적으로 식각하는 동안, 제1 내지 제3 물질막들(211, 213, 215)의 식각 속도 차이에 의해, 제1 보호막(203)과 제2 물질막(213) 사이와 제2 보호막(219)과 제2 물질막(213) 사이에 각각 갭(283)이 형성될 수 있다.
제1 물질막(211) 및 제3 물질막(215) 각각은 도프트 실리콘을 포함하고, 제2 물질막(213)은 언도프트 실리콘을 포함할 수 있다. 이 경우, 식각물질은 불화수소(HF), 질산(HNO3), 및 아세트산(CH3COOH)을 포함하는 화학물질로 구성될 수 있다. 도프트 실리콘은 언도프트 실리콘에 비해 상기의 화학물질에 의해 더 빠르게 식각된다.
도 8d를 참조하면, 도 8c에 도시된 갭(283)을 통해 식각물질에 노출된 제2 물질막(213)의 표면적을 넓힐 수 있으므로 제2 물질막(213)의 식각 속도를 증대시킬 수 있다.
도 8e를 참조하면, 본 발명의 실시 예에 따라 다중 희생층을 빠른 속도로 제거함으로써, 제1 소스막(201)과 제2 소스막(221) 사이의 층간 공간(285)을 개구하는 시간을 단축할 수 있다. 다중 희생층을 제거하는 동안, 도 8c에 도시된 제1 보호막(203) 및 제2 보호막(219)은 제1 소스막(201) 및 제2 소스막(221)의 손실을 방지할 수 있다.
다중 희생층을 제거한 후, 도 8d에 도시된 제1 보호막(203) 및 제2 보호막(219)을 제거하여 제1 소스막(201)과 제2 소스막(221)을 노출시킬 수 있다. 이로써, 층간 공간(285)의 넓이가 확장될 수 있다. 제1 보호막(203) 및 제2 보호막(219)이 제거되는 동안, 도 8d에 도시된 측벽 보호막(223)이 제거되어 제2 소스막(221)의 측벽이 노출될 수 있다.
제1 소스막(201)과 제2 소스막(221) 사이에서 노출된 제1 블로킹 절연막(243), 데이터 저장막(245), 및 터널 절연막(247)은 채널구조들(259) 각각의 측벽이 제1 소스막(201)과 제2 소스막(221) 사이에서 노출되도록 제거될 수 있다. 이로써, 층간 공간(285)의 넓이가 확장될 수 있다. 확장된 층간 공간(285)을 통해 채널구조들(259) 각각의 반도체막(251)이 노출된다.
도 8f를 참조하면, 도 8e에 도시된 층간 공간(285)을 콘택 소스막(287)으로 채운다. 콘택 소스막(287)은 채널구조들(259)의 측벽들, 제1 및 제2 소스막들(201, 221)에 직접 접촉된다. 콘택 소스막(287)은 소스 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다.
콘택 소스막(287)은 선택적 성장 방식(예를 들어, SEG: Selective Epitaxial Growth) 또는 비선택적 증착 방식(예를 들어, CVD: chemical vapor deposition)을이용하여 형성될 수 있다. 선택적 성장 방식을 이용하는 경우, 채널구조들(259) 각각의 반도체막(251), 제1 및 제2 소스막들(201, 221)이 시드층 역할을 할 수 있다.
이어서, 도 7을 참조하여 상술한 수직구조(VP)로 슬릿(261)을 채울 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 4a 내지 도 4e에 도시된 구조들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
20: 하부막 40: 상부막
30, 127, 217: 다중 희생층 33, 121, 211: 제1 물질막
35, 123, 213:제2 물질막 37, 125, 215:제3 물질막
63: 제4 물질막 61, 165, 285: 층간 공간
ILD, 115: 층간 절연층 CH, 159, 259: 채널구조
51, SI1, SI2, SI, 161, 261: 슬릿
SIE, 281: 슬릿 연장부
CP1 내지 CPn, CP, 179P: 도전패턴
SL, SL1, SL2, 201, 221: 소스막
GST: 게이트 적층체
CTS, 287: 콘택 소스막

Claims (17)

  1. 하부막 상에 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에 상기 제1 물질막과 다른 제2 물질막을 형성하는 단계;
    상기 제2 물질막 상에 상기 제1 물질막과 동일한 제3 물질막을 형성하는 단계;
    상기 제3 물질막 상에 상부막을 형성하는 단계;
    상기 상부막 및 상기 제1 내지 제3 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 상부막 및 상기 하부막 사이의 층간 공간이 개구될 수 있도록 상기 슬릿을 통해 상기 제2 물질막보다 상기 제1 및 제3 물질막들을 더 빠르게 식각하는 식각물질로 상기 제1 내지 제3 물질막을 제거하는 단계; 및
    상기 층간 공간을 제4 물질막으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 물질막은 상기 제1 물질막 및 상기 제3 물질막 각각보다 두껍게 형성되는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 물질막 및 상기 제3 물질막 각각은 BPSG(Boron Phosphorus Silicate Glass), USG(Undopedsilicata Glass), PSG(Phosphorus Silicate Glass) 및 다공성 질화막 중 적어도 어느 하나를 포함하고,
    상기 제2 물질막은 실리콘 질화막을 포함하고,
    상기 식각물질은 인산(H3PO4)을 포함하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 물질막 및 상기 제3 물질막 각각은 도프트 실리콘을 포함하고,
    상기 제2 물질막은 언도프트 실리콘을 포함하고,
    상기 식각물질은 불화수소(HF), 질산(HNO3), 및 아세트산(CH3COOH)을 포함하는 화학물질로 구성된 반도체 장치의 제조방법.
  5. 층간 절연층과 다중 희생층이 교대로 적층된 적층체를 형성하되, 상기 다중 희생층은 서로 다른 제1 물질막 및 제2 물질막을 적층하여 형성하는 단계;
    상기 적층체를 관통하는 채널구조들을 형성하는 단계;
    상기 채널구조들 사이에서 상기 적층체를 관통하는 슬릿을 형성하는 단계;
    상기 제2 물질막보다 상기 제1 물질막을 더 빠르게 식각하는 식각물질을 이용하여 상기 슬릿을 통해 상기 다중 희생층을 제거하는 단계; 및
    상기 다중 희생층이 제거된 영역을 도전패턴으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 물질막은 상기 제1 물질막보다 두껍게 형성되는 반도체 장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 제1 물질막은 BPSG(Boron Phosphorus Silicate Glass), USG(Undopedsilicata Glass), PSG(Phosphorus Silicate Glass) 및 다공성 질화막 중 적어도 어느 하나를 포함하고,
    상기 제2 물질막은 실리콘 질화막을 포함하고,
    상기 식각물질은 인산(H3PO4)을 포함하는 반도체 장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 다중 희생층은 상기 제1 물질막과 동일한 제3 물질막을 더 포함하고, 상기 제2 물질막은 상기 제1 물질막과 상기 제3 물질막 사이에 배치되는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 물질막은 상기 제1 물질막 및 상기 제3 물질막 각각보다 두껍게 형성되는 반도체 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 제1 물질막 및 상기 제3 물질막 각각은 BPSG(Boron Phosphorus Silicate Glass), USG(Undopedsilicata Glass), PSG(Phosphorus Silicate Glass) 및 다공성 질화막 중 적어도 어느 하나를 포함하고,
    상기 제2 물질막은 실리콘 질화막을 포함하고,
    상기 식각물질은 인산(H3PO4)을 포함하는 반도체 장치의 제조방법.
  11. 소스막과 다중 희생층이 교대로 적층된 적층체를 형성하되, 상기 다중 희생층은 서로 다른 제1 물질막 및 제2 물질막을 적층하여 형성하는 단계;
    상기 적층체 상에 채널구조들에 의해 관통되는 게이트 적층체들을 형성하는 단계;
    상기 게이트 적층체들 사이에서 노출된 상기 다중 희생층을 관통하는 슬릿을 형성하는 단계;
    상기 제2 물질막보다 상기 제1 물질막을 더 빠르게 식각하는 식각물질을 이용하여 상기 슬릿을 통해 상기 다중 희생층을 제거하는 단계; 및
    상기 다중 희생층이 제거된 영역을 콘택 소스막으로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 채널구조들은 상기 다중 희생층을 관통하여 상기 소스막 내부로 연장되고,
    상기 채널구조들 각각의 측벽은 상기 다중 희생층이 제거된 영역을 통해 노출되고,
    상기 콘택 소스막은 상기 채널구조들 각각의 측벽에 접촉된 반도체 장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 제2 물질막은 상기 제1 물질막보다 두껍게 형성되는 반도체 장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 제1 물질막은 도프트 실리콘을 포함하고,
    상기 제2 물질막은 언도프트 실리콘을 포함하고,
    상기 식각물질은 불화수소(HF), 질산(HNO3), 및 아세트산(CH3COOH)을 포함하는 화학물질로 구성된 반도체 장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 다중 희생층은 상기 제1 물질막과 동일한 제3 물질막을 더 포함하고, 상기 제2 물질막은 상기 제1 물질막과 상기 제3 물질막 사이에 배치되는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 물질막은 상기 제1 물질막 및 상기 제3 물질막 각각보다 두껍게 형성되는 반도체 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 물질막 및 상기 제3 물질막 각각은 도프트 실리콘을 포함하고,
    상기 제2 물질막은 언도프트 실리콘을 포함하고,
    상기 식각물질은 불화수소(HF), 질산(HNO3), 및 아세트산(CH3COOH)을 포함하는 화학물질로 구성된 반도체 장치의 제조방법.
KR1020180145789A 2018-11-22 2018-11-22 반도체 장치의 제조방법 KR102547663B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180145789A KR102547663B1 (ko) 2018-11-22 2018-11-22 반도체 장치의 제조방법
US16/511,955 US10868039B2 (en) 2018-11-22 2019-07-15 Manufacturing method of a semiconductor device
CN201910801287.0A CN111211124B (zh) 2018-11-22 2019-08-28 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180145789A KR102547663B1 (ko) 2018-11-22 2018-11-22 반도체 장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20200060156A true KR20200060156A (ko) 2020-05-29
KR102547663B1 KR102547663B1 (ko) 2023-06-27

Family

ID=70770961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180145789A KR102547663B1 (ko) 2018-11-22 2018-11-22 반도체 장치의 제조방법

Country Status (3)

Country Link
US (1) US10868039B2 (ko)
KR (1) KR102547663B1 (ko)
CN (1) CN111211124B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200141257A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 메모리 장치 및 그 제조 방법
US11527553B2 (en) * 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043673A1 (en) * 2010-08-20 2012-02-23 Sung-Il Chang Three-dimensional semiconductor memory device
US20170358590A1 (en) * 2016-06-09 2017-12-14 Shin-Hwan Kang Integrated circuit device including vertical memory device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120003677A (ko) * 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
KR20140134178A (ko) 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 반도체 장치
US9691884B2 (en) * 2014-08-26 2017-06-27 Sandisk Technologies Llc Monolithic three dimensional NAND strings and methods of fabrication thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043673A1 (en) * 2010-08-20 2012-02-23 Sung-Il Chang Three-dimensional semiconductor memory device
US20170358590A1 (en) * 2016-06-09 2017-12-14 Shin-Hwan Kang Integrated circuit device including vertical memory device and method of manufacturing the same

Also Published As

Publication number Publication date
CN111211124B (zh) 2023-11-28
US20200168629A1 (en) 2020-05-28
US10868039B2 (en) 2020-12-15
CN111211124A (zh) 2020-05-29
KR102547663B1 (ko) 2023-06-27

Similar Documents

Publication Publication Date Title
US10644014B2 (en) Semiconductor device and method of manufacturing the same
KR102635442B1 (ko) 반도체 장치 및 그 제조방법
KR102650424B1 (ko) 반도체 메모리 장치
KR102476691B1 (ko) 반도체 장치의 제조방법
US11264399B2 (en) Semiconductor device and method of manufacturing the same
US11871568B2 (en) Semiconductor device
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
US10991716B2 (en) Semiconductor device having a vertical channel layer with an impurity region surrounding a dielectric core
KR102634441B1 (ko) 반도체 장치의 제조방법
KR102547663B1 (ko) 반도체 장치의 제조방법
CN111211132B (zh) 半导体装置及其制造方法
US20210036007A1 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
US10950625B2 (en) Semiconductor device and manufacturing method of the semiconductor device
US20240074190A1 (en) Semiconductor device
US20230024655A1 (en) Semiconductor device and electronic system including the same
KR20230135406A (ko) 반도체 장치 및 그 제조 방법
KR20230165073A (ko) 반도체 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right