KR20230135406A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230135406A
KR20230135406A KR1020220032835A KR20220032835A KR20230135406A KR 20230135406 A KR20230135406 A KR 20230135406A KR 1020220032835 A KR1020220032835 A KR 1020220032835A KR 20220032835 A KR20220032835 A KR 20220032835A KR 20230135406 A KR20230135406 A KR 20230135406A
Authority
KR
South Korea
Prior art keywords
slit
film
semiconductor device
forming
holes
Prior art date
Application number
KR1020220032835A
Other languages
English (en)
Inventor
이건영
김상수
김남국
진상완
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020220032835A priority Critical patent/KR20230135406A/ko
Priority to US17/943,427 priority patent/US20230301096A1/en
Priority to CN202211444041.0A priority patent/CN116782646A/zh
Publication of KR20230135406A publication Critical patent/KR20230135406A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로, 반도체 장치는 기판 상에 교차적으로 적층된 복수의 도전패턴들 및 복수의 층간 절연막들을 포함하는 적층체; 상기 기판과 수직 방향인 제1 방향으로 연장되어 상기 적층체를 관통하는 복수의 채널구조들; 상기 복수의 도전패턴들 중 셀렉트 라인용 도전패턴들을 관통하여 상기 기판과 수평 방향인 제2 방향으로 연장되는 적어도 하나 이상의 제1 슬릿; 상기 셀렉트 라인용 도전패턴들을 관통하여 상기 제2 방향으로 연장되는 제2 슬릿; 및 상기 제2 슬릿 하부에 배치되며, 상기 복수의 도전패턴들 중 워드라인용 도전패턴들을 관통하는 복수의 지지 구조를 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간 절연막들 및 게이트 전극들, 이들을 관통하는 채널구조들을 포함하며, 채널구조들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 가지는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 기판 상에 교차적으로 적층된 복수의 도전패턴들 및 복수의 층간 절연막들을 포함하는 적층체; 상기 기판과 수직 방향인 제1 방향으로 연장되어 상기 적층체를 관통하는 복수의 채널구조들; 상기 복수의 도전패턴들 중 셀렉트 라인용 도전패턴들을 관통하여 상기 기판과 수평 방향인 제2 방향으로 연장되는 적어도 하나 이상의 제1 슬릿; 상기 셀렉트 라인용 도전패턴들을 관통하여 상기 제2 방향으로 연장되는 제2 슬릿; 및 상기 제2 슬릿 하부에 배치되며, 상기 복수의 도전패턴들 중 워드라인용 도전패턴들을 관통하는 복수의 지지 구조를 포함한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 기판 상에 제1 물질막들 및 제2 물질막들이 교차적으로 적층된 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 제1 홀들 및 더미 홀들을 형성하는 단계; 상기 제1 홀들 및 상기 더미 홀들 내에 희생 패턴을 채우는 단계; 상기 제1 적층체 상에 제3 물질막들 및 제4 물질막들이 교차적으로 적층된 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하여 상기 제1 홀들과 중첩되는 제2 홀들을 형성하고, 상기 제1 홀들 내에 형성된 상기 희생 패턴을 제거하는 단계; 상기 제1 홀들 및 상기 제2 홀들 내에 채널구조를 형성하는 단계; 상기 제2 적층체를 관통하여 상기 더미 홀들과 중첩되는 라인 형태의 제1 슬릿을 형성하고, 상기 더미 홀들 내에 형성된 상기 희생 패턴을 제거하는 단계; 상기 제1 슬릿 및 더미 홀들 내에 갭필막을 채우고, 상기 갭필막의 상단부 일부를 식각하여 상기 제4 물질막들 중 최상부에 배치된 적어도 하나 이상의 제4 물질막들의 측벽을 노출시키는 단계; 상기 제2 적층체 및 상기 제1 적층체를 관통하는 제2 슬릿을 형성하는 단계; 및 상기 제2 슬릿 및 상기 제1 슬릿을 통해 노출되는 상기 제2 물질막들 및 상기 제4 물질막들을 제거하고, 상기 제2 물질막들 및 상기 제4 물질막들에 제거된 공간에 도전패턴을 채우는 단계를 포함한다.
본 기술에 따르면, 선택 라인용 도전막 및 워드라인용 도전막이 단선되는 문제점을 개선하여 반도체 장치가 안정적인 구조를 가질 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 5a 내지 5k는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치들을 개략적으로 나타내는 블록도들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치들 각각은 기판(SUB) 상에 배치된 주변회로 구조(PC) 및 셀 어레이(CAR)를 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
셀 어레이(CAR)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들을 포함할 수 있다. 셀 스트링들 각각은 비트라인, 소스라인, 워드라인들 및 셀렉트 라인들에 전기적으로 연결된다. 셀 스트링들 각각은 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
주변회로 구조(PC)는 셀 어레이(CAR)와 전기적으로 연결되는 NMOS 트랜지스터 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터, 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
도 1a에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되지 않는 기판(SUB)의 일부 영역 상에 배치될 수 있다.
또는, 도 1b에 도시된 바와 같이, 주변회로 구조(PC)는 셀 어레이(CAR)와 기판(SUB) 사이에 배치될 수 있다. 이 경우, 주변회로 구조(PC)는 셀 어레이(CAR)에 중첩되므로, 셀 어레이(CAR)와 주변회로 구조(PC)가 차지하는 기판(SUB)의 면적을 줄일 수 있다.
도 2는 주변회로 구조를 개략적으로 나타내는 단면도이다. 도 2에 도시된 주변회로 구조(PC)는 도 1a에 도시된 주변회로 구조에 포함되거나, 도 1b에 도시된 주변회로 구조에 포함될 수 있다.
도 2를 참조하면, 주변회로 구조(PC)는 주변 게이트 전극들(PEG), 주변 게이트 절연막(PGI), 정션들(Jn), 주변 회로 배선들(PCL), 주변 콘택플러그들(PCP), 및 주변회로 절연막(PIL)을 포함할 수 있다.
주변 게이트 전극들(PEG) 각각은 주변회로 구조(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 주변 게이트 절연막(PGI)은 주변 게이트 전극들(PEG) 각각과 기판(SUB) 사이에 배치된다.
정션들(Jn)은 기판(SUB)의 활성영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PEG) 각각의 양측에 배치되어 소스 정션 또는 드레인 정션으로 이용된다. 기판(SUB)의 활성영역은 기판(SUB) 내부에 형성된 소자분리막(isolation layer: ISO)에 의해 구획될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로 배선들(PCL)은 주변 콘택플러그들(PCP)을 통해 주변회로 구조(PC)의 회로에 전기적으로 연결될 수 있다.
주변회로 절연막(PIL)은 주변회로 구조(PC)의 회로, 주변 회로 배선들(PCL) 및 주변 콘택플러그들(PCP)을 덮을 수 있다. 주변회로 절연막(PIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도들이다.
도 3a는 셀렉트 적층체들(SET)의 레이아웃을 나타내고, 도 3b는 셀 적층체들(CET)의 레이아웃을 나타낸다. 도 3a에 도시된 셀렉트 적층체들(SET)은 도 3b에 도시된 셀 적층체들(CET) 위에 배치될 수 있다.
셀렉트 적층체들(SET) 및 셀 적층체들(CET)은 메모리 블록들(BLK)을 구성할 수 있다.
셀렉트 적층체들(SET)은 제1 슬릿들(S1), 적어도 하나의 제2 슬릿(S2), 및 제3 슬릿들(S3)에 의해 분리될 수 있다. 제1 수평방향(X)으로 서로 이웃한 제3 슬릿들(S3) 사이에 복수의 제1 슬릿들(S1)이 배치될 수 있다. 예를 들어, 제1 수평방향(X)으로 서로 이웃한 제3 슬릿들(S3) 사이에 두 개의 제1 슬릿(S1)이 배치될 수 있다. 또한 제1 수평방향(X)으로 서로 이웃한 제1 슬릿(S1)들 사이에 적어도 하나의 제2 슬릿(S2)이 배치될 수 있다. 제3 슬릿들(S3)은 메모리 블록들(BLK) 사이의 경계들에 각각 배치될 수 있다.
제3 슬릿들(S3)은 셀 적층체들(CET) 사이로 연장될 수 있다. 셀 적층체들(CET) 각각은 서로 이웃한 제3 슬릿들(S3) 사이에서 제1 수평방향(X)으로 연장되고, 제1 슬릿들(S1)에 중첩될 수 있다.
적어도 하나의 제2 슬릿(S2)의 하부에는 지지 구조(SP)가 배치될 수 있다. 지지 구조(SP)는 셀 적층체들(CET)을 기판과 수직 방향인 제1 방향(Z)으로 관통하여 배치될 수 있다. 지지 구조(SP)는 원통형을 가질 수 있다.
셀렉트 적층체들(SET) 및 셀 적층체들(CET) 각각은 서로 교차하는 제1 수평방향(X) 및 제2 수평방향(Y)으로 연장될 수 있다. 셀렉트 적층체들(SET) 및 셀 적층체들(CET) 각각은 제1 방향(Z)으로 적층된 라인패턴들을 포함할 수 있다. 제1 방향(Z)은 제1 수평방향(X) 및 제2 수평방향(Y)에 수직 교차되는 방향일 수 있다. 라인패턴들은 층간 절연막들 및 도전패턴들을 포함할 수 있다. 층간 절연막들 및 도전패턴들의 적층구조는 도 4를 참조하여 후술한다.
제1 슬릿들(S1), 적어도 하나의 제2 슬릿(S2), 제3 슬릿들(S3) 각각은 제2 수평방향(Y)으로 연장될 수 있다. 제3 슬릿들(S3) 각각의 양측에 채널구조들(CH)이 배치될 수 있다. 채널구조들(CH) 각각은 제1 방향(Z)으로 연장되고, 셀렉트 적층체들(SET) 및 셀 적층체들(CET)을 관통한다. 채널구조들(CH) 각각은 원통형으로 형성될 수 있다. 서로 이웃한 제3 슬릿들(S3) 사이에 배치된 채널구조들(CH)은 제1 슬릿들(S1) 및 제2 슬릿(S2)에 의해 다수의 채널그룹들(예를 들어, GR1 내지 GR4)로 구분될 수 있다. 달리 말해, 메모리 블록들(BLK) 각각은 그에 대응하는 셀 적층체(CET)에 의해 공유되는 2이상의 채널그룹들(GR1 내지 GR4)을 포함할 수 있다. 하나의 셀 적층체(CET)에 의해 공유되는 채널그룹들(GR1 내지 GR4)은 제1 슬릿들(S1) 및 제2 슬릿(S2)에 의해 서로 분리된 셀렉트 적층체들(SET)에 의해 각각 개별적으로 제어될 수 있다. 각각의 채널그룹(GR1, GR2, GR3 또는 GR4)은 1열 이상의 채널구조들(CH)을 포함할 수 있다.
제1 슬릿들(S1), 제2 슬릿(S2) 및 제3 슬릿들(S3) 각각은 제2 수평방향(Y)으로 직선형으로 연장될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제1 슬릿들(S1) 각각은 지그재그형으로 형성될 수 있다. 일 실시 예로서, 제1 슬릿들(S1) 각각은 웨이브형으로 형성될 수 있다.
각각의 제1 슬릿(S1)의 폭은 제2 슬릿(S2)의 폭 및 각각의 제3 슬릿(S3)의 폭과 서로 다르게 형성될 수 있다. 보다 구체적으로, 각각의 제1 슬릿(S1)은 제2 슬릿(S2) 및 각각의 제3 슬릿(S3)보다 제2 수평방향(Y)으로 좁게 형성될 수 있다.
채널구조들(CH)은 지그재그로 배치될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 채널구조들(CH)은 제1 수평방향(X) 및 제2 수평방향(Y)으로 나란하게 배열될 수 있다. 각각의 채널구조(CH)와 그에 대응하는 셀 적층체(CET) 사이에 메모리막(ML)이 배치될 수 있다. 메모리막(ML)은 각각의 채널구조(CH)와 그에 대응하는 셀렉트 적층체(SET) 사이로 연장될 수 있다. 채널구조들(CH)의 내부에는 제1 방향으로 연장된 코어 절연막(CO)이 배치될 수 있으며, 채널구조들(CH) 및 코어 절연막(CO) 상부에는 캡핑막(CP)이 배치될 수 있다.
상술한 실시 예에 따르면, 셀렉트 적층체들(SET)을 관통하여 제2 수평방향(Y)으로 연장되는 제2 슬릿(S2)의 하부에 셀 적층체들(CET)을 관통하여 제1 방향(Z)으로 연장되는 복수의 지지 구조(SP)가 배치된다. 제2 슬릿(S2)과 복수의 지지 구조(SP)는 물리적으로 서로 맞닿을 수 있다. 제2 슬릿(S2)은 제1 방향(Z)으로 연장되어 셀 적층체들(CET) 중 상단부 일부분을 관통할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 4는 도 3a에 도시된 셀렉트 적층체들(SET)과 도 3b에 도시된 셀 적층체들(CET)의 적층구조를 나타낸다. 도 4는 도 3a 및 도 3b 각각에 도시된 선 I-I'를 따라 절취한 메모리 블록의 단면을 나타낸다. 이하의 도면에서 셀 적층체들(CET)이 기판(SUB) 상에 배치된 경우를 예로 들어 도시하였으나, 도 1b와 같이 기판(SUB) 상에 주변회로 구조(PC)가 배치되고, 주변회로 구조(PC) 상에 셀 적층체들(CET)이 배치될 수 있다.
도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 기판(SUB) 상에 순차적으로 적층된 소스 구조체(SL), 제1 적층체(ST1), 및 제2 적층체(ST2)를 포함한다.
소스 구조체(SL)는 기판(SUB) 상에 순차적으로 적층된 복수의 소스막(SL1, SL2 및 SL3)을 포함할 수 있다. 소스 구조체(SL)는 도전 물질을 포함할 수 있다. 일 실시 예에서, 소스 구조체(SL)는 기판(SUB) 상에 순차적으로 적층된 제1 소스막(SL1), 제2 소스막(SL2), 및 제3 소스막(SL3)을 포함할 수 있다. 이하에서는, 소스 구조체(SL)가 제1 내지 제3 소스막들(SL1, SL2, SL3)을 포함하는 것으로 예를 들어 설명하지만, 소스 구조체(SL)의 구조는 이에 한정되지 않을 수 있다. 다른 예로, 도시된 것과 달리 소스 구조체(SL)는 단일막으로 구성될 수도 있다.
소스 구조체(SL)의 제2 소스막(SL2)은 소스 콘택(SCT)과 전기적 및 물리적으로 연결될 수 있다.
소스 구조체(SL) 상부에 배치된 제1 적층체(ST1) 및 제2 적층체(ST2)는 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(WL, DSL1, DSL2)을 포함할 수 있다. 층간 절연막들(ILD) 및 도전패턴들(WL, DSL1, DSL2) 각각은 도 3a 및 도 3b에 도시된 제2 수평방향(Y)으로 연장된 라인패턴일 수 있다.
제2 적층체(ST2) 중 일부는 셀렉트 적층체들(SET)로 정의될 수 있으며, 제1 적층체(ST1) 및 일부의 제2 적층체(ST2)는 셀 적층체들(CET)로 정의될 수 있다. 예를 들어, 셀렉트 적층체들(SET)은 제2 적층체(ST2) 중 상부에 배치된 도전패턴들(DSL1, DSL2)을 포함할 수 있다. 도전패턴들(DSL1, DSL2)은 드레인 셀렉트 라인용 배선일 수 있다. 예를 들어, 셀 적층체들(CET)은 제1 적층체(ST1) 및 제2 적층체(ST2)에 배치된 도전패턴들(WL)을 포함할 수 있다. 도전패턴들(WL)은 워드라인용 배선일 수 있다.
제2 적층체(ST2)의 내부에 제1 슬릿(S1)이 배치될 수 있다. 제1 슬릿(S1)은 제2 적층체(ST2)에 포함된 셀렉트 적층체들(SET)을 서로 분리한다. 제1 슬릿(S1)은 드레인 셀렉트 분리 구조(DSM)로 채워질 수 있다. 드레인 셀렉트 분리 구조(DSM)는 절연 물질로 구성될 수 있다.
제2 적층체(ST2)의 내부에 제2 슬릿(S2)이 배치될 수 있다. 제2 슬릿(S2)은 제2 적층체(ST2)에 포함된 셀렉트 적층체들(SET)을 서로 분리한다. 제2 슬릿(S2)은 제2 적층체(ST2)에 포함된 셀 적층체들(CET) 중 셀렉트 적층체들(SET)과 인접한 일부의 셀 적층체들(CET)을 분리할 수 있다. 제2 슬릿(S2)은 제4 갭필막(GAP4) 및 제5 갭필막(GAP5)을 포함할 수 있다.
제2 슬릿(S2)의 하부에는 제2 적층체(ST2)에 포함된 도전패턴들(WL) 및 층간 절연막(ILD)과 제1 적층체(ST1)에 포함된 도전패턴들(WL) 및 층간 절연막(ILD)을 관통하는 지지 구조(GAP1, GAP2, GAP3)가 배치될 수 있다. 지지 구조는 기판(SUB)과 수직 방향으로 연장되는 원통형 구조를 가질 수 있다.
제1 적층체(ST1) 및 제2 적층체(ST2)의 내부에 제3 슬릿(S3)이 배치될 수 있다. 제3 슬릿(S3)은 절연 물질로 채워지거나, 소스 콘택(SCT) 및 소스 콘택의 수직 측벽을 감싸는 실링막(SEAL)을 포함할 수 있다.
제1 적층체(ST1) 및 제2 적층체(ST2)의 경계는 제3 슬릿(S3)에 의해 구획될 수 있다.
도전패턴들(WL, DSL1, DSL2) 및 층간 절연막들(ILD) 각각은 제1 적층체(ST1) 및 제2 적층체(ST2)를 관통하는 채널구조들(CH)을 감쌀 수 있다. 제1 적층체(ST1) 및 제2 적층체(ST2)와 각각의 채널구조(CH) 사이에 메모리막(ML)이 배치될 수 있다. 메모리막(ML)은 그에 대응하는 채널구조(CH)의 측벽을 따라 연장될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 채널구조들(CH)은 소스 구조체(SL) 내부로 연장될 수 있다. 채널구조들(CH)은 소스 구조체(SL)의 제2 소스막(SL2)과 전기적 및 물리적으로 연결될 수 있다.
도전패턴들(WL, DSL1, DSL2) 각각은 실리콘막, 금속 실리사이드막, 금속막 및 금속 질화막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전패턴들(WL, DSL1, DSL2) 각각이 텅스텐(W) 등의 금속을 포함할 수 있다. 이 경우, 도전패턴들(WL, DSL1, DSL2) 각각과 이에 인접한 층간 절연막들(ILD) 사이의 직접적인 접촉과, 도전패턴들(WL, DSL1, DSL2) 각각과 메모리막(ML)의 직접적인 접촉을 방지하기 위한 베리어막(미도시)이 더 형성될 수 있다. 베리어막은 금속 질화막으로 형성될 수 있다. 예를 들어, 베리어막은 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막을 포함할 수 있다.
층간 절연막들(ILD) 각각은 다양한 절연물로 형성될 수 있다. 예를 들어, 층간 절연막들(ILD) 각각은 실리콘 산화막을 포함할 수 있다.
도 5a 내지 5k는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
아래에서 설명하는 제조 방법은, 도 3a, 도 3b 및 도 4에 따른 반도체 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 3a, 도 3b 및 도 4에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 5a를 참조하면, 기판(SUB) 상에 하부 적층체(100)를 형성할 수 있다. 하부 적층체(100)는 순차로 적층된 하부 반도체막(101), 희생막(105) 및 상부 반도체막(109)을 포함할 수 있다. 희생막(105)을 하부 반도체막(101) 상에 증착하기 전, 하부 반도체막(101) 상에 제1 보호막(103)을 형성할 수 있다. 하부 반도체막(101) 또는 제1 보호막(103) 상에 상부 반도체막(109)을 형성하기 전, 하부 반도체막(101) 또는 제1 보호막(103) 상에 제2 보호막(107)을 형성할 수 있다.
하부 반도체막(101)은 도전형 불순물을 포함하는 도프트 반도체막을 포함할 수 있다. 예를 들어, 하부 반도체막(101)은 n형 도프트 실리콘막을 포함할 수 있다. 희생막(105)은 제1 보호막(103) 및 제2 보호막(107)과 다른 식각률을 갖는 물질을 포함할 수 있고, 제1 보호막(103) 및 제2 보호막(107) 각각은 하부 반도체막(101) 및 상부 반도체막(109)과 다른 식각률을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막(105)은 언도프트 실리콘막을 포함할 수 있고, 제1 보호막(103) 및 제2 보호막(107) 각각은 산화막을 포함할 수 있다. 상부 반도체막(109)은 반도체막을 포함할 수 있다. 예를 들어, 상부 반도체막(109)은 도프트 실리콘막 또는 언도프트 실리콘막을 포함할 수 있다. 하부 반도체막(101)은 도 4의 제1 소스막(SL1)일 수 있으며, 상부 반도체막(109)은 도 4의 제3 소스막(SL3)일 수 있다.
이 후, 하부 적층체(100) 상에 제1 적층체(ST1)를 형성할 수 있다. 제1 적층체(ST1)는 교대로 적층된 제1 물질막들(121) 및 제2 물질막들(123)을 포함할 수 있다.
제1 물질막들(121)은 제2 물질막들(123)과 다른 물질을 포함할 수 있다. 일 실시 예로서, 제1 물질막들(121)은 절연물을 포함하고, 제2 물질막들(123)은 제1 물질막들(121)과 다른 식각률을 갖는 희생 절연물을 포함할 수 있다. 예를 들어, 제1 물질막들(121) 각각은 실리콘 산화물을 포함하고, 제2 물질막들(123) 각각은 실리콘 질화물을 포함할 수 있다.
도 5b를 참조하면, 식각 공정을 수행하여 복수의 제1 홀들(H1) 및 복수의 더미 홀들(DH)을 형성한다. 복수의 제1 홀들(H1) 및 복수의 더미 홀들(DH)은 제1 적층체(ST1)를 관통하여 하부 적층체(100) 내부로 연장될 수 있다. 복수의 제1 홀들(H1) 및 복수의 더미 홀들(DH)은 하부 적층체(100)의 상부 반도체막(109), 제2 보호막(107), 희생막(105), 및 제1 보호막(103)을 관통할 수 있다. 복수의 제1 홀들(H1) 및 복수의 더미 홀들(DH)은 하부 적층체(100)의 하부 반도체막(101)의 내부로 연장될 수 있다.
도 5c를 참조하면, 도 5b의 복수의 제1 홀들(H1) 및 복수의 더미 홀들(DH) 내부에 희생 패턴(127)을 형성한다. 희생 패턴(127)은 카본을 포함하여 구성될 수 있다. 또한 희생 패턴(127)을 형성하기 전에 복수의 제1 홀들(H1) 및 복수의 더미 홀들(DH)의 바닥면 및 측벽에 보호막(125)을 형성할 수 있다. 즉, 희생 패턴(127)의 바닥면 및 측벽을 감싸는 보호막(125)을 형성할 수 있다. 보호막은 TiN으로 형성할 수 있다.
이 후, 제1 적층체(ST1) 상에 제2 적층체(ST2)를 형성할 수 있다. 제2 적층체(ST2)는 교대로 적층된 제3 물질막들(131) 및 제4 물질막들(133)을 포함할 수 있다.
제3 물질막들(131)은 제4 물질막들(133)과 다른 물질을 포함할 수 있다. 일 실시 예로서, 제3 물질막들(131)은 절연물을 포함하고, 제4 물질막들(133)은 제3 물질막들(131)과 다른 식각률을 갖는 희생 절연물을 포함할 수 있다. 예를 들어, 제3 물질막들(131) 각각은 실리콘 산화물을 포함하고, 제4 물질막들(133) 각각은 실리콘 질화물을 포함할 수 있다. 예를 들어, 제3 물질막들(131) 각각은 제1 물질막들(121)과 동일 물질을 포함할 수 있고, 제4 물질막들(133) 각각은 제2 물질막들(123)과 동일 물질을 포함할 수 있다.
도 5d를 참조하면, 식각 공정을 수행하여 복수의 제2 홀들(H2)을 형성한다. 복수의 제2 홀들(H2)은 도 5b의 제1 홀들(H1)가 중첩되도록 형성할 수 있다. 이로 인하여 제2 홀들(H2)을 통해 제1 홀들(H1) 내부에 형성된 보호막(도 5c의 127) 및 희생 패턴(도 5c의 125)이 노출된다. 이 후, 노출된 보호막(도 5c의 127) 및 희생 패턴(도 5c의 125)을 제거한다.
도 5e를 참조하면, 제2 홀들(H2)의 표면 상에 컨포멀하게 메모리막(135)을 형성할 수 있다. 메모리막(135)은 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다.
메모리막(135)에 의해 개구된 제2 홀들(H2)의 중심영역에 채널막(137)이 형성될 수 있다. 채널막(137)은 메모리막(135)에 의해 개구된 제2 홀들(H2)의 중심영역을 채우는 기둥형으로 형성될 수 있다. 또는 채널막(137)은 메모리막(135)의 표면을 따라 컨포멀하게 형성되고, 채널막(137)에 의해 제2 홀들(H2)의 중심영역이 개구될 수 있다. 채널막(137)에 의해 개구된 제2 홀들(H2)의 중심영역은 코어 절연막(139)으로 채워질 수 있다. 코어 절연막(139)은 채널막(137) 및 제2 홀들(H2)보다 낮은 높이로 형성될 수 있다. 이 경우, 코어 절연막(139) 상에 캡핑막(141)이 형성될 수 있다.
채널막(137)은 실리콘막을 포함할 수 있다. 캡핑막(141)은 n형 도프트 실리콘막을 포함할 수 있다. 코어 절연막(139)은 산화물을 포함할 수 있다.
이 후, 식각 공정을 수행하여 제2 적층체(ST2)의 상단부 일부를 식각하여 제1 슬릿(SLIT1)을 형성할 수 있다. 식각 공정은 제2 적층체(ST2)의 상단부에 배치된 제4 물질막들(133) 중 적어도 하나 이상의 제4 물질막들(133)이 관통되도록 형성한다. 제1 슬릿(SLIT1)은 기판(SUB)과 수평한 제1 방향으로 라인 형태로 연장될 수 있다. 이 후, 제1 슬릿(SLIT1) 내부를 절연 물질로 채워 드레인 셀렉트 분리 구조(DSM)를 형성할 수 있다.
도 5f를 참조하면, 식각 공정을 수행하여 제2 적층체(ST2)를 관통하여 더미 홀(DH)과 중첩되는 제2 슬릿(SLIT2)을 형성한다. 제2 슬릿(SLIT2)은 제1 슬릿(도 5e의 SLIT1)과 평행한 방향으로 연장되는 라인 형태를 가질수 있다. 제2 슬릿(SLIT2)에 의해 보호막(도 5e의 127) 및 희생 패턴(도 5e의 125)이 노출된다. 이 후, 노출된 보호막(도 5e의 127) 및 희생 패턴(도 5e의 125)을 제거한다.
이 후, 제2 슬릿(SLIT2) 및 더미 홀(DH)의 표면 상에 컨포멀하게 제1 갭필막(143)을 형성할 수 있다. 다른 실시 예로 제2 슬릿(SLIT2) 및 더미 홀(DH)에 의해 노출되는 제2 물질막들(123) 및 제4 물질막들(133)의 측벽 표면을 덮도록 제1 갭필막(143)을 형성할 수 있다. 제1 갭필막(143)은 산화 공정을 이용하여 형성할 수 있다.
이 후, 제1 갭필막(143)의 표면을 따라 제2 갭필막(145)을 형성하고, 제2 갭필막(145)의 표면 상에 제3 갭필막(147)을 형성하여 더미 홀(DH) 및 제2 슬릿(SLIT2)을 매립할 수 있다. 제2 갭필막(145)은 폴리실리콘막으로 형성할 수 있으며, 제3 갭필막은 PSZ막으로 형성할 수 있다.
도 5g를 참조하면, 식각 공정을 수행하여 제2 슬릿(SLIT2) 내에 형성된 제1 내지 제3 갭필막(143, 145, 147)을 식각하여 제2 적층체(ST2)에 포함된 복수의 제4 물질막들(133) 중 상부에 위치한 적어도 하나의 제4 물질막들(133)의 측벽을 노출시킨다. 이때 측벽이 노출되는 제4 물질막들(133)은 후속 공정에서 드레인 셀렉트 라인용 도전 패턴들로 대체되는 제4 물질막들을 포함하는 것이 바람직하다. 식각 고정 후 잔류하는 제1 내지 제3 갭필막(143, 145, 147)의 최상단부 높이는 드레인 셀렉트 분리 구조(DSM)의 바닥면 높이와 같거나 낮을 수 있다. 이에 따라 제2 슬릿(SLIT2)의 바닥면 높이는 제1 슬릿(도 5e의 SLIT1)의 바닥면 높이와 같거나 더 낮을 수 있다.
이 후, 추가적인 식각 공정을 수행하여 제2 슬릿(SLIT2)의 개구부를 확장시킬 수 있다.
도 5h를 참조하면, 식각 공정을 수행하여 제2 적층체(도 5g의 ST2) 및 제1 적층체(도 5g의 ST1)를 관통하는 제3 슬릿(SLIT3)을 형성한다. 제3 슬릿(SLIT3)은 제1 슬릿(도 5e의 SLIT1) 및 제2 슬릿(SLIT2)과 동일한 방향으로 연장될 수 있다.
이 후, 제3 슬릿(SLIT3) 및 제2 슬릿(SLIT2)을 통해 노출되는 제2 물질막들 및 제4 물질막들을 제거하여 수평 공간을 형성한다.
상술한 수평 공간 형성을 위한 제2 물질막들 및 제4 물질막들의 제거 공정 시 제3 슬릿(SLIT3) 뿐만 아니라 제2 슬릿(SLIT2)을 통해 제2 적층체(도 5g의 ST2)의 제4 물질막들이 노출되므로 제거 공정을 보다 용이하게 수행할 수 있다.
도 5i를 참조하면, 제2 물질막들 및 제4 물질막들이 제거된 공간에 도전패턴들(151)을 형성한다.
이 후, 제3 슬릿(SLIT3)의 측벽에 실링막(153)을 형성한다. 이때, 제2 슬릿(SLIT2)의 측벽에 실링막(153)이 형성될 수 있으며, 제2 슬릿(SLIT2)의 측벽에 형성된 실링막(153)은 제4 갭필막으로 정의될 수 있다.
도 5j를 참조하면, 제3 슬릿(SLIT3)의 하부면을 식각하여 하부 적층체(100)의 희생막(도 5i 105)을 노출시킨다. 즉, 제3 슬릿(SLIT3)이 상부 반도체막(109)을 관통하여 희생막(도 5i 105)이 노출되도록 식각 공정을 수행한다.
이 후, 노출되는 희생막을 제거하여 수평 공간(A)을 형성한다. 이로 인하여 하부 적층체(100) 내부로 연장된 메모리막(135)의 측벽이 수평 공간(A)을 통해 노출될 수 있다. 이 후, 수평 공간(A)을 통해 노출되는 메모리막(135)의 측벽 일부를 식각하여 채널막(137)의 일부를 노출시킨다.
도 5k를 참조하면, 수평 공간(도 5j의 A)을 채널 연결용 도전 물질로 채워 채널 연결패턴(153)을 형성한다. 채널 연결패턴(153)은 하부 반도체막(101) 및 상부 반도체막(109)과 채널막(137)이 전기적으로 연결되도록 형성될 수 있다. 제1 및 제2 반도체막들(321, 329)과 채널막(383)에 접촉되도록 형성될 수 있다. 채널 연결패턴(153)은 n타입 불순물 또는 p타입 불순물을 포함할 수 있다. 채널 연결패턴(153)은 제3 슬릿(SLIT3)을 채워 소스 콘택으로 활용될 수 있다.
하부 반도체막(101), 채널 연결패턴(153), 상부 반도체막(109)은 도 4의 제1 소스막(SL1), 제2 소스막(SL2), 및 제3 소스막(SL3)에 대응될 수 있다.
채널 연결패턴(153) 형성 공정 시 제2 슬릿(SLIT2)의 내부가 채널 연결패턴(153)으로 채워질 수 있다. 제2 슬릿(SLIT2)의 내부에 형성된 채널 연결패턴(153)은 제5 갭필막으로 정의될 수 있다. 제2 슬릿(SLIT2)의 내부에 형성된 채널 연결패턴(153)은 제3 슬릿(SLIT3)을 채우는 채널 연결패턴(153)과 전기적 및 물리적으로 분리된 구조이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
ST1: 제1 적층체 ST2: 제2 적층체
S1, SLIT1: 제1 슬릿 S2, SLIT2: 제2 슬릿
S3, SLIT3: 제3 슬릿 CH: 채널구조
ML: 메모리막 SL1: 제1 소스막
SL2: 제2 소스막 SL3: 제3 소스막
SL: 소스 구조체 SET: 셀렉트 적층체
CET: 셀 적층체 GAP1~GAP5: 제1 내지 제5 갭필막
DSM: 드레인 셀렉트 분리 구조
SEAL: 실링막 SCT: 소스 콘택

Claims (20)

  1. 기판 상에 교차적으로 적층된 복수의 도전패턴들 및 복수의 층간 절연막들을 포함하는 적층체;
    상기 기판과 수직 방향인 제1 방향으로 연장되어 상기 적층체를 관통하는 복수의 채널구조들;
    상기 복수의 도전패턴들 중 셀렉트 라인용 도전패턴들을 관통하여 상기 기판과 수평 방향인 제2 방향으로 연장되는 적어도 하나 이상의 제1 슬릿;
    상기 셀렉트 라인용 도전패턴들을 관통하여 상기 제2 방향으로 연장되는 제2 슬릿; 및
    상기 제2 슬릿 하부에 배치되며, 상기 복수의 도전패턴들 중 워드라인용 도전패턴들을 관통하는 복수의 지지 구조를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 슬릿과 상기 복수의 지지 구조는 물리적으로 서로 접촉하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 지지 구조는 원통형인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제2 슬릿의 바닥면 높이는 상기 제1 슬릿의 바닥면 높이와 같거나 더 낮은 반도체 장치.
  5. 제 1 항에 있어서,
    상기 적층체를 관통하며 상기 제2 방향으로 평행하게 연장되는 두 개의 제3 슬릿을 더 포함하고,
    상기 복수의 채널구조들은 상기 두 개의 제3 슬릿들 사이에 배치되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 기판과 상기 적층체 사이에 형성된 소스 구조체를 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 두 개의 제3 슬릿 중 적어도 하나의 제3 슬릿 내부를 관통하여 상기 소스 구조체와 연결되는 소스 콘택을 더 포함하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 복수의 채널구조들 각각은 상기 적층체 하부의 상기 소스 구조체 내로 연장되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 복수의 지지 구조는 제1 갭필막. 상기 제1 갭필막을 감싸는 제2 갭필막; 및 상기 제2 갭필막을 감싸는 제3 갭필막을 포함하고,
    상기 제2 슬릿의 내부는 상기 제2 슬릿의 측벽에 형성된 제4 갭필막 및 상기 제4 갭필막과 접하며 상기 제2 슬릿의 중앙부를 채우는 제5 갭필막을 포함하는 반도체 장치.
  10. 기판 상에 제1 물질막들 및 제2 물질막들이 교차적으로 적층된 제1 적층체를 형성하는 단계;
    상기 제1 적층체를 관통하는 제1 홀들 및 더미 홀들을 형성하는 단계;
    상기 제1 홀들 및 상기 더미 홀들 내에 희생 패턴을 채우는 단계;
    상기 제1 적층체 상에 제3 물질막들 및 제4 물질막들이 교차적으로 적층된 제2 적층체를 형성하는 단계;
    상기 제2 적층체를 관통하여 상기 제1 홀들과 중첩되는 제2 홀들을 형성하고, 상기 제1 홀들 내에 형성된 상기 희생 패턴을 제거하는 단계;
    상기 제1 홀들 및 상기 제2 홀들 내에 채널구조를 형성하는 단계;
    상기 제2 적층체를 관통하여 상기 더미 홀들과 중첩되는 라인 형태의 제1 슬릿을 형성하고, 상기 더미 홀들 내에 형성된 상기 희생 패턴을 제거하는 단계;
    상기 제1 슬릿 및 더미 홀들 내에 갭필막을 채우고, 상기 갭필막의 상단부 일부를 식각하여 상기 제4 물질막들 중 최상부에 배치된 적어도 하나 이상의 제4 물질막들의 측벽을 노출시키는 단계;
    상기 제2 적층체 및 상기 제1 적층체를 관통하는 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿 및 상기 제1 슬릿을 통해 노출되는 상기 제2 물질막들 및 상기 제4 물질막들을 제거하고, 상기 제2 물질막들 및 상기 제4 물질막들에 제거된 공간에 도전패턴을 채우는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1 홀들 및 상기 더미 홀들에 상기 희생 패턴을 형성하는 단계는 상기 상기 제1 홀들 및 상기 더미 홀들의 측벽에 보호막을 형성한 후, 상기 희생 패턴을 형성하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 보호막은 TiN을 포함하며, 상기 희생 패턴은 카본을 포함하는 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제1 슬릿을 형성하는 단계는 상기 제2 적층체를 식각하여 상기 더미 홀들 내에 형성된 상기 희생 패턴이 노출되며, 상기 기판과 수평 방향으로 상기 제1 슬릿이 연장되도록 형성하는 반도체 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 도전패턴들은 복수의 워드라인용 도전패턴들 및 적어도 하나 이상의 드레인 셀렉트 라인용 도전패턴들인 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 적어도 하나 이상의 제4 물질막들은 상기 적어도 하나 이상의 드레인 셀렉트 라인용 도전패턴들이 형성될 영역에 배치되는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 채널구조를 형성하는 단계 이 후, 상기 제2 적층체의 상단부를 관통하는 제3 슬릿을 형성하는 단계; 및
    상기 제3 슬릿 내부를 절연물질로 채워 드레인 셀렉트 분리 구조를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제3 슬릿은 상기 적어도 하나 이상의 드레인 셀렉트 라인용 도전패턴들에 대응되는 상기 적어도 하나 이상의 제4 물질막들을 관통하는 반도체 장치의 제조 방법.
  18. 제 10 항에 있어서,
    상기 적어도 하나 이상의 제4 물질막들의 측벽을 노출시키는 단계 이 후,
    상기 제1 슬릿의 개구부를 확장시키기 위한 추가 식각 공정을 수행하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제 10 항에 있어서,
    상기 제1 적층체를 형성하는 단계 이전에 상판 상에 희생막을 포함하는 하부 구조체를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제2 물질막들 및 상기 제4 물질막들에 제거된 공간에 상기 채우는 단계 이 후에, 상기 제2 슬릿을 통해 상기 희생막을 노출시켜 제거하고, 상기 희생막이 제거된 공간 및 상기 제2 슬릿을 도전물질로 채워 소스 연결 구조 및 소스 콘택을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
KR1020220032835A 2022-03-16 2022-03-16 반도체 장치 및 그 제조 방법 KR20230135406A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220032835A KR20230135406A (ko) 2022-03-16 2022-03-16 반도체 장치 및 그 제조 방법
US17/943,427 US20230301096A1 (en) 2022-03-16 2022-09-13 Semiconductor device and manufacturing method of the semiconductor device
CN202211444041.0A CN116782646A (zh) 2022-03-16 2022-11-18 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220032835A KR20230135406A (ko) 2022-03-16 2022-03-16 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230135406A true KR20230135406A (ko) 2023-09-25

Family

ID=87984797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220032835A KR20230135406A (ko) 2022-03-16 2022-03-16 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20230301096A1 (ko)
KR (1) KR20230135406A (ko)
CN (1) CN116782646A (ko)

Also Published As

Publication number Publication date
US20230301096A1 (en) 2023-09-21
CN116782646A (zh) 2023-09-19

Similar Documents

Publication Publication Date Title
KR102635442B1 (ko) 반도체 장치 및 그 제조방법
KR20190041287A (ko) 반도체 장치 및 그 제조방법
KR102627897B1 (ko) 반도체 장치 및 그 제조방법
US11706926B2 (en) Method of manufacturing a semiconductor memory device
KR20190029318A (ko) 반도체 장치 및 그 제조방법
CN111106121B (zh) 制造半导体装置的方法
US11910604B2 (en) Semiconductor device and method of manufacturing the same
CN112018125A (zh) 半导体存储器装置
KR102547663B1 (ko) 반도체 장치의 제조방법
KR20230135406A (ko) 반도체 장치 및 그 제조 방법
US20230171956A1 (en) Manufacturing method of a semiconductor memory device
US20240074190A1 (en) Semiconductor device
US20230024655A1 (en) Semiconductor device and electronic system including the same
CN111146205B (zh) 半导体装置及半导体装置的制造方法
KR102668092B1 (ko) 반도체 메모리 장치
US20240032292A1 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20240074189A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
KR20230141010A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20230149941A (ko) 반도체 메모리 장치